JPH07101335B2 - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JPH07101335B2 JPH07101335B2 JP1095957A JP9595789A JPH07101335B2 JP H07101335 B2 JPH07101335 B2 JP H07101335B2 JP 1095957 A JP1095957 A JP 1095957A JP 9595789 A JP9595789 A JP 9595789A JP H07101335 B2 JPH07101335 B2 JP H07101335B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば液晶表示装置などに好適に実施され
る表示装置の駆動回路に関する。
る表示装置の駆動回路に関する。
従来の技術 液晶表示装置においては、表示品質の劣化を防止するた
めに、液晶セルに対する直流成分の印加が禁止されてお
り、交流化された電圧を印加することが要請される。こ
のため、液晶表示装置の駆動回路には、表示データとと
もに、印加電圧の交流化を実現するための交流化信号
（FR信号）が与えられる。
めに、液晶セルに対する直流成分の印加が禁止されてお
り、交流化された電圧を印加することが要請される。こ
のため、液晶表示装置の駆動回路には、表示データとと
もに、印加電圧の交流化を実現するための交流化信号
（FR信号）が与えられる。
第４図は典型的な先行技術の液晶表示装置に用いられる
セグメント駆動回路の電気的構成を示すブロック図であ
り、第５図はその動作を説明するためのタイミングチャ
ートである。
セグメント駆動回路の電気的構成を示すブロック図であ
り、第５図はその動作を説明するためのタイミングチャ
ートである。
駆動電圧選択用のデコーダ１には、第５図（１）に示さ
れる表示データと、第５図（２）に示される交流化信号
とが与えられる。デコーダ１では、入力される表示デー
タおよび交流化信号に基づいて、第１レベルV0〜第４レ
ベルV3の各レベルを個別的に設定することができる設定
回路２〜５を選択し、これによって前記４つのレベルの
うちの１つのレベルが選択的に設定される。こうして、
第５図（３）に示されるような駆動信号が導出され、こ
れが液晶パネルのセグメント電極に与えられる。
れる表示データと、第５図（２）に示される交流化信号
とが与えられる。デコーダ１では、入力される表示デー
タおよび交流化信号に基づいて、第１レベルV0〜第４レ
ベルV3の各レベルを個別的に設定することができる設定
回路２〜５を選択し、これによって前記４つのレベルの
うちの１つのレベルが選択的に設定される。こうして、
第５図（３）に示されるような駆動信号が導出され、こ
れが液晶パネルのセグメント電極に与えられる。
たとえば時刻t0から時刻t1までの第１期間T1および時刻
t1から時刻t2までの第２期間T2において、表示データは
それぞれ「オン状態」を示すＨレベレおよび「オフ状
態」を示すＬレベルがそれぞれ設定されている。時刻t2
から時刻t3までの第３期間T3および時刻t3から時刻t4ま
での第４期間T4においても、前記第１および第２期間T
1,T2と同様にＨレベルおよびＬレベルがそれぞれ設定さ
れている。第５図から明らかに示されるように、表示デ
ータは周期（T1＋T2）および（T3＋T4）を有しており、
交流化信号は、この表示データの周期の２倍の周期（T1
＋T2＋T3＋T4）を有している。
t1から時刻t2までの第２期間T2において、表示データは
それぞれ「オン状態」を示すＨレベレおよび「オフ状
態」を示すＬレベルがそれぞれ設定されている。時刻t2
から時刻t3までの第３期間T3および時刻t3から時刻t4ま
での第４期間T4においても、前記第１および第２期間T
1,T2と同様にＨレベルおよびＬレベルがそれぞれ設定さ
れている。第５図から明らかに示されるように、表示デ
ータは周期（T1＋T2）および（T3＋T4）を有しており、
交流化信号は、この表示データの周期の２倍の周期（T1
＋T2＋T3＋T4）を有している。
このような表示データに対する交流化信号は、第１およ
び第２期間T1,T2においてＨレベルに設定され、第３お
よび第４期間T3,T4においてＬレベルに設定されてい
る。このため、第１および第２期間T1,T2と第３および
第４期間T3,T4における表示データが同一にもかかわら
ず、前者では第４レベルV3および第３レベルV2が設定さ
れており、後者では第１レベルV0および第２レベルV1が
それぞれ設定される。このように変調された駆動信号が
セグメント電極側に与えられるとともに、これに対応し
た駆動信号がコモン電極側に与えられることによって、
液晶セルに印加する電圧の交流化を実現することができ
る。
び第２期間T1,T2においてＨレベルに設定され、第３お
よび第４期間T3,T4においてＬレベルに設定されてい
る。このため、第１および第２期間T1,T2と第３および
第４期間T3,T4における表示データが同一にもかかわら
ず、前者では第４レベルV3および第３レベルV2が設定さ
れており、後者では第１レベルV0および第２レベルV1が
それぞれ設定される。このように変調された駆動信号が
セグメント電極側に与えられるとともに、これに対応し
た駆動信号がコモン電極側に与えられることによって、
液晶セルに印加する電圧の交流化を実現することができ
る。
発明が解決しようとする課題 このような従来の技術では、表示データと交流化信号と
は非同期で入力されており、この駆動回路に対する表示
データと交流化信号との入力タイミングが異なる場合が
ある。たとえば、第６図に示されるように表示データの
立上りまたは立下りエッジと交流化信号の立上りまたは
立下りエッジとのタイミングがずれた場合には、各エッ
ジがずれた期間ΔT1,ΔT2,ΔT3,…毎に不所望な電圧レ
ベルが選択されてしまい、これらが駆動信号中にノイズ
N1,N2,N3,…となって現れ、表示パネルの表示品質が劣
化してしまう。
は非同期で入力されており、この駆動回路に対する表示
データと交流化信号との入力タイミングが異なる場合が
ある。たとえば、第６図に示されるように表示データの
立上りまたは立下りエッジと交流化信号の立上りまたは
立下りエッジとのタイミングがずれた場合には、各エッ
ジがずれた期間ΔT1,ΔT2,ΔT3,…毎に不所望な電圧レ
ベルが選択されてしまい、これらが駆動信号中にノイズ
N1,N2,N3,…となって現れ、表示パネルの表示品質が劣
化してしまう。
したがって本発明の目的は、駆動回路から導出される駆
動信号中のノイズの発生を抑制し、表示装置の表示品質
の劣化を防止することができる表示装置の駆動回路を提
供することである。
動信号中のノイズの発生を抑制し、表示装置の表示品質
の劣化を防止することができる表示装置の駆動回路を提
供することである。
課題を解決するための手段 本発明は、相互に対向する表面にそれぞれ形成された電
極間に表示セルを介在して構成される表示装置の電極に
与えられる駆動信号を出力する駆動回路において、 （ａ）一方レベルと他方レベルとの２値の表示データ
と、その表示データの２倍の周期を有する２値の交流化
信号と、表示データの1/2の周期を有する２値のクロッ
ク信号とを、非同期で発生する表示制御手段17と、 （ｂ）同期化手段であって、 表示データが入力される第１データ入力端子Ｄと、クロ
ック信号が入力される第１クロック入力端子CKと、クロ
ック信号が第１クロック入力端子CKに入力されるときに
おける第１データ入力端子Ｄの論理値を、第１出力端子
Q1に導出し、第１出力端子Q1の出力を反転した論理値を
第２出力端子▲▼に導出する第１のＤ型フリップフ
ロップ26と、 交流化信号が入力される第２データ入力端子Ｄと、クロ
ック信号が入力される第２クロック入力端子CKと、クロ
ック信号が第２クロック入力端子CKに入力されるときに
おける第２データ入力端子Ｄの論理値を、第３出力端子
Q2に導出し、第３出力端子Q2の出力を反転した論理値を
第４出力端子▲▼を導出する第２のＤ型フリップフ
ロップ27とを有する同期化手段と、 （ｃ）第１〜第４電圧V0〜V3（ただしV0＞V1＞V2＞V3）
をそれぞれ供給する駆動電源と、 （ｄ）出力端子28と、 （ｅ）電源選択手段であって、 駆動電源の第１電圧V0を出力端子に与える第１スイッチ
ング素子20と、 駆動電源の第２電圧V1を出力端子に与える第２スイッチ
ング素子21と、 駆動電源の第３電圧V2を出力端子に与える第３スイッチ
ング素子22と、 駆動電源の第４電圧V3を出力端子に与える第４スイッチ
ング素子23とを有する電源選択手段と、 （ｆ）論理演算手段であって、 第１出力端子Q1の出力と第４出力端子▲▼の出力と
がいずれも一方レベルであるとき、第１スイッチング素
子を導通する第１論理積手段A1と、 第２出力端子▲▼の出力と第４出力端子▲▼の
出力とがいずれも一方レベルであるとき、第２スイッチ
ング素子を導通する第２論理積手段A2と、 第２出力端子▲▼の出力と第３出力端子Q2の出力と
がいずれも一方レベルであるとき、第３スイッチング素
子を導通する第３論理積手段A3と、 第１出力端子Q1の出力と第３出力端子Q2の出力とがいず
れも一方レベルであるとき、第４スイッチング素子を導
通する第４論理積手段A4とを有する論理演算手段とを含
むことを特徴とする表示装置の駆動回路である。
極間に表示セルを介在して構成される表示装置の電極に
与えられる駆動信号を出力する駆動回路において、 （ａ）一方レベルと他方レベルとの２値の表示データ
と、その表示データの２倍の周期を有する２値の交流化
信号と、表示データの1/2の周期を有する２値のクロッ
ク信号とを、非同期で発生する表示制御手段17と、 （ｂ）同期化手段であって、 表示データが入力される第１データ入力端子Ｄと、クロ
ック信号が入力される第１クロック入力端子CKと、クロ
ック信号が第１クロック入力端子CKに入力されるときに
おける第１データ入力端子Ｄの論理値を、第１出力端子
Q1に導出し、第１出力端子Q1の出力を反転した論理値を
第２出力端子▲▼に導出する第１のＤ型フリップフ
ロップ26と、 交流化信号が入力される第２データ入力端子Ｄと、クロ
ック信号が入力される第２クロック入力端子CKと、クロ
ック信号が第２クロック入力端子CKに入力されるときに
おける第２データ入力端子Ｄの論理値を、第３出力端子
Q2に導出し、第３出力端子Q2の出力を反転した論理値を
第４出力端子▲▼を導出する第２のＤ型フリップフ
ロップ27とを有する同期化手段と、 （ｃ）第１〜第４電圧V0〜V3（ただしV0＞V1＞V2＞V3）
をそれぞれ供給する駆動電源と、 （ｄ）出力端子28と、 （ｅ）電源選択手段であって、 駆動電源の第１電圧V0を出力端子に与える第１スイッチ
ング素子20と、 駆動電源の第２電圧V1を出力端子に与える第２スイッチ
ング素子21と、 駆動電源の第３電圧V2を出力端子に与える第３スイッチ
ング素子22と、 駆動電源の第４電圧V3を出力端子に与える第４スイッチ
ング素子23とを有する電源選択手段と、 （ｆ）論理演算手段であって、 第１出力端子Q1の出力と第４出力端子▲▼の出力と
がいずれも一方レベルであるとき、第１スイッチング素
子を導通する第１論理積手段A1と、 第２出力端子▲▼の出力と第４出力端子▲▼の
出力とがいずれも一方レベルであるとき、第２スイッチ
ング素子を導通する第２論理積手段A2と、 第２出力端子▲▼の出力と第３出力端子Q2の出力と
がいずれも一方レベルであるとき、第３スイッチング素
子を導通する第３論理積手段A3と、 第１出力端子Q1の出力と第３出力端子Q2の出力とがいず
れも一方レベルであるとき、第４スイッチング素子を導
通する第４論理積手段A4とを有する論理演算手段とを含
むことを特徴とする表示装置の駆動回路である。
作 用 本発明に従えば、交流化信号は、表示データの周期W1
（後述の第３図（１）参照）の２倍の周期W2（第３図
（２）参照）を有しており、このことは前述の第５図に
関連して述べた従来の技術と同様であり、さらにクロッ
ク信号は、表示データの周期W1の1/2の周期W3（第３図
（３）参照）を有し、これらの各２値の表示データと交
流化信号とクロック信号とは、非同期で、発生され、こ
れらの信号が同期化手段を構成する第１および第２のＤ
型フリップフロップ26,27に与えられてそれらの第１〜
第４出力端子Q1,▲▼,Q2,▲▼からの出力は、
クロック信号に同期した出力とすることができ、同期化
を図ることができる。これによって表示データと交流化
信号との入力タイミングのずれによる出力端子28から導
出される駆動信号に混入するノイズの発生を抑制するこ
とができる。
（後述の第３図（１）参照）の２倍の周期W2（第３図
（２）参照）を有しており、このことは前述の第５図に
関連して述べた従来の技術と同様であり、さらにクロッ
ク信号は、表示データの周期W1の1/2の周期W3（第３図
（３）参照）を有し、これらの各２値の表示データと交
流化信号とクロック信号とは、非同期で、発生され、こ
れらの信号が同期化手段を構成する第１および第２のＤ
型フリップフロップ26,27に与えられてそれらの第１〜
第４出力端子Q1,▲▼,Q2,▲▼からの出力は、
クロック信号に同期した出力とすることができ、同期化
を図ることができる。これによって表示データと交流化
信号との入力タイミングのずれによる出力端子28から導
出される駆動信号に混入するノイズの発生を抑制するこ
とができる。
すなわち表示データと交流化信号とが同期せずに第１〜
第４論理積手段A1〜A4を有する論理演算手段に入力され
ると、両者の入力タイミングがずれている期間において
第１〜第４スイッチング素子20〜23を有する電源選択手
段で不所望な種類の電圧V0〜V3が選択されてしまい、こ
れが出力端子28からの駆動信号中にノイズとして現れて
しまう。本発明ではこの問題をなくし、駆動信号中のノ
イズを削減することができる。
第４論理積手段A1〜A4を有する論理演算手段に入力され
ると、両者の入力タイミングがずれている期間において
第１〜第４スイッチング素子20〜23を有する電源選択手
段で不所望な種類の電圧V0〜V3が選択されてしまい、こ
れが出力端子28からの駆動信号中にノイズとして現れて
しまう。本発明ではこの問題をなくし、駆動信号中のノ
イズを削減することができる。
実施例 第１図は、本発明の一実施例に用いられる液晶表示装置
11の電気的構成を示すブロック図である。液晶パネル12
には、複数本のコモン電極13および複数本のセグメント
電極14がそれぞれ直交して配設されている。各コモン電
極およびセグメント電極は、それぞれコモン駆動回路15
およびセグメント駆動回路16からの駆動信号が印加さ
れ、これによって液晶パネル12の表示が行われる。各駆
動回路15,16には、表示制御回路17から表示データ、交
流化信号（FR）、およびクロック信号などを含む表示制
御情報がそれぞれ与えられる。セグメント駆動回路16に
は、各セグメント電極14に個別的に対応付けられた電圧
設定回路18が設けられる。
11の電気的構成を示すブロック図である。液晶パネル12
には、複数本のコモン電極13および複数本のセグメント
電極14がそれぞれ直交して配設されている。各コモン電
極およびセグメント電極は、それぞれコモン駆動回路15
およびセグメント駆動回路16からの駆動信号が印加さ
れ、これによって液晶パネル12の表示が行われる。各駆
動回路15,16には、表示制御回路17から表示データ、交
流化信号（FR）、およびクロック信号などを含む表示制
御情報がそれぞれ与えられる。セグメント駆動回路16に
は、各セグメント電極14に個別的に対応付けられた電圧
設定回路18が設けられる。
第２図は、電圧設定回路18の電気的構成を示すブロック
図である。電圧設定回路18は、Ｐチャネルの電界効果ト
ランジスタ（以下、FETと称する）20,21およびＮチャネ
ルのFET22,23の４つのFETから成る駆動電圧選択手段24
と、駆動電圧選択用のデコーダ25と、２つのＤ型フリッ
プフロップ26,27とを含んで構成される。前記駆動電圧
設定手段24のFET20〜23の各ソースには、相互に異なる
第１レベルV0〜第４レベルV3の各電源電圧が供給され
る。一方、各ドレイン側は、接続点28を介して共通に接
続され、接続点28の出力は、駆動信号として、対応する
セグメント電極に供給される。
図である。電圧設定回路18は、Ｐチャネルの電界効果ト
ランジスタ（以下、FETと称する）20,21およびＮチャネ
ルのFET22,23の４つのFETから成る駆動電圧選択手段24
と、駆動電圧選択用のデコーダ25と、２つのＤ型フリッ
プフロップ26,27とを含んで構成される。前記駆動電圧
設定手段24のFET20〜23の各ソースには、相互に異なる
第１レベルV0〜第４レベルV3の各電源電圧が供給され
る。一方、各ドレイン側は、接続点28を介して共通に接
続され、接続点28の出力は、駆動信号として、対応する
セグメント電極に供給される。
前記デコーダ25は、NANDゲートA1,A2およびANDゲートA
3,A4から構成され、各出力は前記FET20〜23の各ゲート
にそれぞれ個別的に与えられる。
3,A4から構成され、各出力は前記FET20〜23の各ゲート
にそれぞれ個別的に与えられる。
前記フリップフロップ26の出力Q1はNANDゲートA1および
ANDゲートA4の各一方入力として与えられ、出力▲
▼はNANDゲートA2およびANDゲートA3の各一方入力とし
て与えられる。フリップフロップ27の出力Q2は２つのAN
DゲートA3,A4の各他方入力として与えられ、出力▲
▼は２つのNANDゲートA1,A2の各他方入力として与えら
れる。フリップフロップ26のデータ入力Ｄには、セグメ
ント電極をオン・オフ駆動するための表示データが与え
られ、フリップフロップ27のデータ入力Ｄには駆動信号
の交流化を図るための交流化信号が与えられる。２つの
フリップフロップ26,27のクロック入力CKには、共通の
クロック信号が与えられる。これらの表示データ、交流
化信号、およびクロック信号は、前記表示制御回路17か
ら供給される。
ANDゲートA4の各一方入力として与えられ、出力▲
▼はNANDゲートA2およびANDゲートA3の各一方入力とし
て与えられる。フリップフロップ27の出力Q2は２つのAN
DゲートA3,A4の各他方入力として与えられ、出力▲
▼は２つのNANDゲートA1,A2の各他方入力として与えら
れる。フリップフロップ26のデータ入力Ｄには、セグメ
ント電極をオン・オフ駆動するための表示データが与え
られ、フリップフロップ27のデータ入力Ｄには駆動信号
の交流化を図るための交流化信号が与えられる。２つの
フリップフロップ26,27のクロック入力CKには、共通の
クロック信号が与えられる。これらの表示データ、交流
化信号、およびクロック信号は、前記表示制御回路17か
ら供給される。
第３図は、動作を説明するためのタイミングチャートで
ある。
ある。
第３図（１）に示される表示データおよび第３図（２）
に示される交流化信号がそれぞれフリップフロップ26,2
7のデータ入力Ｄとして与えられるとともに、各クロッ
ク入力CKとして第３図（３）に示されるクロック信号が
与えられると、各出力Q1,▲▼,Q2,▲▼は、第
３図（４）〜同図（７）に示される波形が得られる。す
なわち、表示データと交流化信号とが非同期で入力され
ても、共通のクロック信号によって同期化を図ることが
でき、表示データと交流化信号との入力タイミングのず
れΔＴを解消することができる。
に示される交流化信号がそれぞれフリップフロップ26,2
7のデータ入力Ｄとして与えられるとともに、各クロッ
ク入力CKとして第３図（３）に示されるクロック信号が
与えられると、各出力Q1,▲▼,Q2,▲▼は、第
３図（４）〜同図（７）に示される波形が得られる。す
なわち、表示データと交流化信号とが非同期で入力され
ても、共通のクロック信号によって同期化を図ることが
でき、表示データと交流化信号との入力タイミングのず
れΔＴを解消することができる。
表示データの周期は、第３図において参照符W1で示され
ている。交流化信号は第３図（２）に明らかに示される
ように周期W2を有し、この周期W2は、表示データの周期
W1の２倍である。さらにまたクロック信号は、第３図
（３）に示されるように周期W3を有し、この周期W2は、
表示データの周期W1の1/2である。
ている。交流化信号は第３図（２）に明らかに示される
ように周期W2を有し、この周期W2は、表示データの周期
W1の２倍である。さらにまたクロック信号は、第３図
（３）に示されるように周期W3を有し、この周期W2は、
表示データの周期W1の1/2である。
フリップフロップ26,27の各出力が与えられるデコーダ2
5のゲートA1,A4の各出力には、第３図（８）〜同図（1
1）に示されるような波形が得られる。こうして電圧設
定回路18の接続点28には、第３図（12）に示される波形
を有する駆動信号が導出され、これが対応するセグメン
ト電極に与えられる。
5のゲートA1,A4の各出力には、第３図（８）〜同図（1
1）に示されるような波形が得られる。こうして電圧設
定回路18の接続点28には、第３図（12）に示される波形
を有する駆動信号が導出され、これが対応するセグメン
ト電極に与えられる。
このようにデコーダ25の前段に２つのフリップフロップ
26,27を設けることによって、非同期で入力される表示
データおよび交流化信号をクロック信号に同期させ、こ
れによって駆動信号を一意的に決定することができる。
したがって従来技術の項で述べたような入力タイミング
の非同期に起因したノイズの発生を抑制することがで
き、このノイズによる表示品質の劣化を防止することが
できる。
26,27を設けることによって、非同期で入力される表示
データおよび交流化信号をクロック信号に同期させ、こ
れによって駆動信号を一意的に決定することができる。
したがって従来技術の項で述べたような入力タイミング
の非同期に起因したノイズの発生を抑制することがで
き、このノイズによる表示品質の劣化を防止することが
できる。
なお、本実施例ではセグメント駆動回路16内の電圧設定
回路18について説明したけれども、同様な同期化を図る
ための手段をコモン駆動回路15に適用することができ
る。また、液晶表示装置の種類としては、いわゆる単純
マトリクス型の液晶表示装置を用いてもよく、またアク
ティブ・マトリクス型の液晶表示装置に用いてもよい。
回路18について説明したけれども、同様な同期化を図る
ための手段をコモン駆動回路15に適用することができ
る。また、液晶表示装置の種類としては、いわゆる単純
マトリクス型の液晶表示装置を用いてもよく、またアク
ティブ・マトリクス型の液晶表示装置に用いてもよい。
発明の効果 本発明によれば、表示データと交流化信号とが論理演算
手段の第１〜第４論理積手段A1〜A4に入力される際の入
力タイミングを、クロック信号に応答する第１および第
２のＤ型フリップフロップ26,27を用いて同期させてい
るので、表示データと交流化信号との入力タイミングの
ずれに起因した出力端子28からの駆動信号中のノイズを
削減することができる。これによって表示装置の表示品
質が劣化することを防止することができる。またこの同
期化手段は２つの第１および第2D型フリップフロップ2
6,27によって実現され、構成が簡単であるという効果も
ある。
手段の第１〜第４論理積手段A1〜A4に入力される際の入
力タイミングを、クロック信号に応答する第１および第
２のＤ型フリップフロップ26,27を用いて同期させてい
るので、表示データと交流化信号との入力タイミングの
ずれに起因した出力端子28からの駆動信号中のノイズを
削減することができる。これによって表示装置の表示品
質が劣化することを防止することができる。またこの同
期化手段は２つの第１および第2D型フリップフロップ2
6,27によって実現され、構成が簡単であるという効果も
ある。
第１図は本発明の一実施例に用いられる液晶表示装置の
電気的構成を示すブロック図、第２図は電圧設定回路18
の電気的構成を示すブロック図、第３図は動作を説明す
るためのタイミングチャート、第４図は典型的な先行技
術の電気的構成を示すブロック図、第５図およひ第６図
は従来技術の動作を説明するためのタイミングチャート
である。 11……液晶表示装置、12……液晶パネル、13……コモン
電極、14……セグメント電極、15……コモン駆動回路、
16……セグメント駆動回路、17……表示制御回路、18…
…電圧設定回路、24……駆動電圧選択手段、25……デコ
ータ、26,27……フリップフロップ
電気的構成を示すブロック図、第２図は電圧設定回路18
の電気的構成を示すブロック図、第３図は動作を説明す
るためのタイミングチャート、第４図は典型的な先行技
術の電気的構成を示すブロック図、第５図およひ第６図
は従来技術の動作を説明するためのタイミングチャート
である。 11……液晶表示装置、12……液晶パネル、13……コモン
電極、14……セグメント電極、15……コモン駆動回路、
16……セグメント駆動回路、17……表示制御回路、18…
…電圧設定回路、24……駆動電圧選択手段、25……デコ
ータ、26,27……フリップフロップ
Claims (1)
- 【請求項１】相互に対向する表面にそれぞれ形成された
電極間に表示セルを介在して構成される表示装置の電極
に与えられる駆動信号を出力する駆動回路において、 （ａ）一方レベルと他方レベルの２値の表示データと、
その表示データの２倍の周期を有する２値の交流化信号
と、表示データの1/2の周期を有する２値のクロック信
号とを、非同期で発生する表示制御手段と、 （ｂ）同期化手段であって、 表示データが入力される第１データ入力端子Ｄと、クロ
ック信号が入力される第１クロック入力端子CKと、クロ
ック信号が第１クロック入力端子CKに入力されるときに
おける第１データ入力端子Ｄの論理値を、第１出力端子
Q1に導出し、第１出力端子Q1の出力を反転した論理値を
第２出力端子▲▼に導出する第１のＤ型フリップフ
ロップと、 交流化信号が入力される第２データ入力端子Ｄと、クロ
ック信号が入力される第２クロック入力端子CKと、クロ
ック信号が第２クロック入力端子CKに入力されるときに
おける第２データ入力端子Ｄの論理値を、第３出力端子
Q2に導出し、第３出力端子Q2の出力を反転した論理値を
第４出力端子▲▼を導出する第２のＤ型フリップフ
ロップとを有する同期化手段と、 （ｃ）第１〜第４電圧V0〜V3（ただしV0＞V1＞V2＞V3）
をそれぞれ供給する駆動電源と、 （ｄ）出力端子と、 （ｅ）電源選択手段であって、 駆動電源の第１電圧V0を出力端子に与える第１スイッチ
ング素子と、 駆動電源の第２電圧V1を出力端子に与える第２スイッチ
ング素子と、 駆動電源の第３電圧V2を出力端子に与える第３スイッチ
ング素子と、 駆動電源の第４電圧V3を出力端子に与える第４スイッチ
ング素子とを有する電源選択手段と、 （ｆ）論理演算手段であって、 第１出力端子Q1の出力と第４出力端子▲▼の出力と
がいずれも一方レベルであるとき、第１スイッチング素
子を導通する第１論理積手段と、 第２出力端子▲▼の出力と第４出力端子▲▼の
出力とがいずれも一方レベルであるとき、第２スイッチ
ング素子を導通する第２論理積手段と、 第２出力端子▲▼の出力と第３出力端子Q2の出力と
がいずれも一方レベルであるとき、第３スイッチング素
子を導通する第３論理積手段と、 第１出力端子Q1の出力と第３出力端子Q2の出力とがいず
れも一方レベルであるとき、第４スイッチング素子を導
通する第４論理積手段とを有する論理演算手段とを含む
ことを特徴とする表示装置の駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095957A JPH07101335B2 (ja) | 1989-04-15 | 1989-04-15 | 表示装置の駆動回路 |
| EP19900106920 EP0393487A3 (en) | 1989-04-15 | 1990-04-11 | Display device driving circuit |
| CA002014532A CA2014532C (en) | 1989-04-15 | 1990-04-12 | Display device driving circuit |
| US07/509,014 US5115232A (en) | 1989-04-15 | 1990-04-13 | Display device driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095957A JPH07101335B2 (ja) | 1989-04-15 | 1989-04-15 | 表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273787A JPH02273787A (ja) | 1990-11-08 |
| JPH07101335B2 true JPH07101335B2 (ja) | 1995-11-01 |
Family
ID=14151719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095957A Expired - Fee Related JPH07101335B2 (ja) | 1989-04-15 | 1989-04-15 | 表示装置の駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5115232A (ja) |
| EP (1) | EP0393487A3 (ja) |
| JP (1) | JPH07101335B2 (ja) |
| CA (1) | CA2014532C (ja) |
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| US5743614A (en) * | 1990-12-31 | 1998-04-28 | Kopin Corporation | Housing assembly for a matrix display |
| US5362671A (en) * | 1990-12-31 | 1994-11-08 | Kopin Corporation | Method of fabricating single crystal silicon arrayed devices for display panels |
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| US5528397A (en) * | 1991-12-03 | 1996-06-18 | Kopin Corporation | Single crystal silicon transistors for display panels |
| US5376979A (en) * | 1990-12-31 | 1994-12-27 | Kopin Corporation | Slide projector mountable light valve display |
| JPH07109544B2 (ja) * | 1991-05-15 | 1995-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 液晶表示装置並びにその駆動方法及び駆動装置 |
| DE69226723T2 (de) * | 1991-05-21 | 1999-04-15 | Sharp K.K., Osaka | Verfahren und Einrichtung zum Steuern einer Anzeigeeinrichtung |
| JP3212352B2 (ja) * | 1992-04-09 | 2001-09-25 | カシオ計算機株式会社 | 表示駆動装置 |
| US5781164A (en) * | 1992-11-04 | 1998-07-14 | Kopin Corporation | Matrix display systems |
| JPH06274133A (ja) * | 1993-03-24 | 1994-09-30 | Sharp Corp | 表示装置の駆動回路及び表示装置 |
| JP3275991B2 (ja) * | 1994-07-27 | 2002-04-22 | シャープ株式会社 | アクティブマトリクス型表示装置及びその駆動方法 |
| US5900886A (en) * | 1995-05-26 | 1999-05-04 | National Semiconductor Corporation | Display controller capable of accessing an external memory for gray scale modulation data |
| US5821910A (en) * | 1995-05-26 | 1998-10-13 | National Semiconductor Corporation | Clock generation circuit for a display controller having a fine tuneable frame rate |
| US5675355A (en) * | 1996-06-18 | 1997-10-07 | The United States Of America As Represented By The Secretary Of The Army | Automated coherent clock synthesis for matrix display |
| KR100234717B1 (ko) * | 1997-02-03 | 1999-12-15 | 김영환 | 엘씨디 패널의 구동전압 공급회로 |
| CN102525484B (zh) * | 2012-02-20 | 2013-06-12 | 秦皇岛市康泰医学系统有限公司 | 一种数字便携式脉搏血氧仪及其电池供电控制方法 |
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| US4393379A (en) * | 1980-12-31 | 1983-07-12 | Berting John P | Non-multiplexed LCD drive circuit |
| US4427978A (en) * | 1981-08-31 | 1984-01-24 | Marshall Williams | Multiplexed liquid crystal display having a gray scale image |
| JPS5888788A (ja) * | 1981-11-24 | 1983-05-26 | 株式会社日立製作所 | 液晶表示装置 |
| US4525710A (en) * | 1982-02-16 | 1985-06-25 | Seiko Instruments & Electronics Ltd. | Picture display device |
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| US4775891A (en) * | 1984-08-31 | 1988-10-04 | Casio Computer Co., Ltd. | Image display using liquid crystal display panel |
| JPH0680477B2 (ja) * | 1985-02-06 | 1994-10-12 | キヤノン株式会社 | 液晶表示パネル及び駆動方法 |
| DE3815400A1 (de) * | 1987-05-08 | 1988-11-17 | Seikosha Kk | Verfahren zur ansteuerung einer optischen fluessigkristalleinrichtung |
-
1989
- 1989-04-15 JP JP1095957A patent/JPH07101335B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-11 EP EP19900106920 patent/EP0393487A3/en not_active Withdrawn
- 1990-04-12 CA CA002014532A patent/CA2014532C/en not_active Expired - Fee Related
- 1990-04-13 US US07/509,014 patent/US5115232A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5115232A (en) | 1992-05-19 |
| CA2014532C (en) | 1994-10-04 |
| CA2014532A1 (en) | 1990-10-15 |
| JPH02273787A (ja) | 1990-11-08 |
| EP0393487A3 (en) | 1991-03-27 |
| EP0393487A2 (en) | 1990-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |