JP3212352B2 - 表示駆動装置 - Google Patents
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- G09G3/3614—Control of polarity reversal in general
Description
【０００１】
【産業上の利用分野】本発明は例えば駆動回路一体型ア
クティブマトリックス液晶表示パネル等の映像信号駆動
回路を改良した表示駆動装置に関する。
クティブマトリックス液晶表示パネル等の映像信号駆動
回路を改良した表示駆動装置に関する。
【０００２】
【従来の技術】図４は従来の駆動回路一体型アクティブ
マトリックス液晶表示パネルの駆動回路を示し、図５は
図４の回路の信号を示すタイミングチャートである。即
ち、駆動回路一体型のアクティブマトリックス液晶表示
パネルはデータラインＬ２０１，Ｌ２０２……と共通電
位ＶCOMとの間に薄膜トランジスタＴＦＴ及び負荷容量
ＬＣが直列に接続され、前記各薄膜トランジスタＴＦＴ
のゲートはゲートラインＬ３０１，Ｌ３０２………に接
続される。このゲートラインＬ３０１，Ｌ３０２………
はインバータＩＮを介して走査用シフトレジスタ１に接
続され、この走査用シフトレジスタ１には外部回路から
垂直同期信号φv 及び垂直用クロック信号ＣＰv が加
えられる。この垂直同期信号φv 及び垂直用クロック信
号ＣＰv により走査用シフトレジスタ１はゲートライン
Ｌ３０１，Ｌ３０２………に水平走査信号Ｇ１，Ｇ２…
……を加えて、液晶表示パネルの画素である薄膜トラン
ジスタＴＦＴをオンにする水平走査を行う。
マトリックス液晶表示パネルの駆動回路を示し、図５は
図４の回路の信号を示すタイミングチャートである。即
ち、駆動回路一体型のアクティブマトリックス液晶表示
パネルはデータラインＬ２０１，Ｌ２０２……と共通電
位ＶCOMとの間に薄膜トランジスタＴＦＴ及び負荷容量
ＬＣが直列に接続され、前記各薄膜トランジスタＴＦＴ
のゲートはゲートラインＬ３０１，Ｌ３０２………に接
続される。このゲートラインＬ３０１，Ｌ３０２………
はインバータＩＮを介して走査用シフトレジスタ１に接
続され、この走査用シフトレジスタ１には外部回路から
垂直同期信号φv 及び垂直用クロック信号ＣＰv が加
えられる。この垂直同期信号φv 及び垂直用クロック信
号ＣＰv により走査用シフトレジスタ１はゲートライン
Ｌ３０１，Ｌ３０２………に水平走査信号Ｇ１，Ｇ２…
……を加えて、液晶表示パネルの画素である薄膜トラン
ジスタＴＦＴをオンにする水平走査を行う。
【０００３】シフトレジスタを構成するフリップフロッ
プＦＦ１０１、ＦＦ１０２………のフリップフロップＦ
Ｆ１０１のデータ入力端Ｄには水平同期信号φh が入力
され、このフリップフロップＦＦ１０１の出力端Ｑは次
段のフリップフロップＦＦ１０２のデータ入力端Ｄに接
続されると共にインバータＩＮ１０１を介してラッチ回
路ＬＡ１０１の反転制御端￣Ｌに接続される。前記フリ
ップフロップＦＦ１０２の出力端Ｑは次段のフリップフ
ロップのデータ入力端Ｄに接続されると共にインバータ
ＩＮ１０２を介してラッチ回路ＬＡ１０２の反転制御端
￣Ｌに接続される。以下同様にして接続される。フリッ
プフロップＦＦ１０１、ＦＦ１０２………のクロック端
子には水平用クロック信号ＣＰh が入力される。前記ラ
ッチ回路ＬＡ１０１，ＬＡ１０２……の入力端Ｉは排他
的ノア回路ＥＮＯＲの出力端に接続され、この排他的ノ
ア回路ＥＮＯＲの入力端にはフレーム化信号ＦＲＭ及び
映像信号データＤＡＴＡが入力される。ラッチ回路ＬＡ
１０１，ＬＡ１０２……の出力端Ｏは前記データライン
Ｌ２０１，Ｌ２０２……にそれぞれ対応して接続され
る。
プＦＦ１０１、ＦＦ１０２………のフリップフロップＦ
Ｆ１０１のデータ入力端Ｄには水平同期信号φh が入力
され、このフリップフロップＦＦ１０１の出力端Ｑは次
段のフリップフロップＦＦ１０２のデータ入力端Ｄに接
続されると共にインバータＩＮ１０１を介してラッチ回
路ＬＡ１０１の反転制御端￣Ｌに接続される。前記フリ
ップフロップＦＦ１０２の出力端Ｑは次段のフリップフ
ロップのデータ入力端Ｄに接続されると共にインバータ
ＩＮ１０２を介してラッチ回路ＬＡ１０２の反転制御端
￣Ｌに接続される。以下同様にして接続される。フリッ
プフロップＦＦ１０１、ＦＦ１０２………のクロック端
子には水平用クロック信号ＣＰh が入力される。前記ラ
ッチ回路ＬＡ１０１，ＬＡ１０２……の入力端Ｉは排他
的ノア回路ＥＮＯＲの出力端に接続され、この排他的ノ
ア回路ＥＮＯＲの入力端にはフレーム化信号ＦＲＭ及び
映像信号データＤＡＴＡが入力される。ラッチ回路ＬＡ
１０１，ＬＡ１０２……の出力端Ｏは前記データライン
Ｌ２０１，Ｌ２０２……にそれぞれ対応して接続され
る。
【０００４】しかして、シフトレジスタを構成するフリ
ップフロップＦＦ１０１、ＦＦ１０２………おいて、水
平同期信号φh は水平用クロック信号ＣＰh により順次
転送されると共にインバータＩＮ１０１，ＩＮ１０２…
…を介してラッチ回路ＬＡ１０１，ＬＡ１０２……の反
転制御端子￣Ｌに入力される。このラッチ回路ＬＡ１０
１，ＬＡ１０２……の入力端Ｉには排他的ノア回路ＥＮ
ＯＲの出力であるフレーム化信号ＦＲＭ及び映像信号デ
ータＤＡＴＡの排他的論理和否定値が入力され、このフ
レーム化信号ＦＲＭ及び映像信号データＤＡＴＡの排他
的論理和否定値データが、反転制御端子￣Ｌに入力され
た制御同期信号により順次取り込まれて保持されてデー
タラインＬ２０１，Ｌ２０２……に出力される。１走査
ライン分のラッチ回路ＬＡ１０１，ＬＡ１０２……にデ
ータを取り込み保持する処理を完了した時点毎に、走査
用シフトレジスタ１からゲートラインＬ３０１，Ｌ３０
２………に水平走査信号Ｇ１，Ｇ２………を順次加えて
選択された薄膜トランジスタＴＦＴを介して負荷容量Ｌ
Ｃに信号電荷を蓄積していた。
ップフロップＦＦ１０１、ＦＦ１０２………おいて、水
平同期信号φh は水平用クロック信号ＣＰh により順次
転送されると共にインバータＩＮ１０１，ＩＮ１０２…
…を介してラッチ回路ＬＡ１０１，ＬＡ１０２……の反
転制御端子￣Ｌに入力される。このラッチ回路ＬＡ１０
１，ＬＡ１０２……の入力端Ｉには排他的ノア回路ＥＮ
ＯＲの出力であるフレーム化信号ＦＲＭ及び映像信号デ
ータＤＡＴＡの排他的論理和否定値が入力され、このフ
レーム化信号ＦＲＭ及び映像信号データＤＡＴＡの排他
的論理和否定値データが、反転制御端子￣Ｌに入力され
た制御同期信号により順次取り込まれて保持されてデー
タラインＬ２０１，Ｌ２０２……に出力される。１走査
ライン分のラッチ回路ＬＡ１０１，ＬＡ１０２……にデ
ータを取り込み保持する処理を完了した時点毎に、走査
用シフトレジスタ１からゲートラインＬ３０１，Ｌ３０
２………に水平走査信号Ｇ１，Ｇ２………を順次加えて
選択された薄膜トランジスタＴＦＴを介して負荷容量Ｌ
Ｃに信号電荷を蓄積していた。
【０００５】
【発明が解決しようとする課題】しかしながら、１走査
ライン分のラッチ回路ＬＡ１０１，ＬＡ１０２……にデ
ータを取り込み保持する処理を完了した後に、水平走査
信号Ｇ１，Ｇ２………により薄膜トランジスタＴＦＴの
ゲートをオンする時間だけデータの取り込みを休止しな
ければならなかった。従って、薄膜トランジスタＴＦＴ
のゲートのオン時間を確保するためには、水平用クロッ
ク信号ＣＰh の周波数を早くしなければならなく、段数
を増やすほどフリップフロップＦＦ１０１、ＦＦ１０２
………に高速動作が要求され、多段化しにくいという欠
点があった。
ライン分のラッチ回路ＬＡ１０１，ＬＡ１０２……にデ
ータを取り込み保持する処理を完了した後に、水平走査
信号Ｇ１，Ｇ２………により薄膜トランジスタＴＦＴの
ゲートをオンする時間だけデータの取り込みを休止しな
ければならなかった。従って、薄膜トランジスタＴＦＴ
のゲートのオン時間を確保するためには、水平用クロッ
ク信号ＣＰh の周波数を早くしなければならなく、段数
を増やすほどフリップフロップＦＦ１０１、ＦＦ１０２
………に高速動作が要求され、多段化しにくいという欠
点があった。
【０００６】本発明は上記の実情に鑑みてなされたもの
で、映像信号データをデータラインに出力しながら、次
の１走査ライン分の映像信号データを転送することによ
り、薄膜トランジスタのゲートをオンする時間に余裕が
でき、多段化し易くなり、また、出力段の寸法を小さく
することが可能となる表示駆動装置を提供することを目
的とする。
で、映像信号データをデータラインに出力しながら、次
の１走査ライン分の映像信号データを転送することによ
り、薄膜トランジスタのゲートをオンする時間に余裕が
でき、多段化し易くなり、また、出力段の寸法を小さく
することが可能となる表示駆動装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、データラインと、前記データラインに接続
されたスイッチング素子と、前記スイッチング素子に接
続された液晶と、前記液晶に接続された共通電圧ライン
と、クロック信号に応じて高電位及び低電位で構成され
た映像信号データを取り込み、１走査ライン分毎に出力
するシフトレジスタと、前記シフトレジスタから出力さ
れる１走査ライン分の前記映像信号データを、ラッチ信
号に応じて取り込み保持し、取り込まれた前記映像信号
データからなる第１出力データ又は第２出力データを出
力端から選択的に出力するラッチ回路と、前記ラッチ回
路の出力端に接続された制御端子、フレーム期間毎に反
転するフレーム化信号が入力される入力端、及び前記デ
ータラインに接続された駆動電圧用出力端を有し、前記
ラッチ回路から前記第１出力データの出力が前記制御端
子に入力されると、前記入力端から入力される前記フレ
ーム化信号を、液晶を駆動する駆動電圧として前記駆動
電圧用出力端から前記データラインに供給するトライス
テート回路と、前記ラッチ回路の出力端に接続され、前
記ラッチ回路からの前記第２出力データの出力に応じて
前記共通電圧ラインを介して共通電圧を前記データライ
ンに供給する共通電圧供給回路と、を具備することを特
徴とするものである。
するために、データラインと、前記データラインに接続
されたスイッチング素子と、前記スイッチング素子に接
続された液晶と、前記液晶に接続された共通電圧ライン
と、クロック信号に応じて高電位及び低電位で構成され
た映像信号データを取り込み、１走査ライン分毎に出力
するシフトレジスタと、前記シフトレジスタから出力さ
れる１走査ライン分の前記映像信号データを、ラッチ信
号に応じて取り込み保持し、取り込まれた前記映像信号
データからなる第１出力データ又は第２出力データを出
力端から選択的に出力するラッチ回路と、前記ラッチ回
路の出力端に接続された制御端子、フレーム期間毎に反
転するフレーム化信号が入力される入力端、及び前記デ
ータラインに接続された駆動電圧用出力端を有し、前記
ラッチ回路から前記第１出力データの出力が前記制御端
子に入力されると、前記入力端から入力される前記フレ
ーム化信号を、液晶を駆動する駆動電圧として前記駆動
電圧用出力端から前記データラインに供給するトライス
テート回路と、前記ラッチ回路の出力端に接続され、前
記ラッチ回路からの前記第２出力データの出力に応じて
前記共通電圧ラインを介して共通電圧を前記データライ
ンに供給する共通電圧供給回路と、を具備することを特
徴とするものである。
【０００８】
【作用】本発明は、シフトレジスタで１走査ライン分の
映像信号データの転送が終了した時点で、一斉に映像信
号データをラッチ回路に取り込み保持し、ラッチ回路に
取り込み保持した映像信号データをデータラインに出力
しながら、シフトレジスタにより次の１走査ライン分の
映像信号データを転送することにより、薄膜トランジス
タのゲートをオンする時間に余裕ができ、多段化し易く
なり、また、負荷との最適化を行うことにより、出力段
の寸法を小さくすることが可能となる。
映像信号データの転送が終了した時点で、一斉に映像信
号データをラッチ回路に取り込み保持し、ラッチ回路に
取り込み保持した映像信号データをデータラインに出力
しながら、シフトレジスタにより次の１走査ライン分の
映像信号データを転送することにより、薄膜トランジス
タのゲートをオンする時間に余裕ができ、多段化し易く
なり、また、負荷との最適化を行うことにより、出力段
の寸法を小さくすることが可能となる。
【０００９】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【００１０】図３は本発明の一実施例である駆動回路一
体型のアクティブマトリクス液晶表示パネルの駆動回路
を示す概略ブロック図である。即ち、表示駆動素子マト
リクス回路部１１は信号線駆動回路部１２及び走査線駆
動回路部１３により駆動される。尚、これらのすべての
回路は薄膜トランジスタにより構成することができ、す
べての回路を一枚の基板上に形成することができる。
体型のアクティブマトリクス液晶表示パネルの駆動回路
を示す概略ブロック図である。即ち、表示駆動素子マト
リクス回路部１１は信号線駆動回路部１２及び走査線駆
動回路部１３により駆動される。尚、これらのすべての
回路は薄膜トランジスタにより構成することができ、す
べての回路を一枚の基板上に形成することができる。
【００１１】図１は図３の液晶駆動回路の具体例の一例
を示し、図２は図１の各部の信号のタイムチャートを示
す。すなわち、駆動回路一体型のアクティブマトリック
ス液晶表示パネルはデータラインＬ２０１，Ｌ２０２…
…と共通電位ＶCOM との間に薄膜トランジスタＴＦＴ及
び負荷容量ＬＣが直列に接続され、前記各薄膜トランジ
スタＴＦＴのゲートはゲートラインＬ３０１，Ｌ３０２
………に接続される。このゲートラインＬ３０１，Ｌ３
０２………はインバータＩＮを介して走査用シフトレジ
スタ１１に接続され、この走査用シフトレジスタ１１に
は外部回路から垂直同期信号φv 及び垂直用クロック信
号ＣＰv が加えられる。この垂直同期信号φv 及び垂直
用クロック信号ＣＰv により走査用シフトレジスタ１１
はゲートラインＬ３０１，Ｌ３０２………に水平走査信
号Ｇ１０１，Ｇ１０２………を加えて、液晶表示パネル
の薄膜トランジスタＴＦＴをオンにする水平走査を行
う。
を示し、図２は図１の各部の信号のタイムチャートを示
す。すなわち、駆動回路一体型のアクティブマトリック
ス液晶表示パネルはデータラインＬ２０１，Ｌ２０２…
…と共通電位ＶCOM との間に薄膜トランジスタＴＦＴ及
び負荷容量ＬＣが直列に接続され、前記各薄膜トランジ
スタＴＦＴのゲートはゲートラインＬ３０１，Ｌ３０２
………に接続される。このゲートラインＬ３０１，Ｌ３
０２………はインバータＩＮを介して走査用シフトレジ
スタ１１に接続され、この走査用シフトレジスタ１１に
は外部回路から垂直同期信号φv 及び垂直用クロック信
号ＣＰv が加えられる。この垂直同期信号φv 及び垂直
用クロック信号ＣＰv により走査用シフトレジスタ１１
はゲートラインＬ３０１，Ｌ３０２………に水平走査信
号Ｇ１０１，Ｇ１０２………を加えて、液晶表示パネル
の薄膜トランジスタＴＦＴをオンにする水平走査を行
う。
【００１２】シフトレジスタを構成するフリップフロッ
プＦＦ２０１、ＦＦ２０２………のフリップフロップＦ
Ｆ２０１のデータ入力端Ｄには映像信号データＤＡＴＡ
が入力され、このフリップフロップＦＦ２０１の出力端
Ｑは次段のフリップフロップＦＦ２０２のデータ入力端
Ｄに接続されると共にラッチ回路ＬＡ２０１の入力端Ｉ
に接続される。前記フリップフロップＦＦ２０２の出力
端Ｑは次段のフリップフロップのデータ入力端Ｄに接続
されると共にラッチ回路ＬＡ２０２の入力端Ｉに接続さ
れる。以下同様にして接続される。フリップフロップＦ
Ｆ２０１、ＦＦ２０２………のクロック端子には水平用
クロック信号ＣＰh が入力される。ラッチ回路ＬＡ２０
１，ＬＡ２０２……の反転制御端￣Ｌにはラッチ信号￣
ＬＡＴが入力される。前記ラッチ回路ＬＡ２０１，ＬＡ
２０２……の出力端Ｏはトライステート回路ＴＳ２０
１，ＴＳ２０２………の制御端子、インバータＩＮ２０
１，ＩＮ２０２……の入力端、及びトランスファゲート
ＴＧ１０１，２０２……のＰ側制御端子に接続される。
前記トライステート回路ＴＳ２０１，ＴＳ２０２………
の出力端はデータラインＬ２０１，Ｌ２０２……に接続
されると共にトランスファゲートＴＧ１０１，２０２…
…を介して共通電位ＶCOM に接続される。前記トランス
ファゲートＴＧ１０１，２０２……のＮ側制御端子はイ
ンバータＩＮ２０１，ＩＮ２０２……の出力端に接続さ
れる。前記トライステート回路ＴＳ２０１，ＴＳ２０２
………の入力端にはフレーム化信号ＦＲＭが供給され
る。
プＦＦ２０１、ＦＦ２０２………のフリップフロップＦ
Ｆ２０１のデータ入力端Ｄには映像信号データＤＡＴＡ
が入力され、このフリップフロップＦＦ２０１の出力端
Ｑは次段のフリップフロップＦＦ２０２のデータ入力端
Ｄに接続されると共にラッチ回路ＬＡ２０１の入力端Ｉ
に接続される。前記フリップフロップＦＦ２０２の出力
端Ｑは次段のフリップフロップのデータ入力端Ｄに接続
されると共にラッチ回路ＬＡ２０２の入力端Ｉに接続さ
れる。以下同様にして接続される。フリップフロップＦ
Ｆ２０１、ＦＦ２０２………のクロック端子には水平用
クロック信号ＣＰh が入力される。ラッチ回路ＬＡ２０
１，ＬＡ２０２……の反転制御端￣Ｌにはラッチ信号￣
ＬＡＴが入力される。前記ラッチ回路ＬＡ２０１，ＬＡ
２０２……の出力端Ｏはトライステート回路ＴＳ２０
１，ＴＳ２０２………の制御端子、インバータＩＮ２０
１，ＩＮ２０２……の入力端、及びトランスファゲート
ＴＧ１０１，２０２……のＰ側制御端子に接続される。
前記トライステート回路ＴＳ２０１，ＴＳ２０２………
の出力端はデータラインＬ２０１，Ｌ２０２……に接続
されると共にトランスファゲートＴＧ１０１，２０２…
…を介して共通電位ＶCOM に接続される。前記トランス
ファゲートＴＧ１０１，２０２……のＮ側制御端子はイ
ンバータＩＮ２０１，ＩＮ２０２……の出力端に接続さ
れる。前記トライステート回路ＴＳ２０１，ＴＳ２０２
………の入力端にはフレーム化信号ＦＲＭが供給され
る。
【００１３】しかして、フリップフロップＦＦ２０１の
データ入力端Ｄに映像信号データＤＡＴＡを入力すると
共に、フリップフロップＦＦ２０１、ＦＦ２０２………
のクロック端子に水平用クロック信号ＣＰh を入力する
ことにより、映像信号データＤＡＴＡをフリップフロッ
プＦＦ２０１、ＦＦ２０２………の次段に順次転送して
いき、１走査ライン分の映像信号データＤＡＴＡの転送
が終了した時点で、映像信号データＤＡＴＡの終了と次
の１走査ライン分の映像信号データＤＡＴＡの開始を意
味するラッチ信号￣ＬＡＴのタイミングで１走査ライン
分の映像信号データＤＡＴＡをラッチ回路ＬＡ２０１，
ＬＡ２０２……の入力端Ｉから取り込み保持すると共に
ラッチ回路ＬＡ２０１，ＬＡ２０２……の出力端Ｏから
出力する。１走査ライン分の映像信号データＤＡＴＡを
ラッチ回路ＬＡ２０１，ＬＡ２０２……が取り込み保持
した時点で、フリップフロップＦＦ２０１、ＦＦ２０２
………は次の１走査ライン分の映像信号データＤＡＴＡ
の転送を開始する。ラッチ回路ＬＡ２０１，ＬＡ２０２
……は次の１走査ライン分の映像信号データＤＡＴＡの
転送が終了する迄、既に取り込み保持している１走査ラ
イン分の映像信号データＤＡＴＡを出力し続ける。ラッ
チ回路ＬＡ２０１，ＬＡ２０２……の出力端Ｏからの出
力が高電位の時はトランスファゲートＴＧ１０１，２０
２……のＰ側制御端子が高電位、Ｎ側制御端子がインバ
ータＩＮ２０１，ＩＮ２０２……を介して低電位とな
り、トランスファゲートＴＧ１０１，２０２……はオフ
する。このラッチ回路ＬＡ２０１，ＬＡ２０２……の出
力端Ｏからの出力が高電位の時、トライステート回路Ｔ
Ｓ２０１，ＴＳ２０２………の制御端子が高電位となっ
てオンしフレーム化信号ＦＲＭがデータラインＬ２０
１，Ｌ２０２……に供給される。この場合、フレーム化
信号ＦＲＭが高電位の時はデータラインＬ２０１，Ｌ２
０２……は高電位になり、フレーム化信号ＦＲＭが低電
位の時はデータラインＬ２０１，Ｌ２０２……は低電位
になる。一方、ラッチ回路ＬＡ２０１，ＬＡ２０２……
の出力端Ｏからの出力が低電位の時、トライステート回
路ＴＳ２０１，ＴＳ２０２………の制御端子が低電位と
なってオフする。このラッチ回路ＬＡ２０１，ＬＡ２０
２……の出力端Ｏからの出力が低電位の時、トランスフ
ァゲートＴＧ１０１，２０２……のＰ側制御端子が低電
位、Ｎ側制御端子がインバータＩＮ２０１，ＩＮ２０２
……を介して高電位となり、トランスファゲートＴＧ１
０１，２０２……はオンとなり、データラインＬ２０
１，Ｌ２０２……は共通電位ＶCOM になる。
データ入力端Ｄに映像信号データＤＡＴＡを入力すると
共に、フリップフロップＦＦ２０１、ＦＦ２０２………
のクロック端子に水平用クロック信号ＣＰh を入力する
ことにより、映像信号データＤＡＴＡをフリップフロッ
プＦＦ２０１、ＦＦ２０２………の次段に順次転送して
いき、１走査ライン分の映像信号データＤＡＴＡの転送
が終了した時点で、映像信号データＤＡＴＡの終了と次
の１走査ライン分の映像信号データＤＡＴＡの開始を意
味するラッチ信号￣ＬＡＴのタイミングで１走査ライン
分の映像信号データＤＡＴＡをラッチ回路ＬＡ２０１，
ＬＡ２０２……の入力端Ｉから取り込み保持すると共に
ラッチ回路ＬＡ２０１，ＬＡ２０２……の出力端Ｏから
出力する。１走査ライン分の映像信号データＤＡＴＡを
ラッチ回路ＬＡ２０１，ＬＡ２０２……が取り込み保持
した時点で、フリップフロップＦＦ２０１、ＦＦ２０２
………は次の１走査ライン分の映像信号データＤＡＴＡ
の転送を開始する。ラッチ回路ＬＡ２０１，ＬＡ２０２
……は次の１走査ライン分の映像信号データＤＡＴＡの
転送が終了する迄、既に取り込み保持している１走査ラ
イン分の映像信号データＤＡＴＡを出力し続ける。ラッ
チ回路ＬＡ２０１，ＬＡ２０２……の出力端Ｏからの出
力が高電位の時はトランスファゲートＴＧ１０１，２０
２……のＰ側制御端子が高電位、Ｎ側制御端子がインバ
ータＩＮ２０１，ＩＮ２０２……を介して低電位とな
り、トランスファゲートＴＧ１０１，２０２……はオフ
する。このラッチ回路ＬＡ２０１，ＬＡ２０２……の出
力端Ｏからの出力が高電位の時、トライステート回路Ｔ
Ｓ２０１，ＴＳ２０２………の制御端子が高電位となっ
てオンしフレーム化信号ＦＲＭがデータラインＬ２０
１，Ｌ２０２……に供給される。この場合、フレーム化
信号ＦＲＭが高電位の時はデータラインＬ２０１，Ｌ２
０２……は高電位になり、フレーム化信号ＦＲＭが低電
位の時はデータラインＬ２０１，Ｌ２０２……は低電位
になる。一方、ラッチ回路ＬＡ２０１，ＬＡ２０２……
の出力端Ｏからの出力が低電位の時、トライステート回
路ＴＳ２０１，ＴＳ２０２………の制御端子が低電位と
なってオフする。このラッチ回路ＬＡ２０１，ＬＡ２０
２……の出力端Ｏからの出力が低電位の時、トランスフ
ァゲートＴＧ１０１，２０２……のＰ側制御端子が低電
位、Ｎ側制御端子がインバータＩＮ２０１，ＩＮ２０２
……を介して高電位となり、トランスファゲートＴＧ１
０１，２０２……はオンとなり、データラインＬ２０
１，Ｌ２０２……は共通電位ＶCOM になる。
【００１４】尚、ラッチ回路ＬＡ２０１，ＬＡ２０２…
…が既に取り込み保持している１走査ライン分の映像信
号データＤＡＴＡを出力し続ける間、薄膜トランジスタ
ＴＦＴをオンして負荷容量ＬＣに充電し続けるような水
平走査信号Ｇ１０１，Ｇ１０２………が走査用シフトレ
ジスタ１１からインバータＩＮを介してゲートラインＬ
３０１，Ｌ３０２………に供給される。
…が既に取り込み保持している１走査ライン分の映像信
号データＤＡＴＡを出力し続ける間、薄膜トランジスタ
ＴＦＴをオンして負荷容量ＬＣに充電し続けるような水
平走査信号Ｇ１０１，Ｇ１０２………が走査用シフトレ
ジスタ１１からインバータＩＮを介してゲートラインＬ
３０１，Ｌ３０２………に供給される。
【００１５】
【発明の効果】以上述べたように本発明によれば、シフ
トレジスタで１走査ライン分の映像信号データの転送が
終了した時点で、一斉に映像信号データをラッチ回路に
取り込み保持し、ラッチ回路に取り込み保持した映像信
号データをデータラインに出力しながら、シフトレジス
タにより次の１走査ライン分の映像信号データを転送す
ることにより、薄膜トランジスタのゲートをオンする時
間に余裕ができ、多段化し易くなり、また、負荷との最
適化を行うことにより、出力段の寸法を小さくすること
が可能となる。
トレジスタで１走査ライン分の映像信号データの転送が
終了した時点で、一斉に映像信号データをラッチ回路に
取り込み保持し、ラッチ回路に取り込み保持した映像信
号データをデータラインに出力しながら、シフトレジス
タにより次の１走査ライン分の映像信号データを転送す
ることにより、薄膜トランジスタのゲートをオンする時
間に余裕ができ、多段化し易くなり、また、負荷との最
適化を行うことにより、出力段の寸法を小さくすること
が可能となる。
【図１】本発明に係る液晶駆動回路の一例を示す回路図
である。
である。
【図２】図１の各部の信号の一例を示すタイミングチャ
ートである。
ートである。
【図３】本発明の一実施例を示す概略構成説明図であ
る。
る。
【図４】従来の表示駆動装置を示す回路図である。
【図５】図４の各部の信号の一例を示すタイミングチャ
ートである。
ートである。
１１…走査用シフトレジスタ、ＴＦＴ…薄膜トランジス
タ、ＬＣ…負荷容量、Ｌ２０１，Ｌ２０２…データライ
ン、Ｌ３０１，Ｌ３０２…ゲートライン、ＬＡ２０１，
ＬＡ２０２…ラッチ回路、ＴＳ２０１，ＴＳ２０２…ト
ライステート回路、ＴＧ１０１，ＴＧ１０２…トランス
ファゲート、ＩＮ，ＩＮ２０１，ＩＮ２０２…インバー
タ、ＦＦ２０１，ＦＦ２０２…フリップフロップ
タ、ＬＣ…負荷容量、Ｌ２０１，Ｌ２０２…データライ
ン、Ｌ３０１，Ｌ３０２…ゲートライン、ＬＡ２０１，
ＬＡ２０２…ラッチ回路、ＴＳ２０１，ＴＳ２０２…ト
ライステート回路、ＴＧ１０１，ＴＧ１０２…トランス
ファゲート、ＩＮ，ＩＮ２０１，ＩＮ２０２…インバー
タ、ＦＦ２０１，ＦＦ２０２…フリップフロップ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G09G 3/20 G02F 1/133
Claims (2)
- 【請求項１】 データラインと、 前記データラインに接続されたスイッチング素子と、 前記スイッチング素子に接続された液晶と、 前記液晶に接続された共通電圧ラインと、 クロック信号に応じて高電位及び低電位で構成された映
像信号データを取り込み、１走査ライン分毎に出力する
シフトレジスタと、 前記シフトレジスタから出力される１走査ライン分の前
記映像信号データを、ラッチ信号に応じて取り込み保持
し、取り込まれた前記映像信号データからなる第１出力
データ又は第２出力データを出力端から選択的に出力す
るラッチ回路と、前記ラッチ回路の出力端に接続された制御端子、フレー
ム期間毎に反転するフレーム化信号が入力される入力
端、及び前記データラインに接続された駆動電圧用出力
端を有し、前記ラッチ回路から前記第１出力データの出
力が前記制御端子に入力されると、前記入力端から入力
される前記フレーム化信号を、液晶を駆動する駆動電圧
として前記駆動電圧用出力端から前記データラインに供
給するトライステート回路と、 前記ラッチ回路の出力端に接続され、前記ラッチ回路か
らの前記第２出力データの出力に応じて前記共通電圧ラ
インを介して共通電圧を前記データラインに供給する共
通電圧供給回路と、 を具備することを特徴とする表示駆動装置。 - 【請求項２】 前記シフトレジスタは、前記映像信号デ
ータを入力する入力端を有し前記クロック信号に応じ前
記映像信号データを次段に出力するフリップフロップを
備えることを特徴とする請求項１記載の表示駆動装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08858692A JP3212352B2 (ja) | 1992-04-09 | 1992-04-09 | 表示駆動装置 |
| US08/249,078 US5559526A (en) | 1992-04-09 | 1994-05-25 | Liquid crystal display having a drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08858692A JP3212352B2 (ja) | 1992-04-09 | 1992-04-09 | 表示駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05289634A JPH05289634A (ja) | 1993-11-05 |
| JP3212352B2 true JP3212352B2 (ja) | 2001-09-25 |
Family
ID=13946948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08858692A Expired - Lifetime JP3212352B2 (ja) | 1992-04-09 | 1992-04-09 | 表示駆動装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5559526A (ja) |
| JP (1) | JP3212352B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3647523B2 (ja) * | 1995-10-14 | 2005-05-11 | 株式会社半導体エネルギー研究所 | マトリクス型液晶表示装置 |
| JP3737176B2 (ja) | 1995-12-21 | 2006-01-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP3992776B2 (ja) * | 1997-02-27 | 2007-10-17 | シチズンホールディングス株式会社 | 液晶表示装置の駆動回路 |
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| US6760005B2 (en) * | 2000-07-25 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit of a display device |
| KR100997699B1 (ko) * | 2002-03-05 | 2010-12-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 |
| JP2006343625A (ja) * | 2005-06-10 | 2006-12-21 | Nec Electronics Corp | 液晶表示装置および液晶表示装置のデータ線駆動回路 |
| WO2007118332A1 (en) * | 2006-04-19 | 2007-10-25 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| KR101712340B1 (ko) | 2009-10-30 | 2017-03-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 구동 회로를 포함하는 표시 장치, 및 표시 장치를 포함하는 전자 기기 |
| JP5933897B2 (ja) | 2011-03-18 | 2016-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55159493A (en) * | 1979-05-30 | 1980-12-11 | Suwa Seikosha Kk | Liquid crystal face iimage display unit |
| JPS62148928A (ja) * | 1986-10-27 | 1987-07-02 | Seiko Epson Corp | 液晶表示装置 |
| JPH0750389B2 (ja) * | 1987-06-04 | 1995-05-31 | セイコーエプソン株式会社 | 液晶パネルの駆動回路 |
| JP2515564B2 (ja) * | 1987-12-04 | 1996-07-10 | ホシデン株式会社 | 液晶表示パネルの駆動方法 |
| JPH07101335B2 (ja) * | 1989-04-15 | 1995-11-01 | シャープ株式会社 | 表示装置の駆動回路 |
| US5220313A (en) * | 1989-06-13 | 1993-06-15 | Sharp Kabushiki Kaisha | Device for driving a liquid crystal display device |
| DE69026666T2 (de) * | 1989-09-07 | 1997-01-09 | Hitachi Ltd | Bildanzeigegerät mit einem nichtverschachtelten Abtastsystem |
| JP2642204B2 (ja) * | 1989-12-14 | 1997-08-20 | シャープ株式会社 | 液晶表示装置の駆動回路 |
-
1992
- 1992-04-09 JP JP08858692A patent/JP3212352B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-25 US US08/249,078 patent/US5559526A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5559526A (en) | 1996-09-24 |
| JPH05289634A (ja) | 1993-11-05 |
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