JP3424320B2 - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス表
示装置に関する。詳しくは、アスペクト比１６対９のワ
イド表示とアスペクト比４対３のノーマル表示を切り換
え可能なアクティブマトリクス表示装置の駆動方式に関
する。さらに詳しくは、画素の点順次アドレシングを司
る水平アドレス回路の構成に関する。
示装置に関する。詳しくは、アスペクト比１６対９のワ
イド表示とアスペクト比４対３のノーマル表示を切り換
え可能なアクティブマトリクス表示装置の駆動方式に関
する。さらに詳しくは、画素の点順次アドレシングを司
る水平アドレス回路の構成に関する。
【０００２】
【従来の技術】近年ハイビジョン規格に従ったアクティ
ブマトリクス表示装置の開発が行なわれている。図７に
示す様に、ハイビジョン規格に従ったアクティブマトリ
クス表示装置は横長画面を有しており、アスペクト比１
６対９のワイド表示が可能である。１６対９のアスペク
ト比を満たす様に、無数の画素ＰＸＬが行列配置されて
いる。一方、通常の画面サイズを有するアクティブマト
リクス表示装置はアスペクト比４対３のノーマル表示を
行なう。ところで、ハイビジョン規格のアクティブマト
リクス表示装置にはワイド表示とノーマル表示を切り換
え可能とする構造が知られている。図示する様に、ワイ
ド表示の場合には全画素列を使って所望の表示を行な
う。一方、ノーマル表示の場合には４対３のアスペクト
比に変換する為、全画素列のうち例えば中央領域Ｂのみ
を使用して画面を構成する。この時、両端の領域Ａ，Ｃ
はサイドブラック等のマスク表示状態にする。
ブマトリクス表示装置の開発が行なわれている。図７に
示す様に、ハイビジョン規格に従ったアクティブマトリ
クス表示装置は横長画面を有しており、アスペクト比１
６対９のワイド表示が可能である。１６対９のアスペク
ト比を満たす様に、無数の画素ＰＸＬが行列配置されて
いる。一方、通常の画面サイズを有するアクティブマト
リクス表示装置はアスペクト比４対３のノーマル表示を
行なう。ところで、ハイビジョン規格のアクティブマト
リクス表示装置にはワイド表示とノーマル表示を切り換
え可能とする構造が知られている。図示する様に、ワイ
ド表示の場合には全画素列を使って所望の表示を行な
う。一方、ノーマル表示の場合には４対３のアスペクト
比に変換する為、全画素列のうち例えば中央領域Ｂのみ
を使用して画面を構成する。この時、両端の領域Ａ，Ｃ
はサイドブラック等のマスク表示状態にする。
【０００３】
【発明が解決しようとする課題】ワイド表示とノーマル
表示の切り換え方式として種々の手段が提案されてお
り、例えば図８に示す様にビデオ信号を圧縮処理する方
式がある。（１）に示す様にノーマル表示用のビデオ信
号が入力された時は、先ずこれをＡ／Ｄ変換しデジタル
データとする。このデジタルデータを中央の領域Ｂ（図
７）のみに分配する為、（２）に示す様に所望の比率で
一水平期間（１Ｈ）毎の圧縮処理を行なう。圧縮処理さ
れたデジタルデータを領域Ｂに分配するとともに、両端
の領域Ａ，Ｃ（図７）にマスク表示の為の一定データを
供給する。しかしながら、この圧縮処理方式は外部付加
するデジタル処理回路が大規模なものになる為コストア
ップの要因になるという課題がある。なお、電気的な処
理によるマスク表示に代えて、機械的なシャッタを両端
の領域Ａ，Ｃに配置する構造も提案されている。しかし
ながら、これはメカニカルな機構を必要とする為構造が
複雑になり故障の原因にもなるという課題がある。
表示の切り換え方式として種々の手段が提案されてお
り、例えば図８に示す様にビデオ信号を圧縮処理する方
式がある。（１）に示す様にノーマル表示用のビデオ信
号が入力された時は、先ずこれをＡ／Ｄ変換しデジタル
データとする。このデジタルデータを中央の領域Ｂ（図
７）のみに分配する為、（２）に示す様に所望の比率で
一水平期間（１Ｈ）毎の圧縮処理を行なう。圧縮処理さ
れたデジタルデータを領域Ｂに分配するとともに、両端
の領域Ａ，Ｃ（図７）にマスク表示の為の一定データを
供給する。しかしながら、この圧縮処理方式は外部付加
するデジタル処理回路が大規模なものになる為コストア
ップの要因になるという課題がある。なお、電気的な処
理によるマスク表示に代えて、機械的なシャッタを両端
の領域Ａ，Ｃに配置する構造も提案されている。しかし
ながら、これはメカニカルな機構を必要とする為構造が
複雑になり故障の原因にもなるという課題がある。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は簡便な構造でワイド表示とノーマル
表示の切り換えが可能なアクティブマトリクス表示装置
を提供する事を目的とする。かかる目的を達成する為に
以下の手段を講じた。即ち本発明にかかるアクティブマ
トリクス表示装置は基本的な構成として、行列配置した
複数の画素と、行毎に画素を順次選択する垂直走査回路
と、選択された一行分の画素を点順次アドレスする水平
アドレス回路とを有しており、切り換え可能にワイド表
示とノーマル表示を行なうものである。本発明の特徴事
項として、前記水平アドレス回路は一対の入出力端子を
備えたフリップフロップを画素の全列数に応じた個数だ
け多段接続した単一のシフトレジスタを有している。こ
のシフトレジスタにより所定のスタートパルスを段毎に
転送して画素の点順次アドレスを行なう。本水平アドレ
ス回路はさらにワイド入力スイッチ素子とノーマル入力
スイッチ素子とを備えている。前者はワイド表示時先頭
段に位置するフリップフロップの入力端子にスタートパ
ルスを注入する。一方後者はノーマル表示時特定の途中
段に位置するフリップフロップの入力端子にスタートパ
ルスを注入する。これらのワイド入力スイッチ素子及び
ノーマル入力スイッチ素子は各々対応するフリップフロ
ップの近傍に配置されている。前記先頭段及び特定の途
中段以外に位置するフリップフロップの入出力端子には
負荷調整用のダミー入力スイッチ素子が接続している。
題に鑑み、本発明は簡便な構造でワイド表示とノーマル
表示の切り換えが可能なアクティブマトリクス表示装置
を提供する事を目的とする。かかる目的を達成する為に
以下の手段を講じた。即ち本発明にかかるアクティブマ
トリクス表示装置は基本的な構成として、行列配置した
複数の画素と、行毎に画素を順次選択する垂直走査回路
と、選択された一行分の画素を点順次アドレスする水平
アドレス回路とを有しており、切り換え可能にワイド表
示とノーマル表示を行なうものである。本発明の特徴事
項として、前記水平アドレス回路は一対の入出力端子を
備えたフリップフロップを画素の全列数に応じた個数だ
け多段接続した単一のシフトレジスタを有している。こ
のシフトレジスタにより所定のスタートパルスを段毎に
転送して画素の点順次アドレスを行なう。本水平アドレ
ス回路はさらにワイド入力スイッチ素子とノーマル入力
スイッチ素子とを備えている。前者はワイド表示時先頭
段に位置するフリップフロップの入力端子にスタートパ
ルスを注入する。一方後者はノーマル表示時特定の途中
段に位置するフリップフロップの入力端子にスタートパ
ルスを注入する。これらのワイド入力スイッチ素子及び
ノーマル入力スイッチ素子は各々対応するフリップフロ
ップの近傍に配置されている。前記先頭段及び特定の途
中段以外に位置するフリップフロップの入出力端子には
負荷調整用のダミー入力スイッチ素子が接続している。
【０００５】好ましくは、ノーマル表示時画素の点順次
アドレシングに関与しない休止段の先頭に位置するフリ
ップフロップの入力端子を固定電位にするプルダウン／
プルアップ素子を有しており、休止段に属するフリップ
フロップの論理状態を確定する。さらに、ワイド表示と
ノーマル表示の継目に位置する一対のフリップフロップ
の入出力端子間に接続ゲート素子が介在しており、ワイ
ド表示時継目におけるスタートパルスの転送を可能とす
る一方、ノーマル表示時継目におけるスタートパルスの
転送を遮断する。加えて、隣り合う段に位置する一対の
フリップフロップの入出力端子間に夫々転送ゲート素子
が介在しており、スタートパルスの転送を順方向又は逆
方向に制御し、画素の双方向点順次アドレシングを可能
にする。
アドレシングに関与しない休止段の先頭に位置するフリ
ップフロップの入力端子を固定電位にするプルダウン／
プルアップ素子を有しており、休止段に属するフリップ
フロップの論理状態を確定する。さらに、ワイド表示と
ノーマル表示の継目に位置する一対のフリップフロップ
の入出力端子間に接続ゲート素子が介在しており、ワイ
ド表示時継目におけるスタートパルスの転送を可能とす
る一方、ノーマル表示時継目におけるスタートパルスの
転送を遮断する。加えて、隣り合う段に位置する一対の
フリップフロップの入出力端子間に夫々転送ゲート素子
が介在しており、スタートパルスの転送を順方向又は逆
方向に制御し、画素の双方向点順次アドレシングを可能
にする。
【０００６】
【作用】本発明によれば、フリップフロップをワイド表
示に従った画素の全列数に応じた個数だけ多段接続した
単一のシフトレジスタを用いている。ワイド表示の場合
にはシフトレジスタに含まれるフリップフロップの全段
を駆動して水平アドレシングを行なう。ノーマル表示の
場合には一部の段のフリップフロップのみを駆動して水
平アドレシングを行なう。かかる動作によりワイド表示
とノーマル表示を容易に切り換える事ができる。この目
的でワイド入力スイッチ素子とノーマル入力スイッチ素
子とが水平アドレス回路に設けられている。ワイド入力
スイッチ素子は先頭段に位置するフリップフロップの入
力端子にスタートパルス（データ）を注入し最終段のフ
リップフロップまでデータ転送を行なってワイド表示を
実現する。ノーマル入力スイッチ素子は特定の途中段に
位置するフリップフロップの入力端子にスタートパルス
を注入し、データ転送を別の途中段までで打ち切りノー
マル表示を実現する。これらワイド入力スイッチ素子及
びノーマル入力スイッチ素子は各々対応するフリップフ
ロップの近傍に配置して、水平アドレス回路のレイアウ
トをコンパクトなものにしている。又、先頭段及び特定
の途中段以外に位置するフリップフロップの入出力端子
には前述したワイド入力スイッチ素子及びノーマル入力
スイッチ素子の代わりにダミー入力スイッチ素子を接続
してあり、負荷の調整を行なっている。これにより、全
ての段でデータ転送時の負荷が均等になりワイド表示と
ノーマル表示の継目が画面上に現われない様にしてい
る。さらにノーマル表示時休止段の先頭に位置するフリ
ップフロップの入力端子をプルダウン／プルアップ素子
で電位固定しており、休止段に属するフリップフロップ
の論理状態を確定する事により画面上にノイズが現われ
ない様にしている。加えてワイド表示とノーマル表示の
継目に位置する一対のフリップフロップの間に接続ゲー
ト素子を介在させ、ノーマル表示時継目におけるデータ
転送を遮断する様にしてシフトレジスタの分割化を確実
なものとしている。以上に加えて、隣り合う段のフリッ
プフロップの入出力端子間に転送ゲート素子を介在させ
ており、データ転送を順方向又は逆方向に制御し反転表
示を可能にしている。この反転表示は例えばアクティブ
マトリクス表示装置をプロジェクタ等に応用する場合必
要になる。
示に従った画素の全列数に応じた個数だけ多段接続した
単一のシフトレジスタを用いている。ワイド表示の場合
にはシフトレジスタに含まれるフリップフロップの全段
を駆動して水平アドレシングを行なう。ノーマル表示の
場合には一部の段のフリップフロップのみを駆動して水
平アドレシングを行なう。かかる動作によりワイド表示
とノーマル表示を容易に切り換える事ができる。この目
的でワイド入力スイッチ素子とノーマル入力スイッチ素
子とが水平アドレス回路に設けられている。ワイド入力
スイッチ素子は先頭段に位置するフリップフロップの入
力端子にスタートパルス（データ）を注入し最終段のフ
リップフロップまでデータ転送を行なってワイド表示を
実現する。ノーマル入力スイッチ素子は特定の途中段に
位置するフリップフロップの入力端子にスタートパルス
を注入し、データ転送を別の途中段までで打ち切りノー
マル表示を実現する。これらワイド入力スイッチ素子及
びノーマル入力スイッチ素子は各々対応するフリップフ
ロップの近傍に配置して、水平アドレス回路のレイアウ
トをコンパクトなものにしている。又、先頭段及び特定
の途中段以外に位置するフリップフロップの入出力端子
には前述したワイド入力スイッチ素子及びノーマル入力
スイッチ素子の代わりにダミー入力スイッチ素子を接続
してあり、負荷の調整を行なっている。これにより、全
ての段でデータ転送時の負荷が均等になりワイド表示と
ノーマル表示の継目が画面上に現われない様にしてい
る。さらにノーマル表示時休止段の先頭に位置するフリ
ップフロップの入力端子をプルダウン／プルアップ素子
で電位固定しており、休止段に属するフリップフロップ
の論理状態を確定する事により画面上にノイズが現われ
ない様にしている。加えてワイド表示とノーマル表示の
継目に位置する一対のフリップフロップの間に接続ゲー
ト素子を介在させ、ノーマル表示時継目におけるデータ
転送を遮断する様にしてシフトレジスタの分割化を確実
なものとしている。以上に加えて、隣り合う段のフリッ
プフロップの入出力端子間に転送ゲート素子を介在させ
ており、データ転送を順方向又は逆方向に制御し反転表
示を可能にしている。この反転表示は例えばアクティブ
マトリクス表示装置をプロジェクタ等に応用する場合必
要になる。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス表示装置の主要部を構成する水平アドレス回路の
模式的なブロック図である。図示する様に水平アドレス
回路１は単一のシフトレジスタ２を有しており、所定の
スタートパルスＨＳＴを段毎に転送して画素（図示せ
ず）の点順次アドレスを行なう。このシフトレジスタ２
は一対の入力端子Ｉ及び出力端子Ｏを備えたフリップフ
ロップＦＦを画素の全列数に応じた個数だけ多段接続し
た構造となっている。個々のＦＦの入出力端子は２本の
データ転送路３を介して順次接続されている。本実施例
では先頭段のＦＦ1 から最終段のＦＦMまでＭ個のフリ
ップフロップが多段接続されている。このＭ個のＦＦを
全て駆動してワイド表示を行なう。Ｍ個のフリップフロ
ップの中にはＦＦJ からＦＦK まで途中段が含まれてお
り、ノーマル表示の時選択的に駆動される。この場合、
途中段に含まれないＦＦ1 〜ＦＦJ-1 とＦＦK+1 〜ＦＦ
M は動作が停止され休止段となる。ワイド表示とノーマ
ル表示の継目には一対のＦＦJ-1 ，ＦＦJ と他の一対の
ＦＦK ，ＦＦK+1 が位置する事になる。
詳細に説明する。図１は本発明にかかるアクティブマト
リクス表示装置の主要部を構成する水平アドレス回路の
模式的なブロック図である。図示する様に水平アドレス
回路１は単一のシフトレジスタ２を有しており、所定の
スタートパルスＨＳＴを段毎に転送して画素（図示せ
ず）の点順次アドレスを行なう。このシフトレジスタ２
は一対の入力端子Ｉ及び出力端子Ｏを備えたフリップフ
ロップＦＦを画素の全列数に応じた個数だけ多段接続し
た構造となっている。個々のＦＦの入出力端子は２本の
データ転送路３を介して順次接続されている。本実施例
では先頭段のＦＦ1 から最終段のＦＦMまでＭ個のフリ
ップフロップが多段接続されている。このＭ個のＦＦを
全て駆動してワイド表示を行なう。Ｍ個のフリップフロ
ップの中にはＦＦJ からＦＦK まで途中段が含まれてお
り、ノーマル表示の時選択的に駆動される。この場合、
途中段に含まれないＦＦ1 〜ＦＦJ-1 とＦＦK+1 〜ＦＦ
M は動作が停止され休止段となる。ワイド表示とノーマ
ル表示の継目には一対のＦＦJ-1 ，ＦＦJ と他の一対の
ＦＦK ，ＦＦK+1 が位置する事になる。
【０００８】本実施例のシフトレジスタ２は双方向性で
あり、選択可能にデータの順方向転送（図では左方から
右方）と逆方向転送（図では右方から左方）を行なう事
ができる。この目的で隣り合う段に位置する一対のフリ
ップフロップの入出力端子間に夫々転送ゲート素子Ｌ，
Ｒが介在している。転送ゲート素子Ｌ，Ｒを択一的に開
閉する事によりデータ転送を順方向又は逆方向に制御し
て画素の双方向点順次アドレシングを可能にする。かか
る反転表示は例えばアクティブマトリクス表示装置をプ
ロジェクタに応用する場合必要になる。図１を具体的に
参照すると、例えばＦＦ1 の入力端子とＦＦ2 の出力端
子との間に一方の転送ゲート素子Ｌが介在している。
又、ＦＦ1 の出力端子ＯとＦＦ2 の入力端子Ｉとの間に
他方の転送ゲート素子Ｒが介在している。以下同様に互
いに隣り合うＦＦの入出力端子間に夫々転送ゲート素子
Ｒ，Ｌが介在している。転送ゲート素子Ｒを開く一方転
送ゲート素子Ｌを閉じると、スタートパルスＨＳＴはデ
ータ転送路３を介して順次順方向側に送られる。逆に転
送ゲート素子Ｒを閉じる一方転送ゲート素子Ｌを開く
と、スタートパルスＨＳＴはデータ転送路３を介して順
次逆方向に送られる。
あり、選択可能にデータの順方向転送（図では左方から
右方）と逆方向転送（図では右方から左方）を行なう事
ができる。この目的で隣り合う段に位置する一対のフリ
ップフロップの入出力端子間に夫々転送ゲート素子Ｌ，
Ｒが介在している。転送ゲート素子Ｌ，Ｒを択一的に開
閉する事によりデータ転送を順方向又は逆方向に制御し
て画素の双方向点順次アドレシングを可能にする。かか
る反転表示は例えばアクティブマトリクス表示装置をプ
ロジェクタに応用する場合必要になる。図１を具体的に
参照すると、例えばＦＦ1 の入力端子とＦＦ2 の出力端
子との間に一方の転送ゲート素子Ｌが介在している。
又、ＦＦ1 の出力端子ＯとＦＦ2 の入力端子Ｉとの間に
他方の転送ゲート素子Ｒが介在している。以下同様に互
いに隣り合うＦＦの入出力端子間に夫々転送ゲート素子
Ｒ，Ｌが介在している。転送ゲート素子Ｒを開く一方転
送ゲート素子Ｌを閉じると、スタートパルスＨＳＴはデ
ータ転送路３を介して順次順方向側に送られる。逆に転
送ゲート素子Ｒを閉じる一方転送ゲート素子Ｌを開く
と、スタートパルスＨＳＴはデータ転送路３を介して順
次逆方向に送られる。
【０００９】水平アドレス回路１はワイド入力スイッチ
素子Ｗとノーマル入力スイッチ素子Ｎとを有している。
ワイド入力スイッチ素子Ｗはワイド表示時先頭段に位置
するフリップフロップの入力端子にスタートパルスＨＳ
Ｔを注入する。これに対しノーマル入力スイッチ素子Ｎ
はノーマル表示時特定の途中段に位置するフリップフロ
ップの入力端子にスタートパルスＨＳＴを注入する。順
方向転送ではＦＦ1 が先頭段になるので、その入力端子
Ｉにワイド入力スイッチ素子Ｗが接続されている。一
方、逆方向転送ではＦＦM が先頭段になるのでその入力
端子Ｉにもワイド入力スイッチ素子Ｗが接続されてい
る。又ノーマル表示時順方向転送ではＦＦJが特定の途
中段に該当し、その入力端子Ｉにノーマル入力スイッチ
素子Ｎが接続されている。即ちＦＦJ がノーマル表示時
における先頭段になる。逆方向転送ではＦＦK がノーマ
ル表示の先頭段となり、同じくその入力端子Ｉにノーマ
ル入力スイッチ素子Ｎが接続されている。順方向転送と
逆方向転送の何れの場合でも、先頭段に注入されたスタ
ートパルスＨＳＴは最終段まで転送される。これに対
し、ノーマル表示では順方向転送の場合スタートパルス
ＨＳＴがＦＦJ に注入されＦＦK まで転送される。逆方
向転送の場合ＦＦK に注入されＦＦJ まで転送される。
残りのＦＦ1 〜ＦＦJ-1 及びＦＦK+1 〜ＦＦM は動作を
停止し休止段となる。この様にワイド表示とノーマル表
示に対応してワイド入力スイッチ素子Ｗとノーマル入力
スイッチ素子Ｎを使い分ける事により、単一のシフトレ
ジスタ２を両者に共用できる。なお、ワイド入力スイッ
チ素子Ｗ及びノーマル入力スイッチ素子Ｎは各々対応す
るフリップフロップの近傍に配置されており、水平アド
レス回路１のレイアウトをコンパクトにしている。
素子Ｗとノーマル入力スイッチ素子Ｎとを有している。
ワイド入力スイッチ素子Ｗはワイド表示時先頭段に位置
するフリップフロップの入力端子にスタートパルスＨＳ
Ｔを注入する。これに対しノーマル入力スイッチ素子Ｎ
はノーマル表示時特定の途中段に位置するフリップフロ
ップの入力端子にスタートパルスＨＳＴを注入する。順
方向転送ではＦＦ1 が先頭段になるので、その入力端子
Ｉにワイド入力スイッチ素子Ｗが接続されている。一
方、逆方向転送ではＦＦM が先頭段になるのでその入力
端子Ｉにもワイド入力スイッチ素子Ｗが接続されてい
る。又ノーマル表示時順方向転送ではＦＦJが特定の途
中段に該当し、その入力端子Ｉにノーマル入力スイッチ
素子Ｎが接続されている。即ちＦＦJ がノーマル表示時
における先頭段になる。逆方向転送ではＦＦK がノーマ
ル表示の先頭段となり、同じくその入力端子Ｉにノーマ
ル入力スイッチ素子Ｎが接続されている。順方向転送と
逆方向転送の何れの場合でも、先頭段に注入されたスタ
ートパルスＨＳＴは最終段まで転送される。これに対
し、ノーマル表示では順方向転送の場合スタートパルス
ＨＳＴがＦＦJ に注入されＦＦK まで転送される。逆方
向転送の場合ＦＦK に注入されＦＦJ まで転送される。
残りのＦＦ1 〜ＦＦJ-1 及びＦＦK+1 〜ＦＦM は動作を
停止し休止段となる。この様にワイド表示とノーマル表
示に対応してワイド入力スイッチ素子Ｗとノーマル入力
スイッチ素子Ｎを使い分ける事により、単一のシフトレ
ジスタ２を両者に共用できる。なお、ワイド入力スイッ
チ素子Ｗ及びノーマル入力スイッチ素子Ｎは各々対応す
るフリップフロップの近傍に配置されており、水平アド
レス回路１のレイアウトをコンパクトにしている。
【００１０】先頭段（順方向転送ではＦＦ1 、逆方向転
送ではＦＦM ）及び前述した特定の途中段（順方向転送
ではＦＦJ 、逆方向転送ではＦＦK ）以外に位置するフ
リップフロップの入出力端子には、負荷調整用のダミー
入力スイッチ素子Ｄが接続している。このダミー入力ス
イッチ素子Ｄはワイド入力スイッチ素子Ｗ及びノーマル
入力スイッチ素子Ｎと同様の容量を有しており、各ＦＦ
の入力端子Ｉ及び出力端子Ｏに設ける事により、負荷の
均等化を図っている。仮にダミー入力スイッチ素子Ｄを
設けないとＦＦJ やＦＦK の段のみデータ転送時の負荷
が重くなり、データ転送に遅延等が生じ画面にノーマル
表示とワイド表示の境界に位置する継目が現われる事に
なる。
送ではＦＦM ）及び前述した特定の途中段（順方向転送
ではＦＦJ 、逆方向転送ではＦＦK ）以外に位置するフ
リップフロップの入出力端子には、負荷調整用のダミー
入力スイッチ素子Ｄが接続している。このダミー入力ス
イッチ素子Ｄはワイド入力スイッチ素子Ｗ及びノーマル
入力スイッチ素子Ｎと同様の容量を有しており、各ＦＦ
の入力端子Ｉ及び出力端子Ｏに設ける事により、負荷の
均等化を図っている。仮にダミー入力スイッチ素子Ｄを
設けないとＦＦJ やＦＦK の段のみデータ転送時の負荷
が重くなり、データ転送に遅延等が生じ画面にノーマル
表示とワイド表示の境界に位置する継目が現われる事に
なる。
【００１１】水平アドレス回路１は上述した素子に加え
プルダウン／プルアップ素子Ｈを有している。このプル
ダウン／プルアップ素子Ｈはノーマル表示時画素の点順
次アドレシングに関与しない休止段の先頭に位置するフ
リップフロップの入力端子に接続されており、その電位
を固定する。休止段の先頭に位置するフリップフロップ
は、順方向転送の場合ＦＦ1 とＦＦK+1 である。逆方向
転送の場合ＦＦM とＦＦJ-1 である。従って、これら４
個のＦＦの入力端子に夫々プルダウン／プルアップ素子
Ｈが接続されている。本例では各入力端子を接地レベル
にプルダウンしている。これに代えて電源レベルにプル
アップする構成としても良い。プルダウン／プルアップ
素子Ｈを設ける事により休止段に属するフリップフロッ
プＦＦ1〜ＦＦJ-1 とＦＦK+1 〜ＦＦM の論理状態を確
定する事ができ、画面ノイズ等を防止できる。
プルダウン／プルアップ素子Ｈを有している。このプル
ダウン／プルアップ素子Ｈはノーマル表示時画素の点順
次アドレシングに関与しない休止段の先頭に位置するフ
リップフロップの入力端子に接続されており、その電位
を固定する。休止段の先頭に位置するフリップフロップ
は、順方向転送の場合ＦＦ1 とＦＦK+1 である。逆方向
転送の場合ＦＦM とＦＦJ-1 である。従って、これら４
個のＦＦの入力端子に夫々プルダウン／プルアップ素子
Ｈが接続されている。本例では各入力端子を接地レベル
にプルダウンしている。これに代えて電源レベルにプル
アップする構成としても良い。プルダウン／プルアップ
素子Ｈを設ける事により休止段に属するフリップフロッ
プＦＦ1〜ＦＦJ-1 とＦＦK+1 〜ＦＦM の論理状態を確
定する事ができ、画面ノイズ等を防止できる。
【００１２】水平アドレス回路１はワイド表示とノーマ
ル表示の継目に位置する一対のフリップフロップの入出
力端子間に接続ゲート素子Ｇが介在している。具体的に
はＦＦJ-1 とＦＦJ との間、及びＦＦK とＦＦK+1 との
間に夫々接続ゲート素子Ｇが設けられている。これによ
り、ワイド表示時継目におけるデータ転送を可能とする
一方、ノーマル表示時継目におけるデータ転送を遮断す
る様にしている。かかる構成により、単一のシフトレジ
スタ２はノーマル表示とワイド表示で各ＦＦの分割が確
実になる。なお、ワイド表示の時には、接続ゲート素子
Ｇは前述した転送ゲート素子Ｒ，Ｌと等価に機能する。
ル表示の継目に位置する一対のフリップフロップの入出
力端子間に接続ゲート素子Ｇが介在している。具体的に
はＦＦJ-1 とＦＦJ との間、及びＦＦK とＦＦK+1 との
間に夫々接続ゲート素子Ｇが設けられている。これによ
り、ワイド表示時継目におけるデータ転送を可能とする
一方、ノーマル表示時継目におけるデータ転送を遮断す
る様にしている。かかる構成により、単一のシフトレジ
スタ２はノーマル表示とワイド表示で各ＦＦの分割が確
実になる。なお、ワイド表示の時には、接続ゲート素子
Ｇは前述した転送ゲート素子Ｒ，Ｌと等価に機能する。
【００１３】図２は、図１に示した水平アドレス回路１
の具体的な回路構成例を部分的に示した回路図である。
主としてデータの双方向転送を先ず説明する為、２個の
フリップフロップ（先段ＦＦ、次段ＦＦ）とそれに付随
する転送ゲート素子Ｒ，Ｌのみを示している。この例で
は全ての回路素子は薄膜トランジスタ（ＴＦＴ）から構
成されている。しかしながら本発明はこれに限られるも
のではなく、回路素子はバイポーラトランジスタあるい
はＭＯＳトランジスタであっても良い。先段ＦＦ、次段
ＦＦともにＤ型フリップフロップから構成されている。
各Ｄ型フリップフロップは第１及び第２のクロックトイ
ンバータと第３のインバータからなり、互いに逆相のク
ロック信号ＣＫ，ＣＫＸに応じて動作し、入力端子ＩＮ
から入力されたデータをクロック信号の半周期分だけ遅
延して出力端子ＯＵＴに出力する。転送ゲート素子Ｒ，
Ｌは夫々ＣＭＯＳタイプのトランスミッションゲート素
子からなる。なお本発明はこれに限られるものではな
く、転送ゲート素子としてＮＭＯＳあるいはＰＭＯＳの
みのアナログスイッチを利用しても良い。転送ゲート素
子Ｒ，Ｌは制御手段（図示せず）から供給される互いに
逆相の制御信号ＲＴ，ＲＴＸにより制御されている。一
方の制御信号ＲＴがハイレベルで他方の制御信号ＲＴＸ
がローレベルの時、一方の転送ゲート素子Ｒが開かれ、
他方の転送ゲート素子Ｌが閉じられる。従って、この時
にはデータは最初の転送ゲート素子Ｒを通過した後先段
ＦＦの入力端子ＩＮに供給される。ここでクロック信号
の半周期分だけ遅延処理を施された後、出力端子ＯＵＴ
から次の転送ゲート素子Ｒを介して次段ＦＦの入力端子
ＩＮに転送される。この様にして、データは順次順方向
に向って転送されていく。一方、制御信号ＲＴがローレ
ベルで制御信号ＲＴＸがハイレベルに切り換わった時、
一方の転送ゲート素子Ｒが閉じ他方の転送ゲート素子Ｌ
が開く。この場合には逆方向から転送されてきたデータ
が次段ＦＦの入力端子ＩＮに供給され所定の遅延処理を
施された後、出力端子ＯＵＴから転送ゲート素子Ｌを介
して先段ＦＦの入力端子ＩＮに転送される。再び所定の
遅延処理を施された後出力端子ＯＵＴから出力されたデ
ータは次の転送ゲート素子Ｌに至る。
の具体的な回路構成例を部分的に示した回路図である。
主としてデータの双方向転送を先ず説明する為、２個の
フリップフロップ（先段ＦＦ、次段ＦＦ）とそれに付随
する転送ゲート素子Ｒ，Ｌのみを示している。この例で
は全ての回路素子は薄膜トランジスタ（ＴＦＴ）から構
成されている。しかしながら本発明はこれに限られるも
のではなく、回路素子はバイポーラトランジスタあるい
はＭＯＳトランジスタであっても良い。先段ＦＦ、次段
ＦＦともにＤ型フリップフロップから構成されている。
各Ｄ型フリップフロップは第１及び第２のクロックトイ
ンバータと第３のインバータからなり、互いに逆相のク
ロック信号ＣＫ，ＣＫＸに応じて動作し、入力端子ＩＮ
から入力されたデータをクロック信号の半周期分だけ遅
延して出力端子ＯＵＴに出力する。転送ゲート素子Ｒ，
Ｌは夫々ＣＭＯＳタイプのトランスミッションゲート素
子からなる。なお本発明はこれに限られるものではな
く、転送ゲート素子としてＮＭＯＳあるいはＰＭＯＳの
みのアナログスイッチを利用しても良い。転送ゲート素
子Ｒ，Ｌは制御手段（図示せず）から供給される互いに
逆相の制御信号ＲＴ，ＲＴＸにより制御されている。一
方の制御信号ＲＴがハイレベルで他方の制御信号ＲＴＸ
がローレベルの時、一方の転送ゲート素子Ｒが開かれ、
他方の転送ゲート素子Ｌが閉じられる。従って、この時
にはデータは最初の転送ゲート素子Ｒを通過した後先段
ＦＦの入力端子ＩＮに供給される。ここでクロック信号
の半周期分だけ遅延処理を施された後、出力端子ＯＵＴ
から次の転送ゲート素子Ｒを介して次段ＦＦの入力端子
ＩＮに転送される。この様にして、データは順次順方向
に向って転送されていく。一方、制御信号ＲＴがローレ
ベルで制御信号ＲＴＸがハイレベルに切り換わった時、
一方の転送ゲート素子Ｒが閉じ他方の転送ゲート素子Ｌ
が開く。この場合には逆方向から転送されてきたデータ
が次段ＦＦの入力端子ＩＮに供給され所定の遅延処理を
施された後、出力端子ＯＵＴから転送ゲート素子Ｌを介
して先段ＦＦの入力端子ＩＮに転送される。再び所定の
遅延処理を施された後出力端子ＯＵＴから出力されたデ
ータは次の転送ゲート素子Ｌに至る。
【００１４】図３〜図５は、図１に示した水平アドレス
回路１の全体的な構成例を示す回路図である。基本的に
は図２に示したフリップフロップの構成を、先頭段のＦ
Ｆ1から最終段のＦＦM まで順に多段接続したものであ
る。図３にＦＦ1 〜ＦＦ3 までを示し、図４にＦＦJ-1
〜ＦＦJ+2 までを示し、図５にＦＦK 〜ＦＦM までを示
している。図３〜図５を通して、転送ゲート素子Ｒ，Ｌ
に加え、ワイド入力スイッチ素子Ｗ、ノーマル入力スイ
ッチ素子Ｎ、ダミー入力スイッチ素子Ｄ、プルダウン／
プルアップ素子Ｈ、接続ゲート素子Ｇ等も具体的な構成
として表わしている。
回路１の全体的な構成例を示す回路図である。基本的に
は図２に示したフリップフロップの構成を、先頭段のＦ
Ｆ1から最終段のＦＦM まで順に多段接続したものであ
る。図３にＦＦ1 〜ＦＦ3 までを示し、図４にＦＦJ-1
〜ＦＦJ+2 までを示し、図５にＦＦK 〜ＦＦM までを示
している。図３〜図５を通して、転送ゲート素子Ｒ，Ｌ
に加え、ワイド入力スイッチ素子Ｗ、ノーマル入力スイ
ッチ素子Ｎ、ダミー入力スイッチ素子Ｄ、プルダウン／
プルアップ素子Ｈ、接続ゲート素子Ｇ等も具体的な構成
として表わしている。
【００１５】例えば図３に示す様にＦＦ1 の入力端子Ｉ
にはトランスミッションゲート素子からなるワイド入力
スイッチ素子Ｗ５が接続している。このワイド入力スイ
ッチ素子Ｗ５は互いに逆相の制御信号ＲＷ，ＲＷＸによ
り開閉制御される。又、図３に示す様にＦＦ1 の入力端
子Ｉにはプルダウン／プルアップ素子Ｈ１が接続されて
いる。本例ではプルダウン／プルアップ素子ＨとしてＮ
チャネル型の薄膜トランジスタを用いているが、これに
代えポリシリコン等の高抵抗素子を用いる事もできる。
さらに、図３に示す様にＦＦ1 の出力端子にはダミー入
力スイッチ素子Ｄ３が接続している。本例では全てのダ
ミー入力スイッチ素子ＤがＣＭＯＳのトランスミッショ
ンゲート素子からなる。これに代えて、単チャネルトラ
ンジスタを用いても良い。さらに、図３に示す様にＦＦ
1 の出力端子ＯとＦＦ2 の入力端子Ｉとの間には転送ゲ
ート素子Ｒ１が介在し、ＦＦ1 の入力端子ＩとＦＦ2 の
出力端子Ｏとの間には他方の転送ゲート素子Ｌ１が介在
している。前述した様に全ての転送ゲート素子Ｒ，Ｌは
互いに逆相の制御信号ＲＴ，ＲＴＸにより開閉制御され
る。
にはトランスミッションゲート素子からなるワイド入力
スイッチ素子Ｗ５が接続している。このワイド入力スイ
ッチ素子Ｗ５は互いに逆相の制御信号ＲＷ，ＲＷＸによ
り開閉制御される。又、図３に示す様にＦＦ1 の入力端
子Ｉにはプルダウン／プルアップ素子Ｈ１が接続されて
いる。本例ではプルダウン／プルアップ素子ＨとしてＮ
チャネル型の薄膜トランジスタを用いているが、これに
代えポリシリコン等の高抵抗素子を用いる事もできる。
さらに、図３に示す様にＦＦ1 の出力端子にはダミー入
力スイッチ素子Ｄ３が接続している。本例では全てのダ
ミー入力スイッチ素子ＤがＣＭＯＳのトランスミッショ
ンゲート素子からなる。これに代えて、単チャネルトラ
ンジスタを用いても良い。さらに、図３に示す様にＦＦ
1 の出力端子ＯとＦＦ2 の入力端子Ｉとの間には転送ゲ
ート素子Ｒ１が介在し、ＦＦ1 の入力端子ＩとＦＦ2 の
出力端子Ｏとの間には他方の転送ゲート素子Ｌ１が介在
している。前述した様に全ての転送ゲート素子Ｒ，Ｌは
互いに逆相の制御信号ＲＴ，ＲＴＸにより開閉制御され
る。
【００１６】次に図４に移ると、ＦＦJ-1 とＦＦJ との
間に接続ゲート素子Ｇが介在している。ここでは接続ゲ
ート素子Ｇは一対のトランスミッションゲート素子ｇ６
とｇ１０の組み合わせからなる。一方のトランスミッシ
ョンゲート素子ｇ６は互いに逆極性の制御信号ＲＷ，Ｒ
ＷＸにより開閉制御され、他方のトランスミッョンゲー
ト素子ｇ１０は同じく互いに逆極性の制御信号ＬＷ，Ｌ
ＷＸにより開閉制御される。又、ＦＦJ の入力端子には
ノーマル入力スイッチ素子Ｎ１１が接続している。この
ノーマル入力スイッチ素子Ｎ１１は互いに逆極性の制御
信号ＲＮ，ＲＮＸにより開閉制御される。
間に接続ゲート素子Ｇが介在している。ここでは接続ゲ
ート素子Ｇは一対のトランスミッションゲート素子ｇ６
とｇ１０の組み合わせからなる。一方のトランスミッシ
ョンゲート素子ｇ６は互いに逆極性の制御信号ＲＷ，Ｒ
ＷＸにより開閉制御され、他方のトランスミッョンゲー
ト素子ｇ１０は同じく互いに逆極性の制御信号ＬＷ，Ｌ
ＷＸにより開閉制御される。又、ＦＦJ の入力端子には
ノーマル入力スイッチ素子Ｎ１１が接続している。この
ノーマル入力スイッチ素子Ｎ１１は互いに逆極性の制御
信号ＲＮ，ＲＮＸにより開閉制御される。
【００１７】さらに図５に進むと、ＦＦK の入力端子に
はノーマル入力スイッチ素子Ｎ１２が接続されており、
制御信号ＬＮ，ＬＮＸにより開閉制御される。又、ＦＦ
K とＦＦK+1 の間には接続ゲート素子Ｇが介在してい
る。この接続ゲート素子Ｇは一対のトランスミッション
ゲート素子ｇ７とｇ９の組み合わせからなる。一方のト
ランスミッションゲート素子ｇ７は制御信号ＲＷ，ＲＷ
Ｘにより開閉制御され、他方のトランスミッションゲー
ト素子ｇ９は制御信号ＬＷ，ＬＷＸにより開閉制御され
る。ＦＦK+1 の入力端子にはプルダウン／プルアップ素
子Ｈ２が接続している。最後にＦＦM の入力端子にはワ
イド入力スイッチ素子Ｗ８が接続しており、制御信号Ｌ
Ｗ，ＬＷＸにより開閉制御される。又ＦＦM の入力端子
Ｉにはプルダウン／プルアップ素子Ｈ４が接続してい
る。
はノーマル入力スイッチ素子Ｎ１２が接続されており、
制御信号ＬＮ，ＬＮＸにより開閉制御される。又、ＦＦ
K とＦＦK+1 の間には接続ゲート素子Ｇが介在してい
る。この接続ゲート素子Ｇは一対のトランスミッション
ゲート素子ｇ７とｇ９の組み合わせからなる。一方のト
ランスミッションゲート素子ｇ７は制御信号ＲＷ，ＲＷ
Ｘにより開閉制御され、他方のトランスミッションゲー
ト素子ｇ９は制御信号ＬＷ，ＬＷＸにより開閉制御され
る。ＦＦK+1 の入力端子にはプルダウン／プルアップ素
子Ｈ２が接続している。最後にＦＦM の入力端子にはワ
イド入力スイッチ素子Ｗ８が接続しており、制御信号Ｌ
Ｗ，ＬＷＸにより開閉制御される。又ＦＦM の入力端子
Ｉにはプルダウン／プルアップ素子Ｈ４が接続してい
る。
【００１８】次に図３〜図５を通してその回路動作を詳
細に説明する。なお上述した制御信号のうちＲＴは順方
向転送の時にハイレベルとなる。又ＲＷは順方向転送で
且つワイド表示の時のみハイレベルになる。ＬＷは逆方
向転送でワイド表示の時のみハイレベルになる。ＲＮは
順方向転送でノーマル表示の時のみハイレベルになる。
ＬＮは逆方向転送でノーマル表示の時のみハイレベルに
なる。
細に説明する。なお上述した制御信号のうちＲＴは順方
向転送の時にハイレベルとなる。又ＲＷは順方向転送で
且つワイド表示の時のみハイレベルになる。ＬＷは逆方
向転送でワイド表示の時のみハイレベルになる。ＲＮは
順方向転送でノーマル表示の時のみハイレベルになる。
ＬＮは逆方向転送でノーマル表示の時のみハイレベルに
なる。
【００１９】以下場合を分けて動作説明を行なう。先ず
最初に順方向転送でワイド表示を行なう時には、ＦＦ1
の入力端子Ｉにワイド入力スイッチ素子Ｗ５を介してス
タートパルスＨＳＴを入力させる。入力されたスタート
パルスＨＳＴはデータとして順方向（右方向）に転送さ
れる。ワイド表示とノーマル表示の継目に位置する第Ｊ
段に至ると、トランスミッションゲート素子ｇ６がオン
であるのでそのままデータが転送される。次の継目に相
当する第Ｋ＋１段でもトランスミッションゲート素子ｇ
７がオンであるのでデータはそのまま通過し、最終段の
ＦＦM まで到達する。
最初に順方向転送でワイド表示を行なう時には、ＦＦ1
の入力端子Ｉにワイド入力スイッチ素子Ｗ５を介してス
タートパルスＨＳＴを入力させる。入力されたスタート
パルスＨＳＴはデータとして順方向（右方向）に転送さ
れる。ワイド表示とノーマル表示の継目に位置する第Ｊ
段に至ると、トランスミッションゲート素子ｇ６がオン
であるのでそのままデータが転送される。次の継目に相
当する第Ｋ＋１段でもトランスミッションゲート素子ｇ
７がオンであるのでデータはそのまま通過し、最終段の
ＦＦM まで到達する。
【００２０】次に順方向転送でノーマル表示を行なう場
合を説明する。この場合休止段となるＦＦ1 〜ＦＦJ-1
とＦＦK+1 〜ＦＦM にはデータが供給されない。この為
各ＦＦの論理状態を確定する必要があり、ＦＦ1 及びＦ
ＦK+1 の入力端子を夫々Ｈ１及びＨ２でプルダウンして
いる。これにより各ＦＦは０レベルに確定される。さて
スタートパルスＨＳＴはＮ１１を介してＦＦJ の入力端
子に供給され、順方向（右方向）へ転送する。第Ｋ段ま
でデータは転送されるが、Ｋ＋１段目に対してはｇ７が
オフであるので遮断される。従って、ＦＦJ からＦＦK
のみにデータ転送が行なわれる事になる。
合を説明する。この場合休止段となるＦＦ1 〜ＦＦJ-1
とＦＦK+1 〜ＦＦM にはデータが供給されない。この為
各ＦＦの論理状態を確定する必要があり、ＦＦ1 及びＦ
ＦK+1 の入力端子を夫々Ｈ１及びＨ２でプルダウンして
いる。これにより各ＦＦは０レベルに確定される。さて
スタートパルスＨＳＴはＮ１１を介してＦＦJ の入力端
子に供給され、順方向（右方向）へ転送する。第Ｋ段ま
でデータは転送されるが、Ｋ＋１段目に対してはｇ７が
オフであるので遮断される。従って、ＦＦJ からＦＦK
のみにデータ転送が行なわれる事になる。
【００２１】次に逆方向転送でワイド表示を行なう場合
について説明する。スタートパルスＨＳＴはＷ８を介し
てＦＦM の入力端子に供給される。供給されたＨＳＴは
データとして逆方向（左方向）に転送される。最初の継
目に位置するＫ段目ではｇ９がオンしているのでデータ
が通過する。次の継目であるＪ−１段目でもｇ１０がオ
ンしているのでデータ転送が続行し、最終のＦＦ1 まで
到達する。
について説明する。スタートパルスＨＳＴはＷ８を介し
てＦＦM の入力端子に供給される。供給されたＨＳＴは
データとして逆方向（左方向）に転送される。最初の継
目に位置するＫ段目ではｇ９がオンしているのでデータ
が通過する。次の継目であるＪ−１段目でもｇ１０がオ
ンしているのでデータ転送が続行し、最終のＦＦ1 まで
到達する。
【００２２】最後に逆方向転送でノーマル表示を行なう
場合について説明する。休止段となるＦＦK+1 〜ＦＦM
及びＦＦ1 〜ＦＦJ-1 にはデータ転送が行なわれない。
その為各ＦＦの状態を確定する必要があり、ＦＦM の入
力端子をＨ４でプルダウンし、ＦＦJ-1 の入力端子をＨ
３でプルダウンしている。これにより各ＦＦは０レベル
に確定される。さて、スタートパルスＨＳＴはＮ１２を
介してＦＦK の入力端子に供給され、逆方向（左方向）
へ転送される。継目のＦＦJ-1 以降は、ｇ１０がオフ状
態となるのでデータ転送は遮断される。
場合について説明する。休止段となるＦＦK+1 〜ＦＦM
及びＦＦ1 〜ＦＦJ-1 にはデータ転送が行なわれない。
その為各ＦＦの状態を確定する必要があり、ＦＦM の入
力端子をＨ４でプルダウンし、ＦＦJ-1 の入力端子をＨ
３でプルダウンしている。これにより各ＦＦは０レベル
に確定される。さて、スタートパルスＨＳＴはＮ１２を
介してＦＦK の入力端子に供給され、逆方向（左方向）
へ転送される。継目のＦＦJ-1 以降は、ｇ１０がオフ状
態となるのでデータ転送は遮断される。
【００２３】最後に図６を参照して、本発明にかかるア
クティブマトリクス表示装置の具体的な構成例を詳細に
説明する。アクティブマトリクス表示装置は所定の間隙
を介して対面配置された一対の基板と該間隙内に保持さ
れた液晶層とからなるフラットパネル構造を有する。一
方の基板には行方向に沿って配列したＮ本のゲート線Ｘ
1 ，Ｘ2 ，…，ＸN と、列方向に沿って配列したＭ本の
データ線Ｙ1 ，Ｙ2 ，…，ＹM と、各ゲート線及びデー
タ線の交点に位置する能動素子（ＴＦＴ）Ｔ11，Ｔ12，
Ｔ21，Ｔ22，…と、個々の能動素子により駆動される画
素電極と、各ゲート線Ｘ1 ，Ｘ2 ，…，ＸN にゲート信
号を線順次供給する垂直走査回路１０と、各データ線Ｙ
1 ，Ｙ2 ，…，ＹM にスイッチング素子Ｓ1 ，Ｓ2 ，
…，ＳM を介してデータ信号ＳＩＧを線順次供給する水
平アドレス回路１とが形成されている。この水平アドレ
ス回路１は図１に示した構成を有しており、ワイド表示
とノーマル表示の切り換えが可能であるとともに、順方
向データ転送と逆方向データ転送を切り換える事ができ
る。他方の基板には対向電極ＣＯＭが形成されており個
々の画素電極との間に液晶画素Ｌ11，Ｌ12，Ｌ21，
Ｌ22，…を構成し、電位差に応じて所望の画像を表示す
る。前述した様に、水平アドレス回路１は双方向シフト
レジスタを含んでおり、選択的に画像の左右反転表示が
可能になる。即ち、水平アドレス回路１によりスイッチ
ング素子をＳ1 からＳM の方向に走査した場合には、正
転表示が得られる。逆に、スイッチング素子をＳM から
Ｓ1 に向って走査した場合には、左右逆転表示が得られ
る事になる。以上はワイド表示の場合であるが、ノーマ
ル表示を行なう場合には中間のスイッチング素子ＳJ 〜
ＳK のみを開閉制御する。なお、各スイッチング素子Ｓ
の開閉制御を行なう信号は、図１に示した各ＦＦの出力
端子から得られる。
クティブマトリクス表示装置の具体的な構成例を詳細に
説明する。アクティブマトリクス表示装置は所定の間隙
を介して対面配置された一対の基板と該間隙内に保持さ
れた液晶層とからなるフラットパネル構造を有する。一
方の基板には行方向に沿って配列したＮ本のゲート線Ｘ
1 ，Ｘ2 ，…，ＸN と、列方向に沿って配列したＭ本の
データ線Ｙ1 ，Ｙ2 ，…，ＹM と、各ゲート線及びデー
タ線の交点に位置する能動素子（ＴＦＴ）Ｔ11，Ｔ12，
Ｔ21，Ｔ22，…と、個々の能動素子により駆動される画
素電極と、各ゲート線Ｘ1 ，Ｘ2 ，…，ＸN にゲート信
号を線順次供給する垂直走査回路１０と、各データ線Ｙ
1 ，Ｙ2 ，…，ＹM にスイッチング素子Ｓ1 ，Ｓ2 ，
…，ＳM を介してデータ信号ＳＩＧを線順次供給する水
平アドレス回路１とが形成されている。この水平アドレ
ス回路１は図１に示した構成を有しており、ワイド表示
とノーマル表示の切り換えが可能であるとともに、順方
向データ転送と逆方向データ転送を切り換える事ができ
る。他方の基板には対向電極ＣＯＭが形成されており個
々の画素電極との間に液晶画素Ｌ11，Ｌ12，Ｌ21，
Ｌ22，…を構成し、電位差に応じて所望の画像を表示す
る。前述した様に、水平アドレス回路１は双方向シフト
レジスタを含んでおり、選択的に画像の左右反転表示が
可能になる。即ち、水平アドレス回路１によりスイッチ
ング素子をＳ1 からＳM の方向に走査した場合には、正
転表示が得られる。逆に、スイッチング素子をＳM から
Ｓ1 に向って走査した場合には、左右逆転表示が得られ
る事になる。以上はワイド表示の場合であるが、ノーマ
ル表示を行なう場合には中間のスイッチング素子ＳJ 〜
ＳK のみを開閉制御する。なお、各スイッチング素子Ｓ
の開閉制御を行なう信号は、図１に示した各ＦＦの出力
端子から得られる。
【００２４】
【発明の効果】以上説明した様に、本発明によれば、水
平アドレス回路は単一のシフトレジスタにより構成され
ている。シフトレジスタは一対の入出力端子を備えたフ
リップフロップを画素の全列数に応じた個数だけ多段接
続したフリップフロップからなる。ワイド表示とノーマ
ル表示の先頭に位置するＦＦに夫々ワイド入力スイッチ
素子とノーマル入力スイッチ素子を付加するという簡単
な構成によりデータ転送の分割化が可能になるという効
果がある。これにより、従来の様にデジタル処理を行な
う事なく、ワイド表示用の画面を有するアクティブマト
リクス表示装置でノーマル表示を行なう事が可能になる
という効果がある。又、ダミー入力スイッチ素子を付加
する事によりノーマル表示とワイド表示の継目が画面に
現われない様にする事ができるという効果がある。
平アドレス回路は単一のシフトレジスタにより構成され
ている。シフトレジスタは一対の入出力端子を備えたフ
リップフロップを画素の全列数に応じた個数だけ多段接
続したフリップフロップからなる。ワイド表示とノーマ
ル表示の先頭に位置するＦＦに夫々ワイド入力スイッチ
素子とノーマル入力スイッチ素子を付加するという簡単
な構成によりデータ転送の分割化が可能になるという効
果がある。これにより、従来の様にデジタル処理を行な
う事なく、ワイド表示用の画面を有するアクティブマト
リクス表示装置でノーマル表示を行なう事が可能になる
という効果がある。又、ダミー入力スイッチ素子を付加
する事によりノーマル表示とワイド表示の継目が画面に
現われない様にする事ができるという効果がある。
【図１】本発明にかかるアクティブマトリクス表示装置
の主要構成要素である水平アドレス回路の全体構成を示
すブロック図である。
の主要構成要素である水平アドレス回路の全体構成を示
すブロック図である。
【図２】図１に示した水平アドレス回路の具体的な構成
例を示す部分的な回路図である。
例を示す部分的な回路図である。
【図３】同じく部分回路図である。
【図４】同じく部分回路図である。
【図５】同じく部分回路図である。
【図６】本発明にかかるアクティブマトリクス表示装置
の構成例を示す回路図である。
の構成例を示す回路図である。
【図７】ワイド表示とノーマル表示が切り換え可能な画
面を示す模式図である。
面を示す模式図である。
【図８】従来のワイド表示／ノーマル表示切り換え方式
を示す説明図である。
を示す説明図である。
１ 水平アドレス回路
２ シフトレジスタ
３ データ転送路
１０ 垂直走査回路
Ｗ ワイド入力スイッチ素子
Ｎ ノーマル入力スイッチ素子
Ｌ 転送ゲート素子
Ｒ 転送ゲート素子
Ｇ 接続ゲート素子
Ｄ ダミー入力スイッチ素子
Ｈ プルダウン／プルアップ素子
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/66
G09G 3/36
Claims (5)
- 【請求項１】 行列配置した複数の画素と、行毎に画素
を順次選択する垂直走査回路と、選択された一行分の画
素を点順次アドレスする水平アドレス回路とを有し、切
り換え可能にワイド表示とノーマル表示を行なうアクテ
ィブマトリクス表示装置であって、 前記水平アドレス回路は一対の入出力端子を備えたフリ
ップフロップを画素の全列数に応じた個数だけ多段接続
した単一のシフトレジスタを有しており、所定のスター
トパルスを段毎に転送して画素の該点順次アドレスを行
なうものであり、 ワイド表示時先頭段に位置するフリップフロップの入力
端子にスタートパルスを注入するワイド入力スイッチ素
子と、ノーマル表示時特定の途中段に位置するフリップ
フロップの入力端子にスタートパルスを注入するノーマ
ル入力スイッチ素子とを有し、 前記先頭段及び特定の途中段以外に位置するフリップフ
ロップの入出力端子には負荷調整用のダミー入力スイッ
チ素子が接続している 事を特徴とするアクティブマトリ
クス表示装置。 - 【請求項２】 前記ワイド入力スイッチ素子及びノーマ
ル入力スイッチ素子は各々対応するフリップフロップの
近傍に配置されている事を特徴とする請求項１記載のア
クティブマトリクス表示装置。 - 【請求項３】 ノーマル表示時画素の点順次アドレシン
グに関与しない休止段の先頭に位置するフリップフロッ
プの入力端子を固定電位にするプルダウン／プルアップ
素子を有しており、休止段に属するフリップフロップの
論理状態を確定する事を特徴とする請求項１記載のアク
ティブマトリクス表示装置。 - 【請求項４】 ワイド表示とノーマル表示の継目に位置
する一対のフリップフロップの入出力端子間に接続ゲー
ト素子が介在しており、ワイド表示時継目におけるスタ
ートパルスの転送を可能とする一方ノーマル表示時継目
におけるスタートパルスの転送を遮断する事を特徴とす
る請求項１記載のアクティブマトリクス表示装置。 - 【請求項５】 隣り合う段に位置する一対のフリップフ
ロップの入出力端子間に夫々転送ゲート素子が介在して
おり、スタートパルスの転送を順方向又は逆方向に制御
し画素の双方向点順次アドレシングを可能にする事を特
徴とする請求項１記載のアクティブマトリクス表示装
置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10760394A JP3424320B2 (ja) | 1994-04-22 | 1994-04-22 | アクティブマトリクス表示装置 |
| SG1995000285A SG30354A1 (en) | 1994-04-22 | 1995-04-19 | Active matrix display device |
| MYPI95001027A MY118119A (en) | 1994-04-22 | 1995-04-20 | Active matrix display device |
| EP95106012A EP0678845B1 (en) | 1994-04-22 | 1995-04-21 | Multistandard active matrix display device with partitioned shift register |
| KR1019950009386A KR100371254B1 (ko) | 1994-04-22 | 1995-04-21 | 액티브매트릭스표시장치 |
| DE69512301T DE69512301T2 (de) | 1994-04-22 | 1995-04-21 | Mehrnormen-Anzeigevorrichtung mit aktiver Matrix und unterteiltem Schieberegister |
| US08/756,699 US5708455A (en) | 1994-04-22 | 1996-11-26 | Active matrix display device |
| KR1020020074694A KR100411333B1 (ko) | 1994-04-22 | 2002-11-28 | 액티브 매트릭스 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10760394A JP3424320B2 (ja) | 1994-04-22 | 1994-04-22 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298171A JPH07298171A (ja) | 1995-11-10 |
| JP3424320B2 true JP3424320B2 (ja) | 2003-07-07 |
Family
ID=14463364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10760394A Expired - Lifetime JP3424320B2 (ja) | 1994-04-22 | 1994-04-22 | アクティブマトリクス表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5708455A (ja) |
| EP (1) | EP0678845B1 (ja) |
| JP (1) | JP3424320B2 (ja) |
| KR (2) | KR100371254B1 (ja) |
| DE (1) | DE69512301T2 (ja) |
| MY (1) | MY118119A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011535A (en) * | 1995-11-06 | 2000-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and scanning circuit |
| GB2323957A (en) | 1997-04-04 | 1998-10-07 | Sharp Kk | Active matrix drive circuits |
| JP4043112B2 (ja) * | 1998-09-21 | 2008-02-06 | 東芝松下ディスプレイテクノロジー株式会社 | 液晶表示装置およびその駆動方法 |
| KR20000032791A (ko) * | 1998-11-18 | 2000-06-15 | 윤종용 | 16ㅖ9호ㅏ면을 디스플레이하는 액정표시장치 및 방법 |
| US6476790B1 (en) * | 1999-08-18 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and a driver circuit thereof |
| US6515648B1 (en) * | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| JP4843131B2 (ja) * | 1999-10-22 | 2011-12-21 | 東芝モバイルディスプレイ株式会社 | 平面表示装置 |
| JP4817533B2 (ja) * | 2001-05-29 | 2011-11-16 | 東芝モバイルディスプレイ株式会社 | フラットパネル表示装置 |
| AU2003242392A1 (en) * | 2002-06-20 | 2004-01-06 | Sharp Kabushiki Kaisha | Display |
| JP4010229B2 (ja) * | 2002-11-22 | 2007-11-21 | ソニー株式会社 | 双方向信号伝送回路 |
| JP2004205725A (ja) * | 2002-12-25 | 2004-07-22 | Semiconductor Energy Lab Co Ltd | 表示装置および電子機器 |
| JP2005004120A (ja) | 2003-06-16 | 2005-01-06 | Advanced Display Inc | 表示装置及び表示制御回路 |
| US6815992B1 (en) * | 2003-06-25 | 2004-11-09 | Atmel Corporation | Circuit for testing and fine tuning integrated circuit (switch control circuit) |
| JP3722371B2 (ja) * | 2003-07-23 | 2005-11-30 | シャープ株式会社 | シフトレジスタおよび表示装置 |
| JP4531421B2 (ja) * | 2004-03-25 | 2010-08-25 | ソニー株式会社 | 表示装置 |
| JP4732709B2 (ja) * | 2004-05-20 | 2011-07-27 | 株式会社半導体エネルギー研究所 | シフトレジスタ及びそれを用いた電子機器 |
| TW200629320A (en) * | 2005-02-01 | 2006-08-16 | Mitac Int Corp | Apparatus and method for switching a light source |
| JP2006284709A (ja) * | 2005-03-31 | 2006-10-19 | Sony Corp | 表示パネルとその駆動方法 |
| US9922600B2 (en) * | 2005-12-02 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US20070211171A1 (en) * | 2006-03-09 | 2007-09-13 | Production Resource Group, L.L.C. | Console Lighting Effects |
| US8330492B2 (en) | 2006-06-02 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| EP1895545B1 (en) | 2006-08-31 | 2014-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| CN102598144B (zh) * | 2009-11-04 | 2015-10-07 | 夏普株式会社 | 移位寄存器、具备其的扫描信号线驱动电路和显示装置 |
| KR101250158B1 (ko) * | 2009-11-04 | 2013-04-05 | 샤프 가부시키가이샤 | 시프트 레지스터, 그것을 구비한 주사 신호선 구동 회로 및 표시 장치 |
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|---|---|---|---|---|
| US3675044A (en) * | 1971-01-07 | 1972-07-04 | Wheaton Industries | Silicon controlled rectifier forward and reverse shift register |
| JP2672608B2 (ja) * | 1988-11-25 | 1997-11-05 | 株式会社東芝 | マトリクス表示パネル駆動装置 |
| CA2041819C (en) * | 1990-05-07 | 1995-06-27 | Hiroki Zenda | Color lcd display control system |
| US5282234A (en) * | 1990-05-18 | 1994-01-25 | Fuji Photo Film Co., Ltd. | Bi-directional shift register useful as scanning registers for active matrix displays and solid state image pick-up devices |
| JP2735451B2 (ja) * | 1993-01-05 | 1998-04-02 | 日本電気株式会社 | マルチスキャン型液晶ディスプレイ装置 |
| JP3329009B2 (ja) * | 1993-06-30 | 2002-09-30 | ソニー株式会社 | アクティブマトリクス表示装置 |
| JPH07177444A (ja) * | 1993-12-21 | 1995-07-14 | Canon Inc | 画像表示装置 |
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1994
- 1994-04-22 JP JP10760394A patent/JP3424320B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-20 MY MYPI95001027A patent/MY118119A/en unknown
- 1995-04-21 EP EP95106012A patent/EP0678845B1/en not_active Expired - Lifetime
- 1995-04-21 KR KR1019950009386A patent/KR100371254B1/ko not_active IP Right Cessation
- 1995-04-21 DE DE69512301T patent/DE69512301T2/de not_active Expired - Lifetime
-
1996
- 1996-11-26 US US08/756,699 patent/US5708455A/en not_active Expired - Lifetime
-
2002
- 2002-11-28 KR KR1020020074694A patent/KR100411333B1/ko not_active IP Right Cessation
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| US5708455A (en) | 1998-01-13 |
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| KR950034034A (ko) | 1995-12-26 |
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