JPH09258703A

JPH09258703A - 表示装置用駆動回路

Info

Publication number: JPH09258703A
Application number: JP8069968A
Authority: JP
Inventors: Toshihiro Yamashita; 俊弘山下; Yasunao Akehi; 康直明比; Seishi Ozekawa; 征志小瀬川; 裕 ▲高▼藤; Yutaka Takato
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-26
Filing date: 1996-03-26
Publication date: 1997-10-03
Anticipated expiration: 2016-03-26
Also published as: JP3318188B2

Abstract

(57)【要約】【課題】高速サンプリングを必要とする液晶表示装置
等の表示装置において、ゴーストの少ない高解像度で高
品位の表示を可能にしう得る表示装置用駆動回路を提供
する。【解決手段】データ信号をサンプリングするためのス
イッチング素子１０…と、該スイッチング素子１０…を
駆動するためのバッファ回路５を備える。上記バッファ
回路５は、上記スイッチング素子１０をＯＮ・ＯＦＦす
るためのゲート制御信号を出力する。このゲート制御信
号は、パルスの立ち上がり時間Ｔｒよりも立ち下がり時
間Ｔｆが十分に小さくなるように設計されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
表示装置を駆動する表示装置用駆動回路に関し、特に映
像信号等のデータ信号をサンプリングする回路を有する
表示装置用駆動回路に関するものである。

【０００２】

【従来の技術】近年、表示装置の一種である液晶表示パ
ネルは、パーソナルコンピュータ（ＰＣ）用ディスプレ
イを中心にＡＶ（Audiovisual)からアミューズメントの
分野にいたるまで幅広く利用されている。今後、多彩な
メディアに対応するために、液晶表示パネルの高精細化
が望まれている。

【０００３】液晶表示パネルを高精細化するには、駆動
回路の動作周波数を上げる必要がある。例えば、ＰＣ用
の液晶表示パネルでは、表示解像度がＶＧＡ（６４０×
４８０ドット）であれば２５ＭＨｚ、ＸＧＡ（１０２４
×７６８ドット）であれば６０ＭＨｚ、ＳＸＧＡ（１２
８０×１０２４ドット）であれば１２０ＭＨｚの動作周
波数が必要とされ、解像度が上がれば動作周波数も上げ
る必要がある。

【０００４】また、映像信号等のデータ信号をサンプリ
ングする回路を有する駆動回路では、動作周波数に応じ
てデータ信号のサンプリング時間も変わる。例えば、デ
ータ信号のサンプリング時間は、駆動回路における動作
周波数が２５ＭＨｚであれば４０ｎｓ、動作周波数が６
０ＭＨｚであれば約１７ｎｓ、動作周波数が１２０ＭＨ
ｚであれば約８ｎｓとなり、動作周波数が上がればサン
プリング時間は短くなる。

【０００５】近年、液晶プロジェクターに用いられる小
型高精細の液晶表示パネルは、駆動回路を表示部と同時
に基板上に作製する構造、所謂ドライバモノリシック構
造となっており、駆動回路内蔵を前提とした表示装置と
なっているので多結晶シリコンが用いられることが多
い。しかしながら、多結晶シリコンは、単結晶Ｓｉに比
べて駆動能力が低い（移動度は現在およそ１００ｃｍ²
／Ｖ・ｓｅｃ程度）ので、上記したような高速のサンプ
リングが困難となっている。

【０００６】そこで、例えば駆動回路を多重化したり、
映像信号線を多重化することにより、実用上駆動回路の
動作周波数を下げて、駆動回路の高速動作に対応させる
方法がある。特に、後者の方法は、同時にサンプリング
時間も長くできるので、移動度の低い多結晶シリコンを
用いたドライバモノリシック型の液晶表示装置には特に
有効な技術である。例えば、液晶表示パネルの表示解像
度がＸＧＡのものでは、サンプリング時間が約１７ｎｓ
なので、仮に映像信号線を８本、即ち映像入力を８系統
に多重化した場合、サンプリング時間は１３６ｎｓで良
いことになる。

【０００７】このような映像信号を多重化する方法を適
用した表示装置として、例えば図５に示すように、デー
タ信号駆動回路１０１と、走査信号駆動回路１０２と、
表示部１０３とからなる液晶表示装置がある。上記表示
部１０３は、液晶パネルからなり、データ信号駆動回路
１０１に接続されたデータ信号線１０６…と走査信号駆
動回路１０２に接続された走査信号線１０７…との交差
部に画素１０８…をマトリクス状に配した構成となって
いる。なお、図５および図６（ａ）に示す構成では、映
像信号線１０９が１本しか描かれていないが、多重化す
る場合は、入力系統数に応じた数の映像信号線１０９が
設けられる。

【０００８】上記データ信号駆動回路１０１は、シフト
レジスタ１０４およびバッファ回路１０５を介してシフ
トレジスタ１０４からの制御信号でＯＮ・ＯＦＦするス
イッチング素子１１０…が設けられている。上記バッフ
ァ回路１０５は、図６（ａ）に示すように、直列に接続
された２つのインバータからなるバッファ１０５ａ・１
０５ｂ・１０５ｃ…からそれぞれ映像の入力系統数（映
像信号線１０９の本数）分だけスイッチング素子１１０
をＯＮ／ＯＦＦする出力を備えている。

【０００９】上記の構成によれば、データ信号駆動回路
１０１では、多重化された映像信号線１０９に供給され
る映像信号を、映像の入力系統数分設けられた各段のス
イッチング素子１１０…のＯＮによってサンプリング
し、データ信号としてデータ信号線１０６…に供給する
ようになっている。これにより、実用上駆動回路の動作
周波数を下げて、駆動回路の高速動作に対応させること
ができるので、サンプリング時間も多重化に対応して長
くすることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ように映像信号線を多重化した場合でも、信号の系統数
を増加させた分だけサンプリング時間を長くできるもの
の、やはり高解像度の表示装置における駆動回路のサン
プリングは高速に行なわなければならない。このような
高速サンプリングで問題となるのが、ゴーストの発生に
よる解像度の低下である。このゴーストの発生について
図６（ａ）（ｂ）を参照しながら以下に説明する。

【００１１】図６（ｂ）では、ｇ１は、バッファ１０５
ａから出力されるゲート制御信号を示し、ｇ２は、バッ
ファ１０５ｂから出力されるゲート制御信号を示し、ｇ
３は、バッファ１０５ｃから出力されるゲート制御信号
を示し、Ｓ１〜Ｓ３は、各ゲート制御信号ｇ１〜ｇ３に
より制御された各スイッチング素子１１０におけるデー
タ信号線１０６へのホールド電圧を示す。

【００１２】図６（ｂ）は、ゲート制御信号ｇ２のタイ
ミングで映像信号が黒レベルになっている場合を示して
いる。しかしながら、通常、映像信号（ＶＩＤＥＯ）
は、負荷により波形のなまりが生じている。したがっ
て、本来白レベルに対応するはずのデータ信号線１０６
に印加されるホールド電圧Ｓ１・Ｓ３は、映像信号のな
まりの部分をサンプリングした結果、完全に白レベルと
なっていない。それゆえ、この不要なサンプリングがゴ
ーストとなって表示される。

【００１３】このように、高速サンプリングのために、
映像信号の入力系統を多重化しても、ゴーストの発生に
よる解像度の低下という問題が生じる。また、多重化の
数を上記の問題が起こらないように増やせばよいが、外
部回路（ビデオ回路など）が複雑になり、コストの上昇
を招いてしまう。

【００１４】また、サンプリングのスイッチング素子へ
のゲート制御信号の立ち上がり時間Ｔｒと立ち下がり時
間Ｔｆをともにできるだけ短くすればよいが、ドライバ
モノリシック構造の場合、バッファサイズが大きくなっ
てしまう。

【００１５】本発明は、上記の問題点に鑑みなされたも
のであって、その目的は、高速サンプリングを必要とす
る液晶表示装置等の表示装置において、ゴーストの少な
い高解像度で高品位の表示を可能にし得る表示装置用駆
動回路を提供することにある。

【００１６】

【課題を解決するための手段】請求項１の表示装置用駆
動回路は、上記の課題を解決するために、データ信号を
サンプリングするためのスイッチング素子を複数備え、
該スイッチング素子を駆動するためのバッファ回路を少
なくとも１つ備えた表示装置用駆動回路において、上記
バッファ回路は、上記スイッチング素子をＯＦＦ状態に
する第１の電圧レベルと、該スイッチング素子をＯＮ状
態にする第２の電圧レベルとの異なる２つの電圧レベル
を有する制御信号を出力し、上記制御信号は、上記第１
の電圧レベルから第２の電圧レベルへの遷移時間よりも
第２の電圧レベルから第１の電圧レベルへの遷移時間が
短いことを特徴としている。

【００１７】上記の構成によれば、制御信号は、第１の
電圧レベルから第２の電圧レベルへの遷移時間よりも第
２の電圧レベルから第１の電圧レベルへの遷移時間が短
くなるように設計されている。このように、スイッチン
グ素子がＯＦＦ状態に遷移する時間を短くすることで、
前段の制御信号により映像信号のなまりにより不要な信
号がサンプリングされるのを低減することができる。一
方、スイッチング素子がＯＮ状態に遷移する時間を長く
することで、次段の制御信号により映像信号のなまりに
よる不要な信号がサンプリングされるのを低減すること
ができる。これにより、データ信号の波形のなまりによ
るゴーストの発生を低減することができるので、高解像
度のための高速サンプリングを必要とする液晶表示装置
等の表示装置において、ゴーストの少ない高解像度で高
品位の表示を可能にする。

【００１８】請求項２の表示装置用駆動回路は、上記の
課題を解決するために、データ信号をサンプリングする
ためのスイッチング素子を複数有し、該スイッチング素
子が、少なくとも１つのＮチャネル薄膜トランジスタと
少なくとも１つのＰチャネル薄膜トランジスタからな
り、該薄膜トランジスタを駆動するためのバッファ回路
が各チャネル毎に少なくとも１つ備えられた表示装置用
駆動回路において、上記バッファ回路は、上記各薄膜ト
ランジスタを導通・非導通のいずれかの状態にする第１
の電圧レベルと第２の電圧レベルの異なる２つの電圧レ
ベルからなるゲート制御信号を出力し、上記ゲート制御
信号は、第１の電圧レベルによって上記スイッチング素
子のＮチャネル薄膜トランジスタを非導通状態にし、第
２の電圧レベルによって該Ｎチャネル薄膜トランジスタ
を導通状態にするとき、第１の電圧レベルから第２の電
圧レベルへの遷移時間よりも第２の電圧レベルから第１
の電圧レベルへの遷移時間が短く、且つ、第１の電圧レ
ベルによって該スイッチング素子のＰチャネル薄膜トラ
ンジスタを導通状態にし、第２の電圧レベルによって該
Ｐチャネル薄膜トランジスタを非導通状態にするとき、
第２の電圧レベルから第１の電圧レベルへの遷移時間よ
りも第１の電圧レベルから第２の電圧レベルへの遷移時
間が短いことを特徴としている。

【００１９】上記の構成によれば、ゲート制御信号を、
第１の電圧レベルによって上記スイッチング素子のＮチ
ャネル薄膜トランジスタを非導通状態にし、第２の電圧
レベルによって該Ｎチャネル薄膜トランジスタを導通状
態にするとき、第１の電圧レベルから第２の電圧レベル
への遷移時間よりも第２の電圧レベルから第１の電圧レ
ベルへの遷移時間が短く、且つ、第１の電圧レベルによ
って該スイッチング素子のＰチャネル薄膜トランジスタ
を導通状態にし、第２の電圧レベルによって該Ｐチャネ
ル薄膜トランジスタを非導通状態にするとき、第２の電
圧レベルから第１の電圧レベルへの遷移時間よりも第１
の電圧レベルから第２の電圧レベルへの遷移時間が短く
なるように設計されている。

【００２０】このように、スイッチング素子がＯＦＦ状
態に遷移する時間を短くすることで、前段の制御信号に
より映像信号のなまりにより不要な信号がサンプリング
されるのを低減することができる。一方、スイッチング
素子がＯＮ状態に遷移する時間を長くすることで、次段
の制御信号により映像信号のなまりによる不要な信号が
サンプリングされるのを低減することができる。これに
より、データ信号の波形のなまりによるゴーストの発生
を低減することができるので、高解像度のための高速サ
ンプリングを必要とする液晶表示装置等の表示装置にお
いて、ゴーストの少ない高解像度で高品位の表示を可能
にする。

【００２１】上記の請求項２の表示装置用駆動回路を実
現するには、例えば以下の請求項３の表示装置用駆動回
路が考えられる。

【００２２】請求項３の表示装置用駆動回路は、上記の
課題を解決するために、データ信号をサンプリングする
ためのスイッチング素子を複数備え、該スイッチング素
子は、少なくとも１つのＮチャネル薄膜トランジスタと
少なくとも１つのＰチャネル薄膜トランジスタからな
り、該Ｎチャネル薄膜トランジスタを駆動するための第
１のバッファ回路と該Ｐチャネル薄膜トランジスタを駆
動するための第２のバッファ回路とをそれぞれ少なくと
も１つずつ備えた表示装置用駆動回路において、上記第
１のバッファ回路は、チャネル幅がＷｎ１、チャネル長
がＬｎ１のＮチャネル薄膜トランジスタと、チャネル幅
がＷｐ１、チャネル長がＬｐ１のＰチャネル薄膜トラン
ジスタとからなり、上記第２のバッファ回路は、チャネ
ル幅がＷｎ２、チャネル長がＬｎ２のＮチャネル薄膜ト
ランジスタと、チャネル幅がＷｐ２、チャネル長がＬｐ
２のＰチャネル薄膜トランジスタとからなるとき、Ｎチ
ャネル薄膜トランジスタの移動度をμｎ、Ｐチャネル薄
膜トランジスタの移動度をμｐとすると、μｎＷｎ１／
Ｌｎ１＞μｐＷｐ１／Ｌｐ１、且つμｎＷｎ２／Ｌｎ２
＜μｐＷｐ２／Ｌｐ２、の関係を満たすことを特徴とし
ている。

【００２３】上記の構成によれば、バッファ回路から出
力されるゲート制御信号が、請求項２に記載のように、
第１の電圧レベルによって上記スイッチング素子のＮチ
ャネル薄膜トランジスタを非導通状態にし、第２の電圧
レベルによって該Ｎチャネル薄膜トランジスタを導通状
態にするとき、第１の電圧レベルから第２の電圧レベル
への遷移時間よりも第２の電圧レベルから第１の電圧レ
ベルへの遷移時間が短く、且つ、第１の電圧レベルによ
って該スイッチング素子のＰチャネル薄膜トランジスタ
を導通状態にし、第２の電圧レベルによって該Ｐチャネ
ル薄膜トランジスタを非導通状態にするとき、第２の電
圧レベルから第１の電圧レベルへの遷移時間よりも第１
の電圧レベルから第２の電圧レベルへの遷移時間が短く
なるように設計することができる。したがって、上記し
た請求項２と同様の作用を得ることができる。

【００２４】

【発明の実施の形態】

〔実施の形態１〕本発明の実施の一形態について図１な
いし図３に基づいて説明すれば、以下の通りである。
尚、本実施の形態では、表示装置用駆動回路を備える表
示装置としてアクティブマトリクス型の液晶表示装置に
ついて説明する。

【００２５】本実施の形態に係る液晶表示装置は、図３
に示すように、表示装置用駆動回路としてのデータ信号
回路１および走査信号回路２、表示手段としての液晶表
示パネルからなる表示部３とを備えている。上記データ
信号回路１は、シフトレジスタ４、バッファ５からな
り、外部からのクロック信号等のタイミングで、データ
信号をデータ信号線６に供給するようになっている。ま
た、走査信号回路２は、図示しないがシフトレジスタか
らなり、外部からのクロック信号等により走査信号を走
査信号線７に供給するようになっている。

【００２６】表示部３は、入力される映像信号に応じた
画像を表示するものであり、データ信号回路１に接続さ
れた複数のデータ信号線６…と走査信号回路２に接続さ
れた複数の走査信号線７…とのそれぞれの交差部に画素
８…がマトリクス状に配された構成となっている。

【００２７】上記画素８は、トランジスタからなるスイ
ッチング素子８ａと、コンデンサからなる補助容量８ｂ
と、液晶容量８ｃとからなっており、上記スイッチング
素子８ａのゲート端子には走査信号線７が、ソース端子
にはデータ信号線６が、ドレイン端子には補助容量８ｂ
および液晶容量８ｃが接続されている。

【００２８】したがって、上記画素８は、走査信号線７
からの走査信号のタイミングでスイッチング素子８ａが
ＯＮ・ＯＦＦされ、スイッチング素子８ａがＯＮ状態の
ときに、データ信号線６からのデータ信号により補助容
量８ｂおよび液晶容量８ｃに電圧が印加され、その印加
電圧に応じて液晶の透過率が変化する。このようにして
各画素８…は、走査信号のタイミングで入力されるデー
タ信号（映像信号）に応じた画像を表示するようになっ
ている。

【００２９】また、上記データ信号回路１は、例えばＮ
−ＭＯＳＴ構成のトランジスタからなるスイッチング素
子１０…が設けられている。このスイッチング素子１０
のドレイン端子には、上記データ信号線６が接続され、
ソース端子には、映像信号線９が接続されている。ま
た、スイッチング素子１０のゲート端子には、バッファ
５を介してシフトレジスタ４が接続されている。したが
って、上記スイッチング素子１０は、バッファ回路５を
介してシフトレジスタ４からのゲート制御信号が供給さ
れ、このゲート制御信号のタイミングによりＯＮされ、
映像信号線９からの映像信号をデータ信号としてデータ
信号線６に供給するようになっている。即ち、データ信
号回路１は、映像信号をゲート制御信号のタイミングで
サンプリングするようになっている。

【００３０】データ信号回路１に設けられたバッファ５
は、図１（ａ）に示すように、各データ信号線６に対応
して、それぞれ２段のＣＭＯＳ構成のバッファ回路５ａ
・５ａ、５ｂ・５ｂ、５ｃ・５ｃ…からなる。上記の各
バッファ回路は、インバータからなり、スイッチング素
子１０にゲート制御信号を供給するようになっている。
また、上記各バッファ回路は、上記ゲート制御信号の出
力波形を制御して、スイッチング素子１０のＯＮ・ＯＦ
Ｆを制御している。

【００３１】なお、図１（ａ）および図３には示さない
が、映像信号を供給する映像信号線９は、多重化される
場合、複数本設けられている。これに併せて、１つのバ
ッファ回路あたりに映像信号線９の本数と同じだけのス
イッチング素子１０が設けられている。

【００３２】上記のゲート制御信号は、例えば図１
（ｂ）に示すように、スイッチング素子１０をＯＮ／Ｏ
ＦＦにするＨｉｇｈレベル（第１の電圧レベル）とＬｏ
ｗレベル（第２の電圧レベル）とからなるパルス状の信
号であり、それぞれのパルスの立ち上がり時間Ｔｒより
も立ち下がり時間Ｔｆが非常に短くなるように設計され
ている。このように設計されたゲート制御信号によれ
ば、映像信号とゲート制御信号とのタイミングを調整す
ることで、映像信号の波形のなまりによるゴーストの発
生を無くすことができる。

【００３３】つまり、上記の各ゲート制御信号は、立ち
上がり時間Ｔｒよりもパルスの立ち下がり時間Ｔｆが短
いので、ゲート制御信号の立ち上がりと前段のゲート制
御信号の立ち下がりとが重なる割合、およびゲート制御
信号の立ち下がりと次段のゲート制御信号の立ち上がり
とが重なる割合を共に少なくすることができる。これに
より、ゲート制御信号の立ち下がり時に、次段のゲート
制御信号によりサンプリングされるべきデータ信号をサ
ンプリングしなくなると共に、ゲート制御信号の立ち上
がり時に、前段のゲート信号によりサンプリングされる
べきデータ信号をサンプリングしなくなる。この結果、
データ信号のサンプリングに対応しているゲート制御信
号の前段あるいは次段のゲート制御信号によるサンプリ
ングを無くすことができるので、データ信号の波形のな
まりにより発生するゴーストを無くすことができる。し
たがって、高速サンプリングによってもゴーストが少な
いので、より高解像度で高品位の表示を可能にする。

【００３４】このことについて、さらに、図１（ｂ）を
参照しながら具体的に説明する。尚、Ｇ１は、バッファ
回路５ａにより調整されたゲート制御信号を示し、Ｇ２
は、バッファ回路５ｂにより調整されたゲート制御信号
を示し、Ｇ３は、バッファ回路５ｃにより調整されたゲ
ート制御信号を示し、映像信号は、上記のゲート制御信
号Ｇ２によって黒レベルになっていることを示し、Ｓ１
〜Ｓ３は上記各ゲート制御信号によるデータ信号線６の
ホールド電圧を示している。

【００３５】図１（ｂ）では、ゲート制御信号Ｇ２の立
ち上がり時には、前段のゲート制御信号Ｇ１の立ち下が
りとの重なり部分が少なくなっているので、前段のゲー
ト制御信号Ｇ１による映像信号のサンプリングを無くす
ことができる。また、ゲート制御信号Ｇ２の立ち下がり
時には、次段のゲート制御信号Ｇ３の立ち上がりとの重
なり部分が少なくなっているので、次段のゲート制御信
号Ｇ３による映像信号のサンプリングを無くすことがで
きる。

【００３６】これにより、上記ゲート制御信号Ｇ１によ
るホールド電圧Ｓ１、およびゲート制御信号Ｇ３による
ホールド電圧Ｓ３はほぼ白レベルと等しいレベルとな
り、ゲート制御信号Ｇ２によるホールド電圧Ｓ２は黒レ
ベルとなる。これにより、ゴーストのない高解像度で高
品位の表示を行うことができる。

【００３７】上記のようにゲート制御信号の波形が、パ
ルスの立ち上がり時間Ｔｆが立ち下がり時間Ｔｒよりも
非常に短くなるようにするには、例えば、図１（ａ）に
示すスイッチング素子１０の前段のＣＭＯＳ回路からな
るバッファ回路５ａを、ＮチャネルＴＦＴ（Thin Film
Transistor）の駆動能力がＰチャネルＴＦＴの駆動能力
よりも大きくなるように設計すれば良い。

【００３８】一般に、多結晶シリコンでＴＦＴを形成し
た場合、ＮチャネルＴＦＴの移動度μｎの方がＰチャネ
ルＴＦＴの移動度μｐより大きい。従来の設計では、Ｎ
チャネルＴＦＴとＰチャネルＴＦＴとのチャネル幅をそ
れぞれＷｎ、Ｗｐとし、ＮチャネルＴＦＴとＰチャネル
ＴＦＴとのチャネル長をそれぞれＬｎ、Ｌｐとすれば、
μｎＷｎ≒μｐＷｐとなり、かつＬｎ＝Ｌｐとなるよう
にチャネル幅をＷｎ＜Ｗｐとしていた。

【００３９】これに対し、本実施の形態では、Ｗｎ＞Ｗ
ｐとすることにより、ＮチャネルＴＦＴの駆動能力がＰ
チャネルＴＦＴの駆動能力に対してより大きくなるよう
にＣＭＯＳ回路を設計する。

【００４０】上記のＣＭＯＳ回路においては、例えば図
２（ａ）（ｂ）に示すように、絶縁性透明基板１５上
に、ＮチャネルＴＦＴ１３とＰチャネルＴＦＴ１４が形
成されている。また、ＣＭＯＳ回路は、ゲート絶縁膜１
６および層間絶縁膜１７を備えている。このＣＭＯＳ回
路では、信号の入力用電極１１がＮチャネルＴＦＴ１３
およびＰチャネルＴＦＴ１４のゲート電極となり、信号
の出力用電極１２がドレイン電極となる。そして、Ｎチ
ャネルＴＦＴ１３のソース電極にはＬｏｗレベルの信号
を供給する電極が接続され、ＰチャネルＴＦＴ１４のソ
ース電極にはＨｉｇｈレベルの信号を供給する電極が接
続されている。

【００４１】即ち、上記ＣＭＯＳ回路では、入力用電極
１１からの信号によりＮチャネルＴＦＴ１３がＯＮ状態
となっているとき、ＰチャネルＴＦＴ１４はＯＦＦ状態
となり、出力用電極１２からＬｏｗレベルの信号が出力
される。また、入力用電極１１からの信号によりＰチャ
ネルＴＦＴ１４がＯＮ状態となっているとき、Ｎチャネ
ルＴＦＴ１３はＯＦＦ状態となり、出力用電極１２から
Ｈｉｇｈレベルの信号が出力される。

【００４２】このとき、上記ＮチャネルＴＦＴ１３のチ
ャネル幅Ｗｎは、ＰチャネルＴＦＴ１４のチャネル幅Ｗ
ｐよりも大きくなるように設計されている。ここで、μ
ｎが約１００ｃｍ²／Ｖ・ｓｅｃであり、μｐが約５０
ｃｍ²／Ｖ・ｓｅｃであったので、Ｗｎ＝２００μｍ、
Ｗｐ＝５０μｍとしたところ、ＮチャネルＴＦＴ１３の
駆動電流は、ＰチャネルＴＦＴ１４の約５倍以上とな
り、出力用電極１２から出力される信号のパルスの立ち
上がり時間Ｔｒよりも立ち下がり時間Ｔｆを十分に短く
できることが確認できた。従来の設計では、Ｗｎ＝２０
０μｍ、Ｗｐ＝４００μｍとなり、バッファサイズが大
きくなってしまう。

【００４３】〔実施の形態２〕本発明の他の実施の形態
について図４に基づいて説明すれば、以下の通りであ
る。尚、本実施の形態では、表示装置用駆動回路とし
て、データ信号として映像信号をサンプリングするデー
タ信号回路について説明する。

【００４４】本実施の形態に係るデータ信号回路は、図
４（ａ）に示すように、シフトレジスタ２１、バッファ
２２、ＣＭＯＳ構成のスイッチング素子２４…を備えて
いる。尚、上記シフトレジスタ２１は、前記実施の形態
１で説明したシフトレジスタ４と同じであるので、その
説明は省略する。

【００４５】上記のスイッチング素子２４は、ゲート制
御信号によりＯＮ・ＯＦＦ制御され、このＯＮ・ＯＦＦ
によって映像信号線２３からの映像信号をデータ信号線
６に供給するようになっている。

【００４６】上記バッファ２２は、直列接続されたＣＭ
ＯＳ構成のバッファ回路２２ａ（第１のバッファ回路）
・２２ｂ（第２のバッファ回路）、…からなり、前段の
バッファ回路２２ａはスイッチング素子２４のＰチャネ
ルＴＦＴのゲート電極に接続され、次段のバッファ回路
２２ｂは該スイッチング素子２４のＮチャネルＴＦＴの
ゲート電極に接続されている。

【００４７】例えば、上記シフトレジスタ２１からの信
号の流れをバッファ回路２２ａ・２２ｂを用いて説明す
ると、シフトレジスタ２１から出力される信号が、１段
目のバッファ回路２２ａを介して次段のバッファ回路２
２ｂとスイッチング素子２４のＰチャネルＴＦＴに供給
されると共に、次段のバッファ回路２２ｂからの信号が
スイッチング素子２４のＮチャネルＴＦＴに供給され
る。

【００４８】このとき、シフトレジスタ２１から出力さ
れた信号は、バッファ回路２２ａで反転され、さらにバ
ッファ回路２２ｂで反転されるので、スイッチング素子
２４のＮチャネルＴＦＴとＰチャネルＴＦＴとのゲート
電極に供給される信号の極性は異なる。したがって、ス
イッチング素子２４の各チャネルのＴＦＴは、同時にＯ
Ｎ・ＯＦＦするようになる。このように、スイッチング
素子２４としてＣＭＯＳ回路を使用することで、前記実
施の形態１のようにＮ−ＭＯＳＴのスイッチング素子１
０に比べて電流が流れやすくなる。

【００４９】上記スイッチング素子２４に供給されるゲ
ート制御信号は、例えば図４（ｂ）に示すようなパルス
状の２つの信号である。一方のゲート制御信号Ｇｎ１
は、該スイッチング素子２４のＮチャネルＴＦＴをＯＦ
Ｆ状態にするＬｏｗレベル（第１の電圧レベル）と上記
ＮチャネルＴＦＴをＯＮ状態にするＨｉｇｈレベル（第
２の電圧レベル）とからなる。他方のゲート制御信号Ｇ
ｎ２は、ＰチャネルＴＦＴをＯＮ状態にするＨｉｇｈレ
ベル（第１の電圧レベル）と、上記ＰチャネルＴＦＴを
ＯＦＦ状態にするＬｏｗレベル（第２の電圧レベル）と
からなる。

【００５０】また、ゲート制御信号は、図４（ｂ）に示
すような波形に設計されている。即ち、ＮチャネルＴＦ
Ｔに供給されるゲート制御信号Ｇｎ１は、パルスの立ち
上がり時間Ｔｒよりも立ち下がり時間Ｔｆを十分に小さ
くするように設計されている。また、ＰチャネルＴＦＴ
に供給されるゲート制御信号Ｇｐ１は、上記ゲート制御
信号Ｇｎ１とは逆極性となるので、パルスの立ち下がり
時間Ｔｆよりも立ち上がり時間Ｔｒ時間を十分に小さく
するように設計されている。

【００５１】上記スイッチング素子２４がＣＭＯＳ構成
の場合には、図４（ａ）に示すバッファ回路２２ａ（第
１のバッファ回路）とバッファ回路２２ｂ（第２のバッ
ファ回路）とで構成が異なる。即ち、ＮチャネルＴＦＴ
の駆動電流をＰチャネルＴＦＴの駆動電流よりも大きく
する場合には、第１のバッファの各チャネルのチャネル
長Ｌｎ１・Ｌｐ１と、第２のバッファの各チャネルのチ
ャネル長Ｌｎ２・Ｌｐ２とが、Ｌｎ１＝Ｌｐ１、Ｌｎ２
＝Ｌｐ２の関係にあるとき、ＮチャネルＴＦＴの移動度
μｎ、ＰチャネルＴＦＴの移動度μｐとすると、μｎＷ
ｎ１＞μｐＷｐ１の関係を満たすように第１のバッファ
を設計し、μｎＷｎ２＜μｐＷｐ２の関係を満たすよう
に第２のバッファを設計すれば良い。

【００５２】また、Ｌｎ１≠Ｌｐ１かつＬｎ２≠Ｌｐ２
の関係にあるときは、μｎＷｎ１／Ｌｎ１＞μｐＷｐ１
／Ｌｐ１の関係を満たすように第１のバッファを設計
し、μｎＷｎ２／Ｌｎ２＜μｐＷｐ２／Ｌｐ２の関係を
満たすように第２のバッファを設計すれば良い。

【００５３】以上のように、本実施の形態においても、
スイッチング素子２４を制御するためのゲート制御信号
の波形を制御することで、映像信号とゲート制御信号と
のタイミングを調整することにより、ゴーストのない高
解像度で高品位の表示を得ることができる。

【００５４】尚、前記実施の形態１および２において、
ゲート制御信号のパルスの立ち上がり時間と立ち下がり
時間とを制御するために、バッファ回路として用いたＣ
ＭＯＳ回路のＮチャネルＴＦＴのチャネル幅ＷｎとＰチ
ャネルＴＦＴのチャネル幅Ｗｐを調整しているが、各チ
ャネルＴＦＴのチャネル長Ｌｎ・Ｌｐ（図２（ｂ）参
照）を調整しても良い。

【００５５】これは、ＴＦＴにおいて、チャネル幅を変
化させた場合と同様に、チャネル幅が同じであれば、チ
ャネル長の長さに応じて駆動電流が変化するようになっ
ているからである。これにより、多結晶シリコンＴＦＴ
によるドライバモノリシック構造の駆動回路を有する表
示装置において、高速サンプリング時に発生するゴース
トを低減することで、多結晶シリコンＴＦＴを用いた表
示装置に特有の表示バラツキを防止し、高解像度で高品
位の表示を行うことが可能となる。

【００５６】

【発明の効果】請求項１の発明の表示装置用駆動回路
は、以上のように、データ信号をサンプリングするため
のスイッチング素子を複数備え、該スイッチング素子を
駆動するためのバッファ回路を少なくとも１つ備えた表
示装置用駆動回路において、上記バッファ回路は、上記
スイッチング素子をＯＦＦ状態にする第１の電圧レベル
と、該スイッチング素子をＯＮ状態にする第２の電圧レ
ベルとの異なる２つの電圧レベルを有する制御信号を出
力し、上記制御信号は、上記第１の電圧レベルから第２
の電圧レベルへの遷移時間よりも第２の電圧レベルから
第１の電圧レベルへの遷移時間が短い構成である。

【００５７】それゆえ、上記構成のような制御信号によ
れば、スイッチング素子がＯＦＦ状態になるときに、デ
ータ信号の波形のなまりの部分を前段および次段の制御
信号によるサンプリングを低減することができる。これ
により、データ信号の波形のなまりによるゴーストの発
生を低減することができるので、高解像度のための高速
サンプリングを必要とする液晶表示装置等の表示装置に
おいて、ゴーストの少ない高解像度で高品位の表示を可
能できるという効果を奏する。

【００５８】請求項２の発明の表示装置用駆動回路は、
以上のように、データ信号をサンプリングするためのス
イッチング素子を複数有し、該スイッチング素子が、少
なくとも１つのＮチャネル薄膜トランジスタと少なくと
も１つのＰチャネル薄膜トランジスタからなり、該薄膜
トランジスタを駆動するためのバッファ回路が各チャネ
ル毎に少なくとも１つ備えられた表示装置用駆動回路に
おいて、上記バッファ回路は、上記各薄膜トランジスタ
を導通・非導通のいずれかの状態にする第１の電圧レベ
ルと第２の電圧レベルの異なる２つの電圧レベルからな
るゲート制御信号を出力し、上記ゲート制御信号は、第
１の電圧レベルによって上記スイッチング素子のＮチャ
ネル薄膜トランジスタを非導通状態にし、第２の電圧レ
ベルによって該Ｎチャネル薄膜トランジスタを導通状態
にするとき、第１の電圧レベルから第２の電圧レベルへ
の遷移時間よりも第２の電圧レベルから第１の電圧レベ
ルへの遷移時間が短く、且つ、第１の電圧レベルによっ
て該スイッチング素子のＰチャネル薄膜トランジスタを
導通状態にし、第２の電圧レベルによって該Ｐチャネル
薄膜トランジスタを非導通状態にするとき、第２の電圧
レベルから第１の電圧レベルへの遷移時間よりも第１の
電圧レベルから第２の電圧レベルへの遷移時間が短い構
成である。

【００５９】それゆえ、上記構成のようなゲート制御信
号によれば、データ信号の波形のなまりによるゴースト
の発生を低減することができるので、高解像度のための
高速サンプリングを必要とする液晶表示装置等の表示装
置において、ゴーストの少ない高解像度で高品位の表示
を可能にできる。

【００６０】しかも、スイッチング素子を構成する各チ
ャネルの薄膜トランジスタは、同時にＯＮ・ＯＦＦする
ようになるので、スイッチング素子内の電流が流れやす
くり、スイッチング素子の制御を容易にすることができ
るという効果を奏する。

【００６１】請求項３の発明の表示装置用駆動回路は、
以上のように、データ信号をサンプリングするためのス
イッチング素子を複数備え、該スイッチング素子は、少
なくとも１つのＮチャネル薄膜トランジスタと少なくと
も１つのＰチャネル薄膜トランジスタからなり、該Ｎチ
ャネル薄膜トランジスタを駆動するための第１のバッフ
ァ回路と該Ｐチャネル薄膜トランジスタを駆動するため
の第２のバッファ回路とをそれぞれ少なくとも１つずつ
備えた表示装置用駆動回路において、上記第１のバッフ
ァ回路は、チャネル幅がＷｎ１、チャネル長がＬｎ１の
Ｎチャネル薄膜トランジスタと、チャネル幅がＷｐ１、
チャネル長がＬｐ１のＰチャネル薄膜トランジスタとか
らなり、上記第２のバッファ回路は、チャネル幅がＷｎ
２、チャネル長がＬｎ２のＮチャネル薄膜トランジスタ
と、チャネル幅がＷｐ２、チャネル長がＬｐ２のＰチャ
ネル薄膜トランジスタとからなるとき、Ｎチャネル薄膜
トランジスタの移動度をμｎ、Ｐチャネル薄膜トランジ
スタの移動度をμｐとすると、μｎＷｎ１／Ｌｎ１＞μ
ｐＷｐ１／Ｌｐ１、且つμｎＷｎ２／Ｌｎ２＜μｐＷｐ
２／Ｌｐ２、の関係を満たす構成である。

【００６２】それゆえ、上記構成のようなバッファ回路
によれば、バッファ回路から出力されるゲート制御信号
が、請求項２に記載のように、第１の電圧レベルによっ
て上記スイッチング素子のＮチャネル薄膜トランジスタ
を非導通状態にし、第２の電圧レベルによって該Ｎチャ
ネル薄膜トランジスタを導通状態にするとき、第１の電
圧レベルから第２の電圧レベルへの遷移時間よりも第２
の電圧レベルから第１の電圧レベルへの遷移時間が短
く、且つ、第１の電圧レベルによって該スイッチング素
子のＰチャネル薄膜トランジスタを導通状態にし、第２
の電圧レベルによって該Ｐチャネル薄膜トランジスタを
非導通状態にするとき、第２の電圧レベルから第１の電
圧レベルへの遷移時間よりも第１の電圧レベルから第２
の電圧レベルへの遷移時間が短くなるように設計するこ
とができる。これにより、このようなゲート制御信号に
よれば、データ信号の波形のなまりによるゴーストの発
生を低減することができるので、高解像度のための高速
サンプリングを必要とする液晶表示装置等の表示装置に
おいて、ゴーストの少ない高解像度で高品位の表示を可
能にできるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る表示装置用駆動回
路としてのデータ信号回路を示するものであって、
（ａ）は概略構成図、（ｂ）はデータ信号回路での制御
信号の波形図である。

【図２】図１に示すデータ信号回路に備えられたバッフ
ァの構成を示すものであって、（ａ）は平面図、（ｂ）
は（ａ）のＡ・Ａ線矢視断面図である。

【図３】図１に示すデータ信号回路を備えた表示装置を
示す概略構成図である。

【図４】本発明の他の実施の形態に係る表示装置用駆動
回路としてのデータ信号回路を示するものであって、
（ａ）は概略構成図、（ｂ）はデータ信号回路での制御
信号の波形図である。

【図５】従来の表示装置の概略構成図である。

【図６】図５に備えられた表示装置用駆動回路としての
データ信号回路を示するものであって、（ａ）は概略構
成図、（ｂ）はデータ信号回路での制御信号の波形図で
ある。

【符号の説明】

１データ信号回路（表示装置用駆動回路）２走査信号回路（表示装置用駆動回路）３表示部４シフトレジスタ５ａバッファ回路５ｂバッファ回路５ｃバッファ回路９映像信号線１０スイッチング素子２１シフトレジスタ２２ａバッファ回路２２ｂバッファ回路２３映像信号線２４スイッチング素子Ｇ１ゲート制御信号Ｇ２ゲート制御信号Ｇ３ゲート制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼藤裕大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】データ信号をサンプリングするためのスイ
ッチング素子を複数備え、該スイッチング素子を駆動す
るためのバッファ回路を少なくとも１つ備えた表示装置
用駆動回路において、上記バッファ回路は、上記スイッチング素子をＯＦＦ状
態にする第１の電圧レベルと、該スイッチング素子をＯ
Ｎ状態にする第２の電圧レベルとの異なる２つの電圧レ
ベルを有する制御信号を出力し、上記制御信号は、上記第１の電圧レベルから第２の電圧
レベルへの遷移時間よりも第２の電圧レベルから第１の
電圧レベルへの遷移時間が短いことを特徴とする表示装
置用駆動回路。
【請求項２】データ信号をサンプリングするためのスイ
ッチング素子を複数有し、該スイッチング素子が、少な
くとも１つのＮチャネル薄膜トランジスタと少なくとも
１つのＰチャネル薄膜トランジスタからなり、該薄膜ト
ランジスタを駆動するためのバッファ回路が各チャネル
毎に少なくとも１つ備えられた表示装置用駆動回路にお
いて、上記バッファ回路は、上記各薄膜トランジスタを導通・
非導通のいずれかの状態にする第１の電圧レベルと第２
の電圧レベルの異なる２つの電圧レベルからなるゲート
制御信号を出力し、上記ゲート制御信号は、第１の電圧レベルによって上記
スイッチング素子のＮチャネル薄膜トランジスタを非導
通状態にし、第２の電圧レベルによって該Ｎチャネル薄
膜トランジスタを導通状態にするとき、第１の電圧レベ
ルから第２の電圧レベルへの遷移時間よりも第２の電圧
レベルから第１の電圧レベルへの遷移時間が短く、且
つ、第１の電圧レベルによって該スイッチング素子のＰ
チャネル薄膜トランジスタを導通状態にし、第２の電圧
レベルによって該Ｐチャネル薄膜トランジスタを非導通
状態にするとき、第２の電圧レベルから第１の電圧レベ
ルへの遷移時間よりも第１の電圧レベルから第２の電圧
レベルへの遷移時間が短いことを特徴とする表示装置用
駆動回路。
【請求項３】データ信号をサンプリングするためのスイ
ッチング素子を複数備え、該スイッチング素子は、少な
くとも１つのＮチャネル薄膜トランジスタと少なくとも
１つのＰチャネル薄膜トランジスタからなり、該Ｎチャ
ネル薄膜トランジスタを駆動するための第１のバッファ
回路と該Ｐチャネル薄膜トランジスタを駆動するための
第２のバッファ回路とをそれぞれ少なくとも１つ備えた
表示装置用駆動回路において、上記第１のバッファ回路が、チャネル幅がＷｎ１、チャ
ネル長がＬｎ１のＮチャネル薄膜トランジスタと、チャ
ネル幅がＷｐ１、チャネル長がＬｐ１のＰチャネル薄膜
トランジスタとからなると共に、上記第２のバッファ回路が、チャネル幅がＷｎ２、チャ
ネル長がＬｎ２のＮチャネル薄膜トランジスタと、チャ
ネル幅がＷｐ２、チャネル長がＬｐ２のＰチャネル薄膜
トランジスタとからなるとき、Ｎチャネル薄膜トランジスタの移動度をμｎ、Ｐチャネ
ル薄膜トランジスタの移動度をμｐとすると、 μｎＷｎ１／Ｌｎ１＞μｐＷｐ１／Ｌｐ１、且つμｎＷ
ｎ２／Ｌｎ２＜μｐＷｐ２／Ｌｐ２、の関係を満たすこ
とを特徴とする表示装置用駆動回路。