JP2002196701A - 表示装置の駆動回路及び表示装置の駆動方法 - Google Patents
表示装置の駆動回路及び表示装置の駆動方法Info
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
- Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]
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Abstract
(57)【要約】
【課題】 アナログスイッチを非導通状態にしたときの
フィードスルーによる電圧の変動を低減する。 【解決手段】 第１のアナログスイッチを導通状態にし
て信号線をビデオ線と同電位にした後に、第１のアナロ
グスイッチを非導通状態にする。これにより発生するフ
ィードスルーによる信号線の電位の変動を、第２のアナ
ログスイッチにより補う。第２のアナログスイッチとな
る第２のトランジスタは、第１のアナログスイッチとな
る第１のトランジスタに比べてチャネル領域の面積が小
さくしてある。このため、第２のアナログスイッチを非
導通状態にしたときのフィードスルーによる電圧の変動
は小さくて済む。
フィードスルーによる電圧の変動を低減する。 【解決手段】 第１のアナログスイッチを導通状態にし
て信号線をビデオ線と同電位にした後に、第１のアナロ
グスイッチを非導通状態にする。これにより発生するフ
ィードスルーによる信号線の電位の変動を、第２のアナ
ログスイッチにより補う。第２のアナログスイッチとな
る第２のトランジスタは、第１のアナログスイッチとな
る第１のトランジスタに比べてチャネル領域の面積が小
さくしてある。このため、第２のアナログスイッチを非
導通状態にしたときのフィードスルーによる電圧の変動
は小さくて済む。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置及びその
駆動方法に関する。表示装置には液晶を用いた液晶表示
装置や、ＯＬＥＤ（Organic Light Emitting Diode：有
機発光ダイオード）を用いた表示装置がある。液晶表示
装置とは、基板間に狭持された液晶層に印加した電圧に
より、液晶層を通過する光の偏光状態、散乱状態又は波
長特性が変わることを利用して、明暗の表示を行うもの
である。また、ＯＬＥＤを用いた表示装置とは、陽極と
陰極とに挟まれたＯＬＥＤに電界を印加して、発光させ
ることで、明暗の表示を行うものである。
駆動方法に関する。表示装置には液晶を用いた液晶表示
装置や、ＯＬＥＤ（Organic Light Emitting Diode：有
機発光ダイオード）を用いた表示装置がある。液晶表示
装置とは、基板間に狭持された液晶層に印加した電圧に
より、液晶層を通過する光の偏光状態、散乱状態又は波
長特性が変わることを利用して、明暗の表示を行うもの
である。また、ＯＬＥＤを用いた表示装置とは、陽極と
陰極とに挟まれたＯＬＥＤに電界を印加して、発光させ
ることで、明暗の表示を行うものである。
【０００２】
【従来の技術】液晶表示装置は、軽量、低消費電力の点
で近年、開発が盛んに進められている。
で近年、開発が盛んに進められている。
【０００３】液晶表示装置は単純マトリクス方式の液晶
表示装置と、アクティブマトリクス方式の液晶表示装置
とがある。アクティブマトリクス方式の液晶表示装置
は、画素の一つ一つを個別にスイッチングでき、高画質
を得られるためパーソナルコンピュータ、テレビジョン
の表示部に広く用いられている。
表示装置と、アクティブマトリクス方式の液晶表示装置
とがある。アクティブマトリクス方式の液晶表示装置
は、画素の一つ一つを個別にスイッチングでき、高画質
を得られるためパーソナルコンピュータ、テレビジョン
の表示部に広く用いられている。
【０００４】アクティブマトリクス方式では、各画素に
付与する素子の形態によって大きく二つに分類される。
ダイオードなどの非線形素子を用いた二端子方式と、Ｆ
ＥＴ（Field Effect Transistor:電界効果型トランジス
タ）、ＴＦＴ（Thin Film Transistor:薄膜トランジス
タ）などを用いた三端子方式である。
付与する素子の形態によって大きく二つに分類される。
ダイオードなどの非線形素子を用いた二端子方式と、Ｆ
ＥＴ（Field Effect Transistor:電界効果型トランジス
タ）、ＴＦＴ（Thin Film Transistor:薄膜トランジス
タ）などを用いた三端子方式である。
【０００５】ＴＦＴ、ＦＥＴは半導体膜と交差して設け
られたゲート電極と、半導体膜に接続して設けられたソ
ース電極と半導体膜に接続して設けられたドレイン電極
とからなる。ＴＦＴの半導体膜としては、非晶質シリコ
ン、ポリシリコン等が用いられている。ＦＥＴの半導体
膜としては、単結晶シリコンが用いられている。
られたゲート電極と、半導体膜に接続して設けられたソ
ース電極と半導体膜に接続して設けられたドレイン電極
とからなる。ＴＦＴの半導体膜としては、非晶質シリコ
ン、ポリシリコン等が用いられている。ＦＥＴの半導体
膜としては、単結晶シリコンが用いられている。
【０００６】図１９に三端子方式を用いたアクティブマ
トリクス方式の液晶表示装置の画素部及び駆動回路部の
模式図を示す。なお、ソースドライバー及びゲートドラ
イバーを合わせて駆動回路部という。ソースドライバー
１００には第１のシフトレジスター１０１、ビデオ線１
０２及びアナログスイッチ１０３が図示されている。第
１のシフトレジスターから出力される信号によって、ア
ナログスイッチ１０３が順次選択され、アナログスイッ
チ１０３が選択されている期間に、ビデオ線の信号が信
号線１０８に書き込まれる。なお、信号線のアドレスを
Ｘ1〜Ｘ2で示す。
トリクス方式の液晶表示装置の画素部及び駆動回路部の
模式図を示す。なお、ソースドライバー及びゲートドラ
イバーを合わせて駆動回路部という。ソースドライバー
１００には第１のシフトレジスター１０１、ビデオ線１
０２及びアナログスイッチ１０３が図示されている。第
１のシフトレジスターから出力される信号によって、ア
ナログスイッチ１０３が順次選択され、アナログスイッ
チ１０３が選択されている期間に、ビデオ線の信号が信
号線１０８に書き込まれる。なお、信号線のアドレスを
Ｘ1〜Ｘ2で示す。
【０００７】ゲートドライバー１０４には第２のシフト
レジスター１０５とバッファー１０６とが図示されてい
る。第２のシフトレジスターから出力された信号がバッ
ファーにより増幅され走査線１０７に順次入力される。
なお、走査線のアドレスをＹ 1〜Ｙ2で示す。
レジスター１０５とバッファー１０６とが図示されてい
る。第２のシフトレジスターから出力された信号がバッ
ファーにより増幅され走査線１０７に順次入力される。
なお、走査線のアドレスをＹ 1〜Ｙ2で示す。
【０００８】画素部においては走査線と信号線とに接続
して画素トランジスタ１０９が設けられる。走査線及び
信号線が選択された画素トランジスタは、画素トランジ
スタに直列に接続した保持容量１１０及び液晶容量１１
１に信号が書き込まれる。なお、液晶容量とは、液晶及
び配向膜を誘電体とし、画素電極及び対向電極を容量電
極とした容量をいう。
して画素トランジスタ１０９が設けられる。走査線及び
信号線が選択された画素トランジスタは、画素トランジ
スタに直列に接続した保持容量１１０及び液晶容量１１
１に信号が書き込まれる。なお、液晶容量とは、液晶及
び配向膜を誘電体とし、画素電極及び対向電極を容量電
極とした容量をいう。
【０００９】アクティブマトリクス方式で液晶表示装置
を駆動するときは、信号線１０８に出力される波形はア
ナログスイッチ１０３を介している。液晶に印加される
電圧は、連続的に電圧値が変化するアナログ電圧である
からである。つまり、アナログ電圧で階調表示をするた
めには、アナログスイッチを介して、信号線に信号を書
き込まなければならない。これは、アナログ型ソースド
ライバーであっても、デジタル型のソースドライバーで
あっても同じである。また、ソースドライバーが画素部
と同一の基板上に形成された駆動回路一体型の液晶表示
装置であっても、ソースドライバーがＩＣ（Integrated
Circuit：集積回路）チップに形成され、液晶パネルに
外付けされた液晶表示装置であっても同じである。
を駆動するときは、信号線１０８に出力される波形はア
ナログスイッチ１０３を介している。液晶に印加される
電圧は、連続的に電圧値が変化するアナログ電圧である
からである。つまり、アナログ電圧で階調表示をするた
めには、アナログスイッチを介して、信号線に信号を書
き込まなければならない。これは、アナログ型ソースド
ライバーであっても、デジタル型のソースドライバーで
あっても同じである。また、ソースドライバーが画素部
と同一の基板上に形成された駆動回路一体型の液晶表示
装置であっても、ソースドライバーがＩＣ（Integrated
Circuit：集積回路）チップに形成され、液晶パネルに
外付けされた液晶表示装置であっても同じである。
【００１０】アナログスイッチについて、図１７を用い
て説明する。図１７（Ａ）は、アナログスイッチを含む
回路を、図１７（Ｂ）は、アナログスイッチの動作を示
す。図１７（Ａ）は、ｐチャネル型のトランジスタとｎ
チャネル型のトランジスタを組み合わせたいわゆる相補
型のＭＯＳ（Metal Oxide Silicon）トランジスタ８０
８と、インバーター８０７との組み合わせからなる回路
である。
て説明する。図１７（Ａ）は、アナログスイッチを含む
回路を、図１７（Ｂ）は、アナログスイッチの動作を示
す。図１７（Ａ）は、ｐチャネル型のトランジスタとｎ
チャネル型のトランジスタを組み合わせたいわゆる相補
型のＭＯＳ（Metal Oxide Silicon）トランジスタ８０
８と、インバーター８０７との組み合わせからなる回路
である。
【００１１】ｐチャネル型のトランジスタのゲート電極
に、制御波形８０５が入力される。入力波形８０４がｐ
チャネル型のトランジスタのソース電極へと入力され、
ｐチャネル型のトランジスタのドレイン電極から出力波
形８０６が出力される。ｎチャネル型のトランジスタの
ゲート電極に制御波形８０５をいれる前には、インバー
ター８０７によって制御波形を反転する。入力波形がｎ
チャネル型のトランジスタのドレイン電極へと入力さ
れ、ｎチャネル型のトランジスタのソース電極から出力
波形が出力される。
に、制御波形８０５が入力される。入力波形８０４がｐ
チャネル型のトランジスタのソース電極へと入力され、
ｐチャネル型のトランジスタのドレイン電極から出力波
形８０６が出力される。ｎチャネル型のトランジスタの
ゲート電極に制御波形８０５をいれる前には、インバー
ター８０７によって制御波形を反転する。入力波形がｎ
チャネル型のトランジスタのドレイン電極へと入力さ
れ、ｎチャネル型のトランジスタのソース電極から出力
波形が出力される。
【００１２】図１７（Ｂ）を用いてアナログスイッチの
動作を説明する。制御波形８０５は、その電圧の値は二
値しかとらない。アナログスイッチは、制御波形により
トランジスタが導通状態にある期間に、出力波形８０６
が入力波形８０４の波形を保ったまま出力されるという
特徴がある。
動作を説明する。制御波形８０５は、その電圧の値は二
値しかとらない。アナログスイッチは、制御波形により
トランジスタが導通状態にある期間に、出力波形８０６
が入力波形８０４の波形を保ったまま出力されるという
特徴がある。
【００１３】また、図１７（Ａ）に示した回路は相補型
のＭＯＳトランジスタがアナログスイッチとして機能し
ている。しかし、アナログスイッチの構成は、これに限
らない。ｎチャネル型のトランジスタまたはｐチャネル
型のトランジスタだけでもアナログスイッチとして機能
する。つまり、制御波形によりトランジスタが導通状態
になったときに、入力波形がその波形を保ったまま出力
されるものがアナログスイッチである。
のＭＯＳトランジスタがアナログスイッチとして機能し
ている。しかし、アナログスイッチの構成は、これに限
らない。ｎチャネル型のトランジスタまたはｐチャネル
型のトランジスタだけでもアナログスイッチとして機能
する。つまり、制御波形によりトランジスタが導通状態
になったときに、入力波形がその波形を保ったまま出力
されるものがアナログスイッチである。
【００１４】
【発明が解決しようとする課題】発明が解決しようとす
る課題を以下に示す。
る課題を以下に示す。
【００１５】なお、トランジスタの半導体膜に接続した
ドレイン電極とソース電極とは、相対的な電圧によっ
て、どちらかがソース電極になり、どちらかがドレイン
電極になる。しかし、以降の説明において、本明細書に
おいては便宜的に以下のようにする。図１７を用いて説
明すると、画素トランジスタ１０９においては、信号線
１０８と接続する電極をソース電極、液晶容量１１１の
画素電極と接続する電極をドレイン電極と称する。
ドレイン電極とソース電極とは、相対的な電圧によっ
て、どちらかがソース電極になり、どちらかがドレイン
電極になる。しかし、以降の説明において、本明細書に
おいては便宜的に以下のようにする。図１７を用いて説
明すると、画素トランジスタ１０９においては、信号線
１０８と接続する電極をソース電極、液晶容量１１１の
画素電極と接続する電極をドレイン電極と称する。
【００１６】信号線に所定の電位を与えた後に、信号線
に接続したアナログスイッチを非導通にすると、過渡的
にノイズが発生し、信号線の電位が変化する。これはフ
ィードスルーといわれる現象で説明ができる。
に接続したアナログスイッチを非導通にすると、過渡的
にノイズが発生し、信号線の電位が変化する。これはフ
ィードスルーといわれる現象で説明ができる。
【００１７】フィードスルーについては様々な文献にて
詳細に説明がされている。以下に、簡単にこの現象を説
明する。
詳細に説明がされている。以下に、簡単にこの現象を説
明する。
【００１８】フィードスルーはアナログスイッチを構成
するトランジスタのゲート電極とドレイン電極との間の
寄生容量によって起こるものである。図１８の等価回路
を用いてフィードスルーの原因を説明する。トランジス
タ２０５として、ゲート電極２００、ソース電極２０
１、ドレイン電極２０２及びゲート電極とドレイン電極
との間の寄生容量２０４が示されている。また、トラン
ジスタ２０５に直列に接続した負荷容量２０３が示され
ている。
するトランジスタのゲート電極とドレイン電極との間の
寄生容量によって起こるものである。図１８の等価回路
を用いてフィードスルーの原因を説明する。トランジス
タ２０５として、ゲート電極２００、ソース電極２０
１、ドレイン電極２０２及びゲート電極とドレイン電極
との間の寄生容量２０４が示されている。また、トラン
ジスタ２０５に直列に接続した負荷容量２０３が示され
ている。
【００１９】アナログスイッチとして機能するトランジ
スタ２０５において、ゲート電極２００に入力された信
号によりゲート電極２００の電位が第１のゲート電圧
（Ｖg1）になったときに、トランジスタが導通状態にな
る。その結果、ソース電極２０１に入力される信号が負
荷容量（ＣL）２０３及びゲート電極とドレイン電極と
の間の寄生容量（Ｃgd）２０４に書き込まれる。これに
より、負荷容量の電位はソース電極２０１の電位
（Ｖdd）とほぼ同じになる。
スタ２０５において、ゲート電極２００に入力された信
号によりゲート電極２００の電位が第１のゲート電圧
（Ｖg1）になったときに、トランジスタが導通状態にな
る。その結果、ソース電極２０１に入力される信号が負
荷容量（ＣL）２０３及びゲート電極とドレイン電極と
の間の寄生容量（Ｃgd）２０４に書き込まれる。これに
より、負荷容量の電位はソース電極２０１の電位
（Ｖdd）とほぼ同じになる。
【００２０】次いで、ゲート電極の電位が第２のゲート
電圧（Ｖg2）になったときに、トランジスタが非導通状
態になる。
電圧（Ｖg2）になったときに、トランジスタが非導通状
態になる。
【００２１】ここで、ゲート電極の電位が第１のゲート
電圧から第２のゲート電圧へと変化すると、ゲート電極
とドレイン電極との間の寄生容量（Ｃgd）２０４に蓄積
される電荷量が変動するが、この電荷量の変動は、数１
で示される。
電圧から第２のゲート電圧へと変化すると、ゲート電極
とドレイン電極との間の寄生容量（Ｃgd）２０４に蓄積
される電荷量が変動するが、この電荷量の変動は、数１
で示される。
【００２２】
【数１】
【００２３】そして、この変動した電荷が、ゲート電極
とドレイン電極との間の寄生容量（Ｃgd）２０４及び負
荷容量２０３に再分配される。これにより、ゲート電極
の電位が変わった瞬間に、負荷容量の電位が変動する。
負荷容量の電位の変動をフィードスルー電圧（ΔＶf）
とする。フィードスルー電圧は、電荷保存則から数２で
示される。
とドレイン電極との間の寄生容量（Ｃgd）２０４及び負
荷容量２０３に再分配される。これにより、ゲート電極
の電位が変わった瞬間に、負荷容量の電位が変動する。
負荷容量の電位の変動をフィードスルー電圧（ΔＶf）
とする。フィードスルー電圧は、電荷保存則から数２で
示される。
【００２４】
【数２】
【００２５】ｎチャネル型のトランジスタでは、第１の
ゲート電圧に比べて、第２のゲート電圧が相対的に低い
ため、フィードスルー電圧（ΔＶf）は負の値となる。
ｐチャネル型のトランジスタでは、第１のゲート電圧に
比べて、第２のゲート電圧が相対的に高いため、フィー
ドスルー電圧は正の値となる。つまり、ｎチャネル型の
トランジスタであれば負荷容量の電位は降下し、ｐチャ
ネル型のトランジスタであれば上昇する。
ゲート電圧に比べて、第２のゲート電圧が相対的に低い
ため、フィードスルー電圧（ΔＶf）は負の値となる。
ｐチャネル型のトランジスタでは、第１のゲート電圧に
比べて、第２のゲート電圧が相対的に高いため、フィー
ドスルー電圧は正の値となる。つまり、ｎチャネル型の
トランジスタであれば負荷容量の電位は降下し、ｐチャ
ネル型のトランジスタであれば上昇する。
【００２６】なお、実際のアナログスイッチにおいて
は、負荷容量の内訳としては、アナログスイッチとして
機能するトランジスタのドレイン電極に接続した信号線
と、画素部の走査線が重なることによりできる寄生容量
がその大半を占める。もちろん、負荷容量には選択され
た画素トランジスタの液晶容量及び保持容量も含まれる
が、全体に占める割合は小さい。そして、アナログスイ
ッチを切った瞬間に、寄生容量に蓄積される電荷が変動
し、電荷が寄生容量及び負荷容量に再分配されて、液晶
容量や保持容量の電位が変動し、液晶が表示する階調が
異なってしまう。
は、負荷容量の内訳としては、アナログスイッチとして
機能するトランジスタのドレイン電極に接続した信号線
と、画素部の走査線が重なることによりできる寄生容量
がその大半を占める。もちろん、負荷容量には選択され
た画素トランジスタの液晶容量及び保持容量も含まれる
が、全体に占める割合は小さい。そして、アナログスイ
ッチを切った瞬間に、寄生容量に蓄積される電荷が変動
し、電荷が寄生容量及び負荷容量に再分配されて、液晶
容量や保持容量の電位が変動し、液晶が表示する階調が
異なってしまう。
【００２７】数２からわかるように、ゲート電極とドレ
イン電極との間の寄生容量（Ｃgd）を低減することで、
フィードスルー電圧（ΔＶf）を低減することができ
る。
イン電極との間の寄生容量（Ｃgd）を低減することで、
フィードスルー電圧（ΔＶf）を低減することができ
る。
【００２８】ゲート電極とドレイン電極との間の寄生容
量（Ｃgd）には、ゲート電極とソース電極とを容量電極
として、層間膜を誘電体とする寄生容量やゲート絶縁膜
を誘電体とし、ゲート電極及び半導体膜を容量電極とし
て形成される寄生容量が含まれている。
量（Ｃgd）には、ゲート電極とソース電極とを容量電極
として、層間膜を誘電体とする寄生容量やゲート絶縁膜
を誘電体とし、ゲート電極及び半導体膜を容量電極とし
て形成される寄生容量が含まれている。
【００２９】ただし、ゲート電極とソース電極との間の
層間膜の厚さに比べて、ゲート電極と半導体膜との間に
あるゲート絶縁膜の厚さは薄く、ゲート電極及び半導体
膜を容量電極として形成される寄生容量は大きくなりや
すい。また、アナログスイッチにおいて、ゲート電極と
半導体膜とを重ねることはトランジスタの特性を設計す
るために避けられないが、ゲート電極とソース電極との
重なりは極力低減できる。
層間膜の厚さに比べて、ゲート電極と半導体膜との間に
あるゲート絶縁膜の厚さは薄く、ゲート電極及び半導体
膜を容量電極として形成される寄生容量は大きくなりや
すい。また、アナログスイッチにおいて、ゲート電極と
半導体膜とを重ねることはトランジスタの特性を設計す
るために避けられないが、ゲート電極とソース電極との
重なりは極力低減できる。
【００３０】このため、ゲート電極とドレイン電極との
間の寄生容量（Ｃgd）において、寄生容量の多くを占め
るのは、ゲート電極と半導体膜との間にできる寄生容量
（Ｃgd）である。そこで、フィードスルー電圧を低減す
る方法の一つとして、ゲート電極と半導体膜とが重なる
面積を低減することが提案されているが、このためには
チャネル幅及びチャネル長を短くしなければいけない。
間の寄生容量（Ｃgd）において、寄生容量の多くを占め
るのは、ゲート電極と半導体膜との間にできる寄生容量
（Ｃgd）である。そこで、フィードスルー電圧を低減す
る方法の一つとして、ゲート電極と半導体膜とが重なる
面積を低減することが提案されているが、このためには
チャネル幅及びチャネル長を短くしなければいけない。
【００３１】なお、チャネル領域とは半導体膜とゲート
電極とが重なる領域のうち、半導体膜に不純物が添加さ
れていない領域をいう。チャネル長、チャネル幅はゲー
ト電極と半導体膜との重なりによって決まる。
電極とが重なる領域のうち、半導体膜に不純物が添加さ
れていない領域をいう。チャネル長、チャネル幅はゲー
ト電極と半導体膜との重なりによって決まる。
【００３２】しかし、フィードスルーの対策として、チ
ャネル長及びチャネル幅を短くすると、それにともなっ
てトランジスタの特性が変動してしまう。ＭＯＳトラン
ジスタにおいて、ゲート選択期間に半導体膜を流れるオ
ン電流は、チャネル幅（Ｗ）とチャネル長（Ｌ）との比
（Ｗ／Ｌ）に比例する（松本正一編著 液晶ディスプレ
イ技術 ｐ１１９）。チャネル幅（Ｗ）を狭くすれば、
オン電流が低下して、規定時間内に信号線に電荷を書き
込むことが困難になる。また、チャネル長（Ｌ）を短く
すると、オフ電流が増加してしまい、表示において信号
線に定常的に電圧が印加されてしまったり、信頼性が低
下したり、短チャネル効果が出てきたりしてしまう。
ャネル長及びチャネル幅を短くすると、それにともなっ
てトランジスタの特性が変動してしまう。ＭＯＳトラン
ジスタにおいて、ゲート選択期間に半導体膜を流れるオ
ン電流は、チャネル幅（Ｗ）とチャネル長（Ｌ）との比
（Ｗ／Ｌ）に比例する（松本正一編著 液晶ディスプレ
イ技術 ｐ１１９）。チャネル幅（Ｗ）を狭くすれば、
オン電流が低下して、規定時間内に信号線に電荷を書き
込むことが困難になる。また、チャネル長（Ｌ）を短く
すると、オフ電流が増加してしまい、表示において信号
線に定常的に電圧が印加されてしまったり、信頼性が低
下したり、短チャネル効果が出てきたりしてしまう。
【００３３】しかし、アナログスイッチにおいて発生す
るフィードスルー電圧を低減する要求は大きい。液晶表
示装置において階調数が増加していくと液晶に加わる電
圧が少しでも変わると、表示される階調が異なってしま
い、微妙な階調表示ができなくなるからである。
るフィードスルー電圧を低減する要求は大きい。液晶表
示装置において階調数が増加していくと液晶に加わる電
圧が少しでも変わると、表示される階調が異なってしま
い、微妙な階調表示ができなくなるからである。
【００３４】
【課題を解決するための手段】上述の課題を解決するた
めに以下の手段を講じた。
めに以下の手段を講じた。
【００３５】従来は、一本の信号線につき、アナログス
イッチは一つであった。しかし、本発明においては、一
本の信号線につき、複数のアナログスイッチを配置す
る。そして、アナログスイッチを構成するトランジスタ
のゲート電極と半導体膜との重なる領域の面積をそれぞ
れのアナログスイッチで変えておく。以下の説明は、ア
ナログスイッチを２個とする。
イッチは一つであった。しかし、本発明においては、一
本の信号線につき、複数のアナログスイッチを配置す
る。そして、アナログスイッチを構成するトランジスタ
のゲート電極と半導体膜との重なる領域の面積をそれぞ
れのアナログスイッチで変えておく。以下の説明は、ア
ナログスイッチを２個とする。
【００３６】アナログスイッチとしては、ｐチャネル型
のトランジスタやｎチャネル型のトランジスタや、ｐチ
ャネル型のトランジスタとｎチャネル型のトランジスタ
とを組み合わせた相補型のＭＯＳトランジスタを用いる
ことができる。
のトランジスタやｎチャネル型のトランジスタや、ｐチ
ャネル型のトランジスタとｎチャネル型のトランジスタ
とを組み合わせた相補型のＭＯＳトランジスタを用いる
ことができる。
【００３７】通常、回路を設計するときは、トランジス
タのチャネル幅を変化させてトランジスタの電流書き込
み能力を調節するのが一般的である。そこで、複数のア
ナログスイッチを構成するトランジスタにおいて、チャ
ネル長は複数のトランジスタにおいて一定として、チャ
ネル幅だけを変化させたとして、以下の説明をする。
タのチャネル幅を変化させてトランジスタの電流書き込
み能力を調節するのが一般的である。そこで、複数のア
ナログスイッチを構成するトランジスタにおいて、チャ
ネル長は複数のトランジスタにおいて一定として、チャ
ネル幅だけを変化させたとして、以下の説明をする。
【００３８】一本の信号線につき、２個のアナログスイ
ッチを設ける。第１のアナログスイッチとして機能する
第１のトランジスタのチャネル幅を第１のチャネル幅と
する。第２のアナログスイッチとして機能する第２のト
ランジスタのチャネル幅を第２のチャネル幅とする。そ
して、第２のチャネル幅を第１のチャネル幅に比べて小
さくする。
ッチを設ける。第１のアナログスイッチとして機能する
第１のトランジスタのチャネル幅を第１のチャネル幅と
する。第２のアナログスイッチとして機能する第２のト
ランジスタのチャネル幅を第２のチャネル幅とする。そ
して、第２のチャネル幅を第１のチャネル幅に比べて小
さくする。
【００３９】本発明の駆動方法を図１の回路の模式図を
用いて説明する。画素部において、液晶容量９０８及び
保持容量９０９は並列に配置されており、信号線９０４
と走査線９０５に接続した画素トランジスタ９０７のド
レイン電極に接続している。
用いて説明する。画素部において、液晶容量９０８及び
保持容量９０９は並列に配置されており、信号線９０４
と走査線９０５に接続した画素トランジスタ９０７のド
レイン電極に接続している。
【００４０】まず、パルス出力手段９００から出力され
る波形に基づいて、第１のアナログスイッチ９０１を導
通状態にして、ビデオ線９０３から信号線９０４、液晶
容量９０８及び保持容量９０９（以降、便宜的に信号線
等と称する。）へと充電をする。これにより、ビデオ線
の電圧と信号線の電圧とを同電位にする。これを第１の
動作とする。
る波形に基づいて、第１のアナログスイッチ９０１を導
通状態にして、ビデオ線９０３から信号線９０４、液晶
容量９０８及び保持容量９０９（以降、便宜的に信号線
等と称する。）へと充電をする。これにより、ビデオ線
の電圧と信号線の電圧とを同電位にする。これを第１の
動作とする。
【００４１】その後、第１のアナログスイッチを非導通
にする。これを第２の動作とする。
にする。これを第２の動作とする。
【００４２】次に、パルス出力手段９００から出力され
る波形に基づいて、第２のチャネル幅を有する第２のア
ナログスイッチ９０２を導通状態にして、ビデオ線９０
３から信号線等へと充電をする。これを第３の動作とす
る。
る波形に基づいて、第２のチャネル幅を有する第２のア
ナログスイッチ９０２を導通状態にして、ビデオ線９０
３から信号線等へと充電をする。これを第３の動作とす
る。
【００４３】その後、第２のアナログスイッチを非導通
にする。これを第４の動作とする。
にする。これを第４の動作とする。
【００４４】このように、第１のアナログスイッチを導
通状態にして、ビデオ電圧の電位と信号線の電位とを同
電位にする。このとき、第１のチャネル幅が大きいた
め、オン電流が多くでき、短時間で信号線等に電荷を書
き込むことができる。つまり、短時間で信号線や画素電
極をビデオ電圧と同電位にすることができる。
通状態にして、ビデオ電圧の電位と信号線の電位とを同
電位にする。このとき、第１のチャネル幅が大きいた
め、オン電流が多くでき、短時間で信号線等に電荷を書
き込むことができる。つまり、短時間で信号線や画素電
極をビデオ電圧と同電位にすることができる。
【００４５】しかし、第１のアナログスイッチにおいて
は、オン電流が多い反面、第１のチャネル幅が大きいた
め、チャネル領域の面積が大きく、アナログスイッチを
非導通にするときのフィードスルー電圧が大きくなって
しまう。すると、フィードスルー電圧により、ビデオ線
９０３の電位に対し、信号線９０４及び画素電極の電位
が変わってしまう。
は、オン電流が多い反面、第１のチャネル幅が大きいた
め、チャネル領域の面積が大きく、アナログスイッチを
非導通にするときのフィードスルー電圧が大きくなって
しまう。すると、フィードスルー電圧により、ビデオ線
９０３の電位に対し、信号線９０４及び画素電極の電位
が変わってしまう。
【００４６】そこで、第２のアナログスイッチ９０２を
導通状態にして、信号線等に充電をして、ビデオ線の電
位と信号線及び画素電極の電位とを同電位にする。第２
のアナログスイッチを構成するトランジスタは第２のチ
ャネル幅を有するが、第２のチャネル幅は比較的小さい
ため、オン電流はそれほど多くない。しかし、すでに、
第１のアナログスイッチを導通状態にして、信号線等に
充電をしているため、信号線及び画素電極の電位とビデ
オ線の電位とは非常に近くなっている。つまり、第２の
動作によって生じたフィードスルー電圧分がビデオ線の
電位と信号線の電位との差になる。そこで、第２のアナ
ログスイッチを構成するトランジスタの第２のチャネル
幅が小さかったとしても、充分に短い時間で規定のビデ
オ電圧の値に達することができる。
導通状態にして、信号線等に充電をして、ビデオ線の電
位と信号線及び画素電極の電位とを同電位にする。第２
のアナログスイッチを構成するトランジスタは第２のチ
ャネル幅を有するが、第２のチャネル幅は比較的小さい
ため、オン電流はそれほど多くない。しかし、すでに、
第１のアナログスイッチを導通状態にして、信号線等に
充電をしているため、信号線及び画素電極の電位とビデ
オ線の電位とは非常に近くなっている。つまり、第２の
動作によって生じたフィードスルー電圧分がビデオ線の
電位と信号線の電位との差になる。そこで、第２のアナ
ログスイッチを構成するトランジスタの第２のチャネル
幅が小さかったとしても、充分に短い時間で規定のビデ
オ電圧の値に達することができる。
【００４７】そして、第２のアナログスイッチを非導通
状態にする。第２のアナログスイッチの第２のチャネル
幅は比較的小さいため、フィードスルー電圧も小さくで
きる。
状態にする。第２のアナログスイッチの第２のチャネル
幅は比較的小さいため、フィードスルー電圧も小さくで
きる。
【００４８】以上により、信号線等に充電をする時間は
従来のままでも、正確な電圧で信号線及び画素電極に充
電をすることができる。なお、第２のアナログスイッチ
が導通状態になるのは第１のアナログスイッチが非導通
状態になる前であってもかまわない。重要なのは、第１
のアナログスイッチが非導通状態になった後に、第２の
アナログスイッチが非導通状態になることである。
従来のままでも、正確な電圧で信号線及び画素電極に充
電をすることができる。なお、第２のアナログスイッチ
が導通状態になるのは第１のアナログスイッチが非導通
状態になる前であってもかまわない。重要なのは、第１
のアナログスイッチが非導通状態になった後に、第２の
アナログスイッチが非導通状態になることである。
【００４９】以上の原理に基づくと、本発明は以下のよ
うになる。
うになる。
【００５０】請求項１に記載の本発明は、第１のトラン
ジスタは第１の半導体膜に接続した第１の電極及び第２
の電極と、前記第１の半導体膜と絶縁膜を介して重なる
第３の電極とを有し、第２のトランジスタは第２の半導
体膜に接続した第４の電極及び第５の電極と、前記第２
の半導体膜と前記絶縁膜を介して重なる第６の電極とを
有し、前記第１の電極と前記第４の電極とが同一の信号
線に接続してあり、前記第２の電極と前記第５の電極と
が接続してあり、前記第６の電極と第２の半導体膜とが
重なる第２の面積が、前記第３の電極と第２の半導体膜
とが重なる第１の面積より小さく、前記第２のトランジ
スタのチャネル幅が、前記第１のトランジスタのチャネ
ル幅の１０％以下である特徴とする表示装置の駆動回路
である。
ジスタは第１の半導体膜に接続した第１の電極及び第２
の電極と、前記第１の半導体膜と絶縁膜を介して重なる
第３の電極とを有し、第２のトランジスタは第２の半導
体膜に接続した第４の電極及び第５の電極と、前記第２
の半導体膜と前記絶縁膜を介して重なる第６の電極とを
有し、前記第１の電極と前記第４の電極とが同一の信号
線に接続してあり、前記第２の電極と前記第５の電極と
が接続してあり、前記第６の電極と第２の半導体膜とが
重なる第２の面積が、前記第３の電極と第２の半導体膜
とが重なる第１の面積より小さく、前記第２のトランジ
スタのチャネル幅が、前記第１のトランジスタのチャネ
ル幅の１０％以下である特徴とする表示装置の駆動回路
である。
【００５１】請求項２に記載の本発明は、第１のトラン
ジスタは第１の半導体膜に接続した第１の電極及び第２
の電極と、前記第１の半導体膜と前記絶縁膜を介して重
なる第３の電極とを有し、第２のトランジスタは第２の
半導体膜に接続した第４の電極及び第５の電極と、前記
第２の半導体膜と前記絶縁膜を介して重なる第６の電極
とを有し、前記第１の電極と前記第４の電極とが同一の
信号線に接続してあり、前記第２の電極と前記第５の電
極とが接続してあり、前記第６の電極と前記第２の半導
体膜とが重なる第２の面積が、前記第３の電極と前記第
２の半導体膜とが重なる第１の面積より小さく、前記第
２のトランジスタのチャネル幅とチャネル長との比が、
前記第１のトランジスタのチャネル幅とチャネル長との
比の１０％以下であることを特徴とする表示装置の駆動
回路である。
ジスタは第１の半導体膜に接続した第１の電極及び第２
の電極と、前記第１の半導体膜と前記絶縁膜を介して重
なる第３の電極とを有し、第２のトランジスタは第２の
半導体膜に接続した第４の電極及び第５の電極と、前記
第２の半導体膜と前記絶縁膜を介して重なる第６の電極
とを有し、前記第１の電極と前記第４の電極とが同一の
信号線に接続してあり、前記第２の電極と前記第５の電
極とが接続してあり、前記第６の電極と前記第２の半導
体膜とが重なる第２の面積が、前記第３の電極と前記第
２の半導体膜とが重なる第１の面積より小さく、前記第
２のトランジスタのチャネル幅とチャネル長との比が、
前記第１のトランジスタのチャネル幅とチャネル長との
比の１０％以下であることを特徴とする表示装置の駆動
回路である。
【００５２】請求項３に記載の本発明は、請求項１又は
請求項２において、前記第2の電極と前記第5の電極とが
ビデオ線に接続していることを特徴とする表示装置の駆
動回路である。
請求項２において、前記第2の電極と前記第5の電極とが
ビデオ線に接続していることを特徴とする表示装置の駆
動回路である。
【００５３】請求項１や請求項２に記載の本発明による
と、第１のトランジスタを用いたときに、非導通状態に
したときのフィードスルーによる電圧の変動を第２のト
ランジスタによる充電で補うことができる。第２のトラ
ンジスタはゲート電極と半導体膜との重なる面積が小さ
く、ゲート電極とドレイン電極との間の寄生容量
（Ｃ gd）が小さいため、第２のトランジスタを非導通状
態にしたときのフィードスルー電圧を小さくすることが
できる。第１のトランジスタ及び第２のトランジスタの
チャネル長、チャネル幅は適宜決めれば良い。
と、第１のトランジスタを用いたときに、非導通状態に
したときのフィードスルーによる電圧の変動を第２のト
ランジスタによる充電で補うことができる。第２のトラ
ンジスタはゲート電極と半導体膜との重なる面積が小さ
く、ゲート電極とドレイン電極との間の寄生容量
（Ｃ gd）が小さいため、第２のトランジスタを非導通状
態にしたときのフィードスルー電圧を小さくすることが
できる。第１のトランジスタ及び第２のトランジスタの
チャネル長、チャネル幅は適宜決めれば良い。
【００５４】請求項１や請求項２に記載の本発明では、
第２の電極に信号線に書き込む信号を入力する。ゲート
電極として機能する第３の電極が、しきい値を超えるゲ
ート電圧になったときに、第１のトランジスタが導通状
態になり、第１の電極から第2の電極に接続した信号線
へと信号が書き込まれる。第１のトランジスタを非導通
状態にしたときに、信号線において、フィードスルーに
よる電圧の変動がある。
第２の電極に信号線に書き込む信号を入力する。ゲート
電極として機能する第３の電極が、しきい値を超えるゲ
ート電圧になったときに、第１のトランジスタが導通状
態になり、第１の電極から第2の電極に接続した信号線
へと信号が書き込まれる。第１のトランジスタを非導通
状態にしたときに、信号線において、フィードスルーに
よる電圧の変動がある。
【００５５】そこで、これを補うため、第２のトランジ
スタを導通状態にして充電をする。
スタを導通状態にして充電をする。
【００５６】例えば、請求項１又は請求項２のように、
チャネル幅の大きな第１のトランジスタを設け、オン電
流を多くできるようにし、短時間で画素電極及び信号線
をビデオ電圧と同電位にした後、第２のトランジスタで
信号線等に電荷を書き込む。第２のトランジスタはチャ
ネル幅が小さくオン電流も少なくなるが、第１のトラン
ジスタを非導通状態にしたときのフィードスルー電圧を
補うには充分である。また、第２のトランジスタはチャ
ネル幅が狭いため、それにともなってチャネル領域の面
積が小さくなり、フィードスルー電圧も小さくできる。
このため、二度に分けて信号線等に電荷を書き込むこと
で、正確な階調表示をすることができる。
チャネル幅の大きな第１のトランジスタを設け、オン電
流を多くできるようにし、短時間で画素電極及び信号線
をビデオ電圧と同電位にした後、第２のトランジスタで
信号線等に電荷を書き込む。第２のトランジスタはチャ
ネル幅が小さくオン電流も少なくなるが、第１のトラン
ジスタを非導通状態にしたときのフィードスルー電圧を
補うには充分である。また、第２のトランジスタはチャ
ネル幅が狭いため、それにともなってチャネル領域の面
積が小さくなり、フィードスルー電圧も小さくできる。
このため、二度に分けて信号線等に電荷を書き込むこと
で、正確な階調表示をすることができる。
【００５７】請求項１や請求項２に記載の本発明は、第
２のトランジスタの第２の面積を第１のトランジスタの
第１の面積に比べて小さくしている。それにともなっ
て、チャネル幅や、チャネル幅とチャネル長との比が第
１のトランジスタと第２のトランジスタとで変わってく
る。このとき、第２のトランジスタのチャネル幅を第１
のトランジスタのチャネル幅の１０％以下にしたり、第
１のトランジスタのチャネル幅とチャネル長との比の１
０％以下にしたりすると良い。
２のトランジスタの第２の面積を第１のトランジスタの
第１の面積に比べて小さくしている。それにともなっ
て、チャネル幅や、チャネル幅とチャネル長との比が第
１のトランジスタと第２のトランジスタとで変わってく
る。このとき、第２のトランジスタのチャネル幅を第１
のトランジスタのチャネル幅の１０％以下にしたり、第
１のトランジスタのチャネル幅とチャネル長との比の１
０％以下にしたりすると良い。
【００５８】請求項４に記載の本発明は、第１のトラン
ジスタが第１の半導体膜と第１の電極、第２の電極及び
第３の電極を有し、第２のトランジスタが第２の半導体
膜と第４の電極、前記第５の電極及び第６の電極を有
し、第３のトランジスタが第３の半導体膜と第７の電
極、第８の電極及び第９の電極を有し、第４のトランジ
スタが第４の半導体膜と第１０の電極、前記第１１の電
極及び第１２の電極を有し、前記第１の電極、前記第４
の電極、前記第７の電極及び前記第１０の電極は信号線
に接続し、前記第２の電極、前記第５の電極、前記第８
の電極及び前記第１１の電極は接続し、前記第３の電極
と第１の半導体膜とが重なる領域の面積を第１の面積と
し、前記第６の電極と第２の半導体膜とが重なる領域の
面積を第２の面積とし、前記第９の電極が第３の半導体
膜と重なる領域の面積を第３の面積とし、前記第１５の
電極が第４の半導体膜と重なる領域の面積を第４の面積
とし、第３の面積と第４の面積との平均が、前記第１の
面積と第２の面積との平均に比べて小さいことを特徴と
する表示装置の駆動回路である。
ジスタが第１の半導体膜と第１の電極、第２の電極及び
第３の電極を有し、第２のトランジスタが第２の半導体
膜と第４の電極、前記第５の電極及び第６の電極を有
し、第３のトランジスタが第３の半導体膜と第７の電
極、第８の電極及び第９の電極を有し、第４のトランジ
スタが第４の半導体膜と第１０の電極、前記第１１の電
極及び第１２の電極を有し、前記第１の電極、前記第４
の電極、前記第７の電極及び前記第１０の電極は信号線
に接続し、前記第２の電極、前記第５の電極、前記第８
の電極及び前記第１１の電極は接続し、前記第３の電極
と第１の半導体膜とが重なる領域の面積を第１の面積と
し、前記第６の電極と第２の半導体膜とが重なる領域の
面積を第２の面積とし、前記第９の電極が第３の半導体
膜と重なる領域の面積を第３の面積とし、前記第１５の
電極が第４の半導体膜と重なる領域の面積を第４の面積
とし、第３の面積と第４の面積との平均が、前記第１の
面積と第２の面積との平均に比べて小さいことを特徴と
する表示装置の駆動回路である。
【００５９】つまり、第１のトランジスタ及び第２のト
ランジスタが導通状態になっているときに、第２の電極
と第５の電極に出力されたビデオ線の信号が、第１の電
極及び第４の電極が接続した信号線に書き込まれる。前
記第２の電極、前記第５の電極、前記第８の電極及び前
記第１１の電極に出力されたビデオ線の信号が、前記第
２の電極、前記第５の電極、前記第８の電極及び前記第
１１の電極が接続した信号線に書き込まれる。請求項４
に記載の本発明の構成は実施形態１、実施形態２及び比
較例において詳細に説明する。
ランジスタが導通状態になっているときに、第２の電極
と第５の電極に出力されたビデオ線の信号が、第１の電
極及び第４の電極が接続した信号線に書き込まれる。前
記第２の電極、前記第５の電極、前記第８の電極及び前
記第１１の電極に出力されたビデオ線の信号が、前記第
２の電極、前記第５の電極、前記第８の電極及び前記第
１１の電極が接続した信号線に書き込まれる。請求項４
に記載の本発明の構成は実施形態１、実施形態２及び比
較例において詳細に説明する。
【００６０】なお、第１のトランジスタ及び第２のトラ
ンジスタを非導通状態にしたときのフィードスルーによ
る電圧の変動は、前記第３の面積と前記第４の面積との
平均が大きいほど大きくなる。数2より、フィードスル
ーによる電圧の変動はゲート電極とドレイン電極との間
の容量（Ｃgd）が大きいほど大きくなるからである。第
１のトランジスタ及び第２のトランジスタでも同じこと
が言える。つまり、前記第３の面積と前記第４の面積と
の平均を、前記第１の面積と第２の面積との平均に比べ
て小さくすることは、第３のトランジスタ及び第４のト
ランジスタを非導通状態にしたときのフィードスルーに
よる電圧の変動を、第１のトランジスタ及び第２のトラ
ンジスタを非導通状態にしたときの電圧の変動に比べて
小さくすることにつながる。
ンジスタを非導通状態にしたときのフィードスルーによ
る電圧の変動は、前記第３の面積と前記第４の面積との
平均が大きいほど大きくなる。数2より、フィードスル
ーによる電圧の変動はゲート電極とドレイン電極との間
の容量（Ｃgd）が大きいほど大きくなるからである。第
１のトランジスタ及び第２のトランジスタでも同じこと
が言える。つまり、前記第３の面積と前記第４の面積と
の平均を、前記第１の面積と第２の面積との平均に比べ
て小さくすることは、第３のトランジスタ及び第４のト
ランジスタを非導通状態にしたときのフィードスルーに
よる電圧の変動を、第１のトランジスタ及び第２のトラ
ンジスタを非導通状態にしたときの電圧の変動に比べて
小さくすることにつながる。
【００６１】前記第３の面積と前記第４の面積との平均
が、前記第１の面積と第２の面積との平均に比べて小さ
いことから、第２のトランジスタを非導通状態にしたと
きのフィードスルーによる電圧の変動は、第１のトラン
ジスタを非導通状態にしたときのフィードスルーによる
電圧の変動に比べて小さくすることができる。
が、前記第１の面積と第２の面積との平均に比べて小さ
いことから、第２のトランジスタを非導通状態にしたと
きのフィードスルーによる電圧の変動は、第１のトラン
ジスタを非導通状態にしたときのフィードスルーによる
電圧の変動に比べて小さくすることができる。
【００６２】そして、第１のトランジスタ及び第２のト
ランジスタを非導通状態にしたときのフィードスルーに
よる電圧の変動を、第３のトランジスタ及び第４のトラ
ンジスタを導通状態にしたときの充電で補うことができ
る。
ランジスタを非導通状態にしたときのフィードスルーに
よる電圧の変動を、第３のトランジスタ及び第４のトラ
ンジスタを導通状態にしたときの充電で補うことができ
る。
【００６３】請求項５に記載の本発明は、請求項４にお
いて、前記第１のトランジスタは第１のチャネル幅を有
し、前記第２のトランジスタは第２のチャネル幅を有
し、前記第３のトランジスタは第３のチャネル幅を有
し、前記第４のトランジスタは第４のチャネル幅を有
し、前記第３のチャネル幅と第４のチャネル幅との平均
が、前記第１のチャネル幅と前記第２のチャネル幅との
平均の１０％以下であることを特徴とする表示装置の駆
動回路である。
いて、前記第１のトランジスタは第１のチャネル幅を有
し、前記第２のトランジスタは第２のチャネル幅を有
し、前記第３のトランジスタは第３のチャネル幅を有
し、前記第４のトランジスタは第４のチャネル幅を有
し、前記第３のチャネル幅と第４のチャネル幅との平均
が、前記第１のチャネル幅と前記第２のチャネル幅との
平均の１０％以下であることを特徴とする表示装置の駆
動回路である。
【００６４】請求項６に記載の本発明は、請求項４にお
いて、前記第１のトランジスタのチャネル幅とチャネル
長との比を第１の比とし、前記第２のトランジスタのチ
ャネル幅とチャネル長との比を第２の比とし、前記第３
のトランジスタのチャネル幅とチャネル長との比を第３
の比とし、前記第４のトランジスタのチャネル幅とチャ
ネル長との比を第４の比とし、前記第３の比と前記第４
の比との平均が前記第１の比と前記第２の比との平均の
１０％以下であることを特徴とする表示装置の駆動回路
である。
いて、前記第１のトランジスタのチャネル幅とチャネル
長との比を第１の比とし、前記第２のトランジスタのチ
ャネル幅とチャネル長との比を第２の比とし、前記第３
のトランジスタのチャネル幅とチャネル長との比を第３
の比とし、前記第４のトランジスタのチャネル幅とチャ
ネル長との比を第４の比とし、前記第３の比と前記第４
の比との平均が前記第１の比と前記第２の比との平均の
１０％以下であることを特徴とする表示装置の駆動回路
である。
【００６５】第１のトランジスタ及び第２のトランジス
タの電流書き込み能力は、第１のチャネル幅と前記第２
のチャネル幅との平均や、第１の比と前記第２の比との
平均で示すことができる。第３のトランジスタ及び第４
のトランジスタの電流書き込み能力は、第３のチャネル
幅と前記第４のチャネル幅との平均や、第３の比と前記
第４の比との平均で示すことができる。
タの電流書き込み能力は、第１のチャネル幅と前記第２
のチャネル幅との平均や、第１の比と前記第２の比との
平均で示すことができる。第３のトランジスタ及び第４
のトランジスタの電流書き込み能力は、第３のチャネル
幅と前記第４のチャネル幅との平均や、第３の比と前記
第４の比との平均で示すことができる。
【００６６】そこで、請求項５や請求項６の本発明によ
れば、第１のトランジスタ及び第２のトランジスタの電
流書き込み能力が大きいためビデオ線と信号線を短時間
で同電位にすることができる。また、第１のトランジス
タ及び第２のトランジスタの非導通状態にしたときのフ
ィードスルーによる電圧の変動を第３のトランジスタ及
び第４のトランジスタを導通状態にしての充電で補うこ
とができる。
れば、第１のトランジスタ及び第２のトランジスタの電
流書き込み能力が大きいためビデオ線と信号線を短時間
で同電位にすることができる。また、第１のトランジス
タ及び第２のトランジスタの非導通状態にしたときのフ
ィードスルーによる電圧の変動を第３のトランジスタ及
び第４のトランジスタを導通状態にしての充電で補うこ
とができる。
【００６７】このとき、フィードスルーによる電圧の変
動を低減するには、第２のトランジスタのチャネル幅を
第１のトランジスタのチャネル幅の１０％以下にした
り、第１のトランジスタのチャネル幅とチャネル長との
比の１０％以下にしたりすると良い。このことは実施形
態１、実施形態２及び比較例において詳しく説明する。
また、フィードスルーによる電圧の変動は、ゲート電極
と半導体膜との重なりによる寄生容量に起因するため、
実施形態１、実施形態２及び比較例の結果は、トランジ
スタ一つがアナログスイッチとなる請求項１又は請求項
２に記載の本発明に適用することができる。
動を低減するには、第２のトランジスタのチャネル幅を
第１のトランジスタのチャネル幅の１０％以下にした
り、第１のトランジスタのチャネル幅とチャネル長との
比の１０％以下にしたりすると良い。このことは実施形
態１、実施形態２及び比較例において詳しく説明する。
また、フィードスルーによる電圧の変動は、ゲート電極
と半導体膜との重なりによる寄生容量に起因するため、
実施形態１、実施形態２及び比較例の結果は、トランジ
スタ一つがアナログスイッチとなる請求項１又は請求項
２に記載の本発明に適用することができる。
【００６８】請求項７に記載の本発明は請求項４乃至６
のいずれか一項において、第１の相補型のＭＯＳトラン
ジスタが前記第１のトランジスタと前記第２のトランジ
スタとからなり、第２の相補型のＭＯＳトランジスタが
前記第３のトランジスタと前記第４のトランジスタとか
らなることを特徴とする表示装置の駆動回路である。
のいずれか一項において、第１の相補型のＭＯＳトラン
ジスタが前記第１のトランジスタと前記第２のトランジ
スタとからなり、第２の相補型のＭＯＳトランジスタが
前記第３のトランジスタと前記第４のトランジスタとか
らなることを特徴とする表示装置の駆動回路である。
【００６９】請求項７に記載の本発明の適用例は、実施
形態で詳しく説明する。
形態で詳しく説明する。
【００７０】請求項８に記載の本発明は、請求項４乃至
６のいずれか一項において、前記前記第２の電極、前記
第５の電極、前記第８の電極及び前記第１１の電極はビ
デオ線に接続していることを特徴とする表示装置の駆動
回路である。
６のいずれか一項において、前記前記第２の電極、前記
第５の電極、前記第８の電極及び前記第１１の電極はビ
デオ線に接続していることを特徴とする表示装置の駆動
回路である。
【００７１】請求項９に記載の本発明は、信号線に接続
した少なくとも三つ以上の相補型のトランジスタを有
し、前記相補型のトランジスタは第１の半導体膜、第２
の半導体膜、第１の電極、第２の電極、第３の電極及び
第４の電極を有し、前記第１の電極は前記第１の半導体
膜及び前記第２の半導体膜と前記信号線に接続してあ
り、前記第２の電極は前記第１の半導体膜及び前記第２
の半導体膜に接続してあり、前記第３の電極は絶縁膜を
介して前記第１の半導体膜と第１の面積で重なり、前記
第４の電極は前記絶縁膜を介して前記第２の半導体膜と
第２の面積で重なり、前記第１の面積と前記第２の面積
との和が、前記少なくとも三つ以上の相補型のトランジ
スタの各々において異なることを特徴とする表示装置の
駆動回路である。
した少なくとも三つ以上の相補型のトランジスタを有
し、前記相補型のトランジスタは第１の半導体膜、第２
の半導体膜、第１の電極、第２の電極、第３の電極及び
第４の電極を有し、前記第１の電極は前記第１の半導体
膜及び前記第２の半導体膜と前記信号線に接続してあ
り、前記第２の電極は前記第１の半導体膜及び前記第２
の半導体膜に接続してあり、前記第３の電極は絶縁膜を
介して前記第１の半導体膜と第１の面積で重なり、前記
第４の電極は前記絶縁膜を介して前記第２の半導体膜と
第２の面積で重なり、前記第１の面積と前記第２の面積
との和が、前記少なくとも三つ以上の相補型のトランジ
スタの各々において異なることを特徴とする表示装置の
駆動回路である。
【００７２】請求項９によれば、アナログスイッチとし
て機能する少なくとも３つ以上のトランジスタにより、
信号線に信号を書き込む。ゲート電極として機能する第
３の電極と半導体膜との重なる領域の面積が大きい順
に、トランジスタを非導通状態にすれば、フィードスル
ーによる信号線の電位の変動を抑えることができる。
て機能する少なくとも３つ以上のトランジスタにより、
信号線に信号を書き込む。ゲート電極として機能する第
３の電極と半導体膜との重なる領域の面積が大きい順
に、トランジスタを非導通状態にすれば、フィードスル
ーによる信号線の電位の変動を抑えることができる。
【００７３】請求項１０に記載の本発明は、並列に接続
した第１のアナログスイッチ及び第2のアナログスイッ
チを有し、前記第１のアナログスイッチ及び前記第２の
アナログスイッチは同一の信号線に接続しており、前記
第１のアナログスイッチ及び前記第２のアナログスイッ
チを導通状態にして、ビデオ線の信号を前記第１のアナ
ログスイッチ及び前記第2のアナログスイッチを介して
前記信号線に出力する第１の動作の後に、前記第１のア
ナログスイッチを非導通状態にする第２の動作を有し、
その後前記第２のアナログスイッチを非導通状態にする
第３の動作を有することを特徴とする表示装置の駆動方
法である。
した第１のアナログスイッチ及び第2のアナログスイッ
チを有し、前記第１のアナログスイッチ及び前記第２の
アナログスイッチは同一の信号線に接続しており、前記
第１のアナログスイッチ及び前記第２のアナログスイッ
チを導通状態にして、ビデオ線の信号を前記第１のアナ
ログスイッチ及び前記第2のアナログスイッチを介して
前記信号線に出力する第１の動作の後に、前記第１のア
ナログスイッチを非導通状態にする第２の動作を有し、
その後前記第２のアナログスイッチを非導通状態にする
第３の動作を有することを特徴とする表示装置の駆動方
法である。
【００７４】請求項１１に記載の本発明は、並列に接続
した第１のアナログスイッチ及び第2のアナログスイッ
チを有し、前記第１のアナログスイッチ及び前記第２の
アナログスイッチは同一の信号線に接続しており、前記
第１のアナログスイッチを導通状態にして、ビデオ線の
信号を前記第１のアナログスイッチを介して信号線に書
き込む第１の動作と、前記第１のアナログスイッチを非
導通状態にする第２の動作と、前記第２のアナログスイ
ッチを導通状態にして、ビデオ線の信号を前記第１のア
ナログスイッチを介して信号線に書き込む第３の動作
と、前記第２のアナログスイッチを非導通状態にする第
４の動作とを有することを特徴とする表示装置の駆動方
法である。
した第１のアナログスイッチ及び第2のアナログスイッ
チを有し、前記第１のアナログスイッチ及び前記第２の
アナログスイッチは同一の信号線に接続しており、前記
第１のアナログスイッチを導通状態にして、ビデオ線の
信号を前記第１のアナログスイッチを介して信号線に書
き込む第１の動作と、前記第１のアナログスイッチを非
導通状態にする第２の動作と、前記第２のアナログスイ
ッチを導通状態にして、ビデオ線の信号を前記第１のア
ナログスイッチを介して信号線に書き込む第３の動作
と、前記第２のアナログスイッチを非導通状態にする第
４の動作とを有することを特徴とする表示装置の駆動方
法である。
【００７５】請求項１２に記載の本発明は、請求項１０
又は請求項１１において、前記第１のアナログスイッチ
は、第１の半導体膜と前記第１の半導体膜に接続した第
１の電極及び第２の電極と前記第１の半導体膜に重なる
第３の電極とを有するトランジスタであり、前記第２の
アナログスイッチは、第２の半導体膜と前記第２の半導
体膜に接続した第４の電極及び第５の電極と、前記第２
の半導体膜と重なる第３の電極とを有するトランジスタ
であり、前記第１の電極及び前記第４の電極は前記信号
線に接続しており、前記第２の電極と前記第５の電極は
前記ビデオ線に接続しており、前記第２の半導体膜と前
記第６の電極とが重なる第２の面積が、前記第１の半導
体膜と前記第５の電極とが重なる第１の面積に比べて小
さいことを特徴とする表示装置の駆動方法である。
又は請求項１１において、前記第１のアナログスイッチ
は、第１の半導体膜と前記第１の半導体膜に接続した第
１の電極及び第２の電極と前記第１の半導体膜に重なる
第３の電極とを有するトランジスタであり、前記第２の
アナログスイッチは、第２の半導体膜と前記第２の半導
体膜に接続した第４の電極及び第５の電極と、前記第２
の半導体膜と重なる第３の電極とを有するトランジスタ
であり、前記第１の電極及び前記第４の電極は前記信号
線に接続しており、前記第２の電極と前記第５の電極は
前記ビデオ線に接続しており、前記第２の半導体膜と前
記第６の電極とが重なる第２の面積が、前記第１の半導
体膜と前記第５の電極とが重なる第１の面積に比べて小
さいことを特徴とする表示装置の駆動方法である。
【００７６】請求項１３に記載の本発明は、請求項１０
又は請求項１１において、前記第１のアナログスイッチ
は第１の半導体膜と第１の電極、第２の電極及び第３の
電極を有する第１のトランジスタと、第２の半導体膜と
第４の電極、前記第５の電極及び第６の電極を有する第
２のトランジスタとからなり、前記第２のアナログスイ
ッチは第３の半導体膜と第７の電極、第８の電極及び第
９の電極を有する第３のトランジスタと、第４の半導体
膜と第１０の電極、前記第１１の電極及び第１２の電極
を有する第４のトランジスタとからなり、前記第１の電
極、前記第４の電極、前記第７の電極及び前記第１０の
電極は信号線に接続し、前記第２の電極、前記第５の電
極、前記第８の電極及び前記第１１の電極は接続し、前
記第３の電極と第１の半導体膜とが絶縁膜を介して重な
る領域の面積を第１の面積とし、前記第６の電極と第２
の半導体膜とが前記絶縁膜を介して重なる領域の面積を
第２の面積とし、前記第９の電極と第３の半導体膜とが
前記絶縁膜を介して重なる領域の面積を第３の面積と
し、前記第１５の電極と第４の半導体膜とが前記絶縁膜
を介して重なる領域の面積を第４の面積とし、前記第３
の面積と前記第４の面積との平均が、前記第１の面積と
第２の面積との平均に比べて小さいことを特徴とする表
示装置の駆動方法である。
又は請求項１１において、前記第１のアナログスイッチ
は第１の半導体膜と第１の電極、第２の電極及び第３の
電極を有する第１のトランジスタと、第２の半導体膜と
第４の電極、前記第５の電極及び第６の電極を有する第
２のトランジスタとからなり、前記第２のアナログスイ
ッチは第３の半導体膜と第７の電極、第８の電極及び第
９の電極を有する第３のトランジスタと、第４の半導体
膜と第１０の電極、前記第１１の電極及び第１２の電極
を有する第４のトランジスタとからなり、前記第１の電
極、前記第４の電極、前記第７の電極及び前記第１０の
電極は信号線に接続し、前記第２の電極、前記第５の電
極、前記第８の電極及び前記第１１の電極は接続し、前
記第３の電極と第１の半導体膜とが絶縁膜を介して重な
る領域の面積を第１の面積とし、前記第６の電極と第２
の半導体膜とが前記絶縁膜を介して重なる領域の面積を
第２の面積とし、前記第９の電極と第３の半導体膜とが
前記絶縁膜を介して重なる領域の面積を第３の面積と
し、前記第１５の電極と第４の半導体膜とが前記絶縁膜
を介して重なる領域の面積を第４の面積とし、前記第３
の面積と前記第４の面積との平均が、前記第１の面積と
第２の面積との平均に比べて小さいことを特徴とする表
示装置の駆動方法である。
【００７７】請求項１２でも、請求項１３でも重要なの
は第１のアナログスイッチを非導通状態にしてから、第
２のアナログスイッチを非導通状態にすることである。
また、請求項１２のように、第２のアナログスイッチに
おいて、前記第２の半導体膜と前記第６の電極とが重な
る第２の面積が、前記第１の半導体膜と前記第５の電極
とが重なる第１の面積より小さくすると良い。これによ
り、電流書き込み能力の大きな第１のアナログスイッチ
により、信号線をビデオ線と同電位にした後に、第１の
アナログスイッチが非導通状態になったときのフィード
スルーによる電圧の変動をトランジスタのサイズの小さ
い第２のアナログスイッチにより補うことができるから
である。
は第１のアナログスイッチを非導通状態にしてから、第
２のアナログスイッチを非導通状態にすることである。
また、請求項１２のように、第２のアナログスイッチに
おいて、前記第２の半導体膜と前記第６の電極とが重な
る第２の面積が、前記第１の半導体膜と前記第５の電極
とが重なる第１の面積より小さくすると良い。これによ
り、電流書き込み能力の大きな第１のアナログスイッチ
により、信号線をビデオ線と同電位にした後に、第１の
アナログスイッチが非導通状態になったときのフィード
スルーによる電圧の変動をトランジスタのサイズの小さ
い第２のアナログスイッチにより補うことができるから
である。
【００７８】請求項１３の構成にしたときの効果は、実
施形態１、実施形態２、比較例において見積もられてい
る。請求項１３における、前記第１の面積と第２の面積
との平均が、請求項１２における前記第１の面積に相当
する。請求項１３における、前記第３の面積と第４の面
積との平均が、請求項１２における前記第２の面積に相
当する。
施形態１、実施形態２、比較例において見積もられてい
る。請求項１３における、前記第１の面積と第２の面積
との平均が、請求項１２における前記第１の面積に相当
する。請求項１３における、前記第３の面積と第４の面
積との平均が、請求項１２における前記第２の面積に相
当する。
【００７９】ポリシリコンや単結晶シリコンを半導体膜
に用いたときは、その移動度の高さから画素部と駆動回
路部とを一枚の基板上に作製することができるが、本発
明をその駆動回路部に用いることができる。また、非晶
質シリコンを半導体膜に用いた液晶表示装置において、
画素部に外付けする駆動回路部に本発明を用いることが
できる。
に用いたときは、その移動度の高さから画素部と駆動回
路部とを一枚の基板上に作製することができるが、本発
明をその駆動回路部に用いることができる。また、非晶
質シリコンを半導体膜に用いた液晶表示装置において、
画素部に外付けする駆動回路部に本発明を用いることが
できる。
【００８０】なお、本発明の適用は液晶表示装置だけに
限らない。駆動回路部にアナログスイッチを有する表示
装置は、アナログスイッチを非導通にするときにフィー
ドスルーによりアナログスイッチに接続した信号線の電
位が変動する。このような現象を抑えるのに本発明は有
効である。
限らない。駆動回路部にアナログスイッチを有する表示
装置は、アナログスイッチを非導通にするときにフィー
ドスルーによりアナログスイッチに接続した信号線の電
位が変動する。このような現象を抑えるのに本発明は有
効である。
【００８１】例えば、ＯＬＥＤ（Organic Light Emitti
ng Diode：有機発光ダイオード）を用いた表示装置は、
二値化されたデジタル電圧を加え、時間階調を行う駆動
方法もあるが、画素部のトランジスタに連続的に電圧値
が変化するアナログ電圧を印加する駆動方法もある。少
なくとも画素部のトランジスタにアナログ電圧を印加す
るときは、アナログスイッチを介して信号線に充電をす
るため、本発明は、ＯＬＥＤを用いた表示装置にも適用
することができる。
ng Diode：有機発光ダイオード）を用いた表示装置は、
二値化されたデジタル電圧を加え、時間階調を行う駆動
方法もあるが、画素部のトランジスタに連続的に電圧値
が変化するアナログ電圧を印加する駆動方法もある。少
なくとも画素部のトランジスタにアナログ電圧を印加す
るときは、アナログスイッチを介して信号線に充電をす
るため、本発明は、ＯＬＥＤを用いた表示装置にも適用
することができる。
【００８２】
【発明の実施の形態】[実施形態１]本実施形態の回路構
成を図２〜図３を用いて説明する。図２はソースドライ
バー３１４と画素部３１５の回路の模式図である。図２
に示された画素ＴＦＴ３１１はＸm列目の信号線３１０
とＹn行目の走査線３１３とに接続したものである。図
２の回路に入出力される信号を図３に示す。図３におい
て横軸が時間、縦軸が電圧を示す。図３は、信号線へパ
ルスを出力するためのタイミングを示す。また、本実施
形態では、アナログスイッチとして相補型のＭＯＳトラ
ンジスタを用いる。
成を図２〜図３を用いて説明する。図２はソースドライ
バー３１４と画素部３１５の回路の模式図である。図２
に示された画素ＴＦＴ３１１はＸm列目の信号線３１０
とＹn行目の走査線３１３とに接続したものである。図
２の回路に入出力される信号を図３に示す。図３におい
て横軸が時間、縦軸が電圧を示す。図３は、信号線へパ
ルスを出力するためのタイミングを示す。また、本実施
形態では、アナログスイッチとして相補型のＭＯＳトラ
ンジスタを用いる。
【００８３】なお、本実施形態の液晶表示装置はＶＧＡ
（４８０×６４０）の画素数を有し、一つの画素は横が
４２μｍ、縦が１２６μｍの長方形である。
（４８０×６４０）の画素数を有し、一つの画素は横が
４２μｍ、縦が１２６μｍの長方形である。
【００８４】第１のシフトレジスター３００から、出力
パルス３１６が出力される。出力パルスはアナログスイ
ッチを導通状態にする期間を指定する。
パルス３１６が出力される。出力パルスはアナログスイ
ッチを導通状態にする期間を指定する。
【００８５】第１のＮＡＮＤゲート３０１及び第２のＮ
ＡＮＤゲート３０２に出力パルス３１６を入力する。か
つ、制御信号線３０８から出力される制御パルス３１７
を、第１のＮＡＮＤゲートにはそのまま入力し、第２の
ＮＡＮＤゲートには第１のインバーター３０３を介して
入力する。第１のインバーターやＮＡＮＤゲートの論理
動作に従い、第１のＮＡＮＤゲートから出力される第１
の出力パルス３１８と第２のＮＡＮＤゲート３０２から
出力される第２の出力パルス３１９とが決まる。
ＡＮＤゲート３０２に出力パルス３１６を入力する。か
つ、制御信号線３０８から出力される制御パルス３１７
を、第１のＮＡＮＤゲートにはそのまま入力し、第２の
ＮＡＮＤゲートには第１のインバーター３０３を介して
入力する。第１のインバーターやＮＡＮＤゲートの論理
動作に従い、第１のＮＡＮＤゲートから出力される第１
の出力パルス３１８と第２のＮＡＮＤゲート３０２から
出力される第２の出力パルス３１９とが決まる。
【００８６】制御パルスの立ち上り３２７から立下り３
２８までの期間が、第１の相補型のＭＯＳトランジスタ
３１１が導通状態になり、信号線に信号が書き込まれる
期間であり、制御パルスの立下り３２８から立ち上り３
２９までの期間が第２の相補型のＭＯＳトランジスタ３
１２が導通状態になり、信号線に信号が書き込まれる期
間である。
２８までの期間が、第１の相補型のＭＯＳトランジスタ
３１１が導通状態になり、信号線に信号が書き込まれる
期間であり、制御パルスの立下り３２８から立ち上り３
２９までの期間が第２の相補型のＭＯＳトランジスタ３
１２が導通状態になり、信号線に信号が書き込まれる期
間である。
【００８７】第２のインバーター３０４により、第１の
出力パルスが反転して第１の相補型のＭＯＳトランジス
タを構成する第１のトランジスタのゲート電極（第３の
電極）に入力される。第１のトランジスタはｎチャネル
型のトランジスタである。第１のトランジスタは、第１
の半導体膜と、信号線３１０に接続する第１の電極と、
第２のインバーターと接続し、第１の半導体膜と重なる
第３の電極と、ビデオ線３０９に接続する第２の電極と
からなる。
出力パルスが反転して第１の相補型のＭＯＳトランジス
タを構成する第１のトランジスタのゲート電極（第３の
電極）に入力される。第１のトランジスタはｎチャネル
型のトランジスタである。第１のトランジスタは、第１
の半導体膜と、信号線３１０に接続する第１の電極と、
第２のインバーターと接続し、第１の半導体膜と重なる
第３の電極と、ビデオ線３０９に接続する第２の電極と
からなる。
【００８８】また、第１の相補型のＭＯＳトランジスタ
を構成する第２のトランジスタのゲート電極（第６の電
極）に、第１の出力パルス３１８がそのまま入力され
る。第２のトランジスタはｐチャネル型のトランジスタ
である。第２のトランジスタは、第２の半導体膜と、信
号線３１０に接続する第４の電極と、第１のトランジス
タの第２の電極と接続する第５の電極と、第２の半導体
膜と重なる第６の電極とからなる。第１の相補型のＭＯ
Ｓトランジスタは第１のアナログスイッチとして機能す
る
を構成する第２のトランジスタのゲート電極（第６の電
極）に、第１の出力パルス３１８がそのまま入力され
る。第２のトランジスタはｐチャネル型のトランジスタ
である。第２のトランジスタは、第２の半導体膜と、信
号線３１０に接続する第４の電極と、第１のトランジス
タの第２の電極と接続する第５の電極と、第２の半導体
膜と重なる第６の電極とからなる。第１の相補型のＭＯ
Ｓトランジスタは第１のアナログスイッチとして機能す
る
【００８９】そして、第１の相補型のＭＯＳトランジス
タ３１１のゲート電極（第３の電極）に第１のゲート電
圧がかけられている期間にビデオ線３０９から、信号線
３１０、液晶容量３１１及び保持容量３１２に電荷が蓄
積され、信号線や画素電極がビデオ線と同電位になる。
なお、ゲート電極に絶対値がしきい値以上の電圧を印加
すると、トランジスタのチャネル領域に電流が流れる。
第１のゲート電圧とはこのしきい値以上の電圧のことで
ある。
タ３１１のゲート電極（第３の電極）に第１のゲート電
圧がかけられている期間にビデオ線３０９から、信号線
３１０、液晶容量３１１及び保持容量３１２に電荷が蓄
積され、信号線や画素電極がビデオ線と同電位になる。
なお、ゲート電極に絶対値がしきい値以上の電圧を印加
すると、トランジスタのチャネル領域に電流が流れる。
第１のゲート電圧とはこのしきい値以上の電圧のことで
ある。
【００９０】以上により説明した期間が第１の期間３２
２に相当する。
２に相当する。
【００９１】次いで、第１の出力パルス３１８が基準の
値になると、第１の相補型のトランジスタ３１１のゲー
ト電極（第３の電極）は第２のゲート電圧となる。第２
のゲート電圧とは、トランジスタのチャネル領域に電流
が流れないようにするために、ゲート電極に印加される
しきい値未満の電圧をいう。ｐチャネル型のトランジス
タの場合は、ゲート電極の電圧がしきい値未満になる
と、フィードスルーにより、信号線や画素電極の電圧が
上昇するし、ｎチャネル型のトランジスタの場合は、降
下する。相補型のＭＯＳトランジスタのときは、ｐチャ
ネル型のＴＦＴの特性と、ｎチャネル型のＴＦＴの特性
とが足し合わされたようになる。通常、ｐチャネル型の
トランジスタの方がチャネル幅が大きく設計してあるた
め、フィードスルーにより電圧は上昇する。第１の相補
型のＭＯＳトランジスタが非導通状態になってから、フ
ィードスルーにより信号線に出力されるパルス３２１の
電位が変動する期間は第２の期間３２３に相当する。
値になると、第１の相補型のトランジスタ３１１のゲー
ト電極（第３の電極）は第２のゲート電圧となる。第２
のゲート電圧とは、トランジスタのチャネル領域に電流
が流れないようにするために、ゲート電極に印加される
しきい値未満の電圧をいう。ｐチャネル型のトランジス
タの場合は、ゲート電極の電圧がしきい値未満になる
と、フィードスルーにより、信号線や画素電極の電圧が
上昇するし、ｎチャネル型のトランジスタの場合は、降
下する。相補型のＭＯＳトランジスタのときは、ｐチャ
ネル型のＴＦＴの特性と、ｎチャネル型のＴＦＴの特性
とが足し合わされたようになる。通常、ｐチャネル型の
トランジスタの方がチャネル幅が大きく設計してあるた
め、フィードスルーにより電圧は上昇する。第１の相補
型のＭＯＳトランジスタが非導通状態になってから、フ
ィードスルーにより信号線に出力されるパルス３２１の
電位が変動する期間は第２の期間３２３に相当する。
【００９２】次いで、第２の出力パルス３１９が基準よ
り低電圧になった期間３３１に、第２の相補型のＭＯＳ
トランジスタ３１２のゲート電極の電圧が第１のゲート
電圧となる。第２の相補型のトランジスタは第２のアナ
ログスイッチとして機能する。
り低電圧になった期間３３１に、第２の相補型のＭＯＳ
トランジスタ３１２のゲート電極の電圧が第１のゲート
電圧となる。第２の相補型のトランジスタは第２のアナ
ログスイッチとして機能する。
【００９３】第２の相補型のトランジスタは、第３のト
ランジスタと第４のトランジスタを有する。第３のトラ
ンジスタはｎチャネル型のトランジスタで、第４のトラ
ンジスタはｐチャネル型のトランジスタである。
ランジスタと第４のトランジスタを有する。第３のトラ
ンジスタはｎチャネル型のトランジスタで、第４のトラ
ンジスタはｐチャネル型のトランジスタである。
【００９４】第３のトランジスタは第３の半導体膜と、
信号線と接続する第７の電極と、ビデオ線と接続する第
８の電極と、ゲート電極として機能する第９の電極とを
有する。第４のトランジスタは第４の半導体膜と、信号
線と接続する第１０の電極と、ビデオ線と接続する第１
１の電極と、ゲート電極として機能する第１２の電極と
を有する。第８の電極と第１１の電極とは接続してい
る。
信号線と接続する第７の電極と、ビデオ線と接続する第
８の電極と、ゲート電極として機能する第９の電極とを
有する。第４のトランジスタは第４の半導体膜と、信号
線と接続する第１０の電極と、ビデオ線と接続する第１
１の電極と、ゲート電極として機能する第１２の電極と
を有する。第８の電極と第１１の電極とは接続してい
る。
【００９５】そして、ビデオ線３０９から信号線等に電
荷が書き込まれ、信号線や画素電極がビデオ線と同電位
になる。以上の、第２の相補型のＭＯＳトランジスタを
導通状態にして、信号線に充電をする期間が、第３の期
間３２４に相当する。もともと、第１の期間により信号
線や画素電極はビデオ電圧に近い値になっているため、
第２の相補型のＭＯＳトランジスタのチャネル幅が短か
ったりしても、信号線や画素電極の電位がビデオ電圧と
同電位になるのは短時間ですむ。
荷が書き込まれ、信号線や画素電極がビデオ線と同電位
になる。以上の、第２の相補型のＭＯＳトランジスタを
導通状態にして、信号線に充電をする期間が、第３の期
間３２４に相当する。もともと、第１の期間により信号
線や画素電極はビデオ電圧に近い値になっているため、
第２の相補型のＭＯＳトランジスタのチャネル幅が短か
ったりしても、信号線や画素電極の電位がビデオ電圧と
同電位になるのは短時間ですむ。
【００９６】次いで、第２の出力パルスが基準の電圧に
戻ると、信号線、液晶容量及び保持容量への充電が終了
する。第４の期間３２５において、第２の相補型のＭＯ
Ｓトランジスタを非導通状態にしたときに起こるフィー
ドスルーにより信号線、液晶容量及び保持容量の電圧が
上昇するが、第２の相補型のＭＯＳトランジスタのチャ
ネル幅が短いため、その絶対値は小さい。
戻ると、信号線、液晶容量及び保持容量への充電が終了
する。第４の期間３２５において、第２の相補型のＭＯ
Ｓトランジスタを非導通状態にしたときに起こるフィー
ドスルーにより信号線、液晶容量及び保持容量の電圧が
上昇するが、第２の相補型のＭＯＳトランジスタのチャ
ネル幅が短いため、その絶対値は小さい。
【００９７】表１の（Ａ）に本実施形態における第１の
相補型のＭＯＳトランジスタ及び第２の相補型のＭＯＳ
トランジスタのチャネル長とチャネル幅とを示す。表１
において、第１のトランジスタ及び第３のトランジスタ
はｎチャネル型のトランジスタであり、第２のトランジ
スタ及び第４のトランジスタはｐチャネル型のトランジ
スタである。
相補型のＭＯＳトランジスタ及び第２の相補型のＭＯＳ
トランジスタのチャネル長とチャネル幅とを示す。表１
において、第１のトランジスタ及び第３のトランジスタ
はｎチャネル型のトランジスタであり、第２のトランジ
スタ及び第４のトランジスタはｐチャネル型のトランジ
スタである。
【００９８】
【表１】
【００９９】ｐチャネル型のトランジスタはｎチャネル
型のトランジスタに比べて移動度が低いため、第１の相
補型のＭＯＳトランジスタでも、第２の相補型のＭＯＳ
トランジスタでも、ｐチャネル型のトランジスタはｎチ
ャネル型のトランジスタに比べて、チャネル幅（Ｗ）が
２５％広い。また、画素ＴＦＴのチャネル長（Ｌ）及び
チャネル幅（Ｗ）を比較のために示している。画素ＴＦ
Ｔのチャネル長は９．０μｍの長さであり、チャネル幅
は３．０μｍの幅である。トランジスタの導電型はｎチ
ャネル型である。
型のトランジスタに比べて移動度が低いため、第１の相
補型のＭＯＳトランジスタでも、第２の相補型のＭＯＳ
トランジスタでも、ｐチャネル型のトランジスタはｎチ
ャネル型のトランジスタに比べて、チャネル幅（Ｗ）が
２５％広い。また、画素ＴＦＴのチャネル長（Ｌ）及び
チャネル幅（Ｗ）を比較のために示している。画素ＴＦ
Ｔのチャネル長は９．０μｍの長さであり、チャネル幅
は３．０μｍの幅である。トランジスタの導電型はｎチ
ャネル型である。
【０１００】オフ電流を抑えるためにはチャネル長は長
い方が良い。チャネル長は、第１の相補型のトランジス
タと第２の相補型のトランジスタともｐチャネル型のト
ランジスタは８μｍの長さであり、ｎチャネル型のトラ
ンジスタでは６μｍの長さである。
い方が良い。チャネル長は、第１の相補型のトランジス
タと第２の相補型のトランジスタともｐチャネル型のト
ランジスタは８μｍの長さであり、ｎチャネル型のトラ
ンジスタでは６μｍの長さである。
【０１０１】第１の相補型のＭＯＳトランジスタはチャ
ネル幅が、第１のトランジスタでは８００μｍの幅であ
り、第２のトランジスタでは１０００μｍの幅である。
制御パルスにより分割されて、第１の相補型のＭＯＳト
ランジスタを導通状態にしてから信号線等に充電をする
時間は、従来の駆動と比べて１／２に減っているが、従
来のアナログスイッチとなるトランジスタのチャネル幅
に比べて、第１のトランジスタも、第２のトランジスタ
もチャネル幅を２倍に増やしているため、第１の相補型
のＭＯＳトランジスタを導通状態にして充電をする期間
に従来と同様に、信号線や画素電極の電位をビデオ線と
同電位にすることができる。従来のアナログスイッチに
ついては後述する比較例において示す。
ネル幅が、第１のトランジスタでは８００μｍの幅であ
り、第２のトランジスタでは１０００μｍの幅である。
制御パルスにより分割されて、第１の相補型のＭＯＳト
ランジスタを導通状態にしてから信号線等に充電をする
時間は、従来の駆動と比べて１／２に減っているが、従
来のアナログスイッチとなるトランジスタのチャネル幅
に比べて、第１のトランジスタも、第２のトランジスタ
もチャネル幅を２倍に増やしているため、第１の相補型
のＭＯＳトランジスタを導通状態にして充電をする期間
に従来と同様に、信号線や画素電極の電位をビデオ線と
同電位にすることができる。従来のアナログスイッチに
ついては後述する比較例において示す。
【０１０２】ただし、第１の相補型のＭＯＳトランジス
タはゲート電極と半導体膜の重なる領域の面積が大きい
ため、第１の相補型のＭＯＳトランジスタを非導通状態
にしたときのフィードスルー電圧も大きい。
タはゲート電極と半導体膜の重なる領域の面積が大きい
ため、第１の相補型のＭＯＳトランジスタを非導通状態
にしたときのフィードスルー電圧も大きい。
【０１０３】フィードスルー電圧には、ゲート電極と半
導体膜との間にできる寄生容量が大きく寄与することは
すでに述べた。つまり、ゲート電極とドレイン電極との
重なりによる寄生容量は無視できる大きさとして良い。
また、アナログスイッチとして機能する相補型のＭＯＳ
トランジスタを非導通状態にしたときのフィードスルー
電圧を見積もる上で、数２において右辺の分母にあるゲ
ート電極とドレイン電極との寄生容量（Ｃgd）は負荷容
量（ＣL）に対して、無視できるものと考えて良い。後
述する比較例のフィードスルー電圧の値を基準とし、本
実施形態のフィードスルー電圧を見積もる。比較例に対
し、第１の相補型のＭＯＳトランジスタのチャネル領域
の面積が２倍になったことから、本実施形態では、数２
における、ゲート電極とドレイン電極との寄生容量が２
倍になったと考えられる。そこで、フィードスルー電圧
は、第１の相補型のＭＯＳトランジスタのチャネル領域
の面積に比例すると仮定して、フィールドスルー電圧を
見積もると第１の相補型のＭＯＳトランジスタを非導通
にしたときのフィードスルー電圧は２０ｍＶ〜３００ｍ
Ｖである。
導体膜との間にできる寄生容量が大きく寄与することは
すでに述べた。つまり、ゲート電極とドレイン電極との
重なりによる寄生容量は無視できる大きさとして良い。
また、アナログスイッチとして機能する相補型のＭＯＳ
トランジスタを非導通状態にしたときのフィードスルー
電圧を見積もる上で、数２において右辺の分母にあるゲ
ート電極とドレイン電極との寄生容量（Ｃgd）は負荷容
量（ＣL）に対して、無視できるものと考えて良い。後
述する比較例のフィードスルー電圧の値を基準とし、本
実施形態のフィードスルー電圧を見積もる。比較例に対
し、第１の相補型のＭＯＳトランジスタのチャネル領域
の面積が２倍になったことから、本実施形態では、数２
における、ゲート電極とドレイン電極との寄生容量が２
倍になったと考えられる。そこで、フィードスルー電圧
は、第１の相補型のＭＯＳトランジスタのチャネル領域
の面積に比例すると仮定して、フィールドスルー電圧を
見積もると第１の相補型のＭＯＳトランジスタを非導通
にしたときのフィードスルー電圧は２０ｍＶ〜３００ｍ
Ｖである。
【０１０４】次いで、第２のアナログスイッチとして機
能する第２の相補型のＭＯＳトランジスタを導通状態に
して信号線等に充電をする。本実施形態では、第３のト
ランジスタのチャネル幅を第１のトランジスタのチャネ
ル幅に対し、１０％にしている。また、第４のトランジ
スタのチャネル幅を第３のトランジスタのチャネル幅に
対し、１０％にしている。第３のトランジスタのチャネ
ル幅が８０μｍであり、第４のトランジスタのチャネル
幅が１００μｍであっても、フィードスルーによる電圧
の変動を補うには充分である。
能する第２の相補型のＭＯＳトランジスタを導通状態に
して信号線等に充電をする。本実施形態では、第３のト
ランジスタのチャネル幅を第１のトランジスタのチャネ
ル幅に対し、１０％にしている。また、第４のトランジ
スタのチャネル幅を第３のトランジスタのチャネル幅に
対し、１０％にしている。第３のトランジスタのチャネ
ル幅が８０μｍであり、第４のトランジスタのチャネル
幅が１００μｍであっても、フィードスルーによる電圧
の変動を補うには充分である。
【０１０５】また、第２の相補型のＭＯＳトランジスタ
を非導通状態にしたときのフィードスルーによる電圧の
変動は２ｍＶ〜３０ｍＶと見積もられる。第１の相補型
のトランジスタを非導通状態にしたときに発生するフィ
ードスルーを見積もるときと同様の仮定を用いた。
を非導通状態にしたときのフィードスルーによる電圧の
変動は２ｍＶ〜３０ｍＶと見積もられる。第１の相補型
のトランジスタを非導通状態にしたときに発生するフィ
ードスルーを見積もるときと同様の仮定を用いた。
【０１０６】本実施形態において、前記第１のトランジ
スタは第１のチャネル幅を有し、前記第２のトランジス
タは第２のチャネル幅を有し、前記第３のトランジスタ
は第３のチャネル幅を有し、前記第４のトランジスタは
第４のチャネル幅を有し、前記第３のチャネル幅と第４
のチャネル幅との平均が、前記第１のチャネル幅と前記
第２のチャネル幅との平均の１０％の大きさである。
スタは第１のチャネル幅を有し、前記第２のトランジス
タは第２のチャネル幅を有し、前記第３のトランジスタ
は第３のチャネル幅を有し、前記第４のトランジスタは
第４のチャネル幅を有し、前記第３のチャネル幅と第４
のチャネル幅との平均が、前記第１のチャネル幅と前記
第２のチャネル幅との平均の１０％の大きさである。
【０１０７】また、本実施形態において、前記第１のト
ランジスタのチャネル幅とチャネル長との比を第１の比
とし、前記第２のトランジスタのチャネル幅とチャネル
長との比を第２の比とし、前記第３のトランジスタのチ
ャネル幅とチャネル長との比を第３の比とし、前記第４
のトランジスタのチャネル幅とチャネル長との比を第４
の比とし、前記第３の比と前記第４の比との平均が前記
第１の比と前記第２の比との平均の１０％の大きさであ
る。
ランジスタのチャネル幅とチャネル長との比を第１の比
とし、前記第２のトランジスタのチャネル幅とチャネル
長との比を第２の比とし、前記第３のトランジスタのチ
ャネル幅とチャネル長との比を第３の比とし、前記第４
のトランジスタのチャネル幅とチャネル長との比を第４
の比とし、前記第３の比と前記第４の比との平均が前記
第１の比と前記第２の比との平均の１０％の大きさであ
る。
【０１０８】また、第３のトランジスタのゲート電極と
半導体膜とが重なる領域の面積と、第４のトランジスタ
のゲート電極と半導体膜とが重なる領域の面積との和
が、第１のトランジスタのゲート電極と半導体膜とが重
なる領域の面積と、第２のトランジスタのゲート電極と
半導体膜とが重なる面積との和に比べて小さい。
半導体膜とが重なる領域の面積と、第４のトランジスタ
のゲート電極と半導体膜とが重なる領域の面積との和
が、第１のトランジスタのゲート電極と半導体膜とが重
なる領域の面積と、第２のトランジスタのゲート電極と
半導体膜とが重なる面積との和に比べて小さい。
【０１０９】以上の構成において、後述する比較例に比
べて、フィードスルーによる電圧の変動を低減すること
ができる。
べて、フィードスルーによる電圧の変動を低減すること
ができる。
【０１１０】[比較例]本比較例において、実施形態1と
異なる点は、アナログスイッチが一つである点である。
本比較例のアナログスイッチとなる相補型のＭＯＳトラ
ンジスタのチャネル長とチャネル幅とを表２に示す。
異なる点は、アナログスイッチが一つである点である。
本比較例のアナログスイッチとなる相補型のＭＯＳトラ
ンジスタのチャネル長とチャネル幅とを表２に示す。
【０１１１】
【表２】
【０１１２】ソースドライバーのアナログスイッチにお
いて、相補型のＭＯＳトランジスタのチャネル長はｐチ
ャネル型のトランジスタで８．０μｍであり、ｎチャネ
ル型のトランジスタで６．０μｍである。また、チャネ
ル幅は、ｐチャネル型のトランジスタで５００μｍであ
り、ｎチャネル型のトランジスタで４００μｍである。
なお、画素ＴＦＴのチャネル長、チャネル幅及びトラン
ジスタの導電型は表１に示したものと同じである。
いて、相補型のＭＯＳトランジスタのチャネル長はｐチ
ャネル型のトランジスタで８．０μｍであり、ｎチャネ
ル型のトランジスタで６．０μｍである。また、チャネ
ル幅は、ｐチャネル型のトランジスタで５００μｍであ
り、ｎチャネル型のトランジスタで４００μｍである。
なお、画素ＴＦＴのチャネル長、チャネル幅及びトラン
ジスタの導電型は表１に示したものと同じである。
【０１１３】本比較例ではフィードスルー電圧はゲート
電極とドレイン電極との重なる面積によっても変わるが
およそ１０ｍＶ〜１５０ｍＶであった。つまり、実施形
態１に比べて５倍もフィードスルー電圧が大きい。ま
た、後述する実施形態２に比べて、６．７倍もフィード
スルー電圧が大きい。
電極とドレイン電極との重なる面積によっても変わるが
およそ１０ｍＶ〜１５０ｍＶであった。つまり、実施形
態１に比べて５倍もフィードスルー電圧が大きい。ま
た、後述する実施形態２に比べて、６．７倍もフィード
スルー電圧が大きい。
【０１１４】[実施形態２]実施形態２では、実施形態１
に比べて、第１のトランジスタ、第２のトランジスタ、
第３のトランジスタ及び第４のトランジスタのチャネル
幅を実施形態１と比べて、３／４にする。
に比べて、第１のトランジスタ、第２のトランジスタ、
第３のトランジスタ及び第４のトランジスタのチャネル
幅を実施形態１と比べて、３／４にする。
【０１１５】本実施形態では、第１のアナログスイッチ
として第１の相補型のトランジスタを用いて、第２のア
ナログスイッチとして第２の相補型のＭＯＳトランジス
タを用いる。また第１の相補型のＭＯＳトランジスタか
ら信号線へと充電をする時間は信号線に充電をする期間
の２／３としている。
として第１の相補型のトランジスタを用いて、第２のア
ナログスイッチとして第２の相補型のＭＯＳトランジス
タを用いる。また第１の相補型のＭＯＳトランジスタか
ら信号線へと充電をする時間は信号線に充電をする期間
の２／３としている。
【０１１６】画素部は実施形態１と同じで、ＶＧＡ（６
４０×４８０）の画素数であり、画素の大きさは横が４
２μｍ、縦が１２６μｍである。本実施形態では第ｎフ
レームにおいて、アドレスが（Ｘm，Ｙn）及び
（Ｘm+1，Ｙn）で示される二つの画素ＴＦＴにおいて、
対向電極と画素電極に５Ｖの電圧差を設けて液晶をスイ
ッチングさせるものとする。その他の画素は対向電極と
画素電極との電位差がないものとする。
４０×４８０）の画素数であり、画素の大きさは横が４
２μｍ、縦が１２６μｍである。本実施形態では第ｎフ
レームにおいて、アドレスが（Ｘm，Ｙn）及び
（Ｘm+1，Ｙn）で示される二つの画素ＴＦＴにおいて、
対向電極と画素電極に５Ｖの電圧差を設けて液晶をスイ
ッチングさせるものとする。その他の画素は対向電極と
画素電極との電位差がないものとする。
【０１１７】説明には図４及び図５を用いる。図４は、
第ｎフレームにおいて、ソースライン反転駆動により、
信号線のアドレスがＸm及びＸm+1、走査線のアドレスが
Ｙnで指定される二つの画素ＴＦＴに信号を書き込むタ
イミングを示す。横軸は時間、縦軸は電圧を示す。図５
はソースドライバー７１１、ゲートドライバー７１２及
び画素部７１３の回路の模式図を示す。画素部におい
て、アドレスがＸmで指定される信号線を第１の信号線
とし、アドレスがＸm+1で指定される信号線を第２の信
号線とする。走査線のアドレスはＹnで指定される。
第ｎフレームにおいて、ソースライン反転駆動により、
信号線のアドレスがＸm及びＸm+1、走査線のアドレスが
Ｙnで指定される二つの画素ＴＦＴに信号を書き込むタ
イミングを示す。横軸は時間、縦軸は電圧を示す。図５
はソースドライバー７１１、ゲートドライバー７１２及
び画素部７１３の回路の模式図を示す。画素部におい
て、アドレスがＸmで指定される信号線を第１の信号線
とし、アドレスがＸm+1で指定される信号線を第２の信
号線とする。走査線のアドレスはＹnで指定される。
【０１１８】ゲートドライバー７１２からは、第１のゲ
ートパルス７００が走査線７３０へと出力される。
ートパルス７００が走査線７３０へと出力される。
【０１１９】ソースドライバー７１１においては、第１
のシフトレジスター７１４から第１のサンプリングパル
ス７０１が第１のＮＡＮＤゲート７１５及び第２のＮＡ
ＮＤゲート７１６へと出力される。
のシフトレジスター７１４から第１のサンプリングパル
ス７０１が第１のＮＡＮＤゲート７１５及び第２のＮＡ
ＮＤゲート７１６へと出力される。
【０１２０】制御信号線７１７からは、制御パルス７０
３が第１のＮＡＮＤゲートへと出力される。かつ、制御
パルス７０３は、第１のインバーター７１８を介して、
第２のＮＡＮＤゲートへと出力される。制御パルス７０
３の立ち上り７２０と立ち下り７２１との間の期間は、
第１の相補型のＭＯＳトランジスタ７２６を導通状態に
して信号線７２９に充電を行う期間と等しい。制御パル
スにより、第１の相補型のＭＯＳトランジスタ７２６を
導通状態にして第１の信号線に充電をする期間と、第２
の相補型のＭＯＳトランジスタ７２７を導通状態にして
第１の信号線に充電をする期間とが決まる。
３が第１のＮＡＮＤゲートへと出力される。かつ、制御
パルス７０３は、第１のインバーター７１８を介して、
第２のＮＡＮＤゲートへと出力される。制御パルス７０
３の立ち上り７２０と立ち下り７２１との間の期間は、
第１の相補型のＭＯＳトランジスタ７２６を導通状態に
して信号線７２９に充電を行う期間と等しい。制御パル
スにより、第１の相補型のＭＯＳトランジスタ７２６を
導通状態にして第１の信号線に充電をする期間と、第２
の相補型のＭＯＳトランジスタ７２７を導通状態にして
第１の信号線に充電をする期間とが決まる。
【０１２１】ＮＡＮＤゲート及びインバーターの論理動
作に従って、第１のＮＡＮＤゲートから第１の出力パル
ス７０４が出力される。また、第２のＮＡＮＤゲートか
ら第２の出力パルス７０５が出力される。第１の出力パ
ルスの立ち下り７２２と立ち上り７２３との間の期間
は、第１の相補型のＭＯＳトランジスタを導通状態にし
て信号線に充電をする期間である。第２の出力パルスの
立ち下り７２４と立ち上がり７２５との間の期間は、第
２の相補型のＭＯＳトランジスタを導通状態にして、信
号線に充電をする期間である。第１の相補型のＭＯＳト
ランジスタを導通状態にする期間は、信号線に充電をす
る期間の２／３であり、第２の相補型のＭＯＳトランジ
スタを導通状態にする期間は１／３である。
作に従って、第１のＮＡＮＤゲートから第１の出力パル
ス７０４が出力される。また、第２のＮＡＮＤゲートか
ら第２の出力パルス７０５が出力される。第１の出力パ
ルスの立ち下り７２２と立ち上り７２３との間の期間
は、第１の相補型のＭＯＳトランジスタを導通状態にし
て信号線に充電をする期間である。第２の出力パルスの
立ち下り７２４と立ち上がり７２５との間の期間は、第
２の相補型のＭＯＳトランジスタを導通状態にして、信
号線に充電をする期間である。第１の相補型のＭＯＳト
ランジスタを導通状態にする期間は、信号線に充電をす
る期間の２／３であり、第２の相補型のＭＯＳトランジ
スタを導通状態にする期間は１／３である。
【０１２２】第１の出力パルスは、第２のインバーター
７１９により反転し、第１の相補型のＭＯＳトランジス
タ７２６のうち、第１のトランジスタのゲート電極（第
３の電極）に出力される。第１のトランジスタはｎチャ
ネル型のトランジスタである。第１のトランジスタは、
第１の半導体膜と、信号線３１０に接続する第１の電極
と、第１のトランジスタのビデオ線と接続する第２の電
極と、第１の半導体膜と重なる第３の電極とからなる。
７１９により反転し、第１の相補型のＭＯＳトランジス
タ７２６のうち、第１のトランジスタのゲート電極（第
３の電極）に出力される。第１のトランジスタはｎチャ
ネル型のトランジスタである。第１のトランジスタは、
第１の半導体膜と、信号線３１０に接続する第１の電極
と、第１のトランジスタのビデオ線と接続する第２の電
極と、第１の半導体膜と重なる第３の電極とからなる。
【０１２３】また、第１の出力パルスは、第１の相補型
のＭＯＳトランジスタのうち、第２のトランジスタのゲ
ート電極（第６の電極）にそのまま出力される。第２の
トランジスタはｐチャネル型のトランジスタである。第
２のトランジスタは、第２の半導体膜と、信号線３１０
に接続する第４の電極と、第１のトランジスタの第２の
電極と接続する第５の電極と、第２の半導体膜と重なる
第６の電極とからなる。第１の出力パルス７０４の立ち
下り７２２と同期して第１の相補型のＭＯＳトランジス
タ７２６のゲート電極が選択され、ビデオ線７２８の電
位と第１の信号線７２９との電位とが同じになるように
充電がされる。
のＭＯＳトランジスタのうち、第２のトランジスタのゲ
ート電極（第６の電極）にそのまま出力される。第２の
トランジスタはｐチャネル型のトランジスタである。第
２のトランジスタは、第２の半導体膜と、信号線３１０
に接続する第４の電極と、第１のトランジスタの第２の
電極と接続する第５の電極と、第２の半導体膜と重なる
第６の電極とからなる。第１の出力パルス７０４の立ち
下り７２２と同期して第１の相補型のＭＯＳトランジス
タ７２６のゲート電極が選択され、ビデオ線７２８の電
位と第１の信号線７２９との電位とが同じになるように
充電がされる。
【０１２４】そして、第１の出力パルス７０４の立ち上
り７２３と同期して、第１の相補型のＭＯＳトランジス
タが非導通状態になる。
り７２３と同期して、第１の相補型のＭＯＳトランジス
タが非導通状態になる。
【０１２５】第２の出力パルス７０５の立ち下り７２４
と同期して、第２の相補型のＭＯＳトランジスタのゲー
ト電極が選択され、ビデオ線７２８の電位が第１の信号
線７２９の電位とが同じになるように充電がされる。
と同期して、第２の相補型のＭＯＳトランジスタのゲー
ト電極が選択され、ビデオ線７２８の電位が第１の信号
線７２９の電位とが同じになるように充電がされる。
【０１２６】以上により、走査線７３０を選択している
期間において、第１の信号線７２９への充電がされる。
つまり、アドレスが（Ｘm，Ｙn）で指定される第１の画
素ＴＦＴ７３１に信号が書き込まれる。
期間において、第１の信号線７２９への充電がされる。
つまり、アドレスが（Ｘm，Ｙn）で指定される第１の画
素ＴＦＴ７３１に信号が書き込まれる。
【０１２７】第１の相補型のＭＯＳトランジスタにおい
ても、第２の相補型のＭＯＳトランジスタにおいても、
ｐチャネル型のＴＦＴのゲート電極と半導体膜との重な
る面積をｎチャネル型のＴＦＴのゲート電極と半導体膜
との重なる面積に比べて大きくしているため、ｐチャネ
ル型のトランジスタのフィードスルーによる電圧の変動
が支配的になり、第１の出力パルスの立ち上り７２５と
同期して、フィードスルーによりその電圧の値が上昇す
るが、二度に分けて信号線に充電をすることで、最終的
に、信号線が有する電位はビデオ線の電位とほぼ等しく
なる。
ても、第２の相補型のＭＯＳトランジスタにおいても、
ｐチャネル型のＴＦＴのゲート電極と半導体膜との重な
る面積をｎチャネル型のＴＦＴのゲート電極と半導体膜
との重なる面積に比べて大きくしているため、ｐチャネ
ル型のトランジスタのフィードスルーによる電圧の変動
が支配的になり、第１の出力パルスの立ち上り７２５と
同期して、フィードスルーによりその電圧の値が上昇す
るが、二度に分けて信号線に充電をすることで、最終的
に、信号線が有する電位はビデオ線の電位とほぼ等しく
なる。
【０１２８】次いで、第２の信号線７３２及びＹn列目
の走査線７３０に接続した第２の画素ＴＦＴ７３３へと
信号を書き込む動作を説明する。
の走査線７３０に接続した第２の画素ＴＦＴ７３３へと
信号を書き込む動作を説明する。
【０１２９】第２のサンプリングパルス７０２と制御パ
ルス７０３とが第３のＮＡＮＤゲート７３３に出力され
る。また、第２のサンプリングパルスと制御パルスとが
第３のインバーター７３４を介して、第４のＮＡＮＤゲ
ート７３５へと出力される。
ルス７０３とが第３のＮＡＮＤゲート７３３に出力され
る。また、第２のサンプリングパルスと制御パルスとが
第３のインバーター７３４を介して、第４のＮＡＮＤゲ
ート７３５へと出力される。
【０１３０】ＮＡＮＤゲート及びインバーターの論理動
作により、第３のＮＡＮＤゲート７３３から第３の出力
パルス７０６が出力され、第４のＮＡＮＤゲート７３５
から第４の出力パルス７０７が出力される。
作により、第３のＮＡＮＤゲート７３３から第３の出力
パルス７０６が出力され、第４のＮＡＮＤゲート７３５
から第４の出力パルス７０７が出力される。
【０１３１】ソースライン反転駆動のため、ビデオ線の
出力パルス７０８は、第１の信号線に充電をする期間７
３６と第２の信号線に充電をする期間７３７とで電圧の
極性が逆になる。それに従って、第２の信号線への出力
パルス７１０も、第１の信号線への出力パルスと電圧の
極性が逆になる。
出力パルス７０８は、第１の信号線に充電をする期間７
３６と第２の信号線に充電をする期間７３７とで電圧の
極性が逆になる。それに従って、第２の信号線への出力
パルス７１０も、第１の信号線への出力パルスと電圧の
極性が逆になる。
【０１３２】以上により、走査線７３０と第２の信号線
７３２とに接続した第２の画素ＴＦＴ７３３への充電が
終了する。
７３２とに接続した第２の画素ＴＦＴ７３３への充電が
終了する。
【０１３３】なお、本実施形態における第１の相補型の
ＭＯＳトランジスタ及び第２の相補型のＭＯＳトランジ
スタのチャネル長及びチャネル幅を表１の（Ｂ）に示
す。第１の相補型のＭＯＳトランジスタでも、第２の相
補型のＭＯＳトランジスタでも、ｐチャネル型のトラン
ジスタは８μｍの長さであり、ｎチャネル型のトランジ
スタは６μｍの長さである。
ＭＯＳトランジスタ及び第２の相補型のＭＯＳトランジ
スタのチャネル長及びチャネル幅を表１の（Ｂ）に示
す。第１の相補型のＭＯＳトランジスタでも、第２の相
補型のＭＯＳトランジスタでも、ｐチャネル型のトラン
ジスタは８μｍの長さであり、ｎチャネル型のトランジ
スタは６μｍの長さである。
【０１３４】第１の相補型のＭＯＳトランジスタはチャ
ネル幅が第１のトランジスタでは６００μｍの幅であ
り、第２のトランジスタでは７５０μｍの幅である。第
１の相補型のＭＯＳトランジスタから信号線等に電荷を
供給する時間は、従来の駆動と比べて２／３に減ってい
るが、チャネル幅が、比較例に示した従来のチャネル幅
に対し、１．５倍に増えているため、第１の相補型のＭ
ＯＳトランジスタにより充電をする期間に従来と同様
に、信号線や画素電極の電位をビデオ線と同電位にする
ことができる。
ネル幅が第１のトランジスタでは６００μｍの幅であ
り、第２のトランジスタでは７５０μｍの幅である。第
１の相補型のＭＯＳトランジスタから信号線等に電荷を
供給する時間は、従来の駆動と比べて２／３に減ってい
るが、チャネル幅が、比較例に示した従来のチャネル幅
に対し、１．５倍に増えているため、第１の相補型のＭ
ＯＳトランジスタにより充電をする期間に従来と同様
に、信号線や画素電極の電位をビデオ線と同電位にする
ことができる。
【０１３５】第１の相補型のＭＯＳトランジスタを非導
通状態にしたときの、フィードスルーによる電圧の変動
は１５ｍＶ〜２２５ｍＶと見積もられる。フィードスル
ーによる電圧の変動を見積もるときの仮定は、実施形態
１と同様である。
通状態にしたときの、フィードスルーによる電圧の変動
は１５ｍＶ〜２２５ｍＶと見積もられる。フィードスル
ーによる電圧の変動を見積もるときの仮定は、実施形態
１と同様である。
【０１３６】また、第２の相補型のＭＯＳトランジスタ
のチャネル幅は第３のトランジスタで６０μｍとし、第
４のトランジスタで７５μｍとしている。それでも、フ
ィードスルーによる電圧の変動を補うには充分である。
このとき、第２の相補型のＭＯＳトランジスタを非導通
にしたときのフィードスルーによる電圧の変動は、１．
５ｍＶ〜２２．５ｍＶと見積もられる。
のチャネル幅は第３のトランジスタで６０μｍとし、第
４のトランジスタで７５μｍとしている。それでも、フ
ィードスルーによる電圧の変動を補うには充分である。
このとき、第２の相補型のＭＯＳトランジスタを非導通
にしたときのフィードスルーによる電圧の変動は、１．
５ｍＶ〜２２．５ｍＶと見積もられる。
【０１３７】本実施形態では、第１のトランジスタ及び
第２のトランジスタのチャネル幅が実施形態１に比べて
小さいため、第１の相補型のＭＯＳトランジスタを非導
通状態にしたときのフィードスルー電圧が実施形態１に
比べて小さい。このため、第２の相補型のＭＯＳトラン
ジスタを構成する第３のトランジスタ及び第４のトラン
ジスタのチャネル幅が狭くても、充分に、信号線へと充
電ができる。また、第３のトランジスタ及び第４のトラ
ンジスタのチャネル幅が狭くなると、フィードスルーに
よる電圧の変動を低くできるため、第３のトランジスタ
及び第４のトランジスタのＭＯＳトランジスタを非導通
にしたときのフィードスルーにより変動する電圧の絶対
値を実施形態１に比べて小さくすることができる。
第２のトランジスタのチャネル幅が実施形態１に比べて
小さいため、第１の相補型のＭＯＳトランジスタを非導
通状態にしたときのフィードスルー電圧が実施形態１に
比べて小さい。このため、第２の相補型のＭＯＳトラン
ジスタを構成する第３のトランジスタ及び第４のトラン
ジスタのチャネル幅が狭くても、充分に、信号線へと充
電ができる。また、第３のトランジスタ及び第４のトラ
ンジスタのチャネル幅が狭くなると、フィードスルーに
よる電圧の変動を低くできるため、第３のトランジスタ
及び第４のトランジスタのＭＯＳトランジスタを非導通
にしたときのフィードスルーにより変動する電圧の絶対
値を実施形態１に比べて小さくすることができる。
【０１３８】[実施形態３]本実施形態では、本発明をＯ
ＬＥＤの発光を用いた表示装置に適用した例を示す。Ｏ
ＬＥＤに電界を印加するときに、アナログ電圧を画素部
の信号線に印可して表示を行う駆動方法を用いるときが
ある。このように、アナログ電圧を画素部の信号線に印
加するときは、アナログスイッチを介して信号線にアナ
ログ電圧を印加する。このように、アナログスイッチを
用いた駆動に、本発明を適用することができる。
ＬＥＤの発光を用いた表示装置に適用した例を示す。Ｏ
ＬＥＤに電界を印加するときに、アナログ電圧を画素部
の信号線に印可して表示を行う駆動方法を用いるときが
ある。このように、アナログ電圧を画素部の信号線に印
加するときは、アナログスイッチを介して信号線にアナ
ログ電圧を印加する。このように、アナログスイッチを
用いた駆動に、本発明を適用することができる。
【０１３９】本実施形態を図１１を用いて説明をする。
図１１は、ＯＬＥＤを用いた表示装置において、ソース
ドライバー及び画素部の回路を示している。ソースドラ
イバー３１４については実施形態２と同じ動作をする。
つまり、第１のアナログスイッチ３０６を導通状態にし
て信号線に電荷を供給し、次いで、第１のアナログスイ
ッチを非導通状態にする。そして、第２のアナログスイ
ッチ３０７を導通状態にして、信号線に電荷を供給し、
次いで第２のアナログスイッチを導通状態にする。
図１１は、ＯＬＥＤを用いた表示装置において、ソース
ドライバー及び画素部の回路を示している。ソースドラ
イバー３１４については実施形態２と同じ動作をする。
つまり、第１のアナログスイッチ３０６を導通状態にし
て信号線に電荷を供給し、次いで、第１のアナログスイ
ッチを非導通状態にする。そして、第２のアナログスイ
ッチ３０７を導通状態にして、信号線に電荷を供給し、
次いで第２のアナログスイッチを導通状態にする。
【０１４０】第１のアナログスイッチ又は第２のアナロ
グスイッチを導通状態にしているときに、走査線３１３
及び信号線３１０に接続した選択トランジスタ３３２が
導通状態になり、信号線と電源線３３６との電位差に対
応した量の電荷が保持容量３３５に書き込まれる。
グスイッチを導通状態にしているときに、走査線３１３
及び信号線３１０に接続した選択トランジスタ３３２が
導通状態になり、信号線と電源線３３６との電位差に対
応した量の電荷が保持容量３３５に書き込まれる。
【０１４１】信号線の電圧によって、駆動トランジスタ
３３３のゲート電極に印加される電圧が変わる。駆動ト
ランジスタ３３３は、そのゲート電極の電圧によって、
電源線３３６から、ＯＬＥＤ素子３３４へと流れる電流
の量が変わる。つまり、駆動トランジスタのゲート電極
の電位を変えることで、ＯＬＥＤ素子に流れる電流の量
が変わる。駆動トランジスタ３３３のゲート電極の電位
は、信号線３１０の電位によって変わるため、ＯＬＥＤ
を用いた表示装置において、信号線にアナログ電圧を印
可することで、ＯＬＥＤ素子に流れる電流の量が変わ
り、ＯＬＥＤ素子が発光する輝度が変わり、階調表示を
行うことができる。なお、ＯＬＥＤ素子とは、陰極及び
陽極に挟まれて、ＯＬＥＤの薄膜が形成された素子をい
う。
３３３のゲート電極に印加される電圧が変わる。駆動ト
ランジスタ３３３は、そのゲート電極の電圧によって、
電源線３３６から、ＯＬＥＤ素子３３４へと流れる電流
の量が変わる。つまり、駆動トランジスタのゲート電極
の電位を変えることで、ＯＬＥＤ素子に流れる電流の量
が変わる。駆動トランジスタ３３３のゲート電極の電位
は、信号線３１０の電位によって変わるため、ＯＬＥＤ
を用いた表示装置において、信号線にアナログ電圧を印
可することで、ＯＬＥＤ素子に流れる電流の量が変わ
り、ＯＬＥＤ素子が発光する輝度が変わり、階調表示を
行うことができる。なお、ＯＬＥＤ素子とは、陰極及び
陽極に挟まれて、ＯＬＥＤの薄膜が形成された素子をい
う。
【０１４２】また、このようなＯＬＥＤを用いた表示装
置において、本発明を用いると、アナログスイッチを切
ったときのフィードスルーによる電圧の変化を抑え、良
好な階調を表示することができる。
置において、本発明を用いると、アナログスイッチを切
ったときのフィードスルーによる電圧の変化を抑え、良
好な階調を表示することができる。
【０１４３】また本実施形態において、選択トランジス
タ３３２に再度信号が書き込まれるまで、保持容量３３
５に書き込まれた電荷により、駆動トランジスタ３３３
のゲート電極は一定の電圧に保たれる。これにより、ゲ
ート電極の値によっては、常時駆動トランジスタを介し
てＯＬＥＤ素子に電流を流すことができ、表示装置の発
光輝度が高い、明るい表示をすることができる。なお、
電源線は、各画素で共通の電位を保っている。
タ３３２に再度信号が書き込まれるまで、保持容量３３
５に書き込まれた電荷により、駆動トランジスタ３３３
のゲート電極は一定の電圧に保たれる。これにより、ゲ
ート電極の値によっては、常時駆動トランジスタを介し
てＯＬＥＤ素子に電流を流すことができ、表示装置の発
光輝度が高い、明るい表示をすることができる。なお、
電源線は、各画素で共通の電位を保っている。
【０１４４】[実施形態４]本実施形態では、実施形態１
〜３に比べて、ソースドライバーの回路構成が異なる。
本実施形態を図１２と図１３とを用いて説明をする。図
１２は、ソースドライバーの回路を示した模式図であ
る。また、図１３はソースドライバーのタイミングを示
したものである。本実施形態でも、アナログスイッチと
しては、相補型のＭＯＳトランジスタを用いる。
〜３に比べて、ソースドライバーの回路構成が異なる。
本実施形態を図１２と図１３とを用いて説明をする。図
１２は、ソースドライバーの回路を示した模式図であ
る。また、図１３はソースドライバーのタイミングを示
したものである。本実施形態でも、アナログスイッチと
しては、相補型のＭＯＳトランジスタを用いる。
【０１４５】本実施形態の回路構成によれば、同一の信
号線に接続した第１のアナログスイッチ３４１及び第２
のアナログスイッチ３４２を同時に導通状態にして、ビ
デオ線の信号を前記第１のアナログスイッチ及び第2の
アナログスイッチを介して前記信号線に出力することが
できる。これを第１の動作とする。その後に、前記第１
のアナログスイッチを非導通状態にする第２の動作をす
る。次いで前記第２のアナログスイッチを非導通状態に
する第３の動作をする。つまり、第１のアナログスイッ
チと第２のアナログスイッチとを用いて同時に信号線に
充電をすることができる。
号線に接続した第１のアナログスイッチ３４１及び第２
のアナログスイッチ３４２を同時に導通状態にして、ビ
デオ線の信号を前記第１のアナログスイッチ及び第2の
アナログスイッチを介して前記信号線に出力することが
できる。これを第１の動作とする。その後に、前記第１
のアナログスイッチを非導通状態にする第２の動作をす
る。次いで前記第２のアナログスイッチを非導通状態に
する第３の動作をする。つまり、第１のアナログスイッ
チと第２のアナログスイッチとを用いて同時に信号線に
充電をすることができる。
【０１４６】本実施形態の第１のアナログスイッチとし
て機能する第１の相補型のＭＯＳトランジスタのチャネ
ル長及びチャネル幅や、第２のアナログスイッチとして
機能する第２の相補型のＭＯＳトランジスタのチャネル
長及びチャネル幅は、実施形態１と同じである。
て機能する第１の相補型のＭＯＳトランジスタのチャネ
ル長及びチャネル幅や、第２のアナログスイッチとして
機能する第２の相補型のＭＯＳトランジスタのチャネル
長及びチャネル幅は、実施形態１と同じである。
【０１４７】シフトレジスター３４６から、出力パルス
３５５と制御パルス３５６とが第５のＮＡＮＤゲート３
３８に出力される。第５のＮＡＮＤゲートの論理動作に
従って、第５のＮＡＮＤゲートから第５の出力パルス３
５７が出力される。第５の出力パルスは、第４のインバ
ーター３３９を介して、第３の相補型のトランジスタの
ｎチャネル型のトランジスタのゲート電極に出力され
る。また、第５の出力パルスは、第３の相補型のトラン
ジスタのｐチャネル型のトランジスタのゲート電極にそ
のまま出力される。第５の出力パルスが相対的に低電圧
になる期間３６１に、第１のアナログスイッチ３４１が
導通状態になる。
３５５と制御パルス３５６とが第５のＮＡＮＤゲート３
３８に出力される。第５のＮＡＮＤゲートの論理動作に
従って、第５のＮＡＮＤゲートから第５の出力パルス３
５７が出力される。第５の出力パルスは、第４のインバ
ーター３３９を介して、第３の相補型のトランジスタの
ｎチャネル型のトランジスタのゲート電極に出力され
る。また、第５の出力パルスは、第３の相補型のトラン
ジスタのｐチャネル型のトランジスタのゲート電極にそ
のまま出力される。第５の出力パルスが相対的に低電圧
になる期間３６１に、第１のアナログスイッチ３４１が
導通状態になる。
【０１４８】第５のインバーター３４４を介して、第２
の相補型のトランジスタのうち、ｎチャネル型のトラン
ジスタのゲート電極に出力パルス３５５が出力される。
また、ｐチャネル型のトランジスタのゲート電極に出力
パルス３５５がそのまま出力される。出力パルスが相対
的に高電圧の期間３６０に第２のアナログスイッチ３４
２が導通状態になる。
の相補型のトランジスタのうち、ｎチャネル型のトラン
ジスタのゲート電極に出力パルス３５５が出力される。
また、ｐチャネル型のトランジスタのゲート電極に出力
パルス３５５がそのまま出力される。出力パルスが相対
的に高電圧の期間３６０に第２のアナログスイッチ３４
２が導通状態になる。
【０１４９】ビデオ線３４５が第１の相補型のトランジ
スタ及び第２の相補型のトランジスタに接続している。
ビデオ線からの出力パルス３５８の電位に従って、信号
線３０４の電位が決まる。第５の出力パルスが相対的に
高電圧になったときに、第１のアナログスイッチが非導
通状態になり、フィードスルーにより信号線の電位が変
動する。また、第２のアナログスイッチを非導通状態に
したときに、フィードスルーにより信号線の電位が変動
する。しｋし、第２のアナログスイッチを非導通状態に
したときの電位の変動は、第１のアナログスイッチを非
導通状態にしたときの電位の変動に比べて小さく出来
る。
スタ及び第２の相補型のトランジスタに接続している。
ビデオ線からの出力パルス３５８の電位に従って、信号
線３０４の電位が決まる。第５の出力パルスが相対的に
高電圧になったときに、第１のアナログスイッチが非導
通状態になり、フィードスルーにより信号線の電位が変
動する。また、第２のアナログスイッチを非導通状態に
したときに、フィードスルーにより信号線の電位が変動
する。しｋし、第２のアナログスイッチを非導通状態に
したときの電位の変動は、第１のアナログスイッチを非
導通状態にしたときの電位の変動に比べて小さく出来
る。
【０１５０】これは、第２のアナログスイッチの半導体
膜とゲート電極とが重なることに起因する寄生容量が、
第１のアナログスイッチの半導体膜とゲート電極とが重
なることに起因する寄生容量に比べて小さいためであ
る。これにより、数２により示されるフィードスルー電
圧は、第１のアナログスイッチを非導通状態にしたとき
に比べて、第２のアナログスイッチを非導通状態にした
ときの方が著しく小さい。
膜とゲート電極とが重なることに起因する寄生容量が、
第１のアナログスイッチの半導体膜とゲート電極とが重
なることに起因する寄生容量に比べて小さいためであ
る。これにより、数２により示されるフィードスルー電
圧は、第１のアナログスイッチを非導通状態にしたとき
に比べて、第２のアナログスイッチを非導通状態にした
ときの方が著しく小さい。
【０１５１】このような方法でも、第１のアナログスイ
ッチを非導通にしたときのフィードスルー電圧を、第２
のアナログスイッチを導通状態にしての充電で補うこと
ができる。
ッチを非導通にしたときのフィードスルー電圧を、第２
のアナログスイッチを導通状態にしての充電で補うこと
ができる。
【０１５２】
【実施例】［実施例１］本実施例では、画素部の画素Ｔ
ＦＴおよび保持容量と、表示領域の周辺に設けられる駆
動回路のＴＦＴを同時に作製する方法について工程に従
って詳細に説明する。但し、説明を簡単にするために、
駆動回路部にはその基本構成回路であるＣＭＯＳ回路
を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、
ある経路に沿った断面により図示することにする。
ＦＴおよび保持容量と、表示領域の周辺に設けられる駆
動回路のＴＦＴを同時に作製する方法について工程に従
って詳細に説明する。但し、説明を簡単にするために、
駆動回路部にはその基本構成回路であるＣＭＯＳ回路
を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、
ある経路に沿った断面により図示することにする。
【０１５３】作製方法を示す。説明には図６〜図８の画
素部及び駆動回路部の上面図と、図１０の画素部の上面
図とを用いる。
素部及び駆動回路部の上面図と、図１０の画素部の上面
図とを用いる。
【０１５４】まず、図６（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板４００上に酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜４０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作
製される酸化窒化シリコン膜４０１ａを１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４
０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０
nm）の厚さに積層形成する。本実施例では下地膜４０１
を２層構造として示したが、前記絶縁膜の単層膜または
２層以上積層させた構造として形成しても良い。
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板４００上に酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜４０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作
製される酸化窒化シリコン膜４０１ａを１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４
０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０
nm）の厚さに積層形成する。本実施例では下地膜４０１
を２層構造として示したが、前記絶縁膜の単層膜または
２層以上積層させた構造として形成しても良い。
【０１５５】島状半導体膜４０２〜４０６は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体膜４０２〜４０６の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体膜４０２〜４０６の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。
【０１５６】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm2(代表的には２０
０〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm2(代表的には２０
０〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。
【０１５７】次いで、島状半導体膜４０２〜４０６を覆
うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７
はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４
０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成す
る。本実施例では、１１５ｎｍの厚さの酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）
とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜
４００℃とし、高周波（１３．５６MHz）電力密度０．
５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化シリコン膜は、その後４
００〜５００℃の熱アニールによりゲート絶縁膜として
良好な特性を得ることができる。
うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７
はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４
０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成す
る。本実施例では、１１５ｎｍの厚さの酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）
とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜
４００℃とし、高周波（１３．５６MHz）電力密度０．
５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化シリコン膜は、その後４
００〜５００℃の熱アニールによりゲート絶縁膜として
良好な特性を得ることができる。
【０１５８】そして、ゲート絶縁膜４０７上にゲート電
極を形成するための第１の導電膜４０８と第２の導電膜
４０９とを形成する。本実施例では、第１の導電膜４０
８をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の
導電膜４０９をＷで１００〜３００ｎｍの厚さに形成す
る。
極を形成するための第１の導電膜４０８と第２の導電膜
４０９とを形成する。本実施例では、第１の導電膜４０
８をＴａＮで５０〜１００ｎｍの厚さに形成し、第２の
導電膜４０９をＷで１００〜３００ｎｍの厚さに形成す
る。
【０１５９】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに成
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃ
ｍを実現することができる。
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに成
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃ
ｍを実現することができる。
【０１６０】なお、本実施例では、第１の導電膜４０８
をＴａＮ、第２の導電膜４０９をＷとしたが、いずれも
Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、
または前記元素を主成分とする合金材料若しくは化合物
材料で形成してもよい。また、リン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜を
用いてもよい。本実施例以外の組み合わせとしては、第
１の導電膜をタンタル（Ｔａ）で形成し、第２の導電膜
をＷとする組み合わせ、第１の導電膜を窒化タンタル
（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合
わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成
し、第２の導電膜をＣｕとする組み合わせなどがある。
をＴａＮ、第２の導電膜４０９をＷとしたが、いずれも
Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、
または前記元素を主成分とする合金材料若しくは化合物
材料で形成してもよい。また、リン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜を
用いてもよい。本実施例以外の組み合わせとしては、第
１の導電膜をタンタル（Ｔａ）で形成し、第２の導電膜
をＷとする組み合わせ、第１の導電膜を窒化タンタル
（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合
わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成
し、第２の導電膜をＣｕとする組み合わせなどがある。
【０１６１】次に、レジストによるマスク４１０〜４１
７を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスを混合し、１Paの圧力でコイル
型の電極に５００WのＲＦ（13.56MHz）電力を投入して
プラズマを生成して行う。基板側（試料ステージ）にも
１００WのＲＦ（13.56MHz）電力を投入し、実質的に負
の自己バイアス電圧を印加する。エッチングガスを適宜
選択することによりＷ膜及びＴａＮ膜とも同程度にエッ
チングされる。
７を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスを混合し、１Paの圧力でコイル
型の電極に５００WのＲＦ（13.56MHz）電力を投入して
プラズマを生成して行う。基板側（試料ステージ）にも
１００WのＲＦ（13.56MHz）電力を投入し、実質的に負
の自己バイアス電圧を印加する。エッチングガスを適宜
選択することによりＷ膜及びＴａＮ膜とも同程度にエッ
チングされる。
【０１６２】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー部の角度が１５〜４５°の
テーパー形状となる。ゲート絶縁膜上に残渣を残すこと
なくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸
化窒化シリコン膜の選択比は２〜４（代表的には３）で
あるので、オーバーエッチング処理により、酸化窒化シ
リコン膜が露出した面は２０〜５０nm程度エッチングさ
れることになる。こうして、第１のエッチング処理によ
り第１の導電層と第２の導電層から成る第１の形状の導
電層４１９〜４２５（第１の導電層４１９ａ〜４２５ａ
と第２の導電層４１９ｂ〜４２５ｂ）を形成する。４１
８はゲート絶縁膜であり、第１の形状の導電層４１９〜
４２５で覆われない領域は２０〜５０nm程度エッチング
され薄くなった領域が形成される。
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー部の角度が１５〜４５°の
テーパー形状となる。ゲート絶縁膜上に残渣を残すこと
なくエッチングするためには、１０〜２０％程度の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸
化窒化シリコン膜の選択比は２〜４（代表的には３）で
あるので、オーバーエッチング処理により、酸化窒化シ
リコン膜が露出した面は２０〜５０nm程度エッチングさ
れることになる。こうして、第１のエッチング処理によ
り第１の導電層と第２の導電層から成る第１の形状の導
電層４１９〜４２５（第１の導電層４１９ａ〜４２５ａ
と第２の導電層４１９ｂ〜４２５ｂ）を形成する。４１
８はゲート絶縁膜であり、第１の形状の導電層４１９〜
４２５で覆われない領域は２０〜５０nm程度エッチング
され薄くなった領域が形成される。
【０１６３】そして、第１のドーピング処理を行い、ｎ
型を付与する不純物元素を添加する。（図６（Ｂ））ド
ーピングの方法はイオンドープ法若しくはイオン注入法
で行えば良い。イオンドープ法の条件はドーズ量を１×
１０13〜５×１０14atoms/cm 2とし、加速電圧を６０〜
１００ｋｅＶとして行う。ｎ型を付与する不純物元素と
して１５族に属する元素、典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
る。この場合、導電層４１９〜４２３がｎ型を付与する
不純物元素に対するマスクとなり、自己整合的に第１の
不純物領域４２７〜４３０が形成される。第１の不純物
領域４２７〜４３０には１×１０20〜１×１０21atomic
/cm3の濃度範囲でｎ型を付与する不純物元素を添加す
る。
型を付与する不純物元素を添加する。（図６（Ｂ））ド
ーピングの方法はイオンドープ法若しくはイオン注入法
で行えば良い。イオンドープ法の条件はドーズ量を１×
１０13〜５×１０14atoms/cm 2とし、加速電圧を６０〜
１００ｋｅＶとして行う。ｎ型を付与する不純物元素と
して１５族に属する元素、典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
る。この場合、導電層４１９〜４２３がｎ型を付与する
不純物元素に対するマスクとなり、自己整合的に第１の
不純物領域４２７〜４３０が形成される。第１の不純物
領域４２７〜４３０には１×１０20〜１×１０21atomic
/cm3の濃度範囲でｎ型を付与する不純物元素を添加す
る。
【０１６４】次に、図６（Ｃ）に示すように第２のエッ
チング処理を行う。ＩＣＰエッチング法を用い、反応性
ガスをチャンバーに導入して、コイル型の電極に所定の
ＲＦ電力(13.56MHz)を供給し、プラズマを生成して行
う。基板側（試料ステージ）には低めのＲＦ（13.56MH
z）電力を投入し、第１のエッチング処理に比べ低い自
己バイアス電圧を印加する。Ｗ膜を異方性エッチングし
て第２の形状の導電層４９４〜４９９を得る。
チング処理を行う。ＩＣＰエッチング法を用い、反応性
ガスをチャンバーに導入して、コイル型の電極に所定の
ＲＦ電力(13.56MHz)を供給し、プラズマを生成して行
う。基板側（試料ステージ）には低めのＲＦ（13.56MH
z）電力を投入し、第１のエッチング処理に比べ低い自
己バイアス電圧を印加する。Ｗ膜を異方性エッチングし
て第２の形状の導電層４９４〜４９９を得る。
【０１６５】さらに、図６（Ｃ）に示すように第２のド
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げて高い加速電圧の条件としてｎ型
を付与する不純物元素をドーピングする。例えば、加速
電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドー
ズ量で行い、図６（Ｂ）で島状半導体膜に形成された第
１の不純物領域の内側に新たな不純物領域を形成する。
ドーピングは、第２の形状の導電層４９４〜４９８を不
純物元素に対するマスクとして用い、第１の導電層４９
４ａ〜４９８ａの下側の領域にも不純物元素が添加され
るようにドーピングする。こうして、第１の導電層４９
４ａ〜４９８ａと重なる第２の不純物領域６０８〜６１
２を形成する。ｎ型を付与する不純物元素は、第２の不
純物領域で１×１０17〜１×１０18 atomic/cm3の濃度
となるようにする。
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げて高い加速電圧の条件としてｎ型
を付与する不純物元素をドーピングする。例えば、加速
電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドー
ズ量で行い、図６（Ｂ）で島状半導体膜に形成された第
１の不純物領域の内側に新たな不純物領域を形成する。
ドーピングは、第２の形状の導電層４９４〜４９８を不
純物元素に対するマスクとして用い、第１の導電層４９
４ａ〜４９８ａの下側の領域にも不純物元素が添加され
るようにドーピングする。こうして、第１の導電層４９
４ａ〜４９８ａと重なる第２の不純物領域６０８〜６１
２を形成する。ｎ型を付与する不純物元素は、第２の不
純物領域で１×１０17〜１×１０18 atomic/cm3の濃度
となるようにする。
【０１６６】図７（Ａ）のように、ゲート絶縁膜４３２
をエッチングすることで同時に第１の導電層であるＴａ
Ｎがエッチングされて後退するので第３の形状の導電層
４３３〜４３８（第１の導電層４３３ａ〜４３８ａと第
２の導電層４３３ｂ〜４３８ｂ）を形成する。４３２は
ゲート絶縁膜であり第３の形状の導電層４３３〜４３８
で覆われない領域はさらに２０〜５０nm程度エッチング
され薄くなった領域が形成される。
をエッチングすることで同時に第１の導電層であるＴａ
Ｎがエッチングされて後退するので第３の形状の導電層
４３３〜４３８（第１の導電層４３３ａ〜４３８ａと第
２の導電層４３３ｂ〜４３８ｂ）を形成する。４３２は
ゲート絶縁膜であり第３の形状の導電層４３３〜４３８
で覆われない領域はさらに２０〜５０nm程度エッチング
され薄くなった領域が形成される。
【０１６７】図７（Ａ）において、第１の導電層４３３
ａ〜４３７ａと重なる第３の不純物領域６００〜６０３
と、第3の不純物領域の外側にある第４の不純物領域６
０４〜６０７が形成される。これにより第３の不純物領
域及び第４の不純物領域におけるｎ型を付与する不純物
元素の濃度は第２の不純物領域におけるｎ型を付与する
不純物元素の濃度とほぼ等しくなる。
ａ〜４３７ａと重なる第３の不純物領域６００〜６０３
と、第3の不純物領域の外側にある第４の不純物領域６
０４〜６０７が形成される。これにより第３の不純物領
域及び第４の不純物領域におけるｎ型を付与する不純物
元素の濃度は第２の不純物領域におけるｎ型を付与する
不純物元素の濃度とほぼ等しくなる。
【０１６８】そして、図７（Ｂ）に示すように、ｐチャ
ネル型ＴＦＴを形成する島状半導体膜４０３に一導電型
とは逆の導電型の第４の不純物領域４５４〜４５６を形
成する。第３の形状の導電層４３４を不純物元素に対す
るマスクとして用い、自己整合的に不純物領域を形成す
る。このとき、ｎチャネル型ＴＦＴを形成する島状半導
体膜４０２、４０４、４０５、４０６はレジストマスク
４５１〜４５３で全面を被覆しておく。不純物領域４５
５〜４５６にはそれぞれ異なる濃度でリンが添加されて
いるが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法に
より、そのいずれの領域においても不純物濃度を２×１
０20〜２×１０21atoms/cm3となるようにする。
ネル型ＴＦＴを形成する島状半導体膜４０３に一導電型
とは逆の導電型の第４の不純物領域４５４〜４５６を形
成する。第３の形状の導電層４３４を不純物元素に対す
るマスクとして用い、自己整合的に不純物領域を形成す
る。このとき、ｎチャネル型ＴＦＴを形成する島状半導
体膜４０２、４０４、４０５、４０６はレジストマスク
４５１〜４５３で全面を被覆しておく。不純物領域４５
５〜４５６にはそれぞれ異なる濃度でリンが添加されて
いるが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法に
より、そのいずれの領域においても不純物濃度を２×１
０20〜２×１０21atoms/cm3となるようにする。
【０１６９】以上の工程により、それぞれの島状半導体
膜に不純物領域が形成される。島状半導体膜と重なる導
電層４３３〜４３７がＴＦＴのゲート電極として機能す
る。また、４３７は容量配線、４３８は駆動回路内の配
線として機能する。
膜に不純物領域が形成される。島状半導体膜と重なる導
電層４３３〜４３７がＴＦＴのゲート電極として機能す
る。また、４３７は容量配線、４３８は駆動回路内の配
線として機能する。
【０１７０】こうして導電型の制御を目的として図７
（Ｃ）に示すように、それぞれの島状半導体膜に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、４３３〜４
３８に用いた配線材料が熱に弱い場合には、配線等を保
護するため層間絶縁膜（シリコンを主成分とする）を形
成した後で活性化を行うことが好ましい。
（Ｃ）に示すように、それぞれの島状半導体膜に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、４３３〜４
３８に用いた配線材料が熱に弱い場合には、配線等を保
護するため層間絶縁膜（シリコンを主成分とする）を形
成した後で活性化を行うことが好ましい。
【０１７１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体膜を水素化する工程を行う。この工程は
熱的に励起された水素により半導体膜のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体膜を水素化する工程を行う。この工程は
熱的に励起された水素により半導体膜のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。
【０１７２】そして、図８のように、第１の層間絶縁膜
４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚
さで形成する。その上に有機絶縁物材料から成る第２の
層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド
樹脂膜を１．８μｍの厚さで形成する。次いで、コンタ
クトホールを形成するためのエッチング工程を行う。
４７２を酸化窒化シリコン膜で１００〜２００ｎｍの厚
さで形成する。その上に有機絶縁物材料から成る第２の
層間絶縁膜４７３としてアクリル樹脂膜又はポリイミド
樹脂膜を１．８μｍの厚さで形成する。次いで、コンタ
クトホールを形成するためのエッチング工程を行う。
【０１７３】次に、導電性の金属膜をスパッタ法や真空
蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの
厚さで形成し、島状半導体膜のソースまたはドレイン領
域を形成する半導体膜とコンタクトを形成し、そのＴｉ
膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nm
の厚さで形成し、さらにＴｉ膜または窒化チタン（Ｔｉ
Ｎ）膜を１００〜２００nmの厚さで形成して３層構造と
した。
蒸着法で形成する。これは、Ｔｉ膜を５０〜１５０nmの
厚さで形成し、島状半導体膜のソースまたはドレイン領
域を形成する半導体膜とコンタクトを形成し、そのＴｉ
膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nm
の厚さで形成し、さらにＴｉ膜または窒化チタン（Ｔｉ
Ｎ）膜を１００〜２００nmの厚さで形成して３層構造と
した。
【０１７４】そして、駆動回路部において島状半導体膜
のソース領域とコンタクトを形成するソース配線４７４
〜４７６、ドレイン領域とコンタクトを形成するドレイ
ン配線４７７〜４７９を形成する。
のソース領域とコンタクトを形成するソース配線４７４
〜４７６、ドレイン領域とコンタクトを形成するドレイ
ン配線４７７〜４７９を形成する。
【０１７５】また、画素部においては、接続電極４８
０、ゲート配線４８１、ドレイン電極４８２、第２の電
極４９２を形成する。
０、ゲート配線４８１、ドレイン電極４８２、第２の電
極４９２を形成する。
【０１７６】接続電極４８０は、ソース配線４８３と第
１の半導体膜４８４と電気的に接続する。図示してはい
ないが、ゲート配線４８１は第１の電極４８５とコンタ
クトホールにより電気的に接続する。ドレイン電極４８
２は第１の半導体膜４８４のドレイン領域と電気的に接
続する。第２の電極４９２は第２の半導体膜４９３と電
気的に接続し、第２の半導体膜４９３を保持容量５０５
の電極として機能させる。
１の半導体膜４８４と電気的に接続する。図示してはい
ないが、ゲート配線４８１は第１の電極４８５とコンタ
クトホールにより電気的に接続する。ドレイン電極４８
２は第１の半導体膜４８４のドレイン領域と電気的に接
続する。第２の電極４９２は第２の半導体膜４９３と電
気的に接続し、第２の半導体膜４９３を保持容量５０５
の電極として機能させる。
【０１７７】その後、透明導電膜を全面に形成し、フォ
トマスクを用いたパターニング処理およびエッチング処
理により画素電極４９１を形成する。画素電極４９１
は、第２の層間絶縁膜４７３上に形成され、画素ＴＦＴ
のドレイン電極４８２、第２の電極４９２と重なる部分
を設け、接続構造を形成している。
トマスクを用いたパターニング処理およびエッチング処
理により画素電極４９１を形成する。画素電極４９１
は、第２の層間絶縁膜４７３上に形成され、画素ＴＦＴ
のドレイン電極４８２、第２の電極４９２と重なる部分
を設け、接続構造を形成している。
【０１７８】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、ドレイン電極４８２の端
面で接触するＡｌとの腐蝕反応を防止できる。同様に、
酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光
の透過率や導電率を高めるためにガリウム（Ｇａ）を添
加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることがで
きる。
ｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―Ｓ
ｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特
にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛
合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジ
ウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して
熱安定性にも優れているので、ドレイン電極４８２の端
面で接触するＡｌとの腐蝕反応を防止できる。同様に、
酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光
の透過率や導電率を高めるためにガリウム（Ｇａ）を添
加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることがで
きる。
【０１７９】このようにして、透過型の液晶表示装置に
対応したアクティブマトリクス基板を完成させることが
できる。
対応したアクティブマトリクス基板を完成させることが
できる。
【０１８０】以上のようにして、ｎチャネル型ＴＦＴ５
０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ
５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持
容量５０５とを有する画素部を同一基板上に形成するこ
とができる。本明細書中ではこのような基板を便宜上ア
クティブマトリクス基板と呼ぶ。
０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ
５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持
容量５０５とを有する画素部を同一基板上に形成するこ
とができる。本明細書中ではこのような基板を便宜上ア
クティブマトリクス基板と呼ぶ。
【０１８１】駆動回路部のｎチャネル型ＴＦＴ５０１は
チャネル形成領域４６８、ゲート電極を形成する導電層
４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領
域）、ゲート電極の外側に形成される第４の不純物領域
４４６（ＬＤＤ領域）とソース領域またはドレイン領域
として機能する第１の不純物領域４２７を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６
９、ゲート電極を形成する導電層４３４と重なる第５の
不純物領域４５６、ソース領域またはドレイン領域とし
て機能する第６の不純物領域４５５を有している。ｎチ
ャネル型ＴＦＴ５０３にはチャネル形成領域４７０、ゲ
ート電極を形成する導電層４３５と重なる第３の不純物
領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形成
される第４の不純物領域４４８（ＬＤＤ領域）とソース
領域またはドレイン領域として機能する第１の不純物領
域４２９を有している。
チャネル形成領域４６８、ゲート電極を形成する導電層
４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領
域）、ゲート電極の外側に形成される第４の不純物領域
４４６（ＬＤＤ領域）とソース領域またはドレイン領域
として機能する第１の不純物領域４２７を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６
９、ゲート電極を形成する導電層４３４と重なる第５の
不純物領域４５６、ソース領域またはドレイン領域とし
て機能する第６の不純物領域４５５を有している。ｎチ
ャネル型ＴＦＴ５０３にはチャネル形成領域４７０、ゲ
ート電極を形成する導電層４３５と重なる第３の不純物
領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形成
される第４の不純物領域４４８（ＬＤＤ領域）とソース
領域またはドレイン領域として機能する第１の不純物領
域４２９を有している。
【０１８２】画素部の画素ＴＦＴ５０４にはチャネル形
成領域４７１、ゲート電極を形成する導電層４３６と重
なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第４の不純物領域４４９（ＬＤ
Ｄ領域）とソース領域またはドレイン領域として機能す
る第１の不純物領域４３０を有している。また、保持容
量５０５の一方の電極として機能する半導体膜４３０に
はｎ型を付与する不純物元素が添加されている。容量配
線４３７とその間の絶縁層（ゲート絶縁膜と同じ層）と
で保持容量を形成している。
成領域４７１、ゲート電極を形成する導電層４３６と重
なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート
電極の外側に形成される第４の不純物領域４４９（ＬＤ
Ｄ領域）とソース領域またはドレイン領域として機能す
る第１の不純物領域４３０を有している。また、保持容
量５０５の一方の電極として機能する半導体膜４３０に
はｎ型を付与する不純物元素が添加されている。容量配
線４３７とその間の絶縁層（ゲート絶縁膜と同じ層）と
で保持容量を形成している。
【０１８３】図８の鎖線Ａ―Ａ’、鎖線Ｂ―Ｂ’で切断
した断面は、図１０の上面図を鎖線Ａ―Ａ’、鎖線Ｂ―
Ｂ’で切断した断面に対応する。
した断面は、図１０の上面図を鎖線Ａ―Ａ’、鎖線Ｂ―
Ｂ’で切断した断面に対応する。
【０１８４】本実施例のアクティブマトリクス基板は、
透過型の液晶表示装置に用いることができる。なお、画
素電極として、透明導電膜の代わりに、光を反射性を有
する導電膜を用いるときは、本実施例のアクティブマト
リクス基板を反射型の液晶表示装置に用いることができ
る。光を反射性を有する導電膜としては、アルミやアル
ミ合金、銀を用いると、反射率を高くすることができ好
ましい。
透過型の液晶表示装置に用いることができる。なお、画
素電極として、透明導電膜の代わりに、光を反射性を有
する導電膜を用いるときは、本実施例のアクティブマト
リクス基板を反射型の液晶表示装置に用いることができ
る。光を反射性を有する導電膜としては、アルミやアル
ミ合金、銀を用いると、反射率を高くすることができ好
ましい。
【０１８５】[実施例２]本実施例では、実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図９を用いる。
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図９を用いる。
【０１８６】まず、実施例１に従い、アクティブマトリ
クス基板を得る。
クス基板を得る。
【０１８７】次いで、透光性の基板１０００上に透明導
電膜からなる透明電極１００１を形成する。以上の構成
でなる基板を本実施例では対向基板と称する。
電膜からなる透明電極１００１を形成する。以上の構成
でなる基板を本実施例では対向基板と称する。
【０１８８】次いで、アクティブマトリクス基板及び対
向基板上に配向膜１００２を形成しラビング処理を行
う。さらに、樹脂又は無機材料からなる球状のスペーサ
ー（図示せず）を散布する。もちろん、感光性の樹脂を
パターニングにより形成しても良い。
向基板上に配向膜１００２を形成しラビング処理を行
う。さらに、樹脂又は無機材料からなる球状のスペーサ
ー（図示せず）を散布する。もちろん、感光性の樹脂を
パターニングにより形成しても良い。
【０１８９】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材１００
４で貼り合わせる。シール材にはフィラーが混入されて
いて、このフィラーによって均一な間隔を持って２枚の
基板が貼り合わせられる。画素部のセルギャップは４．
５μｍとする。
クティブマトリクス基板と対向基板とをシール材１００
４で貼り合わせる。シール材にはフィラーが混入されて
いて、このフィラーによって均一な間隔を持って２枚の
基板が貼り合わせられる。画素部のセルギャップは４．
５μｍとする。
【０１９０】その後、両基板の間に液晶材料１００３を
注入し、封止剤（図示せず）によって完全に封止する。
液晶材料１００３には公知の液晶材料を用いれば良い。
このようにして図９に示すアクティブマトリクス型液晶
表示装置が完成する。そして、必要があれば、アクティ
ブマトリクス基板または対向基板を所望の形状に分断す
る。さらに、公知の技術を用いて偏光板等を適宜設け
た。そして、公知の技術を用いてＦＰＣを貼りつけた。
注入し、封止剤（図示せず）によって完全に封止する。
液晶材料１００３には公知の液晶材料を用いれば良い。
このようにして図９に示すアクティブマトリクス型液晶
表示装置が完成する。そして、必要があれば、アクティ
ブマトリクス基板または対向基板を所望の形状に分断す
る。さらに、公知の技術を用いて偏光板等を適宜設け
た。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１９１】背景と同系色の部材が配置されている画像
を表示するときは、微妙な階調の差異を明確に表示する
ことが必要になる。本発明により作製される液晶表示装
置によれば、このような微妙な階調の制御が可能とな
る。
を表示するときは、微妙な階調の差異を明確に表示する
ことが必要になる。本発明により作製される液晶表示装
置によれば、このような微妙な階調の制御が可能とな
る。
【０１９２】[実施例３]上記実施例１又は実施例２のう
ちいずれか一を実施して形成された液晶表示装置は様々
な電気光学装置に用いることができる。即ち、それら電
気光学装置を表示部に組み込んだ電子機器全てに本発明
を適用できる。
ちいずれか一を実施して形成された液晶表示装置は様々
な電気光学装置に用いることができる。即ち、それら電
気光学装置を表示部に組み込んだ電子機器全てに本発明
を適用できる。
【０１９３】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図１４、
図１５及び図１６に示す。
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図１４、
図１５及び図１６に示す。
【０１９４】図１４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１９５】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
【０１９６】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１９７】図１４（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。
【０１９８】図１４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１９９】図１４（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。
【０２００】図１５（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の駆動回路に適用することがで
きる。
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の駆動回路に適用することがで
きる。
【０２０１】図１５（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の駆動回路に適用することができる。
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の駆動回路に適用することができる。
【０２０２】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
図１５（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０２０３】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０２０４】ただし、図１５に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置での適用例は図示していな
い。
【０２０５】また、プロジェクターは高輝度の光源を用
いて画像をスクリーンに投影するため、表示される階調
のずれが視認者に認識されやすい。このような液晶表示
装置において、微妙な階調の差を表示することに本発明
は有効である。
いて画像をスクリーンに投影するため、表示される階調
のずれが視認者に認識されやすい。このような液晶表示
装置において、微妙な階調の差を表示することに本発明
は有効である。
【０２０６】図１６（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本発明を表示部２９０４に適用することがで
きる。
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本発明を表示部２９０４に適用することがで
きる。
【０２０７】図１６（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
【０２０８】図１６（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。
【０２０９】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜２のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜２のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。
【０２１０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。
く、あらゆる分野の電子機器に適用することが可能であ
る。
【０２１１】
【発明の効果】本発明を実施することにより、アナログ
スイッチを構成するＴＦＴの電流書きこみ能力を下げる
ことなく、アナログスイッチを非導通にするときに発生
するフィードスルーの影響を低減することができる。こ
れにより液晶表示装置において、フィードスルーによる
階調表示のずれを低減できる。
スイッチを構成するＴＦＴの電流書きこみ能力を下げる
ことなく、アナログスイッチを非導通にするときに発生
するフィードスルーの影響を低減することができる。こ
れにより液晶表示装置において、フィードスルーによる
階調表示のずれを低減できる。
【図１】 本発明による液晶表示装置の回路図。
【図２】 実施形態１の液晶表示装置の回路図。
【図３】 実施形態１の回路のタイミングを示す図。
【図４】 実施形態２の回路のタイミングを示す図。
【図５】 実施形態２の液晶表示装置の回路図。
【図６】 実施例１のアクティブマトリクス基板の作
製方法を示す断面図。
製方法を示す断面図。
【図７】 実施例１のアクティブマトリクス基板の作
製方法を示す断面図。
製方法を示す断面図。
【図８】 実施例１のアクティブマトリクス基板の作
製方法を示す断面図。
製方法を示す断面図。
【図９】 実施例２の液晶表示装置を示す断面図。
【図１０】 実施例１のアクティブマトリクス基板の画
素部の上面図。
素部の上面図。
【図１１】 実施形態３のＯＬＥＤを用いた表示装置の
回路図。
回路図。
【図１２】 実施形態４のソースドライバーの回路図。
【図１３】 実施形態４の回路のタイミングを示す図。
【図１４】 電子機器の一例を示す図。
【図１５】 電子機器の一例を示す図。
【図１６】 電子機器の一例を示す図。
【図１７】 従来のアナログスイッチの回路及びその動
作を示す図。
作を示す図。
【図１８】 従来のフィードスルーの発生する原理を示
す回路図。
す回路図。
【図１９】 従来のアクティブマトリクス方式の液晶表
示装置の回路図。
示装置の回路図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 ５Ｆ０４８ Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｆ１１０ 27/092 Ｈ０５Ｂ 33/08 27/08 ３３１ 33/14 Ａ 29/786 Ｈ０１Ｌ 27/08 ３２１Ｃ Ｈ０５Ｂ 33/08 29/78 ６１２Ｂ 33/14 ６１８Ｃ Ｆターム(参考） 2H093 NA16 NA42 NA53 ND05 ND06 ND09 ND34 ND36 3K007 AB17 AB18 BA06 CA01 CB01 DA01 DB03 EB00 GA02 GA04 5C006 AA16 AC11 AC21 AF43 BB16 BC13 BF24 BF26 BF27 EC11 EC13 FA36 FA56 5C080 AA06 AA10 BB05 DD10 DD30 EE29 FF11 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 KK47 5C094 AA03 AA07 AA09 AA25 AA43 AA48 AA53 AA56 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB04 DB10 EA04 EA05 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GA10 GB10 JA01 5F048 AC03 BA16 BB10 5F110 AA02 BB02 BB04 DD02 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG26 GG28 GG29 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL02 HL03 HL04 HL06 HL07 HL12 HL22 HL23 HM13 HM15 NN03 NN04 NN22 NN27 NN72 NN73 NN78 PP03 PP05 PP06 QQ11 QQ24 QQ25
Claims (13)
- 【請求項１】第１のトランジスタは第１の半導体膜に接
続した第１の電極及び第２の電極と、前記第１の半導体
膜と絶縁膜を介して重なる第３の電極とを有し、第２の
トランジスタは第２の半導体膜に接続した第４の電極及
び第５の電極と、前記第２の半導体膜と前記絶縁膜を介
して重なる第６の電極とを有し、前記第１の電極と前記
第４の電極とが同一の信号線に接続してあり、前記第２
の電極と前記第５の電極とが接続してあり、前記第６の
電極と第２の半導体膜とが重なる第２の面積が、前記第
３の電極と第２の半導体膜とが重なる第１の面積より小
さく、前記第２のトランジスタのチャネル幅が、前記第
１のトランジスタのチャネル幅の１０％以下である特徴
とする表示装置の駆動回路。 - 【請求項２】第１のトランジスタは第１の半導体膜に接
続した第１の電極及び第２の電極と、前記第１の半導体
膜と前記絶縁膜を介して重なる第３の電極とを有し、第
２のトランジスタは第２の半導体膜に接続した第４の電
極及び第５の電極と、前記第２の半導体膜と前記絶縁膜
を介して重なる第６の電極とを有し、前記第１の電極と
前記第４の電極とが同一の信号線に接続してあり、前記
第２の電極と前記第５の電極とが接続してあり、前記第
６の電極と前記第２の半導体膜とが重なる第２の面積
が、前記第３の電極と前記第２の半導体膜とが重なる第
１の面積より小さく、前記第２のトランジスタのチャネ
ル幅とチャネル長との比が、前記第１のトランジスタの
チャネル幅とチャネル長との比の１０％以下であること
を特徴とする表示装置の駆動回路。 - 【請求項３】請求項１又は請求項２において、前記第2
の電極と前記第5の電極とがビデオ線に接続しているこ
とを特徴とする表示装置の駆動回路。 - 【請求項４】第１のトランジスタが第１の半導体膜と第
１の電極、第２の電極及び第３の電極を有し、第２のト
ランジスタが第２の半導体膜と第４の電極、前記第５の
電極及び第６の電極を有し、第３のトランジスタが第３
の半導体膜と第７の電極、第８の電極及び第９の電極を
有し、第４のトランジスタが第４の半導体膜と第１０の
電極、前記第１１の電極及び第１２の電極を有し、前記
第１の電極、前記第４の電極、前記第７の電極及び前記
第１０の電極は同一の信号線に接続してあり、前記第２
の電極、前記第５の電極、前記第８の電極及び前記第１
１の電極は接続してあり、前記第３の電極と前記第１の
半導体膜とが絶縁膜を介して重なる領域の面積を第１の
面積とし、前記第６の電極と前記第２の半導体膜とが前
記絶縁膜を介して重なる領域の面積を第２の面積とし、
前記第９の電極が前記第３の半導体膜とが前記絶縁膜を
介して重なる領域の面積を第３の面積とし、前記第１５
の電極が前記第４の半導体膜と前記絶縁膜を介して重な
る領域の面積を第４の面積とし、前記第３の面積と前記
第４の面積との平均が、前記第１の面積と前記第２の面
積との平均に比べて小さいことを特徴とする表示装置の
駆動回路。 - 【請求項５】請求項４において、前記第１のトランジス
タは第１のチャネル幅を有し、前記第２のトランジスタ
は第２のチャネル幅を有し、前記第３のトランジスタは
第３のチャネル幅を有し、前記第４のトランジスタは第
４のチャネル幅を有し、前記第３のチャネル幅と第４の
チャネル幅との平均が、前記第１のチャネル幅と前記第
２のチャネル幅との平均の１０％以下であることを特徴
とする表示装置の駆動回路。 - 【請求項６】請求項４において、前記第１のトランジス
タのチャネル幅とチャネル長との比を第１の比とし、前
記第２のトランジスタのチャネル幅とチャネル長との比
を第２の比とし、前記第３のトランジスタのチャネル幅
とチャネル長との比を第３の比とし、前記第４のトラン
ジスタのチャネル幅とチャネル長との比を第４の比と
し、前記第３の比と前記第４の比との平均が前記第１の
比と前記第２の比との平均の１０％以下であることを特
徴とする表示装置の駆動回路。 - 【請求項７】請求項４乃至６のいずれか一項において、
第１の相補型のＭＯＳトランジスタが前記第１のトラン
ジスタと前記第２のトランジスタとからなり、第２の相
補型のＭＯＳトランジスタが前記第３のトランジスタと
前記第４のトランジスタとからなることを特徴とする表
示装置の駆動回路。 - 【請求項８】請求項４乃至６のいずれか一項において、
前記第２の電極、前記第５の電極、前記第８の電極及び
前記第１１の電極はビデオ線に接続していることを特徴
とする表示装置の駆動回路。 - 【請求項９】信号線に接続した少なくとも三つ以上の相
補型のトランジスタを有し、前記相補型のトランジスタ
は第１の半導体膜、第２の半導体膜、第１の電極、第２
の電極、第３の電極及び第４の電極を有し、前記第１の
電極は前記第１の半導体膜及び前記第２の半導体膜と前
記信号線に接続してあり、前記第２の電極は前記第１の
半導体膜及び前記第２の半導体膜に接続してあり、前記
第３の電極は絶縁膜を介して前記第１の半導体膜と第１
の面積で重なり、前記第４の電極は前記絶縁膜を介して
前記第２の半導体膜と第２の面積で重なり、前記第１の
面積と前記第２の面積との和が、前記少なくとも三つ以
上の相補型のトランジスタの各々において異なることを
特徴とする表示装置の駆動回路。 - 【請求項１０】並列に接続した第１のアナログスイッチ
及び第2のアナログスイッチを有し、前記第１のアナロ
グスイッチ及び前記第２のアナログスイッチは同一の信
号線に接続しており、前記第１のアナログスイッチ及び
前記第２のアナログスイッチを導通状態にして、ビデオ
線の信号を前記第１のアナログスイッチ及び前記第2の
アナログスイッチを介して前記信号線に出力する第１の
動作の後に、前記第１のアナログスイッチを非導通状態
にする第２の動作を有し、その後前記第２のアナログス
イッチを非導通状態にする第３の動作を有することを特
徴とする表示装置の駆動方法。 - 【請求項１１】並列に接続した第１のアナログスイッチ
及び第2のアナログスイッチを有し、前記第１のアナロ
グスイッチ及び前記第２のアナログスイッチは同一の信
号線に接続しており、前記第１のアナログスイッチを導
通状態にして、ビデオ線の信号を前記第１のアナログス
イッチを介して信号線に書き込む第１の動作と、前記第
１のアナログスイッチを非導通状態にする第２の動作
と、前記第２のアナログスイッチを導通状態にして、ビ
デオ線の信号を前記第１のアナログスイッチを介して信
号線に書き込む第３の動作と、前記第２のアナログスイ
ッチを非導通状態にする第４の動作とを有することを特
徴とする表示装置の駆動方法。 - 【請求項１２】請求項１０又は請求項１１において、前
記第１のアナログスイッチは、第１の半導体膜と前記第
１の半導体膜に接続した第１の電極及び第２の電極と前
記第１の半導体膜に重なる第３の電極とを有するトラン
ジスタであり、前記第２のアナログスイッチは、第２の
半導体膜と前記第２の半導体膜に接続した第４の電極及
び第５の電極と、前記第２の半導体膜と重なる第３の電
極とを有するトランジスタであり、前記第１の電極及び
前記第４の電極は前記信号線に接続しており、前記第２
の電極と前記第５の電極は前記ビデオ線に接続してお
り、前記第２の半導体膜と前記第６の電極とが重なる第
２の面積が、前記第１の半導体膜と前記第５の電極とが
重なる第１の面積に比べて小さいことを特徴とする表示
装置の駆動方法。 - 【請求項１３】請求項１０又は請求項１１において、前
記第１のアナログスイッチは第１の半導体膜と第１の電
極、第２の電極及び第３の電極を有する第１のトランジ
スタと、第２の半導体膜と第４の電極、前記第５の電極
及び第６の電極を有する第２のトランジスタとからな
り、前記第２のアナログスイッチは第３の半導体膜と第
７の電極、第８の電極及び第９の電極を有する第３のト
ランジスタと、第４の半導体膜と第１０の電極、前記第
１１の電極及び第１２の電極を有する第４のトランジス
タとからなり、前記第１の電極、前記第４の電極、前記
第７の電極及び前記第１０の電極は信号線に接続し、前
記第２の電極、前記第５の電極、前記第８の電極及び前
記第１１の電極は接続し、前記第３の電極と第１の半導
体膜とが重なる領域の面積を第１の面積とし、前記第６
の電極と第２の半導体膜とが重なる領域の面積を第２の
面積とし、前記第９の電極が第３の半導体膜と重なる領
域の面積を第３の面積とし、前記第１５の電極が第４の
半導体膜と重なる領域の面積を第４の面積とし、第３の
面積と第４の面積との平均が、前記第１の面積と第２の
面積との平均に比べて小さいことを特徴とする表示装置
の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000391429A JP2002196701A (ja) | 2000-12-22 | 2000-12-22 | 表示装置の駆動回路及び表示装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000391429A JP2002196701A (ja) | 2000-12-22 | 2000-12-22 | 表示装置の駆動回路及び表示装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002196701A true JP2002196701A (ja) | 2002-07-12 |
| JP2002196701A5 JP2002196701A5 (ja) | 2008-02-28 |
Family
ID=18857567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000391429A Withdrawn JP2002196701A (ja) | 2000-12-22 | 2000-12-22 | 表示装置の駆動回路及び表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002196701A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN100466055C (zh) * | 2005-02-22 | 2009-03-04 | 精工爱普生株式会社 | 电光装置的驱动电路、具备其的电光装置以及电子设备 |
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