JP2002198537A

JP2002198537A - 半導体装置及びその作製方法

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Publication number: JP2002198537A
Application number: JP2001304290A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-09-29
Filing date: 2001-09-28
Publication date: 2002-07-12
Anticipated expiration: 2021-09-28
Also published as: JP4974427B2

Abstract

(57)【要約】【課題】画素部に形成される画素電極や走査線（ゲート
線）及びデータ線の配置を適したものとして、かつ、マ
スク数及び工程数を増加させることなく高い開口率を実
現した画素構造を有するアクティブマトリクス型表示装
置を提供することを目的とする。【解決手段】半導体膜と基板との間に第１の絶縁膜を介
して設けられた第１の配線を、該半導体膜と重ねて設
け、遮光膜として用いる。さらに半導体膜上にゲート絶
縁膜として用いる第２の絶縁膜を形成し、当該第２の絶
縁膜上にゲート電極と第２の配線を形成する。第１及び
第２の配線は、第１及び第２の絶縁膜を介して交差す
る。第２の配線の上層には、層間絶縁膜として第３の絶
縁膜を形成し、その上に画素電極を形成する。画素電極
は、第１の配線及び第２の配線とオーバーラップさせて
形成することが可能であり、反射型の表示装置において
画素電極の面積を大型化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一の絶縁体表面
上に画素部または、当該画素部とその駆動回路を有する
半導体装置に関する。特に本発明は、電極間に液晶材料
を挟んだ表示装置に好適に用いることができる。尚、本
明細書において半導体装置とは、半導体特性を利用して
機能しうる装置全般を指し、前記表示装置、集積回路及
び、当該集積回路や表示装置を搭載した電子装置を半導
体装置の範疇とする。

【０００２】

【従来の技術】画素密度の高精細化が進むに従い、画素
またはドット毎に薄膜トランジスタ（以下、ＴＦＴと記
す）を配置したマトリクス駆動方式（これをアクティブ
マトリクス駆動方式と呼ぶ）が必須の技術となってい
る。ＴＦＴを用いたアクティブマトリクス駆動方式は、
単純マトリクス駆動方式で発生してしまうクロストーク
を防ぐことが可能となっている。

【０００３】アクティブマトリクス型表示装置のもう一
つの利点は、画素部に信号を伝送する駆動回路として、
シフトレジスタ、ラッチもしくはバッファといった集積
回路を同一の絶縁体上にＴＦＴで形成することが可能な
点である。これにより外部回路との接点数を非常に少な
くすることが可能となり、表示装置の信頼性を高めるこ
とを可能としている。

【０００４】液晶材料を用いた表示装置は、画素部に映
し出される映像を直接見る直視型と、当該画像を光学系
を用いてスクリーンに映し出す投影型の２種類が開発さ
れている。この両者は画面サイズを基にして３０インチ
型程度までは直視型で、それ以上のサイズは投影型で対
応するように棲み分けが考えられている。

【０００５】液晶は交流で駆動させるのが一般的であ
り、フレーム反転駆動またはライン反転駆動といった方
式が採用されている。いずれにしても、ＴＦＴは液晶に
印加する電圧を制御するために用いられている。液晶の
抵抗は高いので、ＴＦＴには走査期間中に画素容量（液
晶そのもの）を充電し得る十分大きなオン電流（ＴＦＴ
がオン状態の時に流れるドレイン電流を指す）、フィー
ルド期間中にわたって電荷を保持し得る十分小さなオフ
電流ＴＦＴがオフ状態の時に流れるドレイン電流を指
す）、及び十分小さなゲート・ドレイン間寄生容量など
の特性が要求される。画素に設ける補助容量は、画素容
量が小さく保持の動作が不十分であるためこれを補い、
寄生容量の影響を防ぐために設けている。

【０００６】ＴＦＴを設けたアクティブマトリクス駆動
方式の画素は、液晶に電圧を印加する画素電極の他に、
ゲート電極に接続する走査線（ゲート線）とソースまた
はドレインに接続するデータ線とが交差している。補助
容量には画素電極と前段の走査線（ゲート線）とを重ね
る付加容量型と、専用の容量線を設ける蓄積容量型の２
種類が知られている。いずれにしても、画質の高精細化
が進むにつれ、必然的に画素一つ当たりに許されるＴＦ
Ｔや補助容量のサイズは縮小を余儀なくされる。従っ
て、規定の画素サイズの中で各画素の高開口率を得るた
めには、これらの画素の構成に必要な要素を効率よくレ
イアウトすることが不可欠となってくる。

【０００７】

【発明が解決しようとする課題】遮光膜は、特に透過型
の液晶表示装置において必要な要素となっている。半導
体膜は光照射により抵抗値が変化する光導電効果があ
り、光が照射されることによりオフ電流に影響を及ぼ
す。特に投射型の表示装置では、液晶表示装置から出射
する光の一部が基板と空気層との界面で反射したり、光
学系で反射して逆方向に戻されＴＦＴに入射することが
問題となっている。

【０００８】メタルハライドランプなどを光源とする投
写型の液晶表示装置の場合には、１００万〜２０００万
ｌｘ（ルクス）の光が液晶表示装置に照射されるので遮
光膜の設計は重要となってくる。透過型の表示装置にお
いて、光源からの入射光２８は図２０で示すように対向
基板２２側から入射して液晶層２７を通過し、ＴＦＴ２
３が形成された素子基板２１側へ透過する仕組みとなっ
ている。ＴＦＴ２３上には遮光膜２６が形成され、入射
光２８が直接当たらない構造となっている。しかし、拡
散光２９として、素子基板２１と空気層との界面で反射
して基板内を拡散する成分が考慮され、その一部は半導
体膜２４に入射する。半導体膜２４は光導電効果により
導電率が上昇し、ＴＦＴのオフ電流を増加させ、コント
ラストの低下やクロストークの発生など画像表示に悪影
響を与えてしまう。しかし、このような光を遮るため遮
光性を優先させ、遮光膜２６の面積を増加させると開口
率が自ずと低下してしまう。

【０００９】限定された画素サイズの中で高開口率を実
現するためには、画素部の構成に必要な要素を効率よく
配置することが不可欠となる。本発明の第１の課題は、
画素部に形成される画素電極や走査線（ゲート線）及び
データ線の配置を適したものとして、かつ、マスク数及
び工程数を増加させることなく高い開口率を実現した画
素構造を有するアクティブマトリクス型表示装置を提供
することを目的とする。

【００１０】また、アクティブマトリクス型表示装置は
ＴＦＴの製造工程が複雑であると、製造コストが高くな
るという問題がある。複数のＴＦＴを同時に形成するた
め、製造工程が複雑になると歩留まりが低下してしま
う。製造工程に係る不良が駆動回路に発生すると、線状
欠陥を引き起こしてしまう。本発明の第２の課題は、ア
クティブマトリクス型表示装置の製造コストを低減する
ことを課題とし、安価な表示装置を提供することを課題
とする。そして、本発明の表示装置を表示部に用いた安
価な電子装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の構成は、半導体
膜と基板との間に第１の絶縁層を介して設けられた第１
の配線を該半導体膜と重ねて設けることにより、遮光膜
として用いることを特徴としている。さらに、半導体膜
上にゲート絶縁膜として用いる第２の絶縁層を形成し、
当該第２の絶縁層上にゲート電極と第２の配線を形成す
る。第１の配線と第２の配線は、第１及び第２の絶縁層
を介して交差する。画素部において、第１の配線は走査
線（ゲート線）として、第２の配線はデータ線として機
能する。第２の配線の上層には、層間絶縁膜として第３
の絶縁層を形成し、その上に画素電極を形成する。画素
電極は、第１の配線及び第２の配線とオーバーラップさ
せて形成することが可能であり、反射型の表示装置にお
いて画素電極の面積を大型化できる。

【００１２】本発明の他の構成は、基板上に第１の配線
と第３の配線とを設け、その上に第１の絶縁層、半導体
膜、ゲート絶縁膜として用いる第２の絶縁層の順に積層
する。第２の絶縁層上には、前記第１の構成と同様に、
ゲート電極、第２の配線、第３の絶縁層、画素電極を形
成する。反射型の表示装置の場合には、画素電極を第１
の配線、第２の配線及び第３の配線とオーバーラップさ
せて形成することが可能であり、画素電極の面積を大型
化し開口率を向上させることができる。

【００１３】上記第１の構成及び第２の構成において、
反射型の表示装置の場合、半導体膜は第１の配線と画素
電極とによって両面から遮光され、このような構成は、
特にプロジェクターの投射装置に組み込む液晶表示装置
に好適に用いることができる。

【００１４】このような本発明の画素構造は、液晶表示
装置に好適に用いることができる。特に反射型の液晶表
示装置において、開口率を大幅に向上させることが可能
である。また、上面放射型のＥＬ表示装置にも適用する
ことができる。

【００１５】また、第１の配線とゲート電極を接続して
半導体膜を挟みＴＦＴを駆動することにより、実質的に
２つのチャネル領域が形成され、オン電流値を増加させ
て電流駆動能力を高めることができる。即ち、本発明の
構成により、ＴＦＴを構成する半導体膜におけるチャネ
ル領域を実質的に２つ形成することができ、並列接続構
造のＴＦＴを作り込むことができる。

【００１６】

【発明の実施の形態】画素における補助容量の形態によ
って、本発明は大別して２種類の構造をとることができ
る。図１は付加容量型の画素構造を示す部分詳細図であ
り、画素電極と前段の走査線（ゲート線）及びゲート電
極とを重ねて容量形成する構造を示している。図１で示
す画素構造において、最下層には駆動回路部から延在
し、走査線（ゲート線）として機能する第１の配線１０
２、１０２'が形成されている。走査線（ゲート線）を
形成する材料は、モリブデン（Ｍｏ）、タングステン
（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれ
た一種または複数種を成分とする導電性材料が選択され
る。厚さは１００〜４００ｎｍ、好ましくは１５０〜２
５０ｎｍで形成する。

【００１７】その上層には第１の絶縁層（図１において
省略されている）が全面に形成され、第１の配線と一部
が重なるようにして半導体膜１０７、１０７'が形成さ
れている。半導体膜は結晶構造を有し、シリコンを主成
分とする材料が適用される。レーザーアニールにより作
製される多結晶シリコンを用いても良いし、シリコン・
ゲルマニウム合金を選択しても良い。また、図１で示す
画素を形成する目的においては、非晶質シリコン膜で代
替することも可能である。

【００１８】半導体膜上にはゲート絶縁膜として用いら
れる第２の絶縁層（図１において省略されている）が全
面に形成され、当該絶縁膜上にゲート電極となる第１の
電極１３３、１３３'とデータ線として機能する第２の
配線１３４、１３４'が形成されている。

【００１９】この第１の電極１３３、１３３'と第２の
配線１３４、１３４'は同じ材料で形成されるものであ
る。これらは同様にモリブデン（Ｍｏ）、タングステン
（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれ
た一種または複数種を成分とする導電性材料を用いる。
第１の配線１３３と第１の電極１０２は第１の絶縁層に
形成されたコンタクトホールを介して接続し、同じタイ
ミングで同じ電位が印加されるようになっている。本発
明の特徴は、この第１の電極と半導体膜が交差して形成
されるチャネル形成領域は第１の配線上に配置されるこ
とで、第１の配線を遮光膜として機能させている。

【００２０】第１の電極１３３、１３３'と第２の配線
１３４、１３４'上には第３の絶縁層図１において省略
されている）が形成され、その上に第４の電極１４６、
１４６'と第５の電極１４７、１４７'が形成されてい
る。第４の電極１４６は第２の配線１３４と半導体膜１
０７に形成されるソース又はドレイン領域とを接続する
電極である。第５の電極１４７は半導体膜１０７に形成
される他方のソース又はドレイン領域とコンタクトを形
成している。これらの電極は同じ材料で形成され、反射
型の表示装置を形成するときには、最表面にアルミニウ
ム（Ａｌ）や銀（Ａｇ）などの材料が用いられる。ま
た、半導体膜とのコンタクトを形成するためには、耐熱
性を考慮してチタン（Ｔｉ）などが選択され、好適な実
施形態として積層構造が採用される。

【００２１】付加容量は、半導体膜１０８と第１の電極
１３３'とが重なることで形成され、第５の電極１４７
は半導体膜１０８とコンタクトを形成している。この画
素構造の等価回路は図１０（Ａ）に示される。

【００２２】第３の絶縁層上に形成される第５の電極１
４７は、その端部を第２の配線１３４、１３４'または
第１の配線１０２と重畳して形成することができる。こ
のように形成することで、第１の配線や第２の配線は遮
光膜としての機能が付加される。従って、図１で示す本
発明の画素構造は、第５の電極（画素電極）の占める面
積を大きくすることが可能であり、開口率を大幅に向上
させることができる。

【００２３】また、第１の配線を最下層に形成し、上層
に形成される第５の電極で、半導体膜と第１の電極が交
差して形成されるチャネル形成領域を覆うことにより、
第１の配線に印加される走査信号による電界が遮蔽さ
れ、液晶がその電界により影響を受けて劣化することを
防止できる。

【００２４】こうして形成されるＴＦＴのチャネル形成
領域は、第１の絶縁層と第２の絶縁層の厚さの相対関係
にもよるが、第１の電極と半導体膜とが交差する領域が
それに該当する。勿論、第１の配線と第１の電極は等電
位になるので、第１の絶縁層の厚さはＴＦＴの特性を決
める重要な要素となる。図２１（Ａ）〜（Ｃ）は第１の
絶縁層の厚さを変化させた時のしきい値電圧Ｖth、サブ
スレッショルド係数（Ｓ値）、オン電流についてシミュ
レーションした結果を示している。Ｖth、Ｓ値を小さく
し、オン電流を高めるには第１の絶縁層が薄い方が良く
なる傾向が表されている。但し、図２１において、ゲー
ト絶縁膜の厚さは８０ｎｍ、半導体膜の厚さは３０ｎｍ
とし、チャネル長２μｍ、チャネル幅１０μｍのＴＦＴ
を想定している。

【００２５】従来の液晶表示装置の開口率（画素部の光
の透過または反射を制御する領域の全画素に対する面積
比率）は４０〜５０％であるが、図１で示すような本発
明の画素構造を採用することにより、反射型で開口率を
７０〜８５％程度まで高めることができる。さらに注目
されることは、このような画素構造を６枚のフォトマス
ク（反射型の場合）で実現できる点にある。また、図１
で示す画素構造は反射型の液晶表示装置を前提としたも
のであるが、フォトマスクを１枚追加して透明電極を所
定のパターンに形成すれば、透過型の液晶表示装置を作
製することもできる。

【００２６】

【実施例】[実施例１]本実施例では図１で示す構造をも
つ画素部を形成する方法について図面を用いて詳細に説
明する。また、同時にｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴから成る駆動回路を形成する工程を説明する。
本実施例では、図１〜図７において便宜上共通する符号
を用いて説明する。

【００２７】ここで、図２と図３は本発明の画素構造の
作製工程を説明する上面図であり、図４は駆動回路部に
形成するＴＦＴの作製工程を説明する上面図である。ま
た、図５〜図７はそれに対応する縦断面図を示す。

【００２８】まず、図５（Ａ）に示すように基板１０１
上に走査線（ゲート線）１０２、１０３を形成する。基
板１０１は絶縁表面を有する基板であれば特に限定され
るものではない。代表的には、アルミノホウケイ酸ガラ
スやバリウムホウケイ酸ガラスなどの無アルカリガラス
基板が使用される。その他にプラスチック基板や表面に
絶縁膜を形成したシリコン基板やステンレス基板などの
半導電性または導電性基板も適用可能である。走査線
（ゲート線）はタングステン（Ｗ）膜をスパッタ法で３
００ｎｍの厚さに形成し、第１の光露光工程により所定
のパターンに形成する。

【００２９】走査線（ゲート線）は、その上層に形成す
る被膜の被覆性（ステップカバレージ）を向上させるた
めに、端部をテーパー形状となるように形成することが
望ましい。テーパー部の角度は５〜３０度、好ましくは
１５〜２５度で形成する。テーパー部は反応性イオンエ
ッチング（Reactive Ion Etching: RIE）技術を用いて
形成することが可能であり、エッチングガスと基板側に
印加するバイアス電圧によりその形状を制御することが
できる。こうして走査線（ゲート線）１０２、１０３を
形成する。

【００３０】第１の絶縁層１０４は、プラズマＣＶＤ法
またはスパッタ法で形成される酸化シリコン、窒化シリ
コンまたは酸化窒化シリコン（ＳｉＯ_xＮ_y）で形成す
る。或いは、これらの絶縁材料を組み合わせた積層構造
で形成する。代表的には酸化窒化シリコンを用い２５０
ｎｍの厚さに形成する。

【００３１】この上に形成される半導体膜１０５〜１０
７は厚さを５０ｎｍとし、非晶質シリコンをレーザーア
ニール法や固相成長法を用いて結晶化させた多結晶シリ
コンを用い、第２の光露光工程を経て島状に分割して形
成する。本実施例では、半導体膜１０５を用いてｐチャ
ネル型ＴＦＴを形成し、半導体膜１０６、１０７を用い
てｎチャネル型ＴＦＴを形成する。また、半導体膜１０
８は補助容量を形成するために設けている。

【００３２】これら半導体膜を覆って７５ｎｍの厚さで
第２の絶縁層を形成しゲート絶縁膜とする。第２の絶縁
層はプラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Ortho Si
licate)を原料とした酸化シリコン、またはＳｉＨ₄とＮ
₂Ｏを原料とした酸化窒化シリコンで形成する。

【００３３】図２はここまでの工程における上面図を示
している。半導体膜１０７、１０７'は一部か走査線
（ゲート線）と重なるように設けられる。また、図４
（Ａ）は同様に駆動回路部の上面図を示している。尚、
図５（Ａ）の断面図は、図４（Ａ）のＡ−Ａ'線及び図
２のＢ−Ｂ'線に対応している。

【００３４】続いて、第３の光露光工程により、第１の
絶縁層にコンタクトホールを形成し、走査線（ゲート
線）を露出させる。このコンタクトホールは半導体膜の
外側に形成する。そして、図５（Ｂ）に示すように、第
２の絶縁層上に導電膜を形成する。この導電膜は、ゲー
ト電極を形成する為のものであり、窒化タンタル膜１１
０とタングステン膜１１１を積層させて形成する。それ
ぞれの厚さは３０ｎｍ及び３００ｎｍとする。

【００３５】次に、図５（Ｃ）に示すように第４の光露
光工程により、ゲート電極及びデータ線を形成するため
のレジストパターン１１２を形成する。このレジストパ
ターンを用いて第１のエッチング処理を行う。エッチン
グ方法に限定はないが、好適にはＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用いる。タングステン及び窒化タンタルのエッチング用
ガスとしてＣＦ₄とＣｌ₂を用い、０．５〜２Ｐａ、好ま
しくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．５６ＭＨｚ）電力を投入してプラズマを生成し
て行う。この時、基板側（試料ステージ）にも１００Ｗ
のＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に
負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合
した場合にはタングステン、窒化タンタルをそれぞれ同
程度の速度でエッチングすることができる。

【００３６】上記エッチング条件では、レジストによる
マスクの形状と、基板側に印加するバイアス電圧の効果
により端部をテーパー形状とすることができる。テーパ
ー部の角度は１５〜４５°となるようにする。また、ゲ
ート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択
比は２〜４（代表的には３）であるので、オーバーエッ
チング処理により第２の絶縁層が露出した面は２０〜４
０ｎｍ程度エッチングされる。こうして、第１のエッチ
ング処理により窒化タンタルとタングステンから成る第
１形状電極１１３〜１１５（窒化タンタル１１３ａ〜１
１５a、タングステン１１３ｂ〜１１５ｂ）と第１形状
配線１１６窒化タンタル（１１６a、タングステン１１
６ｂ）を形成する。

【００３７】そして、第１のドーピング処理を行いｎ型
の不純物（ドナー）を半導体膜にドーピングする。その
方法はイオンドープ法またはイオン注入法で行う。イオ
ンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴
／ｃｍ²として行う。ｎ型を付与する不純物元素として
１５族に属する元素、典型的にはリン（Ｐ）または砒素
（Ａｓ）を用いる。この場合、ゲート電極１１３〜１１
５はドーピングする元素に対してマスクとなり、加速電
圧を適宣調節（例えば、２０〜６０ｋｅＶ）して、ゲー
ト絶縁膜を通過した不純物元素により第１不純物領域１
１７〜１２０を形成する。第１の不純物領域１１７〜１
２０おけるリン（Ｐ）濃度は１×１０²⁰〜１×１０²¹／
ｃｍ³の範囲となるようにする。

【００３８】続いて、図６（Ａ）に示すように第２のエ
ッチング処理を行う。エッチングはＩＣＰエッチング法
を用い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合し
て、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電
力(１３．５６ＭＨｚ)を供給してプラズマを生成する。
基板側（試料ステージ）には５０ＷのＲＦ（１３．５６
ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低
い自己バイアス電圧を印加する。このような条件により
タングステン膜を異方性エッチングし、第１の導電層で
ある窒化タンタル膜を残存させるようにする。こうし
て、第１のエッチング処理により窒化タンタルとタング
ステンから成る第２形状電極１２２〜１２４（窒化タン
タル１２２ａ〜１２４a、タングステン１２２ｂ〜１２
４ｂ）と第２形状配線１２５（窒化タンタル１２５a、
タングステン１２５ｂ）を形成する。ゲート絶縁膜はこ
のエッチング処理により窒化タンタルで覆われていない
部分が１０〜３０ｎｍ程度エッチングされさらに薄くな
る。

【００３９】図３はこの段階における上面図を示してい
る。第２形状電極１３３は第２の絶縁層を介して半導体
膜１０７と１０８とに重なるように設けられ、コンタク
ト部１２４で走査線（ゲート線）１０２と接続してい
る。データ線１３４と走査線（ゲート線）１０２は第１
及び第２の絶縁層を介して交差している。また、図４
（Ｂ）は同様に駆動回路部の上面図を示している。尚、
図６（Ａ）の断面図は、図４（Ｂ）のＡ−Ａ'線及び図
３のＢ−Ｂ'線に対応している。

【００４０】第２のドーピング処理におけるドーズ量は
第１のドーピング処理よりも下げ、かつ高加速電圧の条
件でｎ型不純物（ドナー）をドーピングする。例えば、
加速電圧を７０〜１２０ｋｅＶとし、１×１０¹³／ｃｍ
²のドーズ量で行い、第１の不純物領域の内側に第２の
不純物領域を形成する。ドーピングは露出した窒化タン
タル１２２ａ〜１２４aを通過させ、その下側の半導体
膜に不純物元素を添加する。こうして、窒化タンタル１
２２ａ〜１２４aと重なる第２不純物領域１２７〜１３
０を形成する。この不純物領域は、窒化タンタル１２２
ａ〜１２４aの膜厚によって変化するが、そのピーク濃
度は１×１０¹⁷〜１×１０¹⁹／ｃｍ³の範囲で変化す
る。この領域のｎ型不純物の深さ分布は一様ではなくあ
る分布をもって形成される。

【００４１】次に、図６（Ｂ）に示すように、第５の光
露光工程により第２形状電極１２３を覆うレジストマス
ク１３１を形成し、第２形状電極１３２、１３３の窒化
タンタル膜を選択的にエッチングする。エッチングガス
にはＣｌ₂とＳＦ₆の混合ガスを用いて行う。こうしてタ
ングステンと窒化タンタルの端部が一致する第３形状電
極１３２、１３３を形成する。また、同時にデータ線も
加工して、同様な形状のデータ線１３４を形成しても良
い。

【００４２】そして図６（Ｃ）に示すようにレジストに
よるマスク１３６を形成し、半導体膜１０５にｐ型不純
物（アクセプタ）をドーピングする。典型的にはボロン
（Ｂ）を用いる。第３の不純物領域１３８の不純物濃度
は２×１０²⁰〜２×１０²¹／ｃｍ³となるようにし、含
有するリン濃度の１．５〜３倍のボロンを添加して導電
型を反転させる。

【００４３】以上までの工程でそれぞれの半導体膜に不
純物領域が形成される。第２形状電極１２３及び第３形
状電極１３２、１３３はゲート電極として機能する。ま
た、第３形状配線はデータ線を形成する。ゲート電極１
３３は付加容量を形成する一方の電極となり、半導体膜
１０８と重なる部分で容量を形成する。その後、図７に
示すように、酸化窒化シリコン膜から成る保護絶縁膜１
４０をプラズマＣＶＤ法で５０ｎｍの厚さに形成する。
そして導電型の制御を目的としてそれぞれの島状半導体
層に添加された不純物元素を活性化する工程を行う。活
性化はラピッドサーマルアニール法（ＲＴＡ法）やファ
ーネスアニール炉を用いる熱アニール法で行う。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には4００〜６００℃で行う。ＲＴＡ法を用いる場合で
も、４００〜７００℃で３０〜１２０秒の熱処理により
活性化処理を行うことができる。

【００４４】水素化処理はＴＦＴの特性を向上させるた
めに必要な処理であり、水素雰囲気中で加熱処理をする
方法やプラズマ処理をする方法で行うことができる。そ
の他にも、窒化シリコン膜１４１を５０〜１００ｎｍの
厚さに形成し、３５０〜５００℃の加熱処理を行うこと
で窒化シリコン膜１４１中の水素が放出され、半導体膜
に拡散させることで水素化を達成することができる。

【００４５】層間絶縁膜１４２は、ポリイミドまたはア
クリルなどの有機絶縁物材料で形成し表面を平坦化す
る。勿論、プラズマＣＶＤ法でＴＥＯＳを用いて形成さ
れる酸化シリコンを適用しても良いが、平坦性を高める
観点からは前記有機物材料を用いることが望ましい。

【００４６】次いで、層間絶縁膜１４２ａの表面から各
半導体膜の第１不純物領域または第３不純物領域に達す
るコンタクトホールを形成し、Ａｌ、Ｔｉ、Ｔａなどを
用いて配線を形成する。図７において１４２ｂ、１４４
はソース線であり、１４３はドレイン配線である。ま
た、１４７は画素電極であり、１４６はデータ線１３４
と半導体膜１０７の第１不純物領域１５７とを接続する
接続電極である。

【００４７】こうして、図１で示す画素構造と図４
（Ｃ）で示すＣＭＯＳ回路が形成される。尚、図７の断
面図は、図４（Ｃ）のＡ−Ａ'線及び図１のＢ−Ｂ'線に
対応している。

【００４８】駆動回路部２０１のｐチャネル型ＴＦＴ２
０３にはチャネル形成領域１５０、ソース領域またはド
レイン領域として機能する第３の不純物領域１５１を有
している。ｎチャネル型ＴＦＴ２０４はチャネル形成領
域１５２、ゲート電極１２３と重なる第２不純物領域１
５３、ソース領域またはドレイン領域として機能する第
５不純物領域１５４を有している。

【００４９】また、画素部２０２のｎチャネル型ＴＦＴ
２０５は、チャネル形成領域１５５、ゲート電極１３３
の外側に第２不純物領域１５６、ソースまたはドレイン
領域として機能する第１不純物領域１５７〜１５９が形
成されている。また、補助容量部２０６は半導体膜１０
８と第２絶縁膜１０９と容量電極１３３とで形成され
る。半導体膜１０８には上記工程によりｐ型不純物が添
加された領域１６１が形成されている。

【００５０】ｎチャネル型ＴＦＴに形成される第２の不
純物領域はＬＤＤ（Lightly DopedDrain）領域である。
ｎチャネル型ＴＦＴ２０４のようにゲート電極とオーバ
ーラップさせて形成することにより、ドレイン端に形成
される高電界領域が緩和され、ホットキャリア効果によ
る劣化を抑止することができる。一方、ｎチャネル型Ｔ
ＦＴ２０５のようにゲート電極の外側にＬＤＤ領域を設
けることによりオフ電流を低下させることができる。

【００５１】ｐチャネル型ＴＦＴ２０３はシングルドレ
イン構造で形成されるが、第３のエッチング処理の時間
を調節することにより、ゲート電極の端部を後退させ、
チャネル形成領域と不純物領域との間にオフセット領域
を形成することもできる。このような構成はｎチャネル
型ＴＦＴ２０５においても可能であり、オフ電流を低減
する目的において非常に有効である。

【００５２】以上のようにして、同一基板上に画素部と
駆動回路をＴＦＴで形成した素子基板を形成することが
できる。本実施例で示す素子基板の作製工程は６枚のフ
ォトマスクで不純物領域の構成の異なるＴＦＴを同一基
板上に形成することを可能としている。さらに、図７で
示すように、画素電極１４７とゲート配線１０３とでチ
ャネル形成領域を挟み込んで遮光部を形成することによ
り遮光性を高めることができる。

【００５３】[実施例２]蓄積容量型の画素構造は補助容
量部の構成が異なる以外は、実施例１と同じ構造を採用
している。図８にその場合の上面図を示し、Ｃ−Ｃ'線
に対応する断面図を図９に示す。本実施例では、図８と
図９において便宜上共通する符号を用いて説明する。

【００５４】図９で示す基板３０１上には走査線（ゲー
ト線）３０２、３０３と容量線３０８が形成され、これ
らの配線と一部が重なるようにして第１の絶縁層３０４
上に半導体膜３０６、３０７が形成されている。さら
に、ゲート絶縁膜として機能する第２の絶縁層３０９が
形成され、ゲート電極３３２〜３３３と、データ線３３
４、容量電極３３５が形成される。ｎチャネル型ＴＦＴ
２５５において、ゲート電極と走査線（ゲート線）は第
１の絶縁層に形成されたコンタクトホールを介して接続
し、ゲート電極と半導体膜が交差して形成されるチャネ
ル形成領域は走査線（ゲート線）上に位置することで、
走査線（ゲート線）を遮光膜として利用している点は実
施例１と同様である。

【００５５】蓄積容量２５６は、半導体膜３０６、容量
電極３３５とその間に形成されている第２の絶縁層とで
形成され、容量電極３３５は容量線３０８と、半導体膜
３０７は画素電極３４７と接続している。図８はこのよ
うな画素部２５２の上面図を示している。また、その等
価回路を図１０（Ｂ）に示す。

【００５６】以上のように、蓄積容量型の画素構造を完
成させることができる。ここでは、画素電極をアルミニ
ウムや銀などの材料で形成することにより、反射型の表
示装置を完成させることができる。

【００５７】[実施例３]透過型の表示装置を形成する場
合には、画素電極を透明導電膜で形成する。図１１は本
発明を用いて透過型の表示装置を形成する場合の画素構
造を示す。画素電極１８０はＩＴＯなどの透明導電膜を
用いて形成する。ＴＦＴ及び補助容量部を形成する半導
体膜との接続は接続電極１８１及び１８２により行う。
また、図１２はＤ−Ｄ'線に対応する断面図を示す。ｎ
チャネル型ＴＦＴ２０５と補助容量２０６とは実施例１
と同様に作製される。画素電極１８０は、層間絶縁膜１
４２にコンタクトホールを形成した後に形成され、その
後、ＴｉやＡｌを用いて接続電極１８１、１８２が形成
される。接続電極１８１はｎチャネル型ＴＦＴ２０５を
形成する半導体膜のチャネル形成領域上に形成され、図
１で示す画素構造と同様に遮光膜としての機能を兼ねて
いる。

【００５８】[実施例４]少ないマスク数でアクティブマ
トリクス型表示装置を実現するための手段として、ｐチ
ャネル型ＴＦＴまたはｎチャネル型ＴＦＴのみで駆動回
路や画素部を形成する方法がある。ＣＭＯＳ回路を形成
するにはｎチャネル型とｐチャネル型のＴＦＴを作り込
む必要があり、ｐ型不純物またはｎ型不純物を遮蔽する
マスク１枚がどうしても必要になる。製造コストの低減
のためには、工程数の削減が必要であり、マスク数の削
減は有効な手段となる。

【００５９】単一チャネルのＴＦＴで機能回路を形成す
る方法として、エンハンスメント型のＴＦＴ同士で形成
するＥＥＭＯＳ回路と、エンハンスメント型とデプレッ
ション型とを組み合わせて形成するＥＤＭＯＳ回路があ
る。

【００６０】ｐチャネル型ＴＦＴを用いたＥＥＭＯＳ回
路の例を図１３（Ａ）に、ＥＤＭＯＳ回路の例を図１３
（Ｂ）に示す。図１３（Ａ）では１３０１、１３０２は
いずれもエンハンスメント型のｐチャネル型ＴＦＴ（以
下、Ｅ型ＰＴＦＴという）である。また、図１３（Ｂ）
において１３０３はＥ型ＰＴＦＴ、１３０４はデプレッ
ション型のｐチャネル型ＴＦＴ（以下、Ｄ型ＰＴＦＴと
いう）である。

【００６１】図１３（Ａ）と（Ｂ）において、Ｖ_DHは正
の電圧が印加される電源線（正電源線）であり、Ｖ_DLは
負の電圧が印加される電源線（負電源線）である。負電
源線は接地電位の電源線（接地電源線）としても良い。

【００６２】図１３（Ａ）で示すＥＥＭＯＳ回路、若し
くは図１３（Ｂ）で示すＥＤＭＯＳ回路を用いてシフト
レジスタを形成する例を図１４に示す。図１４において
１４００、１４０１はフリップフロップ回路である。ま
た、Ｅ型ＰＴＦＴ１４０２のゲートにはクロック信号
（ＣＬ）が入力され、Ｅ型ＰＴＦＴ１４０３のゲートに
は極性の反転したクロック信号（ＣＬバー）が入力され
る。また、インバータ回路１４０４は図１４（Ｂ）に示
すように、図１３（Ａ）に示すＥＥＭＯＳ回路、若しく
は図１３（Ｂ）に示すＥＤＭＯＳ回路が用いられる。

【００６３】以上のように、全てのＴＦＴをｐチャネル
型ＴＦＴとすることによりｎ型不純物（ドナー）をドー
ピングする工程が削減されるため、表示装置の製造工程
を簡略化することができる。また、それに伴って製造工
程の歩留まりが向上し製造コストを下げる効果を期待す
ることができる。

【００６４】実施例１または実施例２で示す画素部のＴ
ＦＴをｐチャネル型ＴＦＴに置き換えることは容易であ
り、本実施例で示すＥＥＭＯＳ回路またはＥＤＭＯＳ回
路を応用して駆動回路を形成すれば、同様にアクティブ
マトリクス駆動の表示装置を作製することができる。

【００６５】[実施例５]実施例４で示すＥＥＭＯＳまた
はＥＤＭＯＳを作製するための工程の一例を図１５を用
いて説明する。

【００６６】まず、図１５（Ａ）に示すように、ガラス
基板１５０１上に、テーパー形状の端部を有する走査線
（ゲート線）１５０２を形成する。第１の絶縁層１５０
３は酸化窒化シリコン膜を用い、２００ｎｍの厚さで形
成する。

【００６７】次に、第１の絶縁層１５０３上に非晶質半
導体膜１５０３をプラズマＣＶＤ法により４０ｎｍの厚
さに形成する。非晶質半導体膜としては、珪素、シリコ
ンゲルマニウムなどの材料を用いる。そして、非晶質半
導体膜１５０３にレーザー光を照射することにより結晶
化させ、多結晶半導体膜を形成する。また、結晶化方法
はレーザーアニール法に限定する必要はなく、公知の他
の結晶化法を用いて形成すれば良い。

【００６８】次に、図１５（Ｂ）に示すように、多結晶
半導体膜を第１のフォトマスクを用い、光露光プロセス
を経て、所定の形状にエッチングし、個々に孤立した半
導体膜１５０５、１５０６を形成する。半導体膜１５０
５、１５０６は、完成時にＴＦＴのチャネル形成領域や
ソースまたはドレイン領域を形成する。

【００６９】Ｄ型ＰＴＦＴを形成するために、あらかじ
めアクセプタを半導体膜にドーピングする工程を行う。
まず、酸化珪素膜からなるマスク絶縁膜１５０７を形成
する。これは、イオンドーピング法を用いてドーピング
するｐ型不純物（アクセプタ）の濃度を制御するために
設ける。注入するｐ型不純物（アクセプタ）の濃度は１
×１０¹⁶〜１×１０¹⁸／ｃｍ³とする。このドーピング
はＤ型ＰＴＦＴのチャネル形成領域に対して行うもので
ある。図１５（Ｃ）では、半導体膜１５０６の全面にド
ーピングを行い、Ｅ型ＰＴＦＴを形成する半導体膜１５
０５はレジストによるマスク１５０８で被覆してアクセ
プタがドーピングされないようにしている。こうしてｐ
型不純物（アクセプタ）が添加された半導体膜１５０９
が形成される。以降の工程では、この半導体膜を用いて
Ｄ型ＰＴＦＴを形成する。

【００７０】図１５（Ｄ）では、ゲート絶縁膜として利
用する第２の絶縁層１５１０をプラズマＣＶＤ法により
８０ｎｍの厚さに形成する。第２の絶縁層１５１０は、
酸化珪素、酸化窒化珪素膜などで形成する。そして、窒
化タンタルまたは窒化チタンで形成する第１の導電膜１
５１１を２０〜４０ｎｍ、好ましくは３０ｎｍの厚さに
形成すする。その上に第２の導電膜１５１２を形成す
る。第２の導電膜としてはＴａ、Ｗ、Ｍｏ、Ｎｂ、Ｔｉ
もしくはこれら金属の窒化物を用い、３００〜４００ｎ
ｍの厚さに形成する。

【００７１】図１５（Ｅ）に示す工程では、第２のフォ
トマスクを用い、光露光プロセスによりレジストマスク
１５１３を形成し、導電膜をエッチングして第１の電極
１５１４、１５１５を形成する。この工程はドーピング
工程と組み合わせて、半導体膜にｐ型不純物領域による
ＬＤＤ領域とソース及びドレイン領域とを自己整合的に
形成する。最初に行う第１のエッチング処理では、その
好適な手法としてＩＣＰ（Inductively Coupled Plasm
a：誘導結合型プラズマ）エッチング法を用いる。エッ
チング用ガスにＣＦ₄とＣｌ₂を混合し、０．５〜２Ｐ
ａ、好ましくは１Ｐａの圧力でコイル型の電極に５００
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して行う。基板側（試料ステージ）にも１００Ｗ
のＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ ₄とＣｌ₂を混合し
た場合にはタングステン膜、窒化タンタル膜及びチタン
膜の場合でも、それぞれ同程度の速度でエッチングする
ことができる。

【００７２】上記エッチング条件では、レジストによる
マスクの形状と、基板側に印加するバイアス電圧の効果
により端部をテーパー形状とすることができる。テーパ
ー部の角度は１５〜４５°となるようにする。また、第
２の絶縁層上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化珪素膜の選択比は
２〜４（代表的には３）であるので、オーバーエッチン
グ処理により、酸化窒化珪素膜が露出した面は２０〜５
０ｎｍ程度エッチングされる。

【００７３】さらに、第２のエッチング処理を行う。エ
ッチングはＩＣＰエッチング法を用い、エッチングガス
にＣＦ₄とＣｌ₂とＯ₂を混合して、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を
供給してプラズマを生成する。基板側（試料ステージ）
には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりタングステン膜を異方性
エッチングし、第１の導電層である窒化タンタル膜また
はチタン膜を残存させるようにする。こうして、図１５
（Ｅ）に示すように、第１の導電層１５１４ａ、１５１
５ａよりも幅の狭い第２の導電膜１５１４ｂ、１５１５
ｂを形成することができ、これをゲート電極として用い
る。

【００７４】次いで、イオンドーピング法により第２の
導電膜１５１４ｂ、１５１５ｂをマスクとして半導体膜
１５０５、１５０９に第２の不純物領域１５１６、１５
１９を形成する。ドーピングは、第１の導電膜１５１４
ａ、１５１５ａとゲート絶縁膜１５１０を通過させるこ
とが可能な程度に加速電圧を印加して行い、１×１０ ¹⁷
〜５×１０¹⁹／ｃｍ³のｐ型不純物（アクセプタ）をド
ーピングする。イオンドーピング法においては、Ｂ₂Ｈ₆
またはＢＦ₃などをソースガスとして用いる。

【００７５】さらに、イオンドーピング法により第１の
導電膜１５１４ａ、１５１５ａと第２の導電膜１５１４
ｂ、１５１５ｂをマスクとして、第２の不純物領域の外
側に第１の不純物領域１５１７、１５２０を形成する。
第２の不純物領域はソースまたはドレイン領域とするも
のであり、１×１０²⁰〜１×１０²¹／ｃｍ³のｐ型不純
物（アクセプタ）をドーピングする。

【００７６】チャネル形成領域１５１８、１５２１にお
いて、チャネル形成領域１５２１には第２の不純物領域
よりも低濃度でｐ型不純物（アクセプタ）が添加されて
いる。

【００７７】次に、加熱処理を行ってｐ型半導体領域の
ｐ型不純物（アクセプタ）の活性化を行う。この活性化
はファーネスアニール、レーザーアニールもしくはラン
プアニールにより行うか、又はそれらを組み合わせて行
えば良い。本実施例では５００℃にて４時間の加熱処理
を窒素雰囲気中で行う。このとき、窒素雰囲気中の酸素
は極力低減しておくことが望ましい。

【００７８】活性化が終了したら、図１５（Ｆ）に示す
ように、パッシベーション膜１５２２として窒化酸化シ
リコン膜を２００ｎｍの厚さに形成し、その後、半導体
膜に対する水素化処理を行う。水素化処理は公知の水素
アニール技術もしくはプラズマ水素化技術を用いれば良
い。さらに、樹脂からなる層間絶縁膜１５２３を８００
ｎｍの厚さに形成する。樹脂としては、ポリイミド、ポ
リアミド、アクリル樹脂、エポキシ樹脂もしくはＢＣＢ
（ベンゾシクロブテン）を用いれば良い。また、無機の
絶縁膜を用いても構わない。

【００７９】次に、第３のフォトマスクを用い、層間絶
縁膜１５２３にコンタクトホールを形成する。その後第
４のフォトマスクを用い、配線１５２４〜１５２７を形
成する。本実施例では配線１５２４〜１５２７として、
ＴｉとＡｌの積層体を形成する。第１の不純物領域との
コンタクトは耐熱性を高めるためにＴｉで形成する。

【００８０】こうして、Ｅ型ＰＴＦＴ１５５１とＤ型Ｐ
ＴＦＴ１５５２が完成する。Ｅ型ＰＴＦＴのみを形成す
る場合には４枚のフォトマスクで完成させることが可能
であり、Ｅ型ＰＴＦＴとＤ型ＰＴＦＴとを同一基板上に
形成するには５枚のフォトマスクで完成させることがで
きる。このようなＴＦＴを用いて実施例４で示す回路を
形成することができる。

【００８１】[実施例６]本実施例では実施例１〜５で示
す方法により得られるＴＦＴが形成された基板から、ア
クティブマトリクス駆動の液晶表示装置を作製する工程
を説明する。図１６は素子基板と呼ぶ１６００と対向基
板１６０１とをシール材で貼り合わせた状態を示してい
る。素子基板１６００上には柱状のスペーサ１６０４を
形成する。柱状のスペーサ１６０４は画素電極上に形成
されるコンタクト部の窪みに合わせて形成すると良い。
柱状スペーサ１６０４は用いる液晶材料にも依存するが
３〜１０μmの高さで形成する。コンタクト部では、コ
ンタクトホールに対応した凹部が形成されるので、この
部分に合わせてスペーサを形成することにより液晶の配
向の乱れを防ぐことができる。その後、配向膜１６０５
を形成しラビング処理を行う。対向基板１６０１には透
明導電膜１６０２、配向膜１６０３を形成する。その
後、素子基板と対向基板とを貼り合わせ液晶を注入し、
液晶層１６０６を形成する。

【００８２】図１６は反射型の液晶表示装置の画素部の
断面構造を示している。その場合、光は対向基板１６０
１側から入射する。透過型の液晶表示装置とする場合に
はバックライトを用い素子基板１６００側から光が入射
する構造となる。いずれの場合においても、ｎチャネル
型ＴＦＴ２０５のチャネル形成領域は画素電極１６１１
と走査線（ゲート線）１６１０によって遮光されてい
る。

【００８３】図１７（Ａ）は液晶表示装置の斜視図を示
している。素子基板１６００は、画素部１６５０、走査
線側駆動回路１６５１、データ線側駆動回路１６５２、
外部入力端子１６５４、外部入力端子から各回路の入力
部までを接続する配線１６５３などが形成されている。
対向基板１６０１には対向電極が形成されている。この
ような素子基板１６００と対向基板１６０１とはシール
材を介して貼り合わせ、その内側に液晶を封入する。さ
らに、素子基板１６００の外部入力端子１６５４にはＦ
ＰＣ（フレキシブルプリント配線板：Flexible Printed
Circuit）を貼り付ける。また、ＣＯＧによりＣＰＵ、
メモリ、オペアンプなどを組み込んだＩＣチップを実装
しても良い。

【００８４】図１７（Ｂ）は端子部１６５４の拡大図を
示す。端子は走査線（ゲート線）またはデータ線などで
形成され、端子の幅は１００〜１０００μm、そのピッ
チは５０〜２００μm程度で形成される。

【００８５】この入力端子の詳細は、図１７（Ｂ）で示
すＦ−Ｆ'線に対応する断面図として図１８に示す。端
子１８０１は第１の導電膜により形成される。この上層
には第１の絶縁層１８０２、第２の絶縁層１８０３、第
３の絶縁層１８０４が形成される。端子１８０１上には
これら絶縁膜が除去された開口部が形成され、好ましく
は透明導電膜材料で形成する電極１８０５が形成され一
体となって端子を形成する。端子の幅は１００〜１００
０μm、そのピッチは５０〜２００μm程度で形成され
る。

【００８６】以上のようにして作製されるアクティブマ
トリクス型の液晶表示装置は各種電子装置の表示装置と
して用いることができる。

【００８７】[実施例７]実施例１乃至６で示す表示装置
を用いた半導体装置の一例を図１９を用いて説明する。
図１９において、表示装置にはＴＦＴが設けられた画素
１９２０から成る画素部１９２１と、該画素部の駆動に
用いるデータ線駆動回路１９１５、走査線（ゲート線）
駆動回路１９１４が設けられている。データ線駆動回路
１９１５はデジタル駆動の例を示し、シフトレジスタ１
９１６、ラッチ回路１９１７、１９１８、バッファ回路
１９１９から成っている。また、走査線（ゲート線）駆
動回路１９１４であり、シフトレジスタ、バッファ等
（いずれも図示せず）を有している。

【００８８】この表示装置に接続する外部回路の構成
は、安定化電源と高速高精度のオペアンプからなる電源
回路１９０１、ＵＳＢ端子などを備えた外部インターフ
ェイスポート１９０２、ＣＰＵ１９０３、入力手段とし
て用いるペン入力タブレット１９１０及び検出回路１９
１１、クロック信号発振器１９１２、コントロール回路
１９１３などから成っている。

【００８９】ＣＰＵ１９０３は映像信号処理回路８０４
やペン入力タブレット１９１０からの信号を入力するタ
ブレットインターフェイス１９０５などが内蔵されてい
る。また、ＶＲＡＭ１９０６、ＤＲＡＭ１９０７、フラ
ッシュメモリ１９０８及びメモリーカード１９０９が接
続されている。ＣＰＵ１９０３で処理された情報は、映
像信号（データ信号）として映像信号処理回路１９０４
からコントロール回路１９１３に出力する。コントロー
ル回路１９１３は、映像信号とクロックを、データ線駆
動回路１９１５と走査線（ゲート線）駆動回路１９１４
のそれぞれのタイミング仕様に変換する機能を持ってい
る。

【００９０】具体的には、映像信号を表示装置の各画素
に対応したデータに振り分ける機能と、外部から入力さ
れる水平同期信号及び垂直同期信号を、駆動回路のスタ
ート信号及び内蔵電源回路の交流化のタイミング制御信
号に変換する機能を持っている。

【００９１】ＰＤＡなどの携帯型情報端末はＡＣコンセ
ントに接続しなくても、充電型のバッテリーを電源とし
て屋外や電車の中などでも長時間使用できることが望ま
れている。また、このような電子装置は持ち運び易さを
重点において、軽量化と小型化が同時に要求されてい
る。電子装置の重量の大半を占めるバッテリーは容量を
大きくすると重量増加してしまう。従って、このような
電子装置の消費電力を低減するために、バックライトの
点灯時間を制御したり、スタンバイモードを設定したり
といった、ソフトウエア面からの対策も施す必要があ
る。

【００９２】例えば、ＣＰＵ１９０３に対して一定時間
ペン入力タブレット１９１０からの入力信号がタブレッ
トインターフェイス１９０５に入らない場合、スタンバ
イモードとなり、図１９において点線で囲んだ部分の動
作を同期させて停止させる。または、各画素にメモリー
を備えておき、静止画像の表示モードに切り替えるなど
の処置をとる。こうして電子装置の消費電力を低減させ
る。

【００９３】また、静止画像を表示するにはＣＰＵ１９
０３の映像信号処理回路１９０４、ＶＲＡＭ１９０６の
などの機能を停止させ、消費電力の低減を図ることがで
きる。図１９では動作をおこなう部分を点線で表示して
ある。また、コントーロラ１９１３はＩＣチップを用
い、ＣＯＧ法で素子基板に装着してもよいし、表示装置
内部に一体形成してもよい。

【００９４】[実施例８]本発明は、各種多様の半導体装
置における表示部に適用することができる。本発明が適
用される半導体装置として携帯情報端末（電子手帳、モ
バイルコンピュータ、携帯電話等）、ビデオカメラ、ス
チルカメラ、パーソナルコンピュータ、テレビ受像器、
プロジェクター等が挙げられる。それらの一例を図２２
〜図２４に示す。

【００９５】図２２（Ａ）は携帯電話であり、表示用パ
ネル２７０１、操作用パネル２７０２、接続部２７０３
から成り、表示用パネル２７０１には液晶表示装置また
はＥＬ表示装置に代表される表示装置２７０４、音声出
力部２７０５、アンテナ２７０９などが設けられてい
る。操作パネル２７０２には操作キー２７０６、電源ス
イッチ２７０２、音声入力部２７０５などが設けられて
いる。本発明を表示装置２９０４に適用して携帯電話を
完成させることができる。本発明を用いることにより開
口率が向上し、その分バックライトなどの光源の輝度を
下げることができるので低消費電力化を図ることができ
る。

【００９６】図２２（Ｂ）はビデオカメラであり、本体
９１０１、液晶表示装置またはＥＬ表示装置に代表され
る表示装置９１０２、音声入力部９１０３、操作スイッ
チ９１０４、バッテリー９１０５、受像部９１０６から
成っている。本発明を表示装置９１０２に適用してビデ
オカメラを完成させることができる。本発明を用いるこ
とにより開口率が向上し、その分バックライトなどの光
源の輝度を下げることができるので低消費電力化を図る
ことができる。また、屋外などの明るい場所でも鮮明な
映像を表示することができる。

【００９７】図２２（Ｃ）はモバイルコンピュータ或い
は携帯型情報端末であり、本体９２０１、カメラ部９２
０２、受像部９２０３、操作スイッチ９２０４、液晶表
示装置またはＥＬ表示装置に代表される表示装置９２０
５で構成されている。本発明を表示装置９２０５に適用
してモバイルコンピュータ或いは携帯型情報端末を完成
させることができる。本発明を用いることにより開口率
が向上し、その分バックライトなどの光源の輝度を下げ
ることができるので低消費電力化を図ることができる。

【００９８】図２２（Ｄ）はテレビ受像器であり、本体
９４０１、スピーカ９４０２、液晶表示装置またはＥＬ
表示装置に代表される表示装置９４０３、受信装置９４
０４、増幅装置９４０５等で構成される。本発明を表示
装置９４０３に適用してテレビ受像器を完成させること
ができる。本発明を用いることにより開口率が向上し、
その分バックライトなどの光源の輝度を下げることがで
きるので低消費電力化を図ることができる。さらに、窓
際など明るい場所にテレビ受像器を配置しても、鮮明な
映像を表示することができる。

【００９９】図２２（Ｅ）は携帯書籍であり、本体９５
０１、液晶表示装置またはＥＬ表示装置に代表される表
示装置９５０３、記憶媒体９５０４、操作スイッチ９５
０５、アンテナ９５０６から構成されており、ミニディ
スク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナ
で受信したデータを表示するものである。本発明を表示
装置９５０３に適用して携帯書籍を完成させることがで
きる。本発明を用いることにより開口率が向上し、その
分バックライトなどの光源の輝度を下げることができる
ので低消費電力化を図ることができる。

【０１００】図２３（Ａ）はパーソナルコンピュータで
あり、本体９６０１、画像入力部９６０２、液晶表示装
置またはＥＬ表示装置に代表される表示装置９６０３、
キーボード９６０４で構成される。本発明を表示装置９
６０１に適用してパーソナルコンピュータを完成させる
ことができる。本発明を用いることにより開口率が向上
し、その分バックライトなどの光源の輝度を下げること
ができるので低消費電力化を図ることができる。

【０１０１】図２３（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体９７０１、液晶表示装置またはＥＬ表示装置に
代表される表示装置９７０２、スピーカ部９７０３、記
録媒体９７０４、操作スイッチ９７０５で構成される。
なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａ
ｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音
楽鑑賞や映画鑑賞やゲームやインターネットを行うこと
ができる。本発明を表示装置９７０２に適用して当該プ
レーヤーを完成させることができる。本発明を用いるこ
とにより開口率が向上し、その分バックライトなどの光
源の輝度を下げることができるので低消費電力化を図る
ことができる。

【０１０２】図２３（Ｃ）はデジタルカメラであり、本
体９８０１、液晶表示装置またはＥＬ表示装置に代表さ
れる表示装置９８０２、接眼部９８０３、操作スイッチ
９８０４、受像部（図示しない）で構成される。本発明
を表示装置９８０２に適用してデジタルカメラを完成さ
せることができる。本発明を用いることにより開口率が
向上し、その分バックライトなどの光源の輝度を下げる
ことができるので低消費電力化を図ることができる。

【０１０３】図２４（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２で構成
される。本発明を投射装置３６０１に適用してフロント
型プロジェクターを完成させることができる。

【０１０４】図２４（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４で構成される。本発明を投射装
置３７０２に適用してリア型プロジェクターを完成させ
ることができる。

【０１０５】尚、図２４（Ｃ）は、図２４（Ａ）及び図
２４（Ｂ）中における投射装置３６０１、３７０２の構
造の一例を示した図である。投射装置３６０１、３７０
２は、光源光学系３８０１、ミラー３８０２、３８０４
〜３８０６、ダイクロイックミラー３８０３、プリズム
３８０７、液晶表示装置３８０８、位相差板３８０９、
投射光学系３８１０で構成される。投射光学系３８１０
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、特に限定されず、例えば単板式
であってもよい。また、図２４（Ｃ）中において矢印で
示した光路に実施者が適宜、光学レンズや、偏光機能を
有するフィルムや、位相差を調節するためのフィルム、
ＩＲフィルム等の光学系を設けてもよい。

【０１０６】また、図２４（Ｄ）は、図２４（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２４（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１０７】ここでは図示しなかったが、本発明はその
他にもナビゲーションシステムをはじめ冷蔵庫、洗濯
機、電子レンジ、固定電話機、ファクシミリなどに組み
込む表示装置にも適用することが可能である。このよう
に本発明の適用範囲はきわめて広く、さまざまな製品に
適用することができる。

【０１０８】[実施例９]図２５は本発明の構成に従い、
第１の配線とゲート電極とが設けられたＴＦＴの電流−
電圧特性を示すグラフである。ＴＦＴのサイズはチャネ
ル長８μm、チャネル幅８μｍである。ゲート電圧ＶＧ
＝１０Ｖ、ドレイン電圧Vd＝１４Ｖにおけるドレイン電
流は３×１０^-4Ａが得られている。一方、図２６は比較
例であり、第１の配線を設けず、ゲート電極のみが設け
られた従来型のトップゲート型ＴＦＴの特性であり、チ
ャネル長及びチャネル幅は同様である。この場合には、
ドレイン電流が５×１０^-5Aであり、前者の半分以下の
値となっている。

【０１０９】また、オン電流の増加のみでなくＳ値を小
さくする効果があり、従来の０．２〜０．３Ｖ／ｄｅｃ
に対して、０．１６Ｖ／ｄｅｃが得られている。Ｓ値が
小さくなると立ち上がり時間が短くなり、ＴＦＴの高速
動作が可能になる。このように本発明は、開口率の向上
のみでなくＴＦＴの特性向上にも寄与している。

【０１１０】

【発明の効果】以上説明したように、本発明を用いるこ
とにより限定された画素サイズにおいて、走査線、デー
タ線、ＴＦＴ及び補助容量など画素の構成に必要な要素
を効率良く配置することが可能となり、反射型の表示装
置において７０〜８５％の開口率を実現することができ
る。さらに本発明はこのように高い開口率を有する画素
構造を（駆動回路のＴＦＴまで含めて）６枚のフォトマ
スクを使って実現することができる。また、第１の配線
とゲート電極を接続して半導体膜を挟みＴＦＴを駆動す
ることにより、実質的に２つのチャネル領域が形成さ
れ、オン電流値を増加させて電流駆動能力を高め、Ｓ値
を小さくすることが可能である。

【図面の簡単な説明】

【図１】付加容量型の補助容量部を設けた本発明の画
素構造を説明する上面図。

【図２】付加容量型の補助容量部を設けた本発明の画
素構造の作製工程を説明する上面図。

【図３】付加容量型の補助容量部を設けた本発明の画
素構造の作製工程を説明する上面図。

【図４】本発明のＣＭＯＳ回路の作製工程を説明する
上面図。

【図５】駆動回路部及び付加容量型の補助容量部を設
けた画素構造の作製工程を説明する断面図。

【図６】駆動回路部及び付加容量型の補助容量部を設
けた画素構造の作製工程を説明する断面図。

【図７】駆動回路部及び付加容量型の補助容量部を設
けた画素構造を説明する断面図。

【図８】蓄積容量型の補助容量部を設けた本発明の画
素構造を説明する上面図。

【図９】駆動回路部及び蓄積容量型の補助容量部を設
けた画素構造を説明する断面図。

【図１０】等価回路を示す図。

【図１１】透過型表示装置の画素構造を説明する上面
図。

【図１２】透過型表示装置の画素構造を説明する断面
図。

【図１３】ＥＥＭＯＳ回路及びＥＤＭＯＳ回路の構成
を示す図。

【図１４】シフトレジスタの構成を示す図。

【図１５】Ｅ型ＰＴＦＴ及びＤ型ＰＴＦＴの作製工程
を説明する断面図。

【図１６】反射型の液晶表示装置の構造を説明する断
面図。

【図１７】液晶表示装置の構造を説明する斜視図。

【図１８】端子部の構造を説明する断面図。

【図１９】電子装置の構成を説明するブロック図。

【図２０】ＴＦＴ上に遮光膜が設けられた画素部の構
造を説明する図。

【図２１】第１の絶縁層の厚さに対するＶth、Ｓ値、
オン電流のシミュレーション値を示すグラフ。

【図２２】半導体装置に一例を示す図。

【図２３】半導体装置に一例を示す図。

【図２４】プロジェクターの構成を説明する図。

【図２５】本発明の構成によるＴＦＴの電流−電圧特
性。

【図２６】従来のトップゲート型ＴＦＴの電流−電圧
特性。

フロントページの続きＦターム(参考） 2H092 HA06 HA12 JA24 JA46 JB56 JB63 JB67 JB69 KA04 KA05 KA18 KB25 MA19 MA27 MA30 NA01 NA07 NA24 NA27 NA29 PA07 PA08 PA12 PA13 5C094 AA10 AA25 AA42 AA43 AA44 AA48 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA06 ED15 FA01 FA02 FB12 FB14 FB16 GB10 HA08 HA10 5F110 AA30 BB02 CC02 DD01 DD02 DD13 DD14 DD15 EE01 EE04 EE23 EE30 EE36 EE37 EE44 FF04 FF30 GG02 GG13 GG25 GG28 GG29 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HM15 NN02 NN22 NN23 NN24 NN27 NN35 NN44 NN46 NN54 NN73 PP03 QQ04 QQ11 QQ19 QQ23 QQ24 QQ25

Claims

【特許請求の範囲】

【請求項１】第１の配線と半導体膜の間に形成された第
１の絶縁層と、前記半導体膜と第１の電極との間に形成
された第２の絶縁層とを有し、前記第１の電極は前記第
２の絶縁層を介して前記半導体膜と交差部を形成し、か
つ、当該交差部の外側で前記第１の配線と接続している
ことを特徴とする半導体装置。
【請求項２】走査線と半導体膜の間に形成された第１の
絶縁層と、前記半導体膜とゲート電極との間に形成され
た第２の絶縁層とを有し、前記ゲート電極は前記第２の
絶縁層を介して前記半導体膜と交差部を形成し、かつ、
当該交差部の外側で前記走査線と接続していることを特
徴とする半導体装置。
【請求項３】第１の配線と半導体膜の間に形成された第
１の絶縁層と、前記半導体膜と第１の電極との間に形成
された第２の絶縁層と、前記第２の絶縁層上に形成され
た第２の配線と、前記第２の絶縁層と第４及び第５の電
極との間に形成された第３の絶縁層とを有し、前記第１
の電極は、前記第２の絶縁層を介して前記半導体膜と交
差部を形成し、かつ、当該交差部の外側で前記第１の配
線と接続し、前記第２の配線は前記第１の配線と交差
し、かつ、前記第４の電極により前記半導体膜と接続
し、前記第１の配線と前記第５の電極が重なる領域に前
記交差部が設けられていることを特徴とする半導体装
置。
【請求項４】第１の配線と半導体膜の間に形成された第
１の絶縁層と、前記半導体膜と第１の電極との間に形成
された第２の絶縁層と、前記第２の絶縁層上に形成され
た第２の配線と、前記第２の絶縁層と第４の電極と第５
の電極と第６の電極との間に形成された第３の絶縁層と
を有し、前記第１の電極は、前記第２の絶縁層を介して
前記半導体膜と交差部を形成し、かつ、当該交差部の外
側で前記第１の配線と接続し、前記第２の配線は前記第
１の配線と交差し、かつ、前記第４の電極により前記半
導体膜と接続し、前記第５の電極と前記第６の電極は同
一平面上で接続し、前記第１の配線と前記第５の電極が
重なる領域に、前記交差部が設けられていることを特徴
とする半導体装置。
【請求項５】走査側駆動回路から延在する第１の配線
と、信号側駆動回路から延在する第２の配線と、前記第
１の配線と半導体膜の間に形成された第１の絶縁層と、
前記第２の配線と前記第１の絶縁層との間及び前記半導
体膜と第１の電極との間に形成された第２の絶縁層と、
前記第２の絶縁層と第４及び第５の電極との間に形成さ
れた第３の絶縁層とを有し、前記第１の電極は、前記第
２の絶縁層を介して前記半導体膜と交差部を形成し、か
つ、当該交差部の外側で前記第１の配線と接続し、前記
第２の配線は、前記第１の配線と交差し、かつ、前記第
４の電極により前記半導体膜と接続し、前記第１の配線
と、前記第５の電極が重なる領域に、前記交差部が設け
られていることを特徴とする半導体装置。
【請求項６】走査側駆動回路から延在する第１の配線
と、信号側駆動回路から延在する第２の配線と前記第１
の配線と、半導体膜の間に形成された第１の絶縁層と、
前記第２の配線と前記第１の絶縁層との間及び前記半導
体膜と第１の電極との間に形成された第２の絶縁層と、
前記第２の絶縁層と第４の電極と第５の電極と第６の電
極との間に形成された第３の絶縁層とを有し、前記第１
の電極は前記第２の絶縁層を介して前記半導体膜と交差
部を形成し、かつ、当該交差部の外側で前記第１の配線
と接続し、前記第２の配線は前記第１の配線と交差し、
かつ、前記第４の電極により前記半導体膜と接続し前記
第５の電極と前記第６の電極は同一平面上で接続し、前
記第１の配線と、前記第５の電極が重なる領域に前記交
差部が設けられていることを特徴とする半導体装置。
【請求項７】請求項３乃至請求項６のいずれか一におい
て、第５の電極の端部が第２の配線と重なることを特徴
とする半導体装置。
【請求項８】走査線とデータ線とが交差する画素部を有
し、前記走査線と半導体膜の間に形成された第１の絶縁
層と、前記データ線と前記第１の絶縁層との間及び前記
半導体膜と、ゲート電極との間に形成された第２の絶縁
層と前記第２の絶縁層と、接続電極及び画素電極との間
に形成された第３の絶縁層とを有し、前記ゲート電極は
前記第２の絶縁層を介して前記半導体膜と交差部を形成
し、かつ、当該交差部の外側で前記走査線と接続し、前
記データ線は前記接続電極により前記半導体膜と接続
し、前記走査線と前記画素電極が重なる領域に前記交差
部が設けられていることを特徴とする半導体装置。
【請求項９】走査線とデータ線とが交差する画素部を有
し、前記走査線と半導体膜の間に形成された第１の絶縁
層と、前記データ線と前記第１の絶縁層との間及び前記
半導体膜と、ゲート電極との間に形成された第２の絶縁
層と、前記第２の絶縁層と第１接続電極と画素電極と第
２接続電極との間に形成された第３の絶縁層とを有し、
前記ゲート電極は前記第２の絶縁層を介して前記半導体
膜と交差部を形成し、かつ、当該交差部の外側で前記走
査線と接続し、前記データ線は前記第１接続電極により
前記半導体膜と接続し、前記画素電極と前記第２接続電
極は同一平面上で接続し、前記走査線と前記第２接続電
極が重なる領域に前記交差部が設けられていることを特
徴とする半導体装置。
【請求項１０】第１の配線を形成する第１の工程と、前
記第１の配線上に第１の絶縁層を介して半導体膜を形成
する第２の工程と、前記半導体膜上に第２の絶縁層を形
成する第３の工程と、前記第２の絶縁層上に前記半導体
膜と交差する第１の電極と前記第１の配線と交差する第
２の配線とを形成する第４の工程と、前記第２の絶縁層
上に第３の絶縁層を介して第４及び第５の電極を形成す
る第５の工程とを有し、前記第１の電極は前記第２の絶
縁層を介して前記半導体膜と交差部を形成し、前記第１
の配線と前記第５の電極が重なる領域に前記交差部を形
成することを特徴とする半導体装置の作製方法。
【請求項１１】第１の配線を形成する第１の工程と、前
記第１の配線上に第１の絶縁層を介して半導体膜を形成
する第２の工程と、前記半導体膜上に第２の絶縁層を形
成する第３の工程と、前記第２の絶縁層上に、前記半導
体膜と交差する第１の電極と、前記第１の配線と交差す
る第２の配線とを形成する第４の工程と、前記第２の絶
縁層上に第３の絶縁層を介して、第４の電極と第５の電
極と第６の電極とを形成する第５の工程とを有し、前記
第１の電極は前記第２の絶縁層を介して前記半導体膜と
交差部を形成し、前記第５の電極と前記第６の電極とは
前記第３の絶縁層上で接続部を形成し、前記第１の配線
と前記第５の電極が重なる領域に前記交差部を形成する
ことを特徴とする半導体装置の作製方法。
【請求項１２】請求項６乃至請求項９のいずれか一にお
いて、第５の電極の端部を第２の配線と重ねて形成する
ことを特徴とする半導体装置の作製方法。
【請求項１３】走査線を形成する第１の工程と、前記走
査線上に第１の絶縁層を介して半導体膜を形成する第２
の工程と、前記半導体膜上に第２の絶縁層を形成する第
３の工程と、前記第２の絶縁層上に前記半導体膜と交差
するゲート電極と前記走査線と交差するデータ線とを形
成する第４の工程と、前記第２の絶縁層上に第３の絶縁
層を介して接続電極及び画素電極を形成する第５の工程
とを有し、前記ゲート電極は、前記第２の絶縁層を介し
て前記半導体膜と交差部を形成し、前記走査線と前記画
素電極が重なる領域に前記交差部を形成することを特徴
とする半導体装置の作製方法。
【請求項１４】走査線を形成する第１の工程と、前記走
査線上に第１の絶縁層を介して半導体膜を形成する第２
の工程と、前記半導体膜上に第２の絶縁層を形成する第
３の工程と、前記第２の絶縁層上に前記半導体膜と交差
するゲート電極と前記走査線と交差するデータ線とを形
成する第４の工程と、前記第２の絶縁層上に第３の絶縁
層を介して第１接続電極と画素電極と第２接続電極とを
形成する第５の工程とを有し、前記ゲート電極は前記第
２の絶縁層を介して前記半導体膜と交差部を形成し、前
記画素電極と前記第２接続電極とは前記第３の絶縁層上
で接続部を形成し、前記走査線と前記画素電極が重なる
領域に前記交差部を形成することを特徴とする半導体装
置の作製方法。
【請求項１５】請求項１３または請求項１４のいずれか
一において、画素電極の端部をデータ線と重ねて形成す
ることを特徴とする半導体装置の作製方法。