JP2012027495A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012027495A
JP2012027495A JP2011226588A JP2011226588A JP2012027495A JP 2012027495 A JP2012027495 A JP 2012027495A JP 2011226588 A JP2011226588 A JP 2011226588A JP 2011226588 A JP2011226588 A JP 2011226588A JP 2012027495 A JP2012027495 A JP 2012027495A
Authority
JP
Japan
Prior art keywords
film
display device
wiring
pixel
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011226588A
Other languages
English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011226588A priority Critical patent/JP2012027495A/ja
Publication of JP2012027495A publication Critical patent/JP2012027495A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Abstract

【課題】画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。
【解決手段】半導体膜と基板との間に第１の絶縁膜を介して設けられた第１の配線を、該半導体膜と重ねて設け、遮光膜として用いる。さらに半導体膜上にゲート絶縁膜として用いる第２の絶縁膜を形成し、当該第２の絶縁膜上にゲート電極と第２の配線を形成する。第１及び第２の配線は、第１及び第２の絶縁膜を介して交差する。第２の配線の上層には、層間絶縁膜として第３の絶縁膜を形成し、その上に画素電極を形成する。画素電極は、第１の配線及び第２の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極の面積を大型化できる。
【選択図】 図１

Description

本発明は、同一の絶縁体表面上に画素部または、当該画素部とその駆動回路を有する半導体装置に関する。特に本発明は、電極間に液晶材料を挟んだ表示装置に好適に用いることができる。尚、本明細書において半導体装置とは、半導体特性を利用して機能しうる装置全般を指し、前記表示装置、集積回路及び、当該集積回路や表示装置を搭載した電子装置を半導体装置の範疇とする。
画素密度の高精細化が進むに従い、画素またはドット毎に薄膜トランジスタ（以下、ＴＦＴと記す）を配置したマトリクス駆動方式（これをアクティブマトリクス駆動方式と呼ぶ）が必須の技術となっている。ＴＦＴを用いたアクティブマトリクス駆動方式は、単純マトリクス駆動方式で発生してしまうクロストークを防ぐことが可能となっている。
アクティブマトリクス型表示装置のもう一つの利点は、画素部に信号を伝送する駆動回路として、シフトレジスタ、ラッチもしくはバッファといった集積回路を同一の絶縁体上にＴＦＴで形成することが可能な点である。これにより外部回路との接点数を非常に少なくすることが可能となり、表示装置の信頼性を高めることを可能としている。
液晶材料を用いた表示装置は、画素部に映し出される映像を直接見る直視型と、当該画像を光学系を用いてスクリーンに映し出す投影型の２種類が開発されている。この両者は画面サイズを基にして３０インチ型程度までは直視型で、それ以上のサイズは投影型で対応するように棲み分けが考えられている。
液晶は交流で駆動させるのが一般的であり、フレーム反転駆動またはライン反転駆動といった方式が採用されている。いずれにしても、ＴＦＴは液晶に印加する電圧を制御するために用いられている。液晶の抵抗は高いので、ＴＦＴには走査期間中に画素容量（液晶そのもの）を充電し得る十分大きなオン電流（ＴＦＴがオン状態の時に流れるドレイン電流を指す）、フィールド期間中にわたって電荷を保持し得る十分小さなオフ電流ＴＦＴがオフ状態の時に流れるドレイン電流を指す）、及び十分小さなゲート・ドレイン間寄生容量などの特性が要求される。画素に設ける補助容量は、画素容量が小さく保持の動作が不十分であるためこれを補い、寄生容量の影響を防ぐために設けている。
ＴＦＴを設けたアクティブマトリクス駆動方式の画素は、液晶に電圧を印加する画素電極の他に、ゲート電極に接続する走査線（ゲート線）とソースまたはドレインに接続するデータ線とが交差している。補助容量には画素電極と前段の走査線（ゲート線）とを重ねる付加容量型と、専用の容量線を設ける蓄積容量型の２種類が知られている。いずれにしても、画質の高精細化が進むにつれ、必然的に画素一つ当たりに許されるＴＦＴや補助容量のサイズは縮小を余儀なくされる。従って、規定の画素サイズの中で各画素の高開口率を得るためには、これらの画素の構成に必要な要素を効率よくレイアウトすることが不可欠となってくる。
遮光膜は、特に透過型の液晶表示装置において必要な要素となっている。半導体膜は光照射により抵抗値が変化する光導電効果があり、光が照射されることによりオフ電流に影響を及ぼす。特に投射型の表示装置では、液晶表示装置から出射する光の一部が基板と空気層との界面で反射したり、光学系で反射して逆方向に戻されＴＦＴに入射することが問題となっている。
メタルハライドランプなどを光源とする投写型の液晶表示装置の場合には、１００万〜２０００万ｌｘ（ルクス）の光が液晶表示装置に照射されるので遮光膜の設計は重要となってくる。透過型の表示装置において、光源からの入射光２８は図２０で示すように対向基板２２側から入射して液晶層２７を通過し、ＴＦＴ２３が形成された素子基板２１側へ透過する仕組みとなっている。ＴＦＴ２３上には遮光膜２６が形成され、入射光２８が直接当たらない構造となっている。しかし、拡散光２９として、素子基板２１と空気層との界面で反射して基板内を拡散する成分が考慮され、その一部は半導体膜２４に入射する。半導体膜２４は光導電効果により導電率が上昇し、ＴＦＴのオフ電流を増加させ、コントラストの低下やクロストークの発生など画像表示に悪影響を与えてしまう。しかし、このような光を遮るため遮光性を優先させ、遮光膜２６の面積を増加させると開口率が自ずと低下してしまう。
限定された画素サイズの中で高開口率を実現するためには、画素部の構成に必要な要素を効率よく配置することが不可欠となる。本発明の第１の課題は、画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。
また、アクティブマトリクス型表示装置はＴＦＴの製造工程が複雑であると、製造コストが高くなるという問題がある。複数のＴＦＴを同時に形成するため、製造工程が複雑になると歩留まりが低下してしまう。製造工程に係る不良が駆動回路に発生すると、線状欠陥を引き起こしてしまう。本発明の第２の課題は、アクティブマトリクス型表示装置の製造コストを低減することを課題とし、安価な表示装置を提供することを課題とする。そして、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。
本発明の構成は、半導体膜と基板との間に第１の絶縁層を介して設けられた第１の配線を該半導体膜と重ねて設けることにより、遮光膜として用いることを特徴としている。さらに、半導体膜上にゲート絶縁膜として用いる第２の絶縁層を形成し、当該第２の絶縁層上にゲート電極と第２の配線を形成する。第１の配線と第２の配線は、第１及び第２の絶縁層を介して交差する。画素部において、第１の配線は走査線（ゲート線）として、第２の配線はデータ線として機能する。
第２の配線の上層には、層間絶縁膜として第３の絶縁層を形成し、その上に画素電極を形成する。画素電極は、第１の配線及び第２の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極の面積を大型化できる。
本発明の他の構成は、基板上に第１の配線と第３の配線とを設け、その上に第１の絶縁層、半導体膜、ゲート絶縁膜として用いる第２の絶縁層の順に積層する。第２の絶縁層上には、前記第１の構成と同様に、ゲート電極、第２の配線、第３の絶縁層、画素電極を形成する。反射型の表示装置の場合には、画素電極を第１の配線、第２の配線及び第３の配線とオーバーラップさせて形成することが可能であり、画素電極の面積を大型化し開口率を向上させることができる。
上記第１の構成及び第２の構成において、反射型の表示装置の場合、半導体膜は第１の配線と画素電極とによって両面から遮光され、このような構成は、特にプロジェクターの投射装置に組み込む液晶表示装置に好適に用いることができる。
このような本発明の画素構造は、液晶表示装置に好適に用いることができる。
特に反射型の液晶表示装置において、開口率を大幅に向上させることが可能である。また、上面放射型のＥＬ表示装置にも適用することができる。
また、第１の配線とゲート電極を接続して半導体膜を挟みＴＦＴを駆動することにより、実質的に２つのチャネル領域が形成され、オン電流値を増加させて電流駆動能力を高めることができる。即ち、本発明の構成により、ＴＦＴを構成する半導体膜におけるチャネル領域を実質的に２つ形成することができ、並列接続構造のＴＦＴを作り込むことができる。
以上説明したように、本発明を用いることにより限定された画素サイズにおいて、走査線、データ線、ＴＦＴ及び補助容量など画素の構成に必要な要素を効率良く配置することが可能となり、反射型の表示装置において７０〜８５％の開口率を実現することができる。さらに本発明はこのように高い開口率を有する画素構造を（駆動回路のＴＦＴまで含めて）６枚のフォトマスクを使って実現することができる。また、第１の配線とゲート電極を接続して半導体膜を挟みＴＦＴを駆動することにより、実質的に２つのチャネル領域が形成され、オン電流値を増加させて電流駆動能力を高め、Ｓ値を小さくすることが可能である。
付加容量型の補助容量部を設けた本発明の画素構造を説明する上面図。 付加容量型の補助容量部を設けた本発明の画素構造の作製工程を説明する上面図。 付加容量型の補助容量部を設けた本発明の画素構造の作製工程を説明する上面図。 本発明のＣＭＯＳ回路の作製工程を説明する上面図。 駆動回路部及び付加容量型の補助容量部を設けた画素構造の作製工程を説明する断面図。 駆動回路部及び付加容量型の補助容量部を設けた画素構造の作製工程を説明する断面図。 駆動回路部及び付加容量型の補助容量部を設けた画素構造を説明する断面図。 蓄積容量型の補助容量部を設けた本発明の画素構造を説明する上面図。 駆動回路部及び蓄積容量型の補助容量部を設けた画素構造を説明する断面図。 等価回路を示す図。 透過型表示装置の画素構造を説明する上面図。 透過型表示装置の画素構造を説明する断面図。 ＥＥＭＯＳ回路及びＥＤＭＯＳ回路の構成を示す図。 シフトレジスタの構成を示す図。 Ｅ型ＰＴＦＴ及びＤ型ＰＴＦＴの作製工程を説明する断面図。 反射型の液晶表示装置の構造を説明する断面図。 液晶表示装置の構造を説明する斜視図。 端子部の構造を説明する断面図。 電子装置の構成を説明するブロック図。 ＴＦＴ上に遮光膜が設けられた画素部の構造を説明する図。 第１の絶縁層の厚さに対するＶth、Ｓ値、オン電流のシミュレーション値を示すグラフ。 半導体装置に一例を示す図。 半導体装置に一例を示す図。 プロジェクターの構成を説明する図。 本発明の構成によるＴＦＴの電流−電圧特性。 従来のトップゲート型ＴＦＴの電流−電圧特性。
画素における補助容量の形態によって、本発明は大別して２種類の構造をとることができる。図１は付加容量型の画素構造を示す部分詳細図であり、画素電極と前段の走査線（ゲート線）及びゲート電極とを重ねて容量形成する構造を示している。図１で示す画素構造において、最下層には駆動回路部から延在し、走査線（ゲート線）として機能する第１の配線１０２、１０２'が形成されている。
走査線（ゲート線）を形成する材料は、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種を成分とする導電性材料が選択される。厚さは１００〜４００ｎｍ、好ましくは１５０〜２５０ｎｍで形成する。
その上層には第１の絶縁層（図１において省略されている）が全面に形成され、第１の配線と一部が重なるようにして半導体膜１０７、１０７'が形成されている。半導体膜は結晶構造を有し、シリコンを主成分とする材料が適用される。
レーザーアニールにより作製される多結晶シリコンを用いても良いし、シリコン・ゲルマニウム合金を選択しても良い。また、図１で示す画素を形成する目的においては、非晶質シリコン膜で代替することも可能である。
半導体膜上にはゲート絶縁膜として用いられる第２の絶縁層（図１において省略されている）が全面に形成され、当該絶縁膜上にゲート電極となる第１の電極１３３、１３３'とデータ線として機能する第２の配線１３４、１３４'が形成されている。
この第１の電極１３３、１３３'と第２の配線１３４、１３４'は同じ材料で形成されるものである。これらは同様にモリブデン（Ｍｏ）、タングステン（Ｗ）
、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種を成分とする導電性材料を用いる。第１の配線１３３と第１の電極１０２は第１の絶縁層に形成されたコンタクトホールを介して接続し、同じタイミングで同じ電位が印加されるようになっている。本発明の特徴は、この第１の電極と半導体膜が交差して形成されるチャネル形成領域は第１の配線上に配置されることで、第１の配線を遮光膜として機能させている。
第１の電極１３３、１３３'と第２の配線１３４、１３４'上には第３の絶縁層図１において省略されている）が形成され、その上に第４の電極１４６、１４６'と第５の電極１４７、１４７'が形成されている。第４の電極１４６は第２の配線１３４と半導体膜１０７に形成されるソース又はドレイン領域とを接続する電極である。第５の電極１４７は半導体膜１０７に形成される他方のソース又はドレイン領域とコンタクトを形成している。これらの電極は同じ材料で形成され、反射型の表示装置を形成するときには、最表面にアルミニウム（Ａｌ）や銀（Ａｇ）などの材料が用いられる。また、半導体膜とのコンタクトを形成するためには、耐熱性を考慮してチタン（Ｔｉ）などが選択され、好適な実施形態として積層構造が採用される。
付加容量は、半導体膜１０８と第１の電極１３３'とが重なることで形成され、第５の電極１４７は半導体膜１０８とコンタクトを形成している。この画素構造の等価回路は図１０（Ａ）に示される。
第３の絶縁層上に形成される第５の電極１４７は、その端部を第２の配線１３４、１３４'または第１の配線１０２と重畳して形成することができる。このように形成することで、第１の配線や第２の配線は遮光膜としての機能が付加される。
従って、図１で示す本発明の画素構造は、第５の電極（画素電極）の占める面積を大きくすることが可能であり、開口率を大幅に向上させることができる。
また、第１の配線を最下層に形成し、上層に形成される第５の電極で、半導体膜と第１の電極が交差して形成されるチャネル形成領域を覆うことにより、第１の配線に印加される走査信号による電界が遮蔽され、液晶がその電界により影響を受けて劣化することを防止できる。
こうして形成されるＴＦＴのチャネル形成領域は、第１の絶縁層と第２の絶縁層の厚さの相対関係にもよるが、第１の電極と半導体膜とが交差する領域がそれに該当する。勿論、第１の配線と第１の電極は等電位になるので、第１の絶縁層の厚さはＴＦＴの特性を決める重要な要素となる。図２１（Ａ）〜（Ｃ）は第１の絶縁層の厚さを変化させた時のしきい値電圧Ｖth、サブスレッショルド係数（Ｓ値）、オン電流についてシミュレーションした結果を示している。Ｖth、Ｓ値を小さくし、オン電流を高めるには第１の絶縁層が薄い方が良くなる傾向が表されている。但し、図２１において、ゲート絶縁膜の厚さは８０ｎｍ、半導体膜の厚さは３０ｎｍとし、チャネル長２μｍ、チャネル幅１０μｍのＴＦＴを想定している。
従来の液晶表示装置の開口率（画素部の光の透過または反射を制御する領域の全画素に対する面積比率）は４０〜５０％であるが、図１で示すような本発明の画素構造を採用することにより、反射型で開口率を７０〜８５％程度まで高めることができる。さらに注目されることは、このような画素構造を６枚のフォトマスク（反射型の場合）で実現できる点にある。また、図１で示す画素構造は反射型の液晶表示装置を前提としたものであるが、フォトマスクを１枚追加して透明電極を所定のパターンに形成すれば、透過型の液晶表示装置を作製することもできる。
本実施例では図１で示す構造をもつ画素部を形成する方法について図面を用いて詳細に説明する。また、同時にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴから成る駆動回路を形成する工程を説明する。本実施例では、図１〜図７において便宜上共通する符号を用いて説明する。
ここで、図２と図３は本発明の画素構造の作製工程を説明する上面図であり、図４は駆動回路部に形成するＴＦＴの作製工程を説明する上面図である。また、図５〜図７はそれに対応する縦断面図を示す。
まず、図５（Ａ）に示すように基板１０１上に走査線（ゲート線）１０２、１０３を形成する。基板１０１は絶縁表面を有する基板であれば特に限定されるものではない。代表的には、アルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス基板が使用される。その他にプラスチック基板や表面に絶縁膜を形成したシリコン基板やステンレス基板などの半導電性または導電性基板も適用可能である。走査線（ゲート線）はタングステン（Ｗ）膜をスパッタ法で３００ｎｍの厚さに形成し、第１の光露光工程により所定のパターンに形成する。
走査線（ゲート線）は、その上層に形成する被膜の被覆性（ステップカバレージ）を向上させるために、端部をテーパー形状となるように形成することが望ましい。テーパー部の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部は反応性イオンエッチング（Reactive Ion Etching: RIE）技術を用いて形成することが可能であり、エッチングガスと基板側に印加するバイアス電圧によりその形状を制御することができる。こうして走査線（ゲート線）１０２、１０３を形成する。
第１の絶縁層１０４は、プラズマＣＶＤ法またはスパッタ法で形成される酸化シリコン、窒化シリコンまたは酸化窒化シリコン（ＳｉＯxＮy）で形成する。或いは、これらの絶縁材料を組み合わせた積層構造で形成する。代表的には酸化窒化シリコンを用い２５０ｎｍの厚さに形成する。
この上に形成される半導体膜１０５〜１０７は厚さを５０ｎｍとし、非晶質シリコンをレーザーアニール法や固相成長法を用いて結晶化させた多結晶シリコンを用い、第２の光露光工程を経て島状に分割して形成する。本実施例では、半導体膜１０５を用いてｐチャネル型ＴＦＴを形成し、半導体膜１０６、１０７を用いてｎチャネル型ＴＦＴを形成する。また、半導体膜１０８は補助容量を形成するために設けている。
これら半導体膜を覆って７５ｎｍの厚さで第２の絶縁層を形成しゲート絶縁膜とする。第２の絶縁層はプラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Ortho Silicate)を原料とした酸化シリコン、またはＳｉＨ4とＮ2Ｏを原料とした酸化窒化シリコンで形成する。
図２はここまでの工程における上面図を示している。半導体膜１０７、１０７'は一部か走査線（ゲート線）と重なるように設けられる。また、図４（Ａ）は同様に駆動回路部の上面図を示している。尚、図５（Ａ）の断面図は、図４（Ａ）のＡ−Ａ'線及び図２のＢ−Ｂ'線に対応している。
続いて、第３の光露光工程により、第１の絶縁層にコンタクトホールを形成し、走査線（ゲート線）を露出させる。このコンタクトホールは半導体膜の外側に形成する。そして、図５（Ｂ）に示すように、第２の絶縁層上に導電膜を形成する。この導電膜は、ゲート電極を形成する為のものであり、窒化タンタル膜１１０とタングステン膜１１１を積層させて形成する。それぞれの厚さは３０ｎｍ及び３００ｎｍとする。
次に、図５（Ｃ）に示すように第４の光露光工程により、ゲート電極及びデータ線を形成するためのレジストパターン１１２を形成する。このレジストパターンを用いて第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。タングステン及び窒化タンタルのエッチング用ガスとしてＣＦ4とＣｌ2を用い、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。この時、基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン、窒化タンタルをそれぞれ同程度の速度でエッチングすることができる。
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により第２の絶縁層が露出した面は２０〜４０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により窒化タンタルとタングステンから成る第１形状電極１１３〜１１５（窒化タンタル１１３ａ〜１１５a、タングステン１１３ｂ〜１１５ｂ）と第１形状配線１１６窒化タンタル（１１６a、タングステン１１６ｂ）を形成する。
そして、第１のドーピング処理を行いｎ型の不純物（ドナー）を半導体膜にドーピングする。その方法はイオンドープ法またはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14／ｃｍ2として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、ゲート電極１１３〜１１５はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、２０〜６０ｋｅＶ）して、ゲート絶縁膜を通過した不純物元素により第１不純物領域１１７〜１２０を形成する。第１の不純物領域１１７〜１２０おけるリン（Ｐ）濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるようにする。
続いて、図６（Ａ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜を残存させるようにする。こうして、第１のエッチング処理により窒化タンタルとタングステンから成る第２形状電極１２２〜１２４（窒化タンタル１２２ａ〜１２４a、タングステン１２２ｂ〜１２４ｂ）と第２形状配線１２５（窒化タンタル１２５a、タングステン１２５ｂ）を形成する。ゲート絶縁膜はこのエッチング処理により窒化タンタルで覆われていない部分が１０〜３０ｎｍ程度エッチングされさらに薄くなる。
図３はこの段階における上面図を示している。第２形状電極１３３は第２の絶縁層を介して半導体膜１０７と１０８とに重なるように設けられ、コンタクト部１２４で走査線（ゲート線）１０２と接続している。データ線１３４と走査線（ゲート線）１０２は第１及び第２の絶縁層を介して交差している。また、図４（Ｂ）は同様に駆動回路部の上面図を示している。尚、図６（Ａ）の断面図は、図４（Ｂ）のＡ−Ａ'線及び図３のＢ−Ｂ'線に対応している。
第２のドーピング処理におけるドーズ量は第１のドーピング処理よりも下げ、かつ高加速電圧の条件でｎ型不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、第１の不純物領域の内側に第２の不純物領域を形成する。ドーピングは露出した窒化タンタル１２２ａ〜１２４aを通過させ、その下側の半導体膜に不純物元素を添加する。こうして、窒化タンタル１２２ａ〜１２４aと重なる第２不純物領域１２７〜１３０を形成する。この不純物領域は、窒化タンタル１２２ａ〜１２４aの膜厚によって変化するが、そのピーク濃度は１×１０17〜１×１０19／ｃｍ3の範囲で変化する。この領域のｎ型不純物の深さ分布は一様ではなくある分布をもって形成される。
次に、図６（Ｂ）に示すように、第５の光露光工程により第２形状電極１２３を覆うレジストマスク１３１を形成し、第２形状電極１３２、１３３の窒化タンタル膜を選択的にエッチングする。エッチングガスにはＣｌ2とＳＦ6の混合ガスを用いて行う。こうしてタングステンと窒化タンタルの端部が一致する第３形状電極１３２、１３３を形成する。また、同時にデータ線も加工して、同様な形状のデータ線１３４を形成しても良い。
そして図６（Ｃ）に示すようにレジストによるマスク１３６を形成し、半導体膜１０５にｐ型不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。第３の不純物領域１３８の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
以上までの工程でそれぞれの半導体膜に不純物領域が形成される。第２形状電極１２３及び第３形状電極１３２、１３３はゲート電極として機能する。また、第３形状配線はデータ線を形成する。ゲート電極１３３は付加容量を形成する一方の電極となり、半導体膜１０８と重なる部分で容量を形成する。その後、図７に示すように、酸化窒化シリコン膜から成る保護絶縁膜１４０をプラズマＣＶＤ法で５０ｎｍの厚さに形成する。そして導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。活性化はラピッドサーマルアニール法（ＲＴＡ法）やファーネスアニール炉を用いる熱アニール法で行う。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には4００〜６００℃で行う。ＲＴＡ法を用いる場合でも、４００〜７００℃で３０〜１２０秒の熱処理により活性化処理を行うことができる。
水素化処理はＴＦＴの特性を向上させるために必要な処理であり、水素雰囲気中で加熱処理をする方法やプラズマ処理をする方法で行うことができる。その他にも、窒化シリコン膜１４１を５０〜１００ｎｍの厚さに形成し、３５０〜５００℃の加熱処理を行うことで窒化シリコン膜１４１中の水素が放出され、半導体膜に拡散させることで水素化を達成することができる。
層間絶縁膜１４２は、ポリイミドまたはアクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、プラズマＣＶＤ法でＴＥＯＳを用いて形成される酸化シリコンを適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
次いで、層間絶縁膜１４２ａの表面から各半導体膜の第１不純物領域または第３不純物領域に達するコンタクトホールを形成し、Ａｌ、Ｔｉ、Ｔａなどを用いて配線を形成する。図７において１４２ｂ、１４４はソース線であり、１４３はドレイン配線である。また、１４７は画素電極であり、１４６はデータ線１３４と半導体膜１０７の第１不純物領域１５７とを接続する接続電極である。
こうして、図１で示す画素構造と図４（Ｃ）で示すＣＭＯＳ回路が形成される。尚、図７の断面図は、図４（Ｃ）のＡ−Ａ'線及び図１のＢ−Ｂ'線に対応している。
駆動回路部２０１のｐチャネル型ＴＦＴ２０３にはチャネル形成領域１５０、ソース領域またはドレイン領域として機能する第３の不純物領域１５１を有している。ｎチャネル型ＴＦＴ２０４はチャネル形成領域１５２、ゲート電極１２３と重なる第２不純物領域１５３、ソース領域またはドレイン領域として機能する第５不純物領域１５４を有している。
また、画素部２０２のｎチャネル型ＴＦＴ２０５は、チャネル形成領域１５５、ゲート電極１３３の外側に第２不純物領域１５６、ソースまたはドレイン領域として機能する第１不純物領域１５７〜１５９が形成されている。また、補助容量部２０６は半導体膜１０８と第２絶縁膜１０９と容量電極１３３とで形成される。半導体膜１０８には上記工程によりｐ型不純物が添加された領域１６１が形成されている。
ｎチャネル型ＴＦＴに形成される第２の不純物領域はＬＤＤ（Lightly Doped Drain）領域である。ｎチャネル型ＴＦＴ２０４のようにゲート電極とオーバーラップさせて形成することにより、ドレイン端に形成される高電界領域が緩和され、ホットキャリア効果による劣化を抑止することができる。一方、ｎチャネル型ＴＦＴ２０５のようにゲート電極の外側にＬＤＤ領域を設けることによりオフ電流を低下させることができる。
ｐチャネル型ＴＦＴ２０３はシングルドレイン構造で形成されるが、第３のエッチング処理の時間を調節することにより、ゲート電極の端部を後退させ、チャネル形成領域と不純物領域との間にオフセット領域を形成することもできる。このような構成はｎチャネル型ＴＦＴ２０５においても可能であり、オフ電流を低減する目的において非常に有効である。
以上のようにして、同一基板上に画素部と駆動回路をＴＦＴで形成した素子基板を形成することができる。本実施例で示す素子基板の作製工程は６枚のフォトマスクで不純物領域の構成の異なるＴＦＴを同一基板上に形成することを可能としている。さらに、図７で示すように、画素電極１４７とゲート配線１０３とでチャネル形成領域を挟み込んで遮光部を形成することにより遮光性を高めることができる。
蓄積容量型の画素構造は補助容量部の構成が異なる以外は、実施例１と同じ構造を採用している。図８にその場合の上面図を示し、Ｃ−Ｃ'線に対応する断面図を図９に示す。本実施例では、図８と図９において便宜上共通する符号を用いて説明する。
図９で示す基板３０１上には走査線（ゲート線）３０２、３０３と容量線３０８が形成され、これらの配線と一部が重なるようにして第１の絶縁層３０４上に半導体膜３０６、３０７が形成されている。さらに、ゲート絶縁膜として機能する第２の絶縁層３０９が形成され、ゲート電極３３２〜３３３と、データ線３３４、容量電極３３５が形成される。ｎチャネル型ＴＦＴ２５５において、ゲート電極と走査線（ゲート線）は第１の絶縁層に形成されたコンタクトホールを介して接続し、ゲート電極と半導体膜が交差して形成されるチャネル形成領域は走査線（ゲート線）上に位置することで、走査線（ゲート線）を遮光膜として利用している点は実施例１と同様である。
蓄積容量２５６は、半導体膜３０６、容量電極３３５とその間に形成されている第２の絶縁層とで形成され、容量電極３３５は容量線３０８と、半導体膜３０７は画素電極３４７と接続している。図８はこのような画素部２５２の上面図を示している。また、その等価回路を図１０（Ｂ）に示す。
以上のように、蓄積容量型の画素構造を完成させることができる。ここでは、画素電極をアルミニウムや銀などの材料で形成することにより、反射型の表示装置を完成させることができる。
透過型の表示装置を形成する場合には、画素電極を透明導電膜で形成する。図１１は本発明を用いて透過型の表示装置を形成する場合の画素構造を示す。画素電極１８０はＩＴＯなどの透明導電膜を用いて形成する。ＴＦＴ及び補助容量部を形成する半導体膜との接続は接続電極１８１及び１８２により行う。また、図１２はＤ−Ｄ'線に対応する断面図を示す。ｎチャネル型ＴＦＴ２０５と補助容量２０６とは実施例１と同様に作製される。画素電極１８０は、層間絶縁膜１４２にコンタクトホールを形成した後に形成され、その後、ＴｉやＡｌを用いて接続電極１８１、１８２が形成される。接続電極１８１はｎチャネル型ＴＦＴ２０５を形成する半導体膜のチャネル形成領域上に形成され、図１で示す画素構造と同様に遮光膜としての機能を兼ねている。
少ないマスク数でアクティブマトリクス型表示装置を実現するための手段として、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴのみで駆動回路や画素部を形成する方法がある。ＣＭＯＳ回路を形成するにはｎチャネル型とｐチャネル型のＴＦＴを作り込む必要があり、ｐ型不純物またはｎ型不純物を遮蔽するマスク１枚がどうしても必要になる。製造コストの低減のためには、工程数の削減が必要であり、マスク数の削減は有効な手段となる。
単一チャネルのＴＦＴで機能回路を形成する方法として、エンハンスメント型のＴＦＴ同士で形成するＥＥＭＯＳ回路と、エンハンスメント型とデプレッション型とを組み合わせて形成するＥＤＭＯＳ回路がある。
ｐチャネル型ＴＦＴを用いたＥＥＭＯＳ回路の例を図１３（Ａ）に、ＥＤＭＯＳ回路の例を図１３（Ｂ）に示す。図１３（Ａ）では１３０１、１３０２はいずれもエンハンスメント型のｐチャネル型ＴＦＴ（以下、Ｅ型ＰＴＦＴという）である。また、図１３（Ｂ）において１３０３はＥ型ＰＴＦＴ、１３０４はデプレッション型のｐチャネル型ＴＦＴ（以下、Ｄ型ＰＴＦＴという）である。
図１３（Ａ）と（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
図１３（Ａ）で示すＥＥＭＯＳ回路、若しくは図１３（Ｂ）で示すＥＤＭＯＳ回路を用いてシフトレジスタを形成する例を図１４に示す。図１４において１４００、１４０１はフリップフロップ回路である。また、Ｅ型ＰＴＦＴ１４０２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＰＴＦＴ１４０３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、インバータ回路１４０４は図１４（Ｂ）に示すように、図１３（Ａ）に示すＥＥＭＯＳ回路、若しくは図１３（Ｂ）に示すＥＤＭＯＳ回路が用いられる。
以上のように、全てのＴＦＴをｐチャネル型ＴＦＴとすることによりｎ型不純物（ドナー）をドーピングする工程が削減されるため、表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し製造コストを下げる効果を期待することができる。
実施例１または実施例２で示す画素部のＴＦＴをｐチャネル型ＴＦＴに置き換えることは容易であり、本実施例で示すＥＥＭＯＳ回路またはＥＤＭＯＳ回路を応用して駆動回路を形成すれば、同様にアクティブマトリクス駆動の表示装置を作製することができる。
実施例４で示すＥＥＭＯＳまたはＥＤＭＯＳを作製するための工程の一例を図１５を用いて説明する。
まず、図１５（Ａ）に示すように、ガラス基板１５０１上に、テーパー形状の端部を有する走査線（ゲート線）１５０２を形成する。第１の絶縁層１５０３は酸化窒化シリコン膜を用い、２００ｎｍの厚さで形成する。
次に、第１の絶縁層１５０３上に非晶質半導体膜１５０３をプラズマＣＶＤ法により４０ｎｍの厚さに形成する。非晶質半導体膜としては、珪素、シリコンゲルマニウムなどの材料を用いる。そして、非晶質半導体膜１５０３にレーザー光を照射することにより結晶化させ、多結晶半導体膜を形成する。また、結晶化方法はレーザーアニール法に限定する必要はなく、公知の他の結晶化法を用いて形成すれば良い。
次に、図１５（Ｂ）に示すように、多結晶半導体膜を第１のフォトマスクを用い、光露光プロセスを経て、所定の形状にエッチングし、個々に孤立した半導体膜１５０５、１５０６を形成する。半導体膜１５０５、１５０６は、完成時にＴＦＴのチャネル形成領域やソースまたはドレイン領域を形成する。
Ｄ型ＰＴＦＴを形成するために、あらかじめアクセプタを半導体膜にドーピングする工程を行う。まず、酸化珪素膜からなるマスク絶縁膜１５０７を形成する。これは、イオンドーピング法を用いてドーピングするｐ型不純物（アクセプタ）の濃度を制御するために設ける。注入するｐ型不純物（アクセプタ）の濃度は１×１０16〜１×１０18／ｃｍ3とする。このドーピングはＤ型ＰＴＦＴのチャネル形成領域に対して行うものである。図１５（Ｃ）では、半導体膜１５０６の全面にドーピングを行い、Ｅ型ＰＴＦＴを形成する半導体膜１５０５はレジストによるマスク１５０８で被覆してアクセプタがドーピングされないようにしている。こうしてｐ型不純物（アクセプタ）が添加された半導体膜１５０９が形成される。以降の工程では、この半導体膜を用いてＤ型ＰＴＦＴを形成する。
図１５（Ｄ）では、ゲート絶縁膜として利用する第２の絶縁層１５１０をプラズマＣＶＤ法により８０ｎｍの厚さに形成する。第２の絶縁層１５１０は、酸化珪素、酸化窒化珪素膜などで形成する。そして、窒化タンタルまたは窒化チタンで形成する第１の導電膜１５１１を２０〜４０ｎｍ、好ましくは３０ｎｍの厚さに形成すする。その上に第２の導電膜１５１２を形成する。第２の導電膜としてはＴａ、Ｗ、Ｍｏ、Ｎｂ、Ｔｉもしくはこれら金属の窒化物を用い、３００〜４００ｎｍの厚さに形成する。
図１５（Ｅ）に示す工程では、第２のフォトマスクを用い、光露光プロセスによりレジストマスク１５１３を形成し、導電膜をエッチングして第１の電極１５１４、１５１５を形成する。この工程はドーピング工程と組み合わせて、半導体膜にｐ型不純物領域によるＬＤＤ領域とソース及びドレイン領域とを自己整合的に形成する。最初に行う第１のエッチング処理では、その好適な手法としてＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５°となるようにする。また、第２の絶縁層上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化珪素膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は２０〜５０ｎｍ程度エッチングされる。
さらに、第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、図１５（Ｅ）に示すように、第１の導電層１５１４ａ、１５１５ａよりも幅の狭い第２の導電膜１５１４ｂ、１５１５ｂを形成することができ、これをゲート電極として用いる。
次いで、イオンドーピング法により第２の導電膜１５１４ｂ、１５１５ｂをマスクとして半導体膜１５０５、１５０９に第２の不純物領域１５１６、１５１９を形成する。ドーピングは、第１の導電膜１５１４ａ、１５１５ａとゲート絶縁膜１５１０を通過させることが可能な程度に加速電圧を印加して行い、１×１０17〜５×１０19／ｃｍ3のｐ型不純物（アクセプタ）をドーピングする。イオンドーピング法においては、Ｂ2Ｈ6またはＢＦ3などをソースガスとして用いる。
さらに、イオンドーピング法により第１の導電膜１５１４ａ、１５１５ａと第２の導電膜１５１４ｂ、１５１５ｂをマスクとして、第２の不純物領域の外側に第１の不純物領域１５１７、１５２０を形成する。第２の不純物領域はソースまたはドレイン領域とするものであり、１×１０20〜１×１０21／ｃｍ3のｐ型不純物（アクセプタ）をドーピングする。
チャネル形成領域１５１８、１５２１において、チャネル形成領域１５２１には第２の不純物領域よりも低濃度でｐ型不純物（アクセプタ）が添加されている。
次に、加熱処理を行ってｐ型半導体領域のｐ型不純物（アクセプタ）の活性化を行う。この活性化はファーネスアニール、レーザーアニールもしくはランプアニールにより行うか、又はそれらを組み合わせて行えば良い。本実施例では５００℃にて４時間の加熱処理を窒素雰囲気中で行う。このとき、窒素雰囲気中の酸素は極力低減しておくことが望ましい。
活性化が終了したら、図１５（Ｆ）に示すように、パッシベーション膜１５２２として窒化酸化シリコン膜を２００ｎｍの厚さに形成し、その後、半導体膜に対する水素化処理を行う。水素化処理は公知の水素アニール技術もしくはプラズマ水素化技術を用いれば良い。さらに、樹脂からなる層間絶縁膜１５２３を８００ｎｍの厚さに形成する。樹脂としては、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂もしくはＢＣＢ（ベンゾシクロブテン）を用いれば良い。また、無機の絶縁膜を用いても構わない。
次に、第３のフォトマスクを用い、層間絶縁膜１５２３にコンタクトホールを形成する。その後第４のフォトマスクを用い、配線１５２４〜１５２７を形成する。本実施例では配線１５２４〜１５２７として、ＴｉとＡｌの積層体を形成する。第１の不純物領域とのコンタクトは耐熱性を高めるためにＴｉで形成する。
こうして、Ｅ型ＰＴＦＴ１５５１とＤ型ＰＴＦＴ１５５２が完成する。Ｅ型ＰＴＦＴのみを形成する場合には４枚のフォトマスクで完成させることが可能であり、Ｅ型ＰＴＦＴとＤ型ＰＴＦＴとを同一基板上に形成するには５枚のフォトマスクで完成させることができる。このようなＴＦＴを用いて実施例４で示す回路を形成することができる。
本実施例では実施例１〜５で示す方法により得られるＴＦＴが形成された基板から、アクティブマトリクス駆動の液晶表示装置を作製する工程を説明する。図１６は素子基板と呼ぶ１６００と対向基板１６０１とをシール材で貼り合わせた状態を示している。素子基板１６００上には柱状のスペーサ１６０４を形成する。柱状のスペーサ１６０４は画素電極上に形成されるコンタクト部の窪みに合わせて形成すると良い。柱状スペーサ１６０４は用いる液晶材料にも依存するが３〜１０μmの高さで形成する。コンタクト部では、コンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成することにより液晶の配向の乱れを防ぐことができる。その後、配向膜１６０５を形成しラビング処理を行う。対向基板１６０１には透明導電膜１６０２、配向膜１６０３を形成する。その後、素子基板と対向基板とを貼り合わせ液晶を注入し、液晶層１６０６を形成する。
図１６は反射型の液晶表示装置の画素部の断面構造を示している。その場合、光は対向基板１６０１側から入射する。透過型の液晶表示装置とする場合にはバックライトを用い素子基板１６００側から光が入射する構造となる。いずれの場合においても、ｎチャネル型ＴＦＴ２０５のチャネル形成領域は画素電極１６１１と走査線（ゲート線）１６１０によって遮光されている。
図１７（Ａ）は液晶表示装置の斜視図を示している。素子基板１６００は、画素部１６５０、走査線側駆動回路１６５１、データ線側駆動回路１６５２、外部入力端子１６５４、外部入力端子から各回路の入力部までを接続する配線１６５３などが形成されている。対向基板１６０１には対向電極が形成されている。このような素子基板１６００と対向基板１６０１とはシール材を介して貼り合わせ、その内側に液晶を封入する。さらに、素子基板１６００の外部入力端子１６５４にはＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける。また、ＣＯＧによりＣＰＵ、メモリ、オペアンプなどを組み込んだＩＣチップを実装しても良い。
図１７（Ｂ）は端子部１６５４の拡大図を示す。端子は走査線（ゲート線）またはデータ線などで形成され、端子の幅は１００〜１０００μm、そのピッチは５０〜２００μm程度で形成される。
この入力端子の詳細は、図１７（Ｂ）で示すＦ−Ｆ'線に対応する断面図として図１８に示す。端子１８０１は第１の導電膜により形成される。この上層には第１の絶縁層１８０２、第２の絶縁層１８０３、第３の絶縁層１８０４が形成される。端子１８０１上にはこれら絶縁膜が除去された開口部が形成され、好ましくは透明導電膜材料で形成する電極１８０５が形成され一体となって端子を形成する。端子の幅は１００〜１０００μm、そのピッチは５０〜２００μm程度で形成される。
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の表示装置として用いることができる。
実施例１乃至６で示す表示装置を用いた半導体装置の一例を図１９を用いて説明する。図１９において、表示装置にはＴＦＴが設けられた画素１９２０から成る画素部１９２１と、該画素部の駆動に用いるデータ線駆動回路１９１５、走査線（ゲート線）駆動回路１９１４が設けられている。データ線駆動回路１９１５はデジタル駆動の例を示し、シフトレジスタ１９１６、ラッチ回路１９１７、１９１８、バッファ回路１９１９から成っている。また、走査線（ゲート線）駆動回路１９１４であり、シフトレジスタ、バッファ等（いずれも図示せず）を有している。
この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプからなる電源回路１９０１、ＵＳＢ端子などを備えた外部インターフェイスポート１９０２、ＣＰＵ１９０３、入力手段として用いるペン入力タブレット１９１０及び検出回路１９１１、クロック信号発振器１９１２、コントロール回路１９１３などから成っている。
ＣＰＵ１９０３は映像信号処理回路８０４やペン入力タブレット１９１０からの信号を入力するタブレットインターフェイス１９０５などが内蔵されている。
また、ＶＲＡＭ１９０６、ＤＲＡＭ１９０７、フラッシュメモリ１９０８及びメモリーカード１９０９が接続されている。ＣＰＵ１９０３で処理された情報は、映像信号（データ信号）として映像信号処理回路１９０４からコントロール回路１９１３に出力する。コントロール回路１９１３は、映像信号とクロックを、データ線駆動回路１９１５と走査線（ゲート線）駆動回路１９１４のそれぞれのタイミング仕様に変換する機能を持っている。
具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源回路の交流化のタイミング制御信号に変換する機能を持っている。
ＰＤＡなどの携帯型情報端末はＡＣコンセントに接続しなくても、充電型のバッテリーを電源として屋外や電車の中などでも長時間使用できることが望まれている。また、このような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必要がある。
例えば、ＣＰＵ１９０３に対して一定時間ペン入力タブレット１９１０からの入力信号がタブレットインターフェイス１９０５に入らない場合、スタンバイモードとなり、図１９において点線で囲んだ部分の動作を同期させて停止させる。
または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置をとる。こうして電子装置の消費電力を低減させる。
また、静止画像を表示するにはＣＰＵ１９０３の映像信号処理回路１９０４、ＶＲＡＭ１９０６のなどの機能を停止させ、消費電力の低減を図ることができる。図１９では動作をおこなう部分を点線で表示してある。また、コントーロラ１９１３はＩＣチップを用い、ＣＯＧ法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。
本発明は、各種多様の半導体装置における表示部に適用することができる。本発明が適用される半導体装置として携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ受像器、プロジェクター等が挙げられる。それらの一例を図２２〜図２４に示す。
図２２（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続部２７０３から成り、表示用パネル２７０１には液晶表示装置またはＥＬ表示装置に代表される表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０５などが設けられている。本発明を表示装置２９０４に適用して携帯電話を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２２（Ｂ）はビデオカメラであり、本体９１０１、液晶表示装置またはＥＬ表示装置に代表される表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明を表示装置９１０２に適用してビデオカメラを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。また、屋外などの明るい場所でも鮮明な映像を表示することができる。
図２２（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、液晶表示装置またはＥＬ表示装置に代表される表示装置９２０５で構成されている。本発明を表示装置９２０５に適用してモバイルコンピュータ或いは携帯型情報端末を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２２（Ｄ）はテレビ受像器であり、本体９４０１、スピーカ９４０２、液晶表示装置またはＥＬ表示装置に代表される表示装置９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明を表示装置９４０３に適用してテレビ受像器を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。さらに、窓際など明るい場所にテレビ受像器を配置しても、鮮明な映像を表示することができる。
図２２（Ｅ）は携帯書籍であり、本体９５０１、液晶表示装置またはＥＬ表示装置に代表される表示装置９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明を表示装置９５０３に適用して携帯書籍を完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、液晶表示装置またはＥＬ表示装置に代表される表示装置９６０３、キーボード９６０４で構成される。本発明を表示装置９６０１に適用してパーソナルコンピュータを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、液晶表示装置またはＥＬ表示装置に代表される表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明を表示装置９７０２に適用して当該プレーヤーを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２３（Ｃ）はデジタルカメラであり、本体９８０１、液晶表示装置またはＥＬ表示装置に代表される表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明を表示装置９８０２に適用してデジタルカメラを完成させることができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２４（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。本発明を投射装置３６０１に適用してフロント型プロジェクターを完成させることができる。
図２４（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。本発明を投射装置３７０２に適用してリア型プロジェクターを完成させることができる。
尚、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図２４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ここでは図示しなかったが、本発明はその他にもナビゲーションシステムをはじめ冷蔵庫、洗濯機、電子レンジ、固定電話機、ファクシミリなどに組み込む表示装置にも適用することが可能である。このように本発明の適用範囲はきわめて広く、さまざまな製品に適用することができる。
図２５は本発明の構成に従い、第１の配線とゲート電極とが設けられたＴＦＴの電流−電圧特性を示すグラフである。ＴＦＴのサイズはチャネル長８μm、チャネル幅８μｍである。ゲート電圧ＶＧ＝１０Ｖ、ドレイン電圧Vd＝１４Ｖにおけるドレイン電流は３×１０-4Ａが得られている。一方、図２６は比較例であり、第１の配線を設けず、ゲート電極のみが設けられた従来型のトップゲート型ＴＦＴの特性であり、チャネル長及びチャネル幅は同様である。この場合には、ドレイン電流が５×１０-5Aであり、前者の半分以下の値となっている。
また、オン電流の増加のみでなくＳ値を小さくする効果があり、従来の０．２〜０．３Ｖ／ｄｅｃに対して、０．１６Ｖ／ｄｅｃが得られている。Ｓ値が小さくなると立ち上がり時間が短くなり、ＴＦＴの高速動作が可能になる。このように本発明は、開口率の向上のみでなくＴＦＴの特性向上にも寄与している。

Claims (1)

  1. 第１の配線と半導体膜の間に形成された第１の絶縁層と、
    前記半導体膜と第１の電極との間に形成された第２の絶縁層とを有し、
    前記第１の電極は前記第２の絶縁層を介して前記半導体膜と交差部を形成し、かつ、当該交差部の外側で前記第１の配線と接続していることを特徴とする半導体装置。
JP2011226588A 2000-09-29 2011-10-14 半導体装置 Withdrawn JP2012027495A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011226588A JP2012027495A (ja) 2000-09-29 2011-10-14 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000298304 2000-09-29
JP2000298304 2000-09-29
JP2011226588A JP2012027495A (ja) 2000-09-29 2011-10-14 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001304290A Division JP4974427B2 (ja) 2000-09-29 2001-09-28 半導体装置及び電子装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2012280653A Division JP5478703B2 (ja) 2000-09-29 2012-12-25 半導体装置
JP2014040065A Division JP2014157357A (ja) 2000-09-29 2014-03-03 半導体装置

Publications (1)

Publication Number Publication Date
JP2012027495A true JP2012027495A (ja) 2012-02-09

Family

ID=18780283

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2011226588A Withdrawn JP2012027495A (ja) 2000-09-29 2011-10-14 半導体装置
JP2012280653A Expired - Lifetime JP5478703B2 (ja) 2000-09-29 2012-12-25 半導体装置
JP2014040065A Withdrawn JP2014157357A (ja) 2000-09-29 2014-03-03 半導体装置
JP2014041427A Withdrawn JP2014150262A (ja) 2000-09-29 2014-03-04 半導体装置
JP2015142543A Withdrawn JP2015228504A (ja) 2000-09-29 2015-07-17 半導体装置
JP2016145218A Withdrawn JP2016212433A (ja) 2000-09-29 2016-07-25 表示装置、表示モジュール及び電子機器
JP2017092021A Expired - Lifetime JP6449370B2 (ja) 2000-09-29 2017-05-03 液晶表示装置
JP2018131620A Withdrawn JP2018194848A (ja) 2000-09-29 2018-07-11 液晶表示装置
JP2019065226A Expired - Lifetime JP6675026B2 (ja) 2000-09-29 2019-03-29 液晶表示装置
JP2019087397A Expired - Lifetime JP6682028B2 (ja) 2000-09-29 2019-05-07 液晶表示装置
JP2020034854A Withdrawn JP2020115542A (ja) 2000-09-29 2020-03-02 半導体装置

Family Applications After (10)

Application Number Title Priority Date Filing Date
JP2012280653A Expired - Lifetime JP5478703B2 (ja) 2000-09-29 2012-12-25 半導体装置
JP2014040065A Withdrawn JP2014157357A (ja) 2000-09-29 2014-03-03 半導体装置
JP2014041427A Withdrawn JP2014150262A (ja) 2000-09-29 2014-03-04 半導体装置
JP2015142543A Withdrawn JP2015228504A (ja) 2000-09-29 2015-07-17 半導体装置
JP2016145218A Withdrawn JP2016212433A (ja) 2000-09-29 2016-07-25 表示装置、表示モジュール及び電子機器
JP2017092021A Expired - Lifetime JP6449370B2 (ja) 2000-09-29 2017-05-03 液晶表示装置
JP2018131620A Withdrawn JP2018194848A (ja) 2000-09-29 2018-07-11 液晶表示装置
JP2019065226A Expired - Lifetime JP6675026B2 (ja) 2000-09-29 2019-03-29 液晶表示装置
JP2019087397A Expired - Lifetime JP6682028B2 (ja) 2000-09-29 2019-05-07 液晶表示装置
JP2020034854A Withdrawn JP2020115542A (ja) 2000-09-29 2020-03-02 半導体装置

Country Status (2)

Country Link
US (5) US6509616B2 (ja)
JP (11) JP2012027495A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020120126A (ja) * 2013-09-13 2020-08-06 株式会社半導体エネルギー研究所 発光装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100686228B1 (ko) * 2000-03-13 2007-02-22 삼성전자주식회사 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
TW525216B (en) * 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG111923A1 (en) * 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6825496B2 (en) 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4179800B2 (ja) * 2002-05-24 2008-11-12 ソニー株式会社 表示装置及びその製造方法
US7094684B2 (en) * 2002-09-20 2006-08-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
AU2003264515A1 (en) 2002-09-20 2004-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TW200415945A (en) * 2002-11-25 2004-08-16 Toshiba Matsushita Display Tec Organic EL display panel
IL156945A0 (en) * 2003-07-15 2004-02-08 Itzhak Tavori Device and a method for orthopedic delivery of bone reconstruction medium
TWI248682B (en) * 2003-09-18 2006-02-01 Au Optronics Corp Control TFT for OLDE display
KR100987859B1 (ko) * 2003-11-03 2010-10-13 엘지디스플레이 주식회사 다결정실리콘 액정표시소자 및 그 제조방법
KR100611153B1 (ko) * 2003-11-27 2006-08-09 삼성에스디아이 주식회사 평판 표시 소자
KR100659532B1 (ko) * 2003-11-28 2006-12-19 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100617037B1 (ko) * 2003-12-29 2006-08-30 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치 및 이의 제조방법
JP4884660B2 (ja) * 2004-08-11 2012-02-29 シャープ株式会社 薄膜トランジスタ装置の製造方法
JP5117667B2 (ja) * 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
JP2006245031A (ja) * 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
KR20060111267A (ko) * 2005-04-22 2006-10-26 삼성전자주식회사 어레이 기판 및 이의 제조 방법
US20070054429A1 (en) * 2005-08-25 2007-03-08 Tsuan-Lun Lung Back panel manufacturing process
JP2007258453A (ja) * 2006-03-23 2007-10-04 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ、及びその製造方法
TWI444731B (zh) 2006-05-16 2014-07-11 Semiconductor Energy Lab 液晶顯示裝置和半導體裝置
JP2008147418A (ja) * 2006-12-11 2008-06-26 Hitachi Ltd 薄膜トランジスタ装置、画像表示装置およびその製造方法
JP5270392B2 (ja) * 2009-01-30 2013-08-21 浜松ホトニクス株式会社 固体撮像装置
US8563983B2 (en) * 2009-08-25 2013-10-22 Sharp Kabushiki Kaisha Display panel, display device, and method manufacturing same
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052385A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6296788B2 (ja) * 2013-12-25 2018-03-20 キヤノン株式会社 撮像装置および撮像システム
JP6350984B2 (ja) * 2014-04-24 2018-07-04 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜トランジスタ及び表示装置
TWI726843B (zh) 2014-05-30 2021-05-11 日商半導體能源研究所股份有限公司 觸控面板
TWI563640B (en) * 2014-08-22 2016-12-21 Innolux Corp Array substrate of display panel
TWI578509B (zh) * 2015-07-23 2017-04-11 友達光電股份有限公司 畫素結構
JP6494580B2 (ja) * 2016-09-28 2019-04-03 シャープ ライフ サイエンス （イーユー） リミテッド 微小流体装置
CN108598172B (zh) * 2018-04-28 2019-08-13 武汉华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制作方法
CN108767016B (zh) * 2018-05-21 2021-09-21 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
JP6868069B2 (ja) * 2018-09-19 2021-05-12 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置
JP7149602B2 (ja) * 2019-08-19 2022-10-07 株式会社ユニバーサルエンターテインメント 遊技機
JP7149603B2 (ja) * 2019-08-19 2022-10-07 株式会社ユニバーサルエンターテインメント 遊技機
WO2022153665A1 (ja) * 2021-01-12 2022-07-21 株式会社ジャパンディスプレイ 表示装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0553147A (ja) * 1991-08-23 1993-03-05 Nec Corp 液晶表示装置およびその製造方法
JPH05100250A (ja) * 1991-10-08 1993-04-23 Sony Corp 液晶表示装置
WO1998016868A1 (fr) * 1996-10-16 1998-04-23 Seiko Epson Corporation Substrat pour dispositif a cristaux liquides, dispositif a cristaux liquides et dispositif de projection
JPH10209452A (ja) * 1997-01-17 1998-08-07 Sony Corp 薄膜トランジスタ及びその製造方法
JPH112844A (ja) * 1997-06-13 1999-01-06 Nec Corp 液晶表示パネル及びその製造方法
JPH1184423A (ja) * 1997-09-11 1999-03-26 Seiko Epson Corp 液晶表示パネルの製造方法
JPH11352521A (ja) * 1998-04-07 1999-12-24 Hitachi Ltd 液晶表示装置
JP2000131716A (ja) * 1998-10-28 2000-05-12 Sony Corp 液晶表示装置
JP2000180899A (ja) * 1998-12-14 2000-06-30 Nec Corp 液晶表示装置
JP2001330859A (ja) * 2000-03-17 2001-11-30 Seiko Epson Corp 電気光学装置
JP2002122889A (ja) * 2000-08-11 2002-04-26 Seiko Epson Corp 電気光学装置及び投射型表示装置

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918504A (en) * 1987-07-31 1990-04-17 Nippon Telegraph And Telephone Corporation Active matrix cell
JP2727562B2 (ja) * 1988-04-27 1998-03-11 ソニー株式会社 表示装置
US5576858A (en) 1991-10-14 1996-11-19 Hosiden Corporation Gray scale LCD control capacitors formed between a control capacitor electrode on one side of an insulating layer and two subpixel electrodes on the other side
JP2564725B2 (ja) * 1991-12-24 1996-12-18 株式会社半導体エネルギー研究所 Ｍｏｓ型トランジスタの作製方法
JPH05249478A (ja) * 1991-12-25 1993-09-28 Toshiba Corp 液晶表示装置
JPH05289109A (ja) * 1992-04-08 1993-11-05 Sony Corp 液晶表示装置
US5807772A (en) 1992-06-09 1998-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor device with bottom gate connected to source or drain
JP3254007B2 (ja) 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
FR2702286B1 (fr) * 1993-03-04 1998-01-30 Samsung Electronics Co Ltd Affichage à cristaux liquides et procédé pour le fabriquer.
JP3474604B2 (ja) * 1993-05-25 2003-12-08 三菱電機株式会社 薄膜トランジスタおよびその製法
JPH07335904A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
DE19500380C2 (de) 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
CN1230919C (zh) 1994-06-02 2005-12-07 株式会社半导体能源研究所 有源矩阵显示器和电光元件
JP3312083B2 (ja) 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH0926603A (ja) * 1995-05-08 1997-01-28 Semiconductor Energy Lab Co Ltd 表示装置
JPH0955508A (ja) * 1995-08-10 1997-02-25 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法
JP2990046B2 (ja) 1995-08-16 1999-12-13 日本電気株式会社 反射型液晶表示装置及びその製造方法
JP3143592B2 (ja) * 1995-09-14 2001-03-07 キヤノン株式会社 表示装置
JPH09105953A (ja) 1995-10-12 1997-04-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
TW329500B (en) 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
JP3963974B2 (ja) 1995-12-20 2007-08-22 株式会社半導体エネルギー研究所 液晶電気光学装置
US5815226A (en) 1996-02-29 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of fabricating same
JPH09269511A (ja) * 1996-03-29 1997-10-14 Seiko Epson Corp 液晶装置、その駆動方法及び表示システム
JPH1096955A (ja) * 1996-09-24 1998-04-14 Toshiba Corp 液晶表示装置
JPH10104663A (ja) 1996-09-27 1998-04-24 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6088070A (en) * 1997-01-17 2000-07-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode
JP3856889B2 (ja) 1997-02-06 2006-12-13 株式会社半導体エネルギー研究所 反射型表示装置および電子デバイス
JPH10325963A (ja) * 1997-05-26 1998-12-08 Sharp Corp アクティブマトリクス型表示装置の製造方法
JP3980178B2 (ja) 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JP3919900B2 (ja) 1997-09-19 2007-05-30 株式会社半導体エネルギー研究所 液晶表示装置およびその作製方法
US6433841B1 (en) * 1997-12-19 2002-08-13 Seiko Epson Corporation Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same
US6320204B1 (en) * 1997-12-25 2001-11-20 Seiko Epson Corporation Electro-optical device in which an extending portion of a channel region of a semiconductor layer is connected to a capacitor line and an electronic apparatus including the electro-optical device
TW556013B (en) * 1998-01-30 2003-10-01 Seiko Epson Corp Electro-optical apparatus, method of producing the same and electronic apparatus
JP3980167B2 (ja) * 1998-04-07 2007-09-26 株式会社日立製作所 Ｔｆｔ電極基板
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP3788093B2 (ja) * 1998-06-11 2006-06-21 セイコーエプソン株式会社 液晶パネル用基板、液晶パネル及びそれを用いた電子機器並びに液晶パネル用基板の製造方法
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
KR100451379B1 (ko) 1998-06-19 2005-01-13 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP3736122B2 (ja) 1998-06-23 2006-01-18 セイコーエプソン株式会社 液晶装置及び電子機器
JP2000058839A (ja) * 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP2000122071A (ja) * 1998-10-13 2000-04-28 Toshiba Corp 液晶表示素子及び液晶表示素子の製造方法
JP4220030B2 (ja) * 1998-10-13 2009-02-04 東芝松下ディスプレイテクノロジー株式会社 液晶表示素子の製造方法
JP2000124462A (ja) * 1998-10-20 2000-04-28 Seiko Epson Corp 半導体装置の製造方法、および液晶装置の製造方法
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
JP2000174282A (ja) 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP4531175B2 (ja) * 1998-12-03 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000180862A (ja) * 1998-12-11 2000-06-30 Ricoh Microelectronics Co Ltd 液晶表示装置用スペーサ形成方法、液晶表示装置用スペーサ形成装置、及び、液晶表示装置
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4869464B2 (ja) * 1998-12-25 2012-02-08 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4597295B2 (ja) * 1998-12-25 2010-12-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6380558B1 (en) * 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
EP1020920B1 (en) 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
KR100312259B1 (ko) * 1999-02-05 2001-11-03 구본준, 론 위라하디락사 액정표시장치의 불량패턴 제거방법 및 액정표시장치 구조
JP2000231122A (ja) * 1999-02-12 2000-08-22 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
US6281552B1 (en) 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
US6461899B1 (en) 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
US6358759B1 (en) * 1999-07-16 2002-03-19 Seiko Epson Corporation Method for manufacturing electro-optical device, electro-optical device, and electronic equipment
TW478014B (en) 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4700156B2 (ja) 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
US6524877B1 (en) 1999-10-26 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of fabricating the same
US6646692B2 (en) 2000-01-26 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal display device and method of fabricating the same
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW521303B (en) 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
KR100686228B1 (ko) * 2000-03-13 2007-02-22 삼성전자주식회사 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법
TWI301915B (ja) 2000-03-17 2008-10-11 Seiko Epson Corp
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6489222B2 (en) 2000-06-02 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6542205B2 (en) 2000-08-04 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Display device
US6636284B2 (en) 2000-08-11 2003-10-21 Seiko Epson Corporation System and method for providing an electro-optical device having light shield layers
KR100380141B1 (ko) * 2000-09-25 2003-04-11 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP2002333870A (ja) * 2000-10-31 2002-11-22 Matsushita Electric Ind Co Ltd 液晶表示装置、ｅｌ表示装置及びその駆動方法、並びに副画素の表示パターン評価方法
JP2002151698A (ja) 2000-11-14 2002-05-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4282219B2 (ja) * 2000-11-28 2009-06-17 三洋電機株式会社 画素暗点化方法
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG111923A1 (en) * 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP2002236542A (ja) * 2001-02-09 2002-08-23 Sanyo Electric Co Ltd 信号検出装置
SG103846A1 (en) * 2001-02-28 2004-05-26 Semiconductor Energy Lab A method of manufacturing a semiconductor device
JP3608614B2 (ja) * 2001-03-28 2005-01-12 株式会社日立製作所 表示装置
JP3612494B2 (ja) * 2001-03-28 2005-01-19 株式会社日立製作所 表示装置
US6740938B2 (en) * 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
JP2002319679A (ja) 2001-04-20 2002-10-31 Semiconductor Energy Lab Co Ltd 半導体装置
WO2002095834A1 (en) * 2001-05-18 2002-11-28 Sanyo Electric Co., Ltd. Thin film transistor and active matrix type display unit production methods therefor
US6828584B2 (en) 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6906344B2 (en) * 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
US6897477B2 (en) 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
US6952023B2 (en) * 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7317205B2 (en) * 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
US7045373B2 (en) * 2001-09-25 2006-05-16 Hannstar Display Corp. Manufacturing method for in-plane switching mode LCD unit with fewer masking process
TWI237141B (en) * 2001-09-25 2005-08-01 Hannstar Display Corp Manufacturing method for in-plane switching mode liquid crystal display (LCD) unit
US20030076282A1 (en) * 2001-10-19 2003-04-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
JP4179800B2 (ja) * 2002-05-24 2008-11-12 ソニー株式会社 表示装置及びその製造方法
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
KR100878239B1 (ko) * 2002-09-06 2009-01-13 삼성전자주식회사 액정 표시 장치 및 그 박막 트랜지스터 기판
US7094684B2 (en) * 2002-09-20 2006-08-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
AU2003264515A1 (en) * 2002-09-20 2004-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR100544436B1 (ko) * 2002-11-26 2006-01-23 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법
GB2396244B (en) * 2002-12-09 2006-03-22 Lg Philips Lcd Co Ltd Array substrate having color filter on thin film transistor s tructure for LCD device and method of fabricating the same
KR100484092B1 (ko) * 2002-12-26 2005-04-18 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광 소자 및 그 제조방법
KR100497095B1 (ko) * 2002-12-26 2005-06-28 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광 소자용 어레이 기판 및 그 제조방법
KR100503129B1 (ko) * 2002-12-28 2005-07-22 엘지.필립스 엘시디 주식회사 듀얼패널타입 유기전계발광 소자 및 그 제조방법
US7019805B2 (en) * 2002-12-31 2006-03-28 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having a multi-domain structure and a manufacturing method for the same
TWI248682B (en) * 2003-09-18 2006-02-01 Au Optronics Corp Control TFT for OLDE display
KR100670140B1 (ko) * 2004-08-26 2007-01-16 삼성에스디아이 주식회사 커패시터

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0553147A (ja) * 1991-08-23 1993-03-05 Nec Corp 液晶表示装置およびその製造方法
JPH05100250A (ja) * 1991-10-08 1993-04-23 Sony Corp 液晶表示装置
WO1998016868A1 (fr) * 1996-10-16 1998-04-23 Seiko Epson Corporation Substrat pour dispositif a cristaux liquides, dispositif a cristaux liquides et dispositif de projection
JPH10209452A (ja) * 1997-01-17 1998-08-07 Sony Corp 薄膜トランジスタ及びその製造方法
JPH112844A (ja) * 1997-06-13 1999-01-06 Nec Corp 液晶表示パネル及びその製造方法
JPH1184423A (ja) * 1997-09-11 1999-03-26 Seiko Epson Corp 液晶表示パネルの製造方法
JPH11352521A (ja) * 1998-04-07 1999-12-24 Hitachi Ltd 液晶表示装置
JP2000131716A (ja) * 1998-10-28 2000-05-12 Sony Corp 液晶表示装置
JP2000180899A (ja) * 1998-12-14 2000-06-30 Nec Corp 液晶表示装置
JP2001330859A (ja) * 2000-03-17 2001-11-30 Seiko Epson Corp 電気光学装置
JP2002122889A (ja) * 2000-08-11 2002-04-26 Seiko Epson Corp 電気光学装置及び投射型表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020120126A (ja) * 2013-09-13 2020-08-06 株式会社半導体エネルギー研究所 発光装置
JP7012775B2 (ja) 2013-09-13 2022-01-28 株式会社半導体エネルギー研究所 発光装置
US11508852B2 (en) 2013-09-13 2022-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11869977B2 (en) 2013-09-13 2024-01-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP2014157357A (ja) 2014-08-28
JP2015228504A (ja) 2015-12-17
JP2017161924A (ja) 2017-09-14
JP2018194848A (ja) 2018-12-06
US20020039813A1 (en) 2002-04-04
JP6449370B2 (ja) 2019-01-09
US20080135844A1 (en) 2008-06-12
US20030132436A1 (en) 2003-07-17
JP2020115542A (ja) 2020-07-30
US7319238B2 (en) 2008-01-15
US20040256623A1 (en) 2004-12-23
US6765231B2 (en) 2004-07-20
JP2013101368A (ja) 2013-05-23
JP2014150262A (ja) 2014-08-21
US20120107985A1 (en) 2012-05-03
JP2019164368A (ja) 2019-09-26
US8551796B2 (en) 2013-10-08
US8138555B2 (en) 2012-03-20
JP6682028B2 (ja) 2020-04-15
JP5478703B2 (ja) 2014-04-23
JP2016212433A (ja) 2016-12-15
JP6675026B2 (ja) 2020-04-01
JP2019149556A (ja) 2019-09-05
US6509616B2 (en) 2003-01-21

Similar Documents

Publication Publication Date Title
JP6682028B2 (ja) 液晶表示装置
US9780124B2 (en) Display device including pixel comprising first transistor second transistor and light-emitting element
JP4700156B2 (ja) 半導体装置
JP4974427B2 (ja) 半導体装置及び電子装置
JP2003086811A (ja) 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置、電子機器並びに投射型表示装置
JP2004111562A (ja) 素子基板及びその製造方法、電気光学装置、投射型表示装置
JP2004119503A (ja) 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
JP2004103732A (ja) 基板装置及び電気光学装置の製造方法、並びに、電気光学装置及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111103

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130423

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131210

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140303

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20140304