JP2013101368A - 半導体装置 - Google Patents

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Abstract

【課題】画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供する。
【解決手段】半導体膜107と基板との間に第１の絶縁膜を介して設けられた第１の配線102を、半導体膜107と重ねて設け、遮光膜として用いる。さらに半導体膜上にゲート絶縁膜として用いる第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極と第２の配線134を形成する。第１及び第２の配線は、第１及び第２の絶縁膜を介して交差する。第２の配線134の上層には、層間絶縁膜として第３の絶縁膜を形成し、その上に画素電極147を形成する。画素電極147は、第１の配線及び第２の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極147の面積を大型化できる。
【選択図】図１

Description

本発明は、同一の絶縁体表面上に画素部または、当該画素部とその駆動回路を有する半
導体装置に関する。特に本発明は、電極間に液晶材料を挟んだ表示装置に好適に用いるこ
とができる。尚、本明細書において半導体装置とは、半導体特性を利用して機能しうる装
置全般を指し、前記表示装置、集積回路及び、当該集積回路や表示装置を搭載した電子装
置を半導体装置の範疇とする。
画素密度の高精細化が進むに従い、画素またはドット毎に薄膜トランジスタ（以下、Ｔ
ＦＴと記す）を配置したマトリクス駆動方式（これをアクティブマトリクス駆動方式と呼
ぶ）が必須の技術となっている。ＴＦＴを用いたアクティブマトリクス駆動方式は、単純
マトリクス駆動方式で発生してしまうクロストークを防ぐことが可能となっている。
アクティブマトリクス型表示装置のもう一つの利点は、画素部に信号を伝送する駆動回
路として、シフトレジスタ、ラッチもしくはバッファといった集積回路を同一の絶縁体上
にＴＦＴで形成することが可能な点である。これにより外部回路との接点数を非常に少な
くすることが可能となり、表示装置の信頼性を高めることを可能としている。
液晶材料を用いた表示装置は、画素部に映し出される映像を直接見る直視型と、当該画
像を光学系を用いてスクリーンに映し出す投影型の２種類が開発されている。この両者は
画面サイズを基にして３０インチ型程度までは直視型で、それ以上のサイズは投影型で対
応するように棲み分けが考えられている。
液晶は交流で駆動させるのが一般的であり、フレーム反転駆動またはライン反転駆動と
いった方式が採用されている。いずれにしても、ＴＦＴは液晶に印加する電圧を制御する
ために用いられている。液晶の抵抗は高いので、ＴＦＴには走査期間中に画素容量（液晶
そのもの）を充電し得る十分大きなオン電流（ＴＦＴがオン状態の時に流れるドレイン電
流を指す）、フィールド期間中にわたって電荷を保持し得る十分小さなオフ電流ＴＦＴが
オフ状態の時に流れるドレイン電流を指す）、及び十分小さなゲート・ドレイン間寄生容
量などの特性が要求される。画素に設ける補助容量は、画素容量が小さく保持の動作が不
十分であるためこれを補い、寄生容量の影響を防ぐために設けている。
ＴＦＴを設けたアクティブマトリクス駆動方式の画素は、液晶に電圧を印加する画素電
極の他に、ゲート電極に接続する走査線（ゲート線）とソースまたはドレインに接続する
データ線とが交差している。補助容量には画素電極と前段の走査線（ゲート線）とを重ね
る付加容量型と、専用の容量線を設ける蓄積容量型の２種類が知られている。いずれにし
ても、画質の高精細化が進むにつれ、必然的に画素一つ当たりに許されるＴＦＴや補助容
量のサイズは縮小を余儀なくされる。従って、規定の画素サイズの中で各画素の高開口率
を得るためには、これらの画素の構成に必要な要素を効率よくレイアウトすることが不可
欠となってくる。
遮光膜は、特に透過型の液晶表示装置において必要な要素となっている。半導体膜は光
照射により抵抗値が変化する光導電効果があり、光が照射されることによりオフ電流に影
響を及ぼす。特に投射型の表示装置では、液晶表示装置から出射する光の一部が基板と空
気層との界面で反射したり、光学系で反射して逆方向に戻されＴＦＴに入射することが問
題となっている。
メタルハライドランプなどを光源とする投写型の液晶表示装置の場合には、１００万〜
２０００万ｌｘ（ルクス）の光が液晶表示装置に照射されるので遮光膜の設計は重要とな
ってくる。透過型の表示装置において、光源からの入射光２８は図２０で示すように対向
基板２２側から入射して液晶層２７を通過し、ＴＦＴ２３が形成された素子基板２１側へ
透過する仕組みとなっている。ＴＦＴ２３上には遮光膜２６が形成され、入射光２８が直
接当たらない構造となっている。しかし、拡散光２９として、素子基板２１と空気層との
界面で反射して基板内を拡散する成分が考慮され、その一部は半導体膜２４に入射する。
半導体膜２４は光導電効果により導電率が上昇し、ＴＦＴのオフ電流を増加させ、コント
ラストの低下やクロストークの発生など画像表示に悪影響を与えてしまう。しかし、この
ような光を遮るため遮光性を優先させ、遮光膜２６の面積を増加させると開口率が自ずと
低下してしまう。
限定された画素サイズの中で高開口率を実現するためには、画素部の構成に必要な要素
を効率よく配置することが不可欠となる。本発明の第１の課題は、画素部に形成される画
素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及
び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリ
クス型表示装置を提供することを目的とする。
また、アクティブマトリクス型表示装置はＴＦＴの製造工程が複雑であると、製造コス
トが高くなるという問題がある。複数のＴＦＴを同時に形成するため、製造工程が複雑に
なると歩留まりが低下してしまう。製造工程に係る不良が駆動回路に発生すると、線状欠
陥を引き起こしてしまう。本発明の第２の課題は、アクティブマトリクス型表示装置の製
造コストを低減することを課題とし、安価な表示装置を提供することを課題とする。そし
て、本発明の表示装置を表示部に用いた安価な電子装置を提供することを目的とする。
本発明の構成は、半導体膜と基板との間に第１の絶縁層を介して設けられた第１の配線
を該半導体膜と重ねて設けることにより、遮光膜として用いることを特徴としている。さ
らに、半導体膜上にゲート絶縁膜として用いる第２の絶縁層を形成し、当該第２の絶縁層
上にゲート電極と第２の配線を形成する。第１の配線と第２の配線は、第１及び第２の絶
縁層を介して交差する。画素部において、第１の配線は走査線（ゲート線）として、第２
の配線はデータ線として機能する。
第２の配線の上層には、層間絶縁膜として第３の絶縁層を形成し、その上に画素電極を形
成する。画素電極は、第１の配線及び第２の配線とオーバーラップさせて形成することが
可能であり、反射型の表示装置において画素電極の面積を大型化できる。
本発明の他の構成は、基板上に第１の配線と第３の配線とを設け、その上に第１の絶縁
層、半導体膜、ゲート絶縁膜として用いる第２の絶縁層の順に積層する。第２の絶縁層上
には、前記第１の構成と同様に、ゲート電極、第２の配線、第３の絶縁層、画素電極を形
成する。反射型の表示装置の場合には、画素電極を第１の配線、第２の配線及び第３の配
線とオーバーラップさせて形成することが可能であり、画素電極の面積を大型化し開口率
を向上させることができる。
上記第１の構成及び第２の構成において、反射型の表示装置の場合、半導体膜は第１の
配線と画素電極とによって両面から遮光され、このような構成は、特にプロジェクターの
投射装置に組み込む液晶表示装置に好適に用いることができる。
このような本発明の画素構造は、液晶表示装置に好適に用いることができる。
特に反射型の液晶表示装置において、開口率を大幅に向上させることが可能である。また
、上面放射型のＥＬ表示装置にも適用することができる。
また、第１の配線とゲート電極を接続して半導体膜を挟みＴＦＴを駆動することにより
、実質的に２つのチャネル領域が形成され、オン電流値を増加させて電流駆動能力を高め
ることができる。即ち、本発明の構成により、ＴＦＴを構成する半導体膜におけるチャネ
ル領域を実質的に２つ形成することができ、並列接続構造のＴＦＴを作り込むことができ
る。
以上説明したように、本発明を用いることにより限定された画素サイズにおいて、走査
線、データ線、ＴＦＴ及び補助容量など画素の構成に必要な要素を効率良く配置すること
が可能となり、反射型の表示装置において７０〜８５％の開口率を実現することができる
。さらに本発明はこのように高い開口率を有する画素構造を（駆動回路のＴＦＴまで含め
て）６枚のフォトマスクを使って実現することができる。また、第１の配線とゲート電極
を接続して半導体膜を挟みＴＦＴを駆動することにより、実質的に２つのチャネル領域が
形成され、オン電流値を増加させて電流駆動能力を高め、Ｓ値を小さくすることが可能で
ある。
付加容量型の補助容量部を設けた本発明の画素構造を説明する上面図。 付加容量型の補助容量部を設けた本発明の画素構造の作製工程を説明する上面図。 付加容量型の補助容量部を設けた本発明の画素構造の作製工程を説明する上面図。 本発明のＣＭＯＳ回路の作製工程を説明する上面図。 駆動回路部及び付加容量型の補助容量部を設けた画素構造の作製工程を説明する断面図。 駆動回路部及び付加容量型の補助容量部を設けた画素構造の作製工程を説明する断面図。 駆動回路部及び付加容量型の補助容量部を設けた画素構造を説明する断面図。 蓄積容量型の補助容量部を設けた本発明の画素構造を説明する上面図。 駆動回路部及び蓄積容量型の補助容量部を設けた画素構造を説明する断面図。 等価回路を示す図。 透過型表示装置の画素構造を説明する上面図。 透過型表示装置の画素構造を説明する断面図。 ＥＥＭＯＳ回路及びＥＤＭＯＳ回路の構成を示す図。 シフトレジスタの構成を示す図。 Ｅ型ＰＴＦＴ及びＤ型ＰＴＦＴの作製工程を説明する断面図。 反射型の液晶表示装置の構造を説明する断面図。 液晶表示装置の構造を説明する斜視図。 端子部の構造を説明する断面図。 電子装置の構成を説明するブロック図。 ＴＦＴ上に遮光膜が設けられた画素部の構造を説明する図。 第１の絶縁層の厚さに対するＶth、Ｓ値、オン電流のシミュレーション値を示すグラフ。 半導体装置に一例を示す図。 半導体装置に一例を示す図。 プロジェクターの構成を説明する図。 本発明の構成によるＴＦＴの電流−電圧特性。 従来のトップゲート型ＴＦＴの電流−電圧特性。
画素における補助容量の形態によって、本発明は大別して２種類の構造をとることがで
きる。図１は付加容量型の画素構造を示す部分詳細図であり、画素電極と前段の走査線（
ゲート線）及びゲート電極とを重ねて容量形成する構造を示している。図１で示す画素構
造において、最下層には駆動回路部から延在し、走査線（ゲート線）として機能する第１
の配線１０２、１０２'が形成されている。
走査線（ゲート線）を形成する材料は、モリブデン（Ｍｏ）、タングステン（Ｗ）、タン
タル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種を成分とする導電性材料が
選択される。厚さは１００〜４００ｎｍ、好ましくは１５０〜２５０ｎｍで形成する。
その上層には第１の絶縁層（図１において省略されている）が全面に形成され、第１の
配線と一部が重なるようにして半導体膜１０７、１０７'が形成されている。半導体膜は
結晶構造を有し、シリコンを主成分とする材料が適用される。
レーザーアニールにより作製される多結晶シリコンを用いても良いし、シリコン・ゲルマ
ニウム合金を選択しても良い。また、図１で示す画素を形成する目的においては、非晶質
シリコン膜で代替することも可能である。
半導体膜上にはゲート絶縁膜として用いられる第２の絶縁層（図１において省略されて
いる）が全面に形成され、当該絶縁膜上にゲート電極となる第１の電極１３３、１３３'
とデータ線として機能する第２の配線１３４、１３４'が形成されている。
この第１の電極１３３、１３３'と第２の配線１３４、１３４'は同じ材料で形成される
ものである。これらは同様にモリブデン（Ｍｏ）、タングステン（Ｗ）
、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種を成分とする導電性
材料を用いる。第１の配線１３３と第１の電極１０２は第１の絶縁層に形成されたコンタ
クトホールを介して接続し、同じタイミングで同じ電位が印加されるようになっている。
本発明の特徴は、この第１の電極と半導体膜が交差して形成されるチャネル形成領域は第
１の配線上に配置されることで、第１の配線を遮光膜として機能させている。
第１の電極１３３、１３３'と第２の配線１３４、１３４'上には第３の絶縁層図１にお
いて省略されている）が形成され、その上に第４の電極１４６、１４６'と第５の電極１
４７、１４７'が形成されている。第４の電極１４６は第２の配線１３４と半導体膜１０
７に形成されるソース又はドレイン領域とを接続する電極である。第５の電極１４７は半
導体膜１０７に形成される他方のソース又はドレイン領域とコンタクトを形成している。
これらの電極は同じ材料で形成され、反射型の表示装置を形成するときには、最表面にア
ルミニウム（Ａｌ）や銀（Ａｇ）などの材料が用いられる。また、半導体膜とのコンタク
トを形成するためには、耐熱性を考慮してチタン（Ｔｉ）などが選択され、好適な実施形
態として積層構造が採用される。
付加容量は、半導体膜１０８と第１の電極１３３'とが重なることで形成され、第５の
電極１４７は半導体膜１０８とコンタクトを形成している。この画素構造の等価回路は図
１０（Ａ）に示される。
第３の絶縁層上に形成される第５の電極１４７は、その端部を第２の配線１３４、１３
４'または第１の配線１０２と重畳して形成することができる。このように形成すること
で、第１の配線や第２の配線は遮光膜としての機能が付加される。
従って、図１で示す本発明の画素構造は、第５の電極（画素電極）の占める面積を大きく
することが可能であり、開口率を大幅に向上させることができる。
また、第１の配線を最下層に形成し、上層に形成される第５の電極で、半導体膜と第１
の電極が交差して形成されるチャネル形成領域を覆うことにより、第１の配線に印加され
る走査信号による電界が遮蔽され、液晶がその電界により影響を受けて劣化することを防
止できる。
こうして形成されるＴＦＴのチャネル形成領域は、第１の絶縁層と第２の絶縁層の厚さ
の相対関係にもよるが、第１の電極と半導体膜とが交差する領域がそれに該当する。勿論
、第１の配線と第１の電極は等電位になるので、第１の絶縁層の厚さはＴＦＴの特性を決
める重要な要素となる。図２１（Ａ）〜（Ｃ）は第１の絶縁層の厚さを変化させた時のし
きい値電圧Ｖth、サブスレッショルド係数（Ｓ値）、オン電流についてシミュレーション
した結果を示している。Ｖth、Ｓ値を小さくし、オン電流を高めるには第１の絶縁層が薄
い方が良くなる傾向が表されている。但し、図２１において、ゲート絶縁膜の厚さは８０
ｎｍ、半導体膜の厚さは３０ｎｍとし、チャネル長２μｍ、チャネル幅１０μｍのＴＦＴ
を想定している。
従来の液晶表示装置の開口率（画素部の光の透過または反射を制御する領域の全画素に
対する面積比率）は４０〜５０％であるが、図１で示すような本発明の画素構造を採用す
ることにより、反射型で開口率を７０〜８５％程度まで高めることができる。さらに注目
されることは、このような画素構造を６枚のフォトマスク（反射型の場合）で実現できる
点にある。また、図１で示す画素構造は反射型の液晶表示装置を前提としたものであるが
、フォトマスクを１枚追加して透明電極を所定のパターンに形成すれば、透過型の液晶表
示装置を作製することもできる。
本実施例では図１で示す構造をもつ画素部を形成する方法について図面を用いて詳細に
説明する。また、同時にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴから成る駆動回路を形
成する工程を説明する。本実施例では、図１〜図７において便宜上共通する符号を用いて
説明する。
ここで、図２と図３は本発明の画素構造の作製工程を説明する上面図であり、図４は駆
動回路部に形成するＴＦＴの作製工程を説明する上面図である。また、図５〜図７はそれ
に対応する縦断面図を示す。
まず、図５（Ａ）に示すように基板１０１上に走査線（ゲート線）１０２、１０３を形
成する。基板１０１は絶縁表面を有する基板であれば特に限定されるものではない。代表
的には、アルミノホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス
基板が使用される。その他にプラスチック基板や表面に絶縁膜を形成したシリコン基板や
ステンレス基板などの半導電性または導電性基板も適用可能である。走査線（ゲート線）
はタングステン（Ｗ）膜をスパッタ法で３００ｎｍの厚さに形成し、第１の光露光工程に
より所定のパターンに形成する。
走査線（ゲート線）は、その上層に形成する被膜の被覆性（ステップカバレージ）を向
上させるために、端部をテーパー形状となるように形成することが望ましい。テーパー部
の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部は反応性イオンエ
ッチング（Reactive Ion Etching: RIE）技術を用いて形成することが可能であり、エッ
チングガスと基板側に印加するバイアス電圧によりその形状を制御することができる。こ
うして走査線（ゲート線）１０２、１０３を形成する。
第１の絶縁層１０４は、プラズマＣＶＤ法またはスパッタ法で形成される酸化シリコン
、窒化シリコンまたは酸化窒化シリコン（ＳｉＯxＮy）で形成する。或いは、これらの絶
縁材料を組み合わせた積層構造で形成する。代表的には酸化窒化シリコンを用い２５０ｎ
ｍの厚さに形成する。
この上に形成される半導体膜１０５〜１０７は厚さを５０ｎｍとし、非晶質シリコンを
レーザーアニール法や固相成長法を用いて結晶化させた多結晶シリコンを用い、第２の光
露光工程を経て島状に分割して形成する。本実施例では、半導体膜１０５を用いてｐチャ
ネル型ＴＦＴを形成し、半導体膜１０６、１０７を用いてｎチャネル型ＴＦＴを形成する
。また、半導体膜１０８は補助容量を形成するために設けている。
これら半導体膜を覆って７５ｎｍの厚さで第２の絶縁層を形成しゲート絶縁膜とする。
第２の絶縁層はプラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Ortho Silicate)を原料とした
酸化シリコン、またはＳｉＨ4とＮ2Ｏを原料とした酸化窒化シリコンで形成する。
図２はここまでの工程における上面図を示している。半導体膜１０７、１０７'は一部
か走査線（ゲート線）と重なるように設けられる。また、図４（Ａ）は同様に駆動回路部
の上面図を示している。尚、図５（Ａ）の断面図は、図４（Ａ）のＡ−Ａ'線及び図２の
Ｂ−Ｂ'線に対応している。
続いて、第３の光露光工程により、第１の絶縁層にコンタクトホールを形成し、走査線
（ゲート線）を露出させる。このコンタクトホールは半導体膜の外側に形成する。そして
、図５（Ｂ）に示すように、第２の絶縁層上に導電膜を形成する。この導電膜は、ゲート
電極を形成する為のものであり、窒化タンタル膜１１０とタングステン膜１１１を積層さ
せて形成する。それぞれの厚さは３０ｎｍ及び３００ｎｍとする。
次に、図５（Ｃ）に示すように第４の光露光工程により、ゲート電極及びデータ線を形
成するためのレジストパターン１１２を形成する。このレジストパターンを用いて第１の
エッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。タングステン及び窒化タ
ンタルのエッチング用ガスとしてＣＦ4とＣｌ2を用い、０．５〜２Ｐａ、好ましくは１Ｐ
ａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズ
マを生成して行う。この時、基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６Ｍ
Ｈｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合
した場合にはタングステン、窒化タンタルをそれぞれ同程度の速度でエッチングすること
ができる。
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス
電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４
５°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化
窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理
により第２の絶縁層が露出した面は２０〜４０ｎｍ程度エッチングされる。こうして、第
１のエッチング処理により窒化タンタルとタングステンから成る第１形状電極１１３〜１
１５（窒化タンタル１１３ａ〜１１５a、タングステン１１３ｂ〜１１５ｂ）と第１形状
配線１１６窒化タンタル（１１６a、タングステン１１６ｂ）を形成する。
そして、第１のドーピング処理を行いｎ型の不純物（ドナー）を半導体膜にドーピング
する。その方法はイオンドープ法またはイオン注入法で行う。イオンドープ法の条件はド
ーズ量を１×１０13〜５×１０14／ｃｍ2として行う。ｎ型を付与する不純物元素として
１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、ゲ
ート電極１１３〜１１５はドーピングする元素に対してマスクとなり、加速電圧を適宣調
節（例えば、２０〜６０ｋｅＶ）して、ゲート絶縁膜を通過した不純物元素により第１不
純物領域１１７〜１２０を形成する。第１の不純物領域１１７〜１２０おけるリン（Ｐ）
濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるようにする。
続いて、図６（Ａ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエ
ッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコ
イル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。
基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエ
ッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステ
ン膜を異方性エッチングし、第１の導電層である窒化タンタル膜を残存させるようにする
。こうして、第１のエッチング処理により窒化タンタルとタングステンから成る第２形状
電極１２２〜１２４（窒化タンタル１２２ａ〜１２４a、タングステン１２２ｂ〜１２４
ｂ）と第２形状配線１２５（窒化タンタル１２５a、タングステン１２５ｂ）を形成する
。ゲート絶縁膜はこのエッチング処理により窒化タンタルで覆われていない部分が１０〜
３０ｎｍ程度エッチングされさらに薄くなる。
図３はこの段階における上面図を示している。第２形状電極１３３は第２の絶縁層を介
して半導体膜１０７と１０８とに重なるように設けられ、コンタクト部１２４で走査線（
ゲート線）１０２と接続している。データ線１３４と走査線（ゲート線）１０２は第１及
び第２の絶縁層を介して交差している。また、図４（Ｂ）は同様に駆動回路部の上面図を
示している。尚、図６（Ａ）の断面図は、図４（Ｂ）のＡ−Ａ'線及び図３のＢ−Ｂ'線に
対応している。
第２のドーピング処理におけるドーズ量は第１のドーピング処理よりも下げ、かつ高加
速電圧の条件でｎ型不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２
０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、第１の不純物領域の内側に第２の
不純物領域を形成する。ドーピングは露出した窒化タンタル１２２ａ〜１２４aを通過さ
せ、その下側の半導体膜に不純物元素を添加する。こうして、窒化タンタル１２２ａ〜１
２４aと重なる第２不純物領域１２７〜１３０を形成する。この不純物領域は、窒化タン
タル１２２ａ〜１２４aの膜厚によって変化するが、そのピーク濃度は１×１０17〜１×
１０19／ｃｍ3の範囲で変化する。この領域のｎ型不純物の深さ分布は一様ではなくある
分布をもって形成される。
次に、図６（Ｂ）に示すように、第５の光露光工程により第２形状電極１２３を覆うレ
ジストマスク１３１を形成し、第２形状電極１３２、１３３の窒化タンタル膜を選択的に
エッチングする。エッチングガスにはＣｌ2とＳＦ6の混合ガスを用いて行う。こうしてタ
ングステンと窒化タンタルの端部が一致する第３形状電極１３２、１３３を形成する。ま
た、同時にデータ線も加工して、同様な形状のデータ線１３４を形成しても良い。
そして図６（Ｃ）に示すようにレジストによるマスク１３６を形成し、半導体膜１０５
にｐ型不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。第３
の不純物領域１３８の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含
有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
以上までの工程でそれぞれの半導体膜に不純物領域が形成される。第２形状電極１２３
及び第３形状電極１３２、１３３はゲート電極として機能する。また、第３形状配線はデ
ータ線を形成する。ゲート電極１３３は付加容量を形成する一方の電極となり、半導体膜
１０８と重なる部分で容量を形成する。その後、図７に示すように、酸化窒化シリコン膜
から成る保護絶縁膜１４０をプラズマＣＶＤ法で５０ｎｍの厚さに形成する。そして導電
型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程
を行う。活性化はラピッドサーマルアニール法（ＲＴＡ法）やファーネスアニール炉を用
いる熱アニール法で行う。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には4００〜６００℃で行う。Ｒ
ＴＡ法を用いる場合でも、４００〜７００℃で３０〜１２０秒の熱処理により活性化処理
を行うことができる。
水素化処理はＴＦＴの特性を向上させるために必要な処理であり、水素雰囲気中で加熱
処理をする方法やプラズマ処理をする方法で行うことができる。その他にも、窒化シリコ
ン膜１４１を５０〜１００ｎｍの厚さに形成し、３５０〜５００℃の加熱処理を行うこと
で窒化シリコン膜１４１中の水素が放出され、半導体膜に拡散させることで水素化を達成
することができる。
層間絶縁膜１４２は、ポリイミドまたはアクリルなどの有機絶縁物材料で形成し表面を
平坦化する。勿論、プラズマＣＶＤ法でＴＥＯＳを用いて形成される酸化シリコンを適用
しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
次いで、層間絶縁膜１４２ａの表面から各半導体膜の第１不純物領域または第３不純物
領域に達するコンタクトホールを形成し、Ａｌ、Ｔｉ、Ｔａなどを用いて配線を形成する
。図７において１４２ｂ、１４４はソース線であり、１４３はドレイン配線である。また
、１４７は画素電極であり、１４６はデータ線１３４と半導体膜１０７の第１不純物領域
１５７とを接続する接続電極である。
こうして、図１で示す画素構造と図４（Ｃ）で示すＣＭＯＳ回路が形成される。尚、図
７の断面図は、図４（Ｃ）のＡ−Ａ'線及び図１のＢ−Ｂ'線に対応している。
駆動回路部２０１のｐチャネル型ＴＦＴ２０３にはチャネル形成領域１５０、ソース領
域またはドレイン領域として機能する第３の不純物領域１５１を有している。ｎチャネル
型ＴＦＴ２０４はチャネル形成領域１５２、ゲート電極１２３と重なる第２不純物領域１
５３、ソース領域またはドレイン領域として機能する第５不純物領域１５４を有している
。
また、画素部２０２のｎチャネル型ＴＦＴ２０５は、チャネル形成領域１５５、ゲート
電極１３３の外側に第２不純物領域１５６、ソースまたはドレイン領域として機能する第
１不純物領域１５７〜１５９が形成されている。また、補助容量部２０６は半導体膜１０
８と第２絶縁膜１０９と容量電極１３３とで形成される。半導体膜１０８には上記工程に
よりｐ型不純物が添加された領域１６１が形成されている。
ｎチャネル型ＴＦＴに形成される第２の不純物領域はＬＤＤ（Lightly Doped Drain）
領域である。ｎチャネル型ＴＦＴ２０４のようにゲート電極とオーバーラップさせて形成
することにより、ドレイン端に形成される高電界領域が緩和され、ホットキャリア効果に
よる劣化を抑止することができる。一方、ｎチャネル型ＴＦＴ２０５のようにゲート電極
の外側にＬＤＤ領域を設けることによりオフ電流を低下させることができる。
ｐチャネル型ＴＦＴ２０３はシングルドレイン構造で形成されるが、第３のエッチング
処理の時間を調節することにより、ゲート電極の端部を後退させ、チャネル形成領域と不
純物領域との間にオフセット領域を形成することもできる。このような構成はｎチャネル
型ＴＦＴ２０５においても可能であり、オフ電流を低減する目的において非常に有効であ
る。
以上のようにして、同一基板上に画素部と駆動回路をＴＦＴで形成した素子基板を形成
することができる。本実施例で示す素子基板の作製工程は６枚のフォトマスクで不純物領
域の構成の異なるＴＦＴを同一基板上に形成することを可能としている。さらに、図７で
示すように、画素電極１４７とゲート配線１０３とでチャネル形成領域を挟み込んで遮光
部を形成することにより遮光性を高めることができる。
蓄積容量型の画素構造は補助容量部の構成が異なる以外は、実施例１と同じ構造を採用
している。図８にその場合の上面図を示し、Ｃ−Ｃ'線に対応する断面図を図９に示す。
本実施例では、図８と図９において便宜上共通する符号を用いて説明する。
図９で示す基板３０１上には走査線（ゲート線）３０２、３０３と容量線３０８が形成
され、これらの配線と一部が重なるようにして第１の絶縁層３０４上に半導体膜３０６、
３０７が形成されている。さらに、ゲート絶縁膜として機能する第２の絶縁層３０９が形
成され、ゲート電極３３２〜３３３と、データ線３３４、容量電極３３５が形成される。
ｎチャネル型ＴＦＴ２５５において、ゲート電極と走査線（ゲート線）は第１の絶縁層に
形成されたコンタクトホールを介して接続し、ゲート電極と半導体膜が交差して形成され
るチャネル形成領域は走査線（ゲート線）上に位置することで、走査線（ゲート線）を遮
光膜として利用している点は実施例１と同様である。
蓄積容量２５６は、半導体膜３０６、容量電極３３５とその間に形成されている第２の
絶縁層とで形成され、容量電極３３５は容量線３０８と、半導体膜３０７は画素電極３４
７と接続している。図８はこのような画素部２５２の上面図を示している。また、その等
価回路を図１０（Ｂ）に示す。
以上のように、蓄積容量型の画素構造を完成させることができる。ここでは、画素電極
をアルミニウムや銀などの材料で形成することにより、反射型の表示装置を完成させるこ
とができる。
透過型の表示装置を形成する場合には、画素電極を透明導電膜で形成する。図１１は本
発明を用いて透過型の表示装置を形成する場合の画素構造を示す。画素電極１８０はＩＴ
Ｏなどの透明導電膜を用いて形成する。ＴＦＴ及び補助容量部を形成する半導体膜との接
続は接続電極１８１及び１８２により行う。また、図１２はＤ−Ｄ'線に対応する断面図
を示す。ｎチャネル型ＴＦＴ２０５と補助容量２０６とは実施例１と同様に作製される。
画素電極１８０は、層間絶縁膜１４２にコンタクトホールを形成した後に形成され、その
後、ＴｉやＡｌを用いて接続電極１８１、１８２が形成される。接続電極１８１はｎチャ
ネル型ＴＦＴ２０５を形成する半導体膜のチャネル形成領域上に形成され、図１で示す画
素構造と同様に遮光膜としての機能を兼ねている。
少ないマスク数でアクティブマトリクス型表示装置を実現するための手段として、ｐチ
ャネル型ＴＦＴまたはｎチャネル型ＴＦＴのみで駆動回路や画素部を形成する方法がある
。ＣＭＯＳ回路を形成するにはｎチャネル型とｐチャネル型のＴＦＴを作り込む必要があ
り、ｐ型不純物またはｎ型不純物を遮蔽するマスク１枚がどうしても必要になる。製造コ
ストの低減のためには、工程数の削減が必要であり、マスク数の削減は有効な手段となる
。
単一チャネルのＴＦＴで機能回路を形成する方法として、エンハンスメント型のＴＦＴ
同士で形成するＥＥＭＯＳ回路と、エンハンスメント型とデプレッション型とを組み合わ
せて形成するＥＤＭＯＳ回路がある。
ｐチャネル型ＴＦＴを用いたＥＥＭＯＳ回路の例を図１３（Ａ）に、ＥＤＭＯＳ回路の
例を図１３（Ｂ）に示す。図１３（Ａ）では１３０１、１３０２はいずれもエンハンスメ
ント型のｐチャネル型ＴＦＴ（以下、Ｅ型ＰＴＦＴという）である。また、図１３（Ｂ）
において１３０３はＥ型ＰＴＦＴ、１３０４はデプレッション型のｐチャネル型ＴＦＴ（
以下、Ｄ型ＰＴＦＴという）である。
図１３（Ａ）と（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であ
り、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源
線（接地電源線）としても良い。
図１３（Ａ）で示すＥＥＭＯＳ回路、若しくは図１３（Ｂ）で示すＥＤＭＯＳ回路を用
いてシフトレジスタを形成する例を図１４に示す。図１４において１４００、１４０１は
フリップフロップ回路である。また、Ｅ型ＰＴＦＴ１４０２のゲートにはクロック信号（
ＣＬ）が入力され、Ｅ型ＰＴＦＴ１４０３のゲートには極性の反転したクロック信号（Ｃ
Ｌバー）が入力される。また、インバータ回路１４０４は図１４（Ｂ）に示すように、図
１３（Ａ）に示すＥＥＭＯＳ回路、若しくは図１３（Ｂ）に示すＥＤＭＯＳ回路が用いら
れる。
以上のように、全てのＴＦＴをｐチャネル型ＴＦＴとすることによりｎ型不純物（ドナ
ー）をドーピングする工程が削減されるため、表示装置の製造工程を簡略化することがで
きる。また、それに伴って製造工程の歩留まりが向上し製造コストを下げる効果を期待す
ることができる。
実施例１または実施例２で示す画素部のＴＦＴをｐチャネル型ＴＦＴに置き換えること
は容易であり、本実施例で示すＥＥＭＯＳ回路またはＥＤＭＯＳ回路を応用して駆動回路
を形成すれば、同様にアクティブマトリクス駆動の表示装置を作製することができる。
実施例４で示すＥＥＭＯＳまたはＥＤＭＯＳを作製するための工程の一例を図１５を用
いて説明する。
まず、図１５（Ａ）に示すように、ガラス基板１５０１上に、テーパー形状の端部を有
する走査線（ゲート線）１５０２を形成する。第１の絶縁層１５０３は酸化窒化シリコン
膜を用い、２００ｎｍの厚さで形成する。
次に、第１の絶縁層１５０３上に非晶質半導体膜１５０３をプラズマＣＶＤ法により４
０ｎｍの厚さに形成する。非晶質半導体膜としては、珪素、シリコンゲルマニウムなどの
材料を用いる。そして、非晶質半導体膜１５０３にレーザー光を照射することにより結晶
化させ、多結晶半導体膜を形成する。また、結晶化方法はレーザーアニール法に限定する
必要はなく、公知の他の結晶化法を用いて形成すれば良い。
次に、図１５（Ｂ）に示すように、多結晶半導体膜を第１のフォトマスクを用い、光露
光プロセスを経て、所定の形状にエッチングし、個々に孤立した半導体膜１５０５、１５
０６を形成する。半導体膜１５０５、１５０６は、完成時にＴＦＴのチャネル形成領域や
ソースまたはドレイン領域を形成する。
Ｄ型ＰＴＦＴを形成するために、あらかじめアクセプタを半導体膜にドーピングする工
程を行う。まず、酸化珪素膜からなるマスク絶縁膜１５０７を形成する。これは、イオン
ドーピング法を用いてドーピングするｐ型不純物（アクセプタ）の濃度を制御するために
設ける。注入するｐ型不純物（アクセプタ）の濃度は１×１０16〜１×１０18／ｃｍ3と
する。このドーピングはＤ型ＰＴＦＴのチャネル形成領域に対して行うものである。図１
５（Ｃ）では、半導体膜１５０６の全面にドーピングを行い、Ｅ型ＰＴＦＴを形成する半
導体膜１５０５はレジストによるマスク１５０８で被覆してアクセプタがドーピングされ
ないようにしている。こうしてｐ型不純物（アクセプタ）が添加された半導体膜１５０９
が形成される。以降の工程では、この半導体膜を用いてＤ型ＰＴＦＴを形成する。
図１５（Ｄ）では、ゲート絶縁膜として利用する第２の絶縁層１５１０をプラズマＣＶ
Ｄ法により８０ｎｍの厚さに形成する。第２の絶縁層１５１０は、酸化珪素、酸化窒化珪
素膜などで形成する。そして、窒化タンタルまたは窒化チタンで形成する第１の導電膜１
５１１を２０〜４０ｎｍ、好ましくは３０ｎｍの厚さに形成すする。その上に第２の導電
膜１５１２を形成する。第２の導電膜としてはＴａ、Ｗ、Ｍｏ、Ｎｂ、Ｔｉもしくはこれ
ら金属の窒化物を用い、３００〜４００ｎｍの厚さに形成する。
図１５（Ｅ）に示す工程では、第２のフォトマスクを用い、光露光プロセスによりレジ
ストマスク１５１３を形成し、導電膜をエッチングして第１の電極１５１４、１５１５を
形成する。この工程はドーピング工程と組み合わせて、半導体膜にｐ型不純物領域による
ＬＤＤ領域とソース及びドレイン領域とを自己整合的に形成する。最初に行う第１のエッ
チング処理では、その好適な手法としてＩＣＰ（Inductively Coupled Plasma：誘導結合
型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５
〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ
4とＣｌ2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、
それぞれ同程度の速度でエッチングすることができる。
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス
電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４
５°となるようにする。また、第２の絶縁層上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化
窒化珪素膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理によ
り、酸化窒化珪素膜が露出した面は２０〜５０ｎｍ程度エッチングされる。
さらに、第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッ
チングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００Ｗ
のＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）
には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い
自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチング
し、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうし
て、図１５（Ｅ）に示すように、第１の導電層１５１４ａ、１５１５ａよりも幅の狭い第
２の導電膜１５１４ｂ、１５１５ｂを形成することができ、これをゲート電極として用い
る。
次いで、イオンドーピング法により第２の導電膜１５１４ｂ、１５１５ｂをマスクとし
て半導体膜１５０５、１５０９に第２の不純物領域１５１６、１５１９を形成する。ドー
ピングは、第１の導電膜１５１４ａ、１５１５ａとゲート絶縁膜１５１０を通過させるこ
とが可能な程度に加速電圧を印加して行い、１×１０17〜５×１０19／ｃｍ3のｐ型不純
物（アクセプタ）をドーピングする。イオンドーピング法においては、Ｂ2Ｈ6またはＢＦ
3などをソースガスとして用いる。
さらに、イオンドーピング法により第１の導電膜１５１４ａ、１５１５ａと第２の導電
膜１５１４ｂ、１５１５ｂをマスクとして、第２の不純物領域の外側に第１の不純物領域
１５１７、１５２０を形成する。第２の不純物領域はソースまたはドレイン領域とするも
のであり、１×１０20〜１×１０21／ｃｍ3のｐ型不純物（アクセプタ）をドーピングす
る。
チャネル形成領域１５１８、１５２１において、チャネル形成領域１５２１には第２の
不純物領域よりも低濃度でｐ型不純物（アクセプタ）が添加されている。
次に、加熱処理を行ってｐ型半導体領域のｐ型不純物（アクセプタ）の活性化を行う。
この活性化はファーネスアニール、レーザーアニールもしくはランプアニールにより行う
か、又はそれらを組み合わせて行えば良い。本実施例では５００℃にて４時間の加熱処理
を窒素雰囲気中で行う。このとき、窒素雰囲気中の酸素は極力低減しておくことが望まし
い。
活性化が終了したら、図１５（Ｆ）に示すように、パッシベーション膜１５２２として
窒化酸化シリコン膜を２００ｎｍの厚さに形成し、その後、半導体膜に対する水素化処理
を行う。水素化処理は公知の水素アニール技術もしくはプラズマ水素化技術を用いれば良
い。さらに、樹脂からなる層間絶縁膜１５２３を８００ｎｍの厚さに形成する。樹脂とし
ては、ポリイミド、ポリアミド、アクリル樹脂、エポキシ樹脂もしくはＢＣＢ（ベンゾシ
クロブテン）を用いれば良い。また、無機の絶縁膜を用いても構わない。
次に、第３のフォトマスクを用い、層間絶縁膜１５２３にコンタクトホールを形成する
。その後第４のフォトマスクを用い、配線１５２４〜１５２７を形成する。本実施例では
配線１５２４〜１５２７として、ＴｉとＡｌの積層体を形成する。第１の不純物領域との
コンタクトは耐熱性を高めるためにＴｉで形成する。
こうして、Ｅ型ＰＴＦＴ１５５１とＤ型ＰＴＦＴ１５５２が完成する。Ｅ型ＰＴＦＴの
みを形成する場合には４枚のフォトマスクで完成させることが可能であり、Ｅ型ＰＴＦＴ
とＤ型ＰＴＦＴとを同一基板上に形成するには５枚のフォトマスクで完成させることがで
きる。このようなＴＦＴを用いて実施例４で示す回路を形成することができる。
本実施例では実施例１〜５で示す方法により得られるＴＦＴが形成された基板から、ア
クティブマトリクス駆動の液晶表示装置を作製する工程を説明する。図１６は素子基板と
呼ぶ１６００と対向基板１６０１とをシール材で貼り合わせた状態を示している。素子基
板１６００上には柱状のスペーサ１６０４を形成する。柱状のスペーサ１６０４は画素電
極上に形成されるコンタクト部の窪みに合わせて形成すると良い。柱状スペーサ１６０４
は用いる液晶材料にも依存するが３〜１０μmの高さで形成する。コンタクト部では、コ
ンタクトホールに対応した凹部が形成されるので、この部分に合わせてスペーサを形成す
ることにより液晶の配向の乱れを防ぐことができる。その後、配向膜１６０５を形成しラ
ビング処理を行う。対向基板１６０１には透明導電膜１６０２、配向膜１６０３を形成す
る。その後、素子基板と対向基板とを貼り合わせ液晶を注入し、液晶層１６０６を形成す
る。
図１６は反射型の液晶表示装置の画素部の断面構造を示している。その場合、光は対向
基板１６０１側から入射する。透過型の液晶表示装置とする場合にはバックライトを用い
素子基板１６００側から光が入射する構造となる。いずれの場合においても、ｎチャネル
型ＴＦＴ２０５のチャネル形成領域は画素電極１６１１と走査線（ゲート線）１６１０に
よって遮光されている。
図１７（Ａ）は液晶表示装置の斜視図を示している。素子基板１６００は、画素部１６
５０、走査線側駆動回路１６５１、データ線側駆動回路１６５２、外部入力端子１６５４
、外部入力端子から各回路の入力部までを接続する配線１６５３などが形成されている。
対向基板１６０１には対向電極が形成されている。このような素子基板１６００と対向基
板１６０１とはシール材を介して貼り合わせ、その内側に液晶を封入する。さらに、素子
基板１６００の外部入力端子１６５４にはＦＰＣ（フレキシブルプリント配線板：Flexib
le Printed Circuit）を貼り付ける。また、ＣＯＧによりＣＰＵ、メモリ、オペアンプな
どを組み込んだＩＣチップを実装しても良い。
図１７（Ｂ）は端子部１６５４の拡大図を示す。端子は走査線（ゲート線）またはデー
タ線などで形成され、端子の幅は１００〜１０００μm、そのピッチは５０〜２００μm程
度で形成される。
この入力端子の詳細は、図１７（Ｂ）で示すＦ−Ｆ'線に対応する断面図として図１８
に示す。端子１８０１は第１の導電膜により形成される。この上層には第１の絶縁層１８
０２、第２の絶縁層１８０３、第３の絶縁層１８０４が形成される。端子１８０１上には
これら絶縁膜が除去された開口部が形成され、好ましくは透明導電膜材料で形成する電極
１８０５が形成され一体となって端子を形成する。端子の幅は１００〜１０００μm、そ
のピッチは５０〜２００μm程度で形成される。
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子装置の
表示装置として用いることができる。
実施例１乃至６で示す表示装置を用いた半導体装置の一例を図１９を用いて説明する。
図１９において、表示装置にはＴＦＴが設けられた画素１９２０から成る画素部１９２１
と、該画素部の駆動に用いるデータ線駆動回路１９１５、走査線（ゲート線）駆動回路１
９１４が設けられている。データ線駆動回路１９１５はデジタル駆動の例を示し、シフト
レジスタ１９１６、ラッチ回路１９１７、１９１８、バッファ回路１９１９から成ってい
る。また、走査線（ゲート線）駆動回路１９１４であり、シフトレジスタ、バッファ等（
いずれも図示せず）を有している。
この表示装置に接続する外部回路の構成は、安定化電源と高速高精度のオペアンプから
なる電源回路１９０１、ＵＳＢ端子などを備えた外部インターフェイスポート１９０２、
ＣＰＵ１９０３、入力手段として用いるペン入力タブレット１９１０及び検出回路１９１
１、クロック信号発振器１９１２、コントロール回路１９１３などから成っている。
ＣＰＵ１９０３は映像信号処理回路８０４やペン入力タブレット１９１０からの信号を
入力するタブレットインターフェイス１９０５などが内蔵されている。
また、ＶＲＡＭ１９０６、ＤＲＡＭ１９０７、フラッシュメモリ１９０８及びメモリーカ
ード１９０９が接続されている。ＣＰＵ１９０３で処理された情報は、映像信号（データ
信号）として映像信号処理回路１９０４からコントロール回路１９１３に出力する。コン
トロール回路１９１３は、映像信号とクロックを、データ線駆動回路１９１５と走査線（
ゲート線）駆動回路１９１４のそれぞれのタイミング仕様に変換する機能を持っている。
具体的には、映像信号を表示装置の各画素に対応したデータに振り分ける機能と、外部
から入力される水平同期信号及び垂直同期信号を、駆動回路のスタート信号及び内蔵電源
回路の交流化のタイミング制御信号に変換する機能を持っている。
ＰＤＡなどの携帯型情報端末はＡＣコンセントに接続しなくても、充電型のバッテリー
を電源として屋外や電車の中などでも長時間使用できることが望まれている。また、この
ような電子装置は持ち運び易さを重点において、軽量化と小型化が同時に要求されている
。電子装置の重量の大半を占めるバッテリーは容量を大きくすると重量増加してしまう。
従って、このような電子装置の消費電力を低減するために、バックライトの点灯時間を制
御したり、スタンバイモードを設定したりといった、ソフトウエア面からの対策も施す必
要がある。
例えば、ＣＰＵ１９０３に対して一定時間ペン入力タブレット１９１０からの入力信号
がタブレットインターフェイス１９０５に入らない場合、スタンバイモードとなり、図１
９において点線で囲んだ部分の動作を同期させて停止させる。
または、各画素にメモリーを備えておき、静止画像の表示モードに切り替えるなどの処置
をとる。こうして電子装置の消費電力を低減させる。
また、静止画像を表示するにはＣＰＵ１９０３の映像信号処理回路１９０４、ＶＲＡＭ
１９０６のなどの機能を停止させ、消費電力の低減を図ることができる。図１９では動作
をおこなう部分を点線で表示してある。また、コントーロラ１９１３はＩＣチップを用い
、ＣＯＧ法で素子基板に装着してもよいし、表示装置内部に一体形成してもよい。
本発明は、各種多様の半導体装置における表示部に適用することができる。本発明が適
用される半導体装置として携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等
）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ受像器、プロジェク
ター等が挙げられる。それらの一例を図２２〜図２４に示す。
図２２（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続
部２７０３から成り、表示用パネル２７０１には液晶表示装置またはＥＬ表示装置に代表
される表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている
。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０
５などが設けられている。本発明を表示装置２９０４に適用して携帯電話を完成させるこ
とができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源
の輝度を下げることができるので低消費電力化を図ることができる。
図２２（Ｂ）はビデオカメラであり、本体９１０１、液晶表示装置またはＥＬ表示装置
に代表される表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリ
ー９１０５、受像部９１０６から成っている。本発明を表示装置９１０２に適用してビデ
オカメラを完成させることができる。本発明を用いることにより開口率が向上し、その分
バックライトなどの光源の輝度を下げることができるので低消費電力化を図ることができ
る。また、屋外などの明るい場所でも鮮明な映像を表示することができる。
図２２（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カ
メラ部９２０２、受像部９２０３、操作スイッチ９２０４、液晶表示装置またはＥＬ表示
装置に代表される表示装置９２０５で構成されている。本発明を表示装置９２０５に適用
してモバイルコンピュータ或いは携帯型情報端末を完成させることができる。本発明を用
いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げることがで
きるので低消費電力化を図ることができる。
図２２（Ｄ）はテレビ受像器であり、本体９４０１、スピーカ９４０２、液晶表示装置
またはＥＬ表示装置に代表される表示装置９４０３、受信装置９４０４、増幅装置９４０
５等で構成される。本発明を表示装置９４０３に適用してテレビ受像器を完成させること
ができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光源の
輝度を下げることができるので低消費電力化を図ることができる。さらに、窓際など明る
い場所にテレビ受像器を配置しても、鮮明な映像を表示することができる。
図２２（Ｅ）は携帯書籍であり、本体９５０１、液晶表示装置またはＥＬ表示装置に代
表される表示装置９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０
６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナ
で受信したデータを表示するものである。本発明を表示装置９５０３に適用して携帯書籍
を完成させることができる。本発明を用いることにより開口率が向上し、その分バックラ
イトなどの光源の輝度を下げることができるので低消費電力化を図ることができる。
図２３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、
液晶表示装置またはＥＬ表示装置に代表される表示装置９６０３、キーボード９６０４で
構成される。本発明を表示装置９６０１に適用してパーソナルコンピュータを完成させる
ことができる。本発明を用いることにより開口率が向上し、その分バックライトなどの光
源の輝度を下げることができるので低消費電力化を図ることができる。
図２３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体９７０１、液晶表示装置またはＥＬ表示装置に代表される表示装置９
７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。
なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明を表示装置９７０２に適用して当該プレーヤーを完成させることができる。本発明
を用いることにより開口率が向上し、その分バックライトなどの光源の輝度を下げること
ができるので低消費電力化を図ることができる。
図２３（Ｃ）はデジタルカメラであり、本体９８０１、液晶表示装置またはＥＬ表示装
置に代表される表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図
示しない）で構成される。本発明を表示装置９８０２に適用してデジタルカメラを完成さ
せることができる。本発明を用いることにより開口率が向上し、その分バックライトなど
の光源の輝度を下げることができるので低消費電力化を図ることができる。
図２４（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６
０２で構成される。本発明を投射装置３６０１に適用してフロント型プロジェクターを完
成させることができる。
図２４（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラ
ー３７０３、スクリーン３７０４で構成される。本発明を投射装置３７０２に適用してリ
ア型プロジェクターを完成させることができる。
尚、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における投射装置３６０１、３
７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８
０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム
３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される
。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例
を示したが、特に限定されず、例えば単板式であってもよい。また、図２４（Ｃ）中にお
いて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位
相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系３８０１の構造の一例を示
した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８
１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図２４（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ここでは図示しなかったが、本発明はその他にもナビゲーションシステムをはじめ冷蔵
庫、洗濯機、電子レンジ、固定電話機、ファクシミリなどに組み込む表示装置にも適用す
ることが可能である。このように本発明の適用範囲はきわめて広く、さまざまな製品に適
用することができる。
図２５は本発明の構成に従い、第１の配線とゲート電極とが設けられたＴＦＴの電流−
電圧特性を示すグラフである。ＴＦＴのサイズはチャネル長８μm、チャネル幅８μｍで
ある。ゲート電圧ＶＧ＝１０Ｖ、ドレイン電圧Vd＝１４Ｖにおけるドレイン電流は３×１
０-4Ａが得られている。一方、図２６は比較例であり、第１の配線を設けず、ゲート電極
のみが設けられた従来型のトップゲート型ＴＦＴの特性であり、チャネル長及びチャネル
幅は同様である。この場合には、ドレイン電流が５×１０-5Aであり、前者の半分以下の
値となっている。
また、オン電流の増加のみでなくＳ値を小さくする効果があり、従来の０．２〜０．３
Ｖ／ｄｅｃに対して、０．１６Ｖ／ｄｅｃが得られている。Ｓ値が小さくなると立ち上が
り時間が短くなり、ＴＦＴの高速動作が可能になる。このように本発明は、開口率の向上
のみでなくＴＦＴの特性向上にも寄与している。

Claims (1)

  1. 第１の配線と半導体膜の間に形成された第１の絶縁層と、
    前記半導体膜と第１の電極との間に形成された第２の絶縁層とを有し、
    前記第１の電極は前記第２の絶縁層を介して前記半導体膜と交差部を形成し、かつ、当該交差部の外側で前記第１の配線と接続していることを特徴とする半導体装置。
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