WO2022153665A1 - 表示装置 - Google Patents

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WO2022153665A1
WO2022153665A1 PCT/JP2021/042295 JP2021042295W WO2022153665A1 WO 2022153665 A1 WO2022153665 A1 WO 2022153665A1 JP 2021042295 W JP2021042295 W JP 2021042295W WO 2022153665 A1 WO2022153665 A1 WO 2022153665A1
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substrate
insulating film
display device
opening
switching element
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PCT/JP2021/042295
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龍法 村本
謙太朗 河合
善英 大植
明紘 花田
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株式会社ジャパンディスプレイ
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element

Definitions

  • An embodiment of the present invention relates to a display device.
  • a liquid crystal layer having a first translucent substrate, a second translucent substrate, a polymer-dispersed liquid crystal display enclosed between the first translucent substrate and the second translucent substrate, and a liquid crystal layer.
  • a display device including a first translucent substrate and at least one light emitting unit arranged to face at least one side surface of the second translucent substrate is described.
  • An object of the embodiment is to provide a display device capable of suppressing a decrease in reliability.
  • the display device includes a first transparent substrate, a switching element provided with an oxide semiconductor, an organic insulating film covering the switching element, a transparent electrode having a first opening penetrating to the upper surface of the organic insulating film, and the first.
  • a first substrate including an inorganic insulating film having a second opening penetrating to the upper surface in one opening and a pixel electrode electrically connected to the switching element, and a second transparent substrate are provided.
  • a second substrate facing the substrate is provided.
  • FIG. 1 is a plan view showing an example of the display device DSP of the embodiment.
  • FIG. 2 is a plan view showing a region in the vicinity of the light emitting module 100.
  • FIG. 3 is a plan view showing an example of the pixel PX.
  • FIG. 4 is a plan view showing an example of the pixel electrode PE arranged in the pixel PX shown in FIG.
  • FIG. 5 is a plan view showing an example of the first substrate SUB1 including the switching element SW shown in FIG.
  • FIG. 6 is a cross-sectional view showing an example of the first substrate SUB1 along the line AB shown in FIG.
  • FIG. 7 is a cross-sectional view showing an example of the first substrate SUB1 along the CD line shown in FIG.
  • FIG. 1 is a plan view showing an example of the display device DSP of the embodiment.
  • FIG. 2 is a plan view showing a region in the vicinity of the light emitting module 100.
  • FIG. 3 is a plan view showing an example of the pixel
  • FIG. 8 is a cross-sectional view showing an example of a display panel PNL including the first substrate SUB1 along the line EF shown in FIG.
  • FIG. 9 is a plan view showing another example of the first substrate SUB1 including the switching element SW shown in FIG.
  • FIG. 10 is a cross-sectional view showing an example of a display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • FIG. 11 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • FIG. 12 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • FIG. 12 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG. FIG.
  • FIG. 13 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • FIG. 14 is a cross-sectional view of the display device DSP.
  • FIG. 15 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line EF shown in FIG.
  • a liquid crystal display device will be described as an example of the display device.
  • the main configuration disclosed in the present embodiment is not limited to an electroluminescence display device and a display device provided with a self-luminous light emitting element such as an organic electroluminescence (EL) element, a micro LED, or a mini LED. It can also be applied to various electronic devices such as capacitive sensors and optical sensors.
  • EL organic electroluminescence
  • FIG. 1 is a plan view showing an example of the display device DSP of the present embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the directions parallel to the main surface of the substrate constituting the display device DSP, and the third direction Z corresponds to the thickness direction of the display device DSP.
  • viewing the XY plane defined by the first direction X and the second direction Y is referred to as a plan view.
  • the display device DSP includes a display panel PNL, a wiring board 1, an IC chip 2, and a light emitting module 100.
  • the display panel PNL includes a first substrate SUB1, a second substrate SUB2, a liquid crystal layer LC including a polymer-dispersed liquid crystal, and a seal SE.
  • the first substrate SUB1 and the second substrate SUB2 are formed in a flat plate shape along an XY plane.
  • the first substrate SUB1 and the second substrate SUB2 are superimposed in a plan view.
  • the region on which the first substrate SUB1 and the second substrate SUB2 overlap includes a display region DA for displaying an image.
  • the first substrate SUB1 includes a first transparent substrate 10
  • the second substrate SUB2 includes a second transparent substrate 20.
  • the first transparent substrate 10 has side surfaces 101 and 102 along the first direction X and side surfaces 103 and 104 along the second direction Y.
  • the second transparent substrate 20 has side surfaces 201 and 202 along the first direction X and side surfaces 203 and 204 along the second direction Y.
  • the side surfaces 102 and 202, the side surfaces 103 and 203, and the side surfaces 104 and 204 are superposed, respectively, but they are not necessarily superposed.
  • the side surface 201 does not overlap the side surface 101 and is located between the side surface 101 and the display area DA.
  • the first substrate SUB1 has an extension portion Ex between the side surface 101 and the side surface 201. That is, the extension portion Ex corresponds to a portion of the first substrate SUB1 that extends in the second direction Y from the portion that overlaps with the second substrate SUB2, and does not overlap with the second substrate SUB2.
  • the display panel PNL is formed in a rectangular shape extending in the first direction X. That is, the side surfaces 101 and 102 and the side surfaces 201 and 202 are side surfaces along the long side of the display panel PNL, and the side surfaces 103 and 104 and the side surfaces 203 and 204 are along the short side of the display panel PNL.
  • the display panel PNL may be formed in a rectangular shape extending in the second direction Y, in a square shape, in another polygonal shape, or in another shape such as a circular shape or an elliptical shape. It may be formed into a shape.
  • the wiring board 1 and the IC chip 2 are mounted on the extension portion Ex.
  • the wiring board 1 is, for example, a bendable flexible printed circuit board.
  • the IC chip 2 has a built-in display driver or the like that outputs a signal necessary for displaying an image, for example.
  • the IC chip 2 may be mounted on the wiring board 1.
  • a plurality of wiring boards 1 arranged in the first direction X are mounted on the display panel PNL, but a single wiring board 1 extending in the first direction X is mounted. May be good.
  • a plurality of IC chips 2 arranged in the first direction X are mounted on the display panel PNL, a single IC chip 2 extending in the first direction X may be mounted.
  • the light emitting module 100 is superposed on the extending portion Ex and arranged along the side surface 201 of the second transparent substrate 20 in a plan view.
  • the seal SE adheres the first substrate SUB1 and the second substrate SUB2. Further, the seal SE is formed in a rectangular frame shape, and surrounds the liquid crystal layer LC between the first substrate SUB1 and the second substrate SUB2.
  • the liquid crystal layer LC is held between the first substrate SUB1 and the second substrate SUB2. Such a liquid crystal layer LC is arranged over a region (including a display region DA) surrounded by the seal SE in a plan view.
  • the liquid crystal layer LC contains a polymer 31 and a liquid crystal molecule 32.
  • the polymer 31 is a liquid crystal polymer.
  • the polymer 31 is formed in a streak extending along the first direction X and is aligned in the second direction Y.
  • the liquid crystal molecules 32 are dispersed in the gaps of the polymer 31, and the long axis thereof is oriented along the first direction X.
  • Each of the polymer 31 and the liquid crystal molecule 32 has optical anisotropy or refractive index anisotropy.
  • the responsiveness of the polymer 31 to the electric field is lower than the responsiveness of the liquid crystal molecule 32 to the electric field.
  • the orientation direction of the polymer 31 hardly changes regardless of the presence or absence of an electric field.
  • the orientation direction of the liquid crystal molecules 32 changes according to the electric field when a voltage higher than the threshold value is applied to the liquid crystal layer LC.
  • the optical axes of the polymer 31 and the liquid crystal molecules 32 are substantially parallel to each other, and the light incident on the liquid crystal layer LC almost all of the liquid crystal layer LC.
  • Transparent transparent state.
  • the orientation direction of the liquid crystal molecules 32 changes, and the optical axes of the polymer 31 and the liquid crystal molecules 32 intersect with each other. Therefore, the light incident on the liquid crystal layer LC is scattered in the liquid crystal layer LC (scattered state).
  • FIG. 2 is a plan view showing a region in the vicinity of the light emitting module 100.
  • the light emitting module 100 includes a plurality of light emitting elements 110 and a light guide body 120.
  • the plurality of light emitting elements 110 are arranged along the first direction X.
  • the light guide body 120 is formed in the shape of an extended rod in the first direction X.
  • the light guide body 120 is located between the seal SE and the light emitting element 110.
  • the display area DA includes a plurality of pixels PX arranged in a matrix in the first direction X and the second direction Y. These pixels PX are shown by dotted lines in the figure. Further, each of the pixel PX includes a pixel electrode PE shown by a solid square in the figure.
  • each pixel PX includes a switching element SW.
  • the switching element SW is composed of, for example, a thin film transistor (TFT), and is electrically connected to the scanning line G and the signal line S.
  • the scanning line G is electrically connected to the switching element SW in each of the pixels PX arranged in the first direction X.
  • the signal line S is electrically connected to the switching element SW in each of the pixels PX arranged in the second direction Y.
  • the pixel electrode PE is electrically connected to the switching element SW.
  • the common electrode CE and the feeder line CL are arranged over the display area DA and its peripheral area.
  • a predetermined voltage Vcom is applied to the common electrode CE.
  • a voltage having the same potential as the common electrode CE is applied to the feeder line CL.
  • Each of the pixel electrode PEs faces the common electrode CE in the third direction Z.
  • the liquid crystal layer LC (particularly, the liquid crystal molecules 32) is driven by an electric field generated between the pixel electrode PE and the common electrode CE.
  • the capacitance CS is formed, for example, between the feeder line CL and the pixel electrode PE.
  • the scanning line G, the signal line S, the feeder line CL, the switching element SW, and the pixel electrode PE are provided on the first substrate SUB1, and the common electrode CE is provided on the second substrate SUB2. ..
  • FIG. 3 is a plan view showing an example of the pixel PX. Here, only a part of the configurations included in the first substrate SUB1 are shown.
  • the first substrate SUB1 includes a plurality of scanning lines G, a plurality of signal lines S, a switching element SW, a feeder line CL, a metal wire ML, an insulating film IL, and a connection electrode CN1.
  • the plurality of scanning lines G each extend in the first direction X.
  • Each of the plurality of signal lines S extends in the second direction Y and intersects the plurality of scanning lines G.
  • the pixel PX corresponds to a region defined by two adjacent scanning lines G and two adjacent signal lines S.
  • the switching element SW is arranged at the intersection of the scanning line G and the signal line S.
  • the insulating film IL is formed in a grid pattern that defines the opening OP in each pixel PX.
  • the insulating film IL is, for example, an organic insulating film.
  • the insulating film IL is superimposed on the scanning line G, the signal line S, and the switching element SW, respectively.
  • the drain electrode DE of the switching element SW extends to the opening OP.
  • the connection electrode CN1 is formed in an island shape, is located at the opening OP, and is electrically connected to one end of the drain electrode DE.
  • the feeder line CL is arranged on the insulating film IL and is formed in a grid pattern surrounding the pixel PX.
  • the planar shape of the feeder CL is substantially the same as the planar shape of the insulating film IL.
  • the feeder line CL is separated from the connection electrode CN1.
  • the opening OPC of the feeder line CL is superimposed on the opening OP of the insulating film IL.
  • the metal wire ML is arranged on the feeder line CL and is formed in a grid pattern surrounding the pixel PX.
  • the metal wire ML is formed so as to have a width smaller than that of the feeder line CL, and does not protrude from the feeder line CL in a plan view.
  • These feeder lines CL and metal wire ML are superimposed on the scanning line G, the signal line S, and the switching element SW, respectively.
  • FIG. 4 is a plan view showing an example of the pixel electrode PE arranged in the pixel PX shown in FIG.
  • the pixel electrode PE indicated by the alternate long and short dash line is superimposed on the opening OPC of the feeder line CL. Further, the peripheral portion of the pixel electrode PE is superimposed on the feeder line CL.
  • An insulating film is interposed between the pixel electrode PE and the feeder line CL, and the capacitance CS shown in FIG. 2 is formed between the peripheral edge of the pixel electrode PE and the feeder line CL.
  • connection electrode CN1 is located at the opening OPC.
  • the pixel electrode PE is superimposed on the connection electrode CN1 in the opening OPC.
  • a contact hole CH1 is formed in the insulating film interposed between the pixel electrode PE and the connection electrode CN1.
  • the pixel electrode PE is in contact with the connection electrode CN1 in the contact hole CH1. As a result, the pixel electrode PE is electrically connected to the switching element SW.
  • FIG. 4 shows a light-shielding layer BM provided on the second substrate SUB2 with a dotted line.
  • the light-shielding layer BM is formed in a grid pattern and is superimposed on the feeder line CL, the switching element SW, a part of the connection electrode CN1 and the like in a plan view.
  • the light-shielding layer BM is also superimposed on the scanning line G, the signal line S, and the metal line ML shown in FIG.
  • the light-shielding layer BM has an opening AP that is superimposed on the pixel electrode PE in a plan view.
  • FIG. 5 is a plan view showing an example of the first substrate SUB1 including the switching element SW shown in FIG.
  • the switching element SW includes a semiconductor SC, a gate electrode (or a first gate electrode) GE integrated with a scanning line G, a source electrode SO integrated with a signal line S, a drain electrode DE, and an auxiliary gate electrode (or a second gate electrode).
  • the gate electrode) AG is provided.
  • the semiconductor SC is an oxide semiconductor.
  • the semiconductor SC may be a silicon-based semiconductor such as polycrystalline silicon or amorphous silicon.
  • the three semiconductor SCs are superimposed on the gate electrode GE and are arranged along the second direction Y at intervals.
  • the auxiliary gate electrode AG is superimposed on the gate electrode GE and the semiconductor SC.
  • the semiconductor SC is located between the gate electrode GE and the auxiliary gate electrode AG.
  • the auxiliary gate electrode AG is further superimposed on the scanning line G.
  • a connection electrode CN2 is interposed between the scanning line G and the auxiliary gate electrode AG.
  • a contact hole CH21 is formed in the insulating film interposed between the scanning line G and the connection electrode CN2.
  • the connection electrode CN2 is in contact with the scanning line G in the contact hole CH21.
  • a contact hole CH22 is formed in the insulating film interposed between the connection electrode CN2 and the auxiliary gate electrode AG.
  • the auxiliary gate electrode AG is in contact with the connection electrode CN2 in the contact hole CH22.
  • the auxiliary gate electrode AG is electrically connected to the scanning line G in the same manner as the gate electrode GE. That is, the gate electrode GE and the auxiliary gate electrode AG have the same potential as the scanning line G.
  • the source electrode SO and the drain electrode DE extend along the second direction Y, respectively, and are lined up along the first direction X at intervals.
  • the source electrode SO is in contact with one end side of each of the semiconductor SCs.
  • the drain electrode DE is in contact with the other end side of each of the semiconductor SCs.
  • connection electrode CN3 One end of the drain electrode DE is superimposed on the connection electrode CN3.
  • a contact hole CH3 is formed in the insulating film interposed between the drain electrode DE and the connection electrode CN3.
  • the drain electrode DE is in contact with the connection electrode CN3 in the contact hole CH3.
  • the connecting electrode CN1 indicated by the alternate long and short dash line is in contact with the connecting electrode CN3.
  • the connection electrode CN1 is electrically connected to the switching element SW, and is electrically connected to the pixel electrode PE shown in FIG. 4 in the contact hole CH1.
  • the feeder line CL indicated by the alternate long and short dash line is superimposed on the gate electrode GE and the auxiliary gate electrode AG of the switching element SW.
  • the feeder line CL has a first opening (through hole) AP11.
  • the insulating film arranged on the feeder line CL has a second opening (through hole) AP12.
  • the edge E11 defining the first opening AP11 and the edge E12 defining the second opening AP12 are both formed in a quadrangular shape.
  • the edge E12 is located inside the edge E11 without intersecting the edge E11.
  • the edges E11 and E12 are not limited to the illustrated examples, and may be formed into other polygonal shapes, circular shapes, elliptical shapes, or the like. Further, the edge E11 and the edge E12 may intersect each other, or the edge E11 may be located inside the edge E12.
  • the metal wire ML indicated by the alternate long and short dash line is superimposed on the feeder line CL and also superimposed on a part of the switching element SW.
  • the spacer SP is superimposed on the switching element SW, the feeder line CL, and the metal wire ML.
  • the metal wire ML and the spacer SP are not superimposed on the first opening AP11 and the second opening AP12.
  • FIG. 6 is a cross-sectional view showing an example of the first substrate SUB1 along the line AB shown in FIG.
  • the first substrate SUB1 includes the first transparent substrate 10, the insulating films 11 to 13, the insulating film IL, the switching element SW, the feeder line CL, the metal wire ML, the pixel electrode PE, the alignment film AL1, and the like. It has.
  • the gate electrode GE integrated with the scanning line G is arranged on the first transparent substrate 10.
  • the insulating film 11 covers the first transparent substrate 10 and the gate electrode GE.
  • the semiconductor SC is arranged on the insulating film 11 and is located directly above the gate electrode GE.
  • the source electrode SO and the drain electrode DE integrated with the signal line S are arranged on the insulating film 11 and are in contact with the semiconductor SC, respectively. These source electrode SO and drain electrode DE are made of the same metal material.
  • the insulating film 12 covers the insulating film 11, the source electrode SO, and the drain electrode DE. Further, the insulating film 12 is in contact with the semiconductor SC between the source electrode SO and the drain electrode DE.
  • the auxiliary gate electrode AG is arranged on the insulating film 12, and is located directly above the gate electrode GE and the semiconductor SC.
  • the connection electrode CN3 is arranged on the insulating film 12 and is in contact with the drain electrode DE in the contact hole CH3 formed in the insulating film 12.
  • the auxiliary gate electrode AG and the connection electrode CN3 are made of the same metal material.
  • the insulating film IL covers the auxiliary gate electrode AG.
  • the connection electrode CN3 is located at the opening OP and is exposed from the insulating film IL.
  • the feeder line CL is arranged on the insulating film IL.
  • the connection electrode CN1 is separated from the feeding line CL and is arranged on the insulating film 12 in the opening OP of the insulating film IL or the opening OPC of the feeding line CL. That is, these feeder lines CL and the connection electrode CN1 are substantially located in the same layer, and are collectively formed by using the same material.
  • the connection electrode CN1 is arranged on the connection electrode CN3 and is in contact with the connection electrode CN3.
  • the metal wire ML is arranged on the feeder line CL and is in contact with the feeder line CL.
  • the insulating film 13 covers the feeder line CL, the metal wire ML, and the connection electrode CN1. Further, the insulating film 13 is in contact with the insulating film 12 between the feeder line CL and the connection electrode CN1.
  • the pixel electrode PE is arranged on the insulating film 13 and is in contact with the connection electrode CN1 in the contact hole CH1 formed in the insulating film 13.
  • the peripheral edge of the pixel electrode PE faces the feeder line CL and the metal wire ML via the insulating film 13.
  • the alignment film AL1 covers the pixel electrode PE and the insulating film 13.
  • the insulating films 11 to 13 are transparent inorganic insulating films such as silicon oxide, silicon nitride, and silicon oxynitride.
  • the insulating film IL is a transparent organic insulating film such as an acrylic resin.
  • the feeder line CL, the connection electrode CN1, and the pixel electrode PE are transparent electrodes formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • FIG. 7 is a cross-sectional view showing an example of the first substrate SUB1 along the CD line shown in FIG.
  • the connection electrode CN2 is arranged on the insulating film 11 and is in contact with the scanning line G in the contact hole CH21 formed in the insulating film 11.
  • the connection electrode CN2 is made of the same metal material as the source electrode SO and the drain electrode DE.
  • the insulating film 12 covers the insulating film 11, the connection electrode CN2, the source electrode SO, and the drain electrode DE.
  • the auxiliary gate electrode AG is arranged on the insulating film 12 and is in contact with the connection electrode CN2 in the contact hole CH 22 formed in the insulating film 12.
  • FIG. 8 is a cross-sectional view showing an example of a display panel PNL including the first substrate SUB1 along the line EF shown in FIG.
  • the switching element SW is covered with the insulating film IL which is an organic insulating film.
  • the feeder line CL which is a transparent electrode, is in contact with the upper surface ILT of the insulating film IL.
  • the first opening AP11 of the feeder line CL penetrates to the upper surface ILT.
  • the insulating film 13 which is an inorganic insulating film is in contact with the feeder line CL, and is in contact with the upper surface ILT at the first opening AP11.
  • the second opening AP12 of the insulating film 13 penetrates to the upper surface ILT in the first opening AP11.
  • the upper surface ILT is exposed from the feeder line CL (transparent electrode) and the insulating film 13 (inorganic insulating film).
  • the alignment film AL1 is in contact with the upper surface ILT at the second opening AP12.
  • the second substrate SUB2 includes a second transparent substrate 20, a light-shielding layer BM, a common electrode CE, and an alignment film AL2.
  • the spacer SP is arranged between the first transparent substrate 10 and the second transparent substrate 20. In the example shown in FIG. 8, the spacer SP is provided on the second substrate SUB2.
  • the light-shielding layer BM faces the first opening AP11, the second opening AP12, the switching element SW, and the like via the liquid crystal layer LC.
  • the light-shielding layer BM also faces the spacer SP.
  • the common electrode CE faces the pixel electrode PE via the liquid crystal layer LC.
  • the alignment film AL2 covers the common electrode CE and the spacer SP.
  • the spacer SP corresponds to a main spacer for forming a cell gap in contact with the first substrate SUB1 (or the alignment film AL1).
  • the spacer SP may be a sub-spacer separated from the first substrate SUB1 (or the alignment film AL1).
  • the alignment film AL2 may be interposed between the spacer SP and the alignment film AL1.
  • a transparent organic insulating film may be interposed between the light-shielding layer BM and the common electrode CE, or between the common electrode CE and the alignment film AL2.
  • the upper surface ILT of a part of the insulating film IL which is an organic insulating film is a region where the first opening AP11 of the feeder line CL and the second opening AP12 of the insulating film 13 overlap. It is exposed in.
  • Such a region can serve as an outlet for moisture contained in the insulating film IL. That is, in the process of manufacturing the first substrate SUB1, the water contained in the insulating film IL is discharged to the outside from the discharge port at a stage before the alignment film AL1 is formed. As a result, the water content of the insulating film IL is reduced, and the performance deterioration due to the water content of the switching element SW covered with the insulating film IL is suppressed. Therefore, it is possible to suppress a decrease in reliability due to a deterioration in the performance of the switching element.
  • FIG. 9 is a plan view showing another example of the first substrate SUB1 including the switching element SW shown in FIG.
  • the first opening AP11 and the second opening AP12 are superimposed on the switching element SW, and the spacer SP is superimposed on the first opening AP11 and the second opening AP12, as compared with the example shown in FIG. It is different in that it is.
  • the edge E12 defining the second opening AP12 is located inside the edge E11 without intersecting the edge E11 defining the first opening AP11.
  • the spacer SP is located inside the edge E12 and is superimposed on the switching element SW or the gate electrode GE and the auxiliary gate electrode AG.
  • FIG. 10 is a cross-sectional view showing an example of a display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • the first opening AP11 of the feeder line CL and the second opening AP12 of the insulating film 13 are formed directly above the switching element SW or directly above the gate electrode GE and the auxiliary gate electrode AG.
  • the first opening AP11 penetrates to the upper surface ILT.
  • the second opening AP12 penetrates to the upper surface ILT in the first opening AP11. That is, in the second opening AP12, the upper surface ILT is exposed from the feeder line CL (transparent electrode) and the insulating film 13 (inorganic insulating film).
  • the alignment film AL1 is in contact with the upper surface ILT at the second opening AP12.
  • the spacer SP is located directly above the switching element SW or the gate electrode GE and the auxiliary gate electrode AG.
  • the spacer SP is a main spacer in contact with the first substrate SUB1 (or alignment film AL1), but may be a subspacer separated from the first substrate SUB1 (or alignment film AL1).
  • the light-shielding layer BM faces the first opening AP11, the second opening AP12, and the spacer SP.
  • the spacer SP is arranged so as to overlap most of the gate electrode GE and the auxiliary gate electrode AG to which a relatively high voltage is applied. Therefore, an undesired leakage electric field from the gate electrode GE is less likely to be applied to the liquid crystal layer LC. Therefore, it is possible to suppress the misalignment of the liquid crystal molecules 32 caused by the electric field leaking from the gate electrode GE.
  • impurities when ionic impurities are generated in the liquid crystal layer LC, impurities can be collected around the spacer SP that does not contribute to the display by utilizing the electric field leaking from the gate electrode GE.
  • FIG. 11 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • the example shown in FIG. 11 is different from the example shown in FIG. 10 in that the island-shaped pedestal 15 superimposed on the spacer SP is arranged in the second opening AP12.
  • the pedestal 15 is in contact with the upper surface ILT and is separated from the feeder line CL and the insulating film 13.
  • the alignment film AL1 is in contact with the upper surface ILT between the pedestal 15 and the insulating film 13.
  • Such a pedestal 15 is the same as the thin film formed of the transparent conductive material which is the same material as the feeding line CL, the thin film formed of the transparent insulating material which is the same material as the insulating film 13, and the pixel electrode PE. It has at least one thin film formed of a transparent conductive material that is a material. That is, the pedestal 15 may be a single-layered body of thin films or a laminated body of a plurality of thin films.
  • the upper surface ILT is exposed between the pedestal 15 and the insulating film 13 before the alignment film AL1 is formed, and can serve as a moisture discharge port. Therefore, the same effect as described above can be obtained.
  • the region of the alignment film AL1 that can be damaged is limited to the region directly above the pedestal 15, and this region is the light-shielding layer BM. Is shaded by. Therefore, deterioration of display quality can be suppressed.
  • FIG. 12 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • the example shown in FIG. 12 is different from the above example in that the insulating film IL has a recess CC in the second opening AP12.
  • Such a recess CC is formed, for example, by etching when the second opening AP12 is formed in the insulating film 13 under the condition that not only the insulating film 13 is removed but also the surface of the insulating film IL is removed. ..
  • the alignment film AL1 is in contact with the upper surface ILT of the recess CC at the second opening AP12.
  • the spacer SP is a sub-spacer SS separated from the first substrate SUB1 (or alignment film AL1), but may be a main spacer in contact with the first substrate SUB1 (or alignment film AL1).
  • the upper surface ILT is exposed before the alignment film AL1 is formed, and it can serve as a water discharge port.
  • the surface area of the upper surface ILT that can serve as a discharge port is increased as compared with the case where the insulating film IL does not have the recess CC, and the water release is promoted.
  • FIG. 13 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line GH shown in FIG.
  • the example shown in FIG. 13 is different from the example shown in FIG. 12 in that the island-shaped pedestal 15 superimposed on the spacer SP is arranged in the second opening AP12.
  • the pedestal 15 is in contact with the upper surface ILT in the recess CC and is separated from the feeder line CL and the insulating film 13.
  • the alignment film AL1 is in contact with the upper surface ILT between the pedestal 15 and the insulating film 13.
  • the pedestal 15 has at least one of a thin film formed of a transparent conductive material and a thin film formed of a transparent insulating material, as described with reference to FIG.
  • the spacer SP is a main spacer MS in contact with the first substrate SUB1 (or alignment film AL1), but may be a subspacer separated from the first substrate SUB1 (or alignment film AL1).
  • the spacer SP can also be used in the main spacer MS depending on the presence or absence of the pedestal 15. It can be a subspacer SS.
  • FIG. 14 is a cross-sectional view of the display device DSP. As for the display panel PNL, only the main part is shown in a simplified manner.
  • the display panel PNL includes a third transparent substrate 30 in addition to the first substrate SUB1 and the second substrate SUB2.
  • the inner surface 30A of the third transparent substrate 30 faces the outer surface 20B of the second transparent substrate 20 in the third direction Z.
  • the adhesive layer AD adheres the second transparent substrate 20 and the third transparent substrate 30.
  • the third transparent substrate 30 is, for example, a glass substrate, but may be an insulating substrate such as a plastic substrate.
  • the third transparent substrate 30 has a refractive index equivalent to that of the first transparent substrate 10 and the second transparent substrate 20.
  • the adhesive layer AD has a refractive index equivalent to that of each of the second transparent substrate 20 and the third transparent substrate 30.
  • the side surface 301 of the third transparent substrate 30 is located directly above the side surface 201 of the second transparent substrate 20.
  • the light emitting element 110 of the light emitting module 100 is electrically connected to the wiring board F and is provided between the first board SUB1 and the wiring board F in the third direction Z.
  • the light guide body 120 is provided between the light emitting element 110 and the side surface 201 and between the light emitting element 110 and the side surface 301 in the second direction Y.
  • the light guide body 120 is adhered to the wiring board F by the adhesive layer AD1 and is adhered to the first substrate SUB1 by the adhesive layer AD2.
  • the light emitting element 110 emits light L1 toward the light guide body 120.
  • the light L1 emitted from the light emitting element 110 propagates along the direction of the arrow indicating the second direction Y, passes through the light guide body 120, is incident on the second transparent substrate 20 from the side surface 201, and is incident on the second transparent substrate 20 from the side surface 301. 3 It is incident on the transparent substrate 30.
  • the light L1 incident on the second transparent substrate 20 and the third transparent substrate 30 propagates inside the display panel PNL while being repeatedly reflected.
  • the light L1 incident on the liquid crystal layer LC to which no voltage is applied passes through the liquid crystal layer LC with almost no scattering. Further, the light L1 incident on the liquid crystal layer LC to which the voltage is applied is scattered by the liquid crystal layer LC.
  • Such a display device DSP can be observed from the outer surface 10A side of the first transparent substrate 10 and also from the outer surface 30B side of the third transparent substrate 30. Further, the background of the display device DSP can be observed via the display device DSP regardless of whether the display device DSP is observed from the outer surface 10A side or the outer surface 30B side.
  • FIG. 15 is a cross-sectional view showing another example of the display panel PNL including the first substrate SUB1 along the line EF shown in FIG.
  • the example shown in FIG. 15 is different from the example shown in FIG. 8 in that the alignment film AL1 is omitted.
  • the region where the first opening AP11 and the second opening AP12 overlap can serve as a discharge port for the moisture contained in the insulating film IL. Therefore, the amount of water in the insulating film IL covering the switching element SW is reduced, and deterioration of the performance of the switching element SW and deterioration of reliability can be suppressed.
  • DSP ... Display device PNL ... Display panel DA ... Display area PX ... Pixel SUB1 ... First substrate 10 ... First transparent substrate PE ... Pixel electrode SW ... Switching element SC ... Semiconductor (oxide semiconductor) GE ... Gate electrode G ... Scanning line S ... Signal line IL ... Insulating film (organic insulating film) ILT ... Top surface CC ... Recessed OP ... Opening CL ... Feeding line (transparent electrode) AP11 ... First opening 13 ... Insulating film (inorganic insulating film) AP12 ... Second opening 15 ... Pedestal AL1 ... Alignment film SP ... Spacer SUB2 ... Second substrate 20 ... Second transparent substrate LC ... Liquid crystal layer 30 ... Third transparent substrate 100 ... Light emitting module 110 ... Light emitting element

Abstract

実施形態の目的は、信頼性の低下を抑制することが可能な表示装置を提供することにある。　実施形態によれば、表示装置は、第１透明基板と、酸化物半導体を備えたスイッチング素子と、前記スイッチング素子を覆う有機絶縁膜と、前記有機絶縁膜の上面まで貫通した第１開口を有する透明電極と、前記第１開口において前記上面まで貫通した第２開口を有する無機絶縁膜と、前記スイッチング素子と電気的に接続された画素電極と、を備えた第１基板と、第２透明基板を備え、前記第１基板に対向する第２基板と、を備える。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　近年、入射光を散乱する散乱状態と入射光を透過する透明状態とを切り替え可能な高分子分散型液晶を用いた装置が種々提案されている。一例では、第１透光性基板と、第２透光性基板と、第１透光性基板と第２透光性基板との間に封入される高分子分散型液晶を有する液晶層と、第１透光性基板及び第２透光性基板の少なくとも１つの側面に対向して配置される少なくとも１つの発光部とを備える表示装置が記載されている。
特開２０１８－０２１９７４号公報 特開２０２０－０９１４００号公報
　実施形態の目的は、信頼性の低下を抑制することが可能な表示装置を提供することにある。
　一実施形態によれば、
　表示装置は、第１透明基板と、酸化物半導体を備えたスイッチング素子と、前記スイッチング素子を覆う有機絶縁膜と、前記有機絶縁膜の上面まで貫通した第１開口を有する透明電極と、前記第１開口において前記上面まで貫通した第２開口を有する無機絶縁膜と、前記スイッチング素子と電気的に接続された画素電極と、を備えた第１基板と、第２透明基板を備え、前記第１基板に対向する第２基板と、を備える。
　実施形態によれば、信頼性の低下を抑制することが可能な表示装置を提供することができる。
図１は、実施形態の表示装置ＤＳＰの一例を示す平面図である。 図２は、発光モジュール１００の近傍の領域を示す平面図である。 図３は、画素ＰＸの一例を示す平面図である。 図４は、図３に示した画素ＰＸに配置される画素電極ＰＥの一例を示す平面図である。 図５は、図４に示したスイッチング素子ＳＷを含む第１基板ＳＵＢ１の一例を示す平面図である。 図６は、図５に示したＡ－Ｂ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。 図７は、図５に示したＣ－Ｄ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。 図８は、図５に示したＥ－Ｆ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの一例を示す断面図である。 図９は、図４に示したスイッチング素子ＳＷを含む第１基板ＳＵＢ１の他の例を示す平面図である。 図１０は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パ　ネルＰＮＬの一例を示す断面図である。 図１１は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。 図１２は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。 図１３は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。 図１４は、表示装置ＤＳＰの断面図である。 図１５は、図５に示したＥ－Ｆ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　本実施形態においては、表示装置の一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、電気泳動表示装置や、有機エレクトロルミネッセンス（ＥＬ）素子、マイクロＬＥＤ、ミニＬＥＤなどの自発光型の発光素子を備えた表示装置に限らず、静電容量式センサーや光学式センサーなどの各種電子機器にも適用可能である。
　図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本実施形態においては、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面を見ることを平面視という。
　表示装置ＤＳＰは、表示パネルＰＮＬと、配線基板１と、ＩＣチップ２と、発光モジュール１００と、を備えている。
　表示パネルＰＮＬは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、高分子分散型液晶を含む液晶層ＬＣと、シールＳＥと、を備えている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、Ｘ－Ｙ平面に沿った平板状に形成されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、平面視において重畳している。第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域は、画像を表示する表示領域ＤＡを含んでいる。
　第１基板ＳＵＢ１は第１透明基板１０を備え、第２基板ＳＵＢ２は第２透明基板２０を備えている。第１透明基板１０は、第１方向Ｘに沿った側面１０１及び１０２と、第２方向Ｙに沿った側面１０３及び１０４と、を有している。第２透明基板２０は、第１方向Ｘに沿った側面２０１及び２０２と、第２方向Ｙに沿った側面２０３及び２０４と、を有している。
　図１に示す例では、平面視において、側面１０２及び２０２、側面１０３及び２０３、及び、側面１０４及び２０４は、それぞれ重畳しているが、必ずしも重畳していなくてもよい。側面２０１は、側面１０１に重畳せず、側面１０１と表示領域ＤＡとの間に位置している。第１基板ＳＵＢ１は、側面１０１と側面２０１との間に延出部Ｅｘを有している。つまり、延出部Ｅｘは、第１基板ＳＵＢ１のうち、第２基板ＳＵＢ２と重畳する部分から第２方向Ｙに延出した部分に相当し、第２基板ＳＵＢ２には重畳していない。
　また、図１に示す例では、表示パネルＰＮＬは、第１方向Ｘに延びた長方形状に形成されている。つまり、側面１０１及び１０２、及び、側面２０１及び２０２は、表示パネルＰＮＬの長辺に沿った側面であり、側面１０３及び１０４、及び、側面２０３及び２０４は、表示パネルＰＮＬの短辺に沿った側面である。なお、表示パネルＰＮＬは、第２方向Ｙに延びた長方形状に形成されてもよいし、正方形状に形成されてもよいし、他の多角形状、あるいは、円形状、楕円形状などの他の形状に形成されてもよい。
　配線基板１及びＩＣチップ２は、延出部Ｅｘに実装されている。配線基板１は、例えば折り曲げ可能なフレキシブルプリント回路基板である。ＩＣチップ２は、例えば、画像表示に必要な信号を出力するディスプレイドライバなどを内蔵している。なお、ＩＣチップ２は、配線基板１に実装されてもよい。図１に示す例では、表示パネルＰＮＬに対して、第１方向Ｘに並んだ複数の配線基板１が実装されているが、第１方向Ｘに延びた単一の配線基板１が実装されてもよい。また、表示パネルＰＮＬに対して、第１方向Ｘに並んだ複数のＩＣチップ２が実装されているが、第１方向Ｘに延びた単一のＩＣチップ２が実装されてもよい。
　発光モジュール１００の詳細については後述するが、発光モジュール１００は、平面視において、延出部Ｅｘに重畳し、第２透明基板２０の側面２０１に沿って配置されている。
　シールＳＥは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を接着している。また、シールＳＥは、矩形枠状に形成され、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間において液晶層ＬＣを囲んでいる。
　液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持されている。このような液晶層ＬＣは、平面視において、シールＳＥで囲まれた領域（表示領域ＤＡを含む）に亘って配置されている。
　図１において拡大して模式的に示すように、液晶層ＬＣは、ポリマー３１と、液晶分子３２と、を含んでいる。一例では、ポリマー３１は、液晶性ポリマーである。ポリマー３１は、第１方向Ｘに沿って延出した筋状に形成され、第２方向Ｙに並んでいる。液晶分子３２は、ポリマー３１の隙間に分散され、その長軸が第１方向Ｘに沿うように配向される。ポリマー３１及び液晶分子３２の各々は、光学異方性あるいは屈折率異方性を有している。ポリマー３１の電界に対する応答性は、液晶分子３２の電界に対する応答性より低い。
　一例では、ポリマー３１の配向方向は、電界の有無にかかわらずほとんど変化しない。一方、液晶分子３２の配向方向は、液晶層ＬＣにしきい値以上の高い電圧が印加された状態では、電界に応じて変化する。液晶層ＬＣに電圧が印加されていない状態（初期配向状態）では、ポリマー３１及び液晶分子３２のそれぞれの光軸は互いにほぼ平行であり、液晶層ＬＣに入射した光は、液晶層ＬＣをほとんど透過する（透明状態）。液晶層ＬＣに電圧が印加された状態では、液晶分子３２の配向方向が変化し、ポリマー３１及び液晶分子３２のそれぞれの光軸は互いに交差する。このため、液晶層ＬＣに入射した光は、液晶層ＬＣ内で散乱される（散乱状態）。
　図２は、発光モジュール１００の近傍の領域を示す平面図である。発光モジュール１００は、複数の発光素子１１０と、導光体１２０と、を備えている。複数の発光素子１１０は、第１方向Ｘに沿って並んでいる。導光体１２０は、第１方向Ｘの延びた棒状に形成されている。導光体１２０は、シールＳＥと発光素子１１０との間に位置している。
　表示領域ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素ＰＸを備えている。これらの画素ＰＸは、図中に点線で示している。また、画素ＰＸの各々は、図中に実線の四角で示す画素電極ＰＥを備えている。
　図２において拡大して示すように、各画素ＰＸは、スイッチング素子ＳＷを備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。
　共通電極ＣＥ及び給電線ＣＬは、表示領域ＤＡ及びその周辺領域に亘って配置されている。共通電極ＣＥには、所定の電圧Ｖｃｏｍが印加される。給電線ＣＬには、例えば共通電極ＣＥと同電位の電圧が印加される。
　画素電極ＰＥの各々は、第３方向Ｚにおいて共通電極ＣＥと対向している。表示領域ＤＡにおいては、液晶層ＬＣ（特に、液晶分子３２）は、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって駆動される。容量ＣＳは、例えば、給電線ＣＬと画素電極ＰＥとの間に形成される。
　後に説明するが、走査線Ｇ、信号線Ｓ、給電線ＣＬ、スイッチング素子ＳＷ、及び、画素電極ＰＥは、第１基板ＳＵＢ１に設けられ、共通電極ＣＥは、第２基板ＳＵＢ２に設けられている。
　図３は、画素ＰＸの一例を示す平面図である。ここでは、第１基板ＳＵＢ１に含まれる一部の構成のみを図示している。
　第１基板ＳＵＢ１は、複数の走査線Ｇと、複数の信号線Ｓと、スイッチング素子ＳＷと、給電線ＣＬと、金属線ＭＬと、絶縁膜ＩＬと、接続電極ＣＮ１と、を備えている。
　上記の通り、複数の走査線Ｇは、それぞれ第１方向Ｘに延出している。複数の信号線Ｓは、それぞれ第２方向Ｙに延出し、複数の走査線Ｇと交差している。本明細書において、画素ＰＸとは、隣接する２本の走査線Ｇと、隣接する２本の信号線Ｓとで規定された領域に相当する。スイッチング素子ＳＷは、走査線Ｇ及び信号線Ｓの交差部に配置されている。
　絶縁膜ＩＬは、各画素ＰＸにおいて、開口部ＯＰを規定する格子状に形成されている。絶縁膜ＩＬは、例えば有機絶縁膜である。絶縁膜ＩＬは、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷにそれぞれ重畳している。ただし、スイッチング素子ＳＷのドレイン電極ＤＥは、開口部ＯＰに延出している。接続電極ＣＮ１は、島状に形成され、開口部ＯＰに位置し、ドレイン電極ＤＥの一端部と電気的に接続されている。
　給電線ＣＬは、絶縁膜ＩＬの上に配置され、画素ＰＸを囲む格子状に形成されている。給電線ＣＬの平面形状は、絶縁膜ＩＬの平面形状とほぼ同等である。給電線ＣＬは、接続電極ＣＮ１から離間している。給電線ＣＬの開口部ＯＰＣは、絶縁膜ＩＬの開口部ＯＰに重畳している。
　金属線ＭＬは、給電線ＣＬの上に配置され、画素ＰＸを囲む格子状に形成されている。金属線ＭＬは、給電線ＣＬより小さい幅を有するように形成されており、平面視においては、給電線ＣＬからはみ出さない。これらの給電線ＣＬ及び金属線ＭＬは、走査線Ｇ、信号線Ｓ、及び、スイッチング素子ＳＷにそれぞれ重畳している。
　図４は、図３に示した画素ＰＸに配置される画素電極ＰＥの一例を示す平面図である。一点鎖線で示す画素電極ＰＥは、給電線ＣＬの開口部ＯＰＣに重畳している。また、画素電極ＰＥの周縁部は、給電線ＣＬに重畳している。画素電極ＰＥと給電線ＣＬとの間には絶縁膜が介在しており、図２に示した容量ＣＳは、画素電極ＰＥの周縁部と給電線ＣＬとの間に形成される。
　接続電極ＣＮ１は、開口部ＯＰＣに位置している。画素電極ＰＥは、開口部ＯＰＣにおいて、接続電極ＣＮ１に重畳している。画素電極ＰＥと接続電極ＣＮ１との間に介在する絶縁膜にはコンタクトホールＣＨ１が形成されている。画素電極ＰＥは、コンタクトホールＣＨ１において、接続電極ＣＮ１に接している。これにより、画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続される。
　なお、図４には、第２基板ＳＵＢ２に設けられる遮光層ＢＭを点線で図示している。遮光層ＢＭは、格子状に形成され、平面視において、給電線ＣＬ、スイッチング素子ＳＷ、接続電極ＣＮ１の一部などに重畳している。もちろん、遮光層ＢＭは、図３に示した走査線Ｇ、信号線Ｓ、及び、金属線ＭＬにも重畳している。また、遮光層ＢＭは、平面視において、画素電極ＰＥに重畳する開口ＡＰを有している。
　図５は、図４に示したスイッチング素子ＳＷを含む第１基板ＳＵＢ１の一例を示す平面図である。スイッチング素子ＳＷは、半導体ＳＣと、走査線Ｇと一体のゲート電極（あるいは第１ゲート電極）ＧＥと、信号線Ｓと一体のソース電極ＳＯと、ドレイン電極ＤＥと、補助ゲート電極（あるいは第２ゲート電極）ＡＧと、を備えている。
　半導体ＳＣは、酸化物半導体である。なお、半導体ＳＣは、多結晶シリコンや非晶質シリコンなどのシリコン系半導体であってもよい。図５に示す例では、３個の半導体ＳＣは、ゲート電極ＧＥに重畳し、間隔をおいて第２方向Ｙに沿って並んでいる。補助ゲート電極ＡＧは、ゲート電極ＧＥ及び半導体ＳＣに重畳している。半導体ＳＣは、ゲート電極ＧＥと補助ゲート電極ＡＧとの間に位置している。補助ゲート電極ＡＧは、さらに、走査線Ｇに重畳している。走査線Ｇと補助ゲート電極ＡＧとの間には、接続電極ＣＮ２が介在している。
　走査線Ｇと接続電極ＣＮ２との間に介在する絶縁膜にはコンタクトホールＣＨ２１が形成されている。接続電極ＣＮ２は、コンタクトホールＣＨ２１において、走査線Ｇに接している。接続電極ＣＮ２と補助ゲート電極ＡＧの間に介在する絶縁膜にはコンタクトホールＣＨ２２が形成されている。補助ゲート電極ＡＧは、コンタクトホールＣＨ２２において、接続電極ＣＮ２に接している。これにより、補助ゲート電極ＡＧは、ゲート電極ＧＥと同様に、走査線Ｇと電気的に接続される。つまり、ゲート電極ＧＥ及び補助ゲート電極ＡＧは、走査線Ｇと同電位である。
　ソース電極ＳＯ及びドレイン電極ＤＥは、それぞれ第２方向Ｙに沿って延出し、間隔をおいて第１方向Ｘに沿って並んでいる。ソース電極ＳＯは、半導体ＳＣの各々の一端側に接している。ドレイン電極ＤＥは、半導体ＳＣの各々の他端側に接している。
　ドレイン電極ＤＥの一端部は、接続電極ＣＮ３に重畳している。ドレイン電極ＤＥと接続電極ＣＮ３との間に介在する絶縁膜にはコンタクトホールＣＨ３が形成されている。ドレイン電極ＤＥは、コンタクトホールＣＨ３において、接続電極ＣＮ３に接している。一点鎖線で示す接続電極ＣＮ１は、接続電極ＣＮ３に接している。これにより、接続電極ＣＮ１は、スイッチング素子ＳＷと電気的に接続され、コンタクトホールＣＨ１において、図４に示した画素電極ＰＥと電気的に接続される。
　一点鎖線で示す給電線ＣＬは、スイッチング素子ＳＷのゲート電極ＧＥ及び補助ゲート電極ＡＧに重畳している。給電線ＣＬは、第１開口（貫通孔）ＡＰ１１を有している。また、給電線ＣＬの上に配置される絶縁膜は、第２開口（貫通孔）ＡＰ１２を有している。図５に示す例では、第１開口ＡＰ１１を規定するエッジＥ１１、及び、第２開口ＡＰ１２を規定するエッジＥ１２は、いずれも四角形に形成されている。また、エッジＥ１２は、エッジＥ１１と交差することなく、エッジＥ１１の内側に位置している。なお、エッジＥ１１及びエッジＥ１２は、図示した例に限らず、他の多角形や、円形、楕円形などの形状に形成されてもよい。また、エッジＥ１１及びエッジＥ１２は互いに交差してもよいし、エッジＥ１１がエッジＥ１２の内側に位置していてもよい。
　二点鎖線で示す金属線ＭＬは、給電線ＣＬに重畳し、スイッチング素子ＳＷの一部にも重畳している。スペーサＳＰは、スイッチング素子ＳＷ、給電線ＣＬ、及び、金属線ＭＬに重畳している。金属線ＭＬ及びスペーサＳＰは、第１開口ＡＰ１１及び第２開口ＡＰ１２には重畳していない。
　図６は、図５に示したＡ－Ｂ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。第１基板ＳＵＢ１は、第１透明基板１０と、絶縁膜１１乃至１３と、絶縁膜ＩＬと、スイッチング素子ＳＷと、給電線ＣＬと、金属線ＭＬと、画素電極ＰＥと、配向膜ＡＬ１と、を備えている。
　走査線Ｇと一体のゲート電極ＧＥは、第１透明基板１０の上に配置されている。絶縁膜１１は、第１透明基板１０及びゲート電極ＧＥを覆っている。半導体ＳＣは、絶縁膜１１の上に配置され、ゲート電極ＧＥの直上に位置している。信号線Ｓと一体のソース電極ＳＯ、及び、ドレイン電極ＤＥは、絶縁膜１１の上に配置され、それぞれ半導体ＳＣに接している。これらのソース電極ＳＯ及びドレイン電極ＤＥは、同一の金属材料によって形成されている。絶縁膜１２は、絶縁膜１１、ソース電極ＳＯ、及び、ドレイン電極ＤＥを覆っている。また、絶縁膜１２は、ソース電極ＳＯとドレイン電極ＤＥとの間において、半導体ＳＣに接している。
　補助ゲート電極ＡＧは、絶縁膜１２の上に配置され、ゲート電極ＧＥ及び半導体ＳＣの直上に位置している。接続電極ＣＮ３は、絶縁膜１２の上に配置され、絶縁膜１２に形成されたコンタクトホールＣＨ３において、ドレイン電極ＤＥに接している。補助ゲート電極ＡＧ及び接続電極ＣＮ３は、同一の金属材料によって形成されている。絶縁膜ＩＬは、補助ゲート電極ＡＧを覆っている。一方、接続電極ＣＮ３は、開口部ＯＰに位置しており、絶縁膜ＩＬから露出している。
　給電線ＣＬは、絶縁膜ＩＬの上に配置されている。接続電極ＣＮ１は、給電線ＣＬから離間し、絶縁膜ＩＬの開口部ＯＰ、あるいは、給電線ＣＬの開口部ＯＰＣにおいて絶縁膜１２の上に配置されている。つまり、これらの給電線ＣＬ及び接続電極ＣＮ１は、実質的に同一層に位置しており、同一材料を用いて一括して形成されるものである。接続電極ＣＮ１は、接続電極ＣＮ３の上に配置され、接続電極ＣＮ３に接している。
　金属線ＭＬは、給電線ＣＬの上に配置され、給電線ＣＬに接している。絶縁膜１３は、給電線ＣＬ、金属線ＭＬ、及び、接続電極ＣＮ１を覆っている。また、絶縁膜１３は、給電線ＣＬと接続電極ＣＮ１との間において、絶縁膜１２に接している。
　画素電極ＰＥは、絶縁膜１３の上に配置され、絶縁膜１３に形成されたコンタクトホールＣＨ１において、接続電極ＣＮ１に接している。画素電極ＰＥの周縁部は、絶縁膜１３を介して、給電線ＣＬ及び金属線ＭＬと対向している。配向膜ＡＬ１は、画素電極ＰＥ及び絶縁膜１３を覆っている。
　絶縁膜１１乃至１３は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの透明な無機絶縁膜である。絶縁膜ＩＬは、例えば、アクリル樹脂などの透明な有機絶縁膜である。給電線ＣＬ、接続電極ＣＮ１、及び、画素電極ＰＥは、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。
　図７は、図５に示したＣ－Ｄ線に沿った第１基板ＳＵＢ１の一例を示す断面図である。接続電極ＣＮ２は、絶縁膜１１の上に配置され、絶縁膜１１に形成されたコンタクトホールＣＨ２１において、走査線Ｇに接している。接続電極ＣＮ２は、ソース電極ＳＯ及びドレイン電極ＤＥと同一の金属材料によって形成されている。絶縁膜１２は、絶縁膜１１、接続電極ＣＮ２、ソース電極ＳＯ、及び、ドレイン電極ＤＥを覆っている。補助ゲート電極ＡＧは、絶縁膜１２の上に配置され、絶縁膜１２に形成されたコンタクトホールＣＨ２２において、接続電極ＣＮ２に接している。
　図８は、図５に示したＥ－Ｆ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの一例を示す断面図である。上記の通り、スイッチング素子ＳＷは、有機絶縁膜である絶縁膜ＩＬによって覆われている。透明電極である給電線ＣＬは、絶縁膜ＩＬの上面ＩＬＴに接している。給電線ＣＬの第１開口ＡＰ１１は、上面ＩＬＴまで貫通している。無機絶縁膜である絶縁膜１３は、給電線ＣＬに接し、しかも、第１開口ＡＰ１１において、上面ＩＬＴに接している。絶縁膜１３の第２開口ＡＰ１２は、第１開口ＡＰ１１において、上面ＩＬＴまで貫通している。つまり、第２開口ＡＰ１２においては、上面ＩＬＴは、給電線ＣＬ（透明電極）及び絶縁膜１３（無機絶縁膜）から露出している。図８に示す例では、配向膜ＡＬ１は、第２開口ＡＰ１２において上面ＩＬＴに接している。
　第２基板ＳＵＢ２は、第２透明基板２０と、遮光層ＢＭと、共通電極ＣＥと、配向膜ＡＬ２と、を備えている。スペーサＳＰは、第１透明基板１０と第２透明基板２０との間に配置されている。図８に示す例では、スペーサＳＰは、第２基板ＳＵＢ２に設けられている。
　遮光層ＢＭは、液晶層ＬＣを介して、第１開口ＡＰ１１、第２開口ＡＰ１２、スイッチング素子ＳＷなどと対向している。また、遮光層ＢＭは、スペーサＳＰとも対向している。共通電極ＣＥは、液晶層ＬＣを介して画素電極ＰＥと対向している。配向膜ＡＬ２は、共通電極ＣＥ及びスペーサＳＰを覆っている。図８に示す例では、スペーサＳＰは、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）に接してセルギャップを形成するためのメインスペーサに相当する。
　なお、スペーサＳＰは、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）から離間したサブスペーサであってもよい。また、スペーサＳＰと配向膜ＡＬ１との間に、配向膜ＡＬ２が介在していてもよい。また、遮光層ＢＭと共通電極ＣＥとの間、あるいは、共通電極ＣＥと配向膜ＡＬ２との間には、透明な有機絶縁膜が介在していてもよい。
　以上説明したように、本実施形態によれば、有機絶縁膜である絶縁膜ＩＬの一部の上面ＩＬＴは、給電線ＣＬの第１開口ＡＰ１１及び絶縁膜１３の第２開口ＡＰ１２が重畳する領域で露出している。このような領域は、絶縁膜ＩＬに含まれる水分の放出口となり得る。つまり、第１基板ＳＵＢ１を製造する過程において、絶縁膜ＩＬに含まれる水分は、配向膜ＡＬ１が形成される以前の段階で放出口から外部に放出される。これにより、絶縁膜ＩＬの水分量が減少し、絶縁膜ＩＬによって覆われたスイッチング素子ＳＷの水分による性能劣化が抑制される。したがって、スイッチング素子の性能劣化に起因した信頼性の低下を抑制することができる。
　また、図５に示したように、スイッチング素子ＳＷのうち、比較的高電圧が印加されるゲート電極ＧＥ及び補助ゲート電極ＡＧのほとんどの部分は、共通電極ＣＥと同電位の給電線ＣＬによって覆われている。これにより、ゲート電極ＧＥからの不所望な漏れ電界が遮蔽される。したがって、ゲート電極ＧＥからの漏れ電界に起因した液晶分子３２の配向不良を抑制することができる。
　図９は、図４に示したスイッチング素子ＳＷを含む第１基板ＳＵＢ１の他の例を示す平面図である。図９に示す例は、図５に示した例と比較して、第１開口ＡＰ１１及び第２開口ＡＰ１２がスイッチング素子ＳＷに重畳し、スペーサＳＰが第１開口ＡＰ１１及び第２開口ＡＰ１２に重畳している点で相違している。
　図９に示す例では、第２開口ＡＰ１２を規定するエッジＥ１２は、第１開口ＡＰ１１を規定するエッジＥ１１と交差することなく、エッジＥ１１の内側に位置している。スペーサＳＰは、エッジＥ１２の内側に位置し、スイッチング素子ＳＷ、あるいは、ゲート電極ＧＥ及び補助ゲート電極ＡＧに重畳している。
　図１０は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの一例を示す断面図である。給電線ＣＬの第１開口ＡＰ１１、及び、絶縁膜１３の第２開口ＡＰ１２は、スイッチング素子ＳＷの直上、あるいは、ゲート電極ＧＥ及び補助ゲート電極ＡＧの直上に形成されている。第１開口ＡＰ１１は、上面ＩＬＴまで貫通している。第２開口ＡＰ１２は、第１開口ＡＰ１１において、上面ＩＬＴまで貫通している。つまり、第２開口ＡＰ１２においては、上面ＩＬＴは、給電線ＣＬ（透明電極）及び絶縁膜１３（無機絶縁膜）から露出している。配向膜ＡＬ１は、第２開口ＡＰ１２において、上面ＩＬＴに接している。
　スペーサＳＰは、スイッチング素子ＳＷ、あるいは、ゲート電極ＧＥ及び補助ゲート電極ＡＧの直上に位置している。図１０に示す例では、スペーサＳＰは、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）に接するメインスペーサであるが、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）から離間したサブスペーサであってもよい。遮光層ＢＭは、第１開口ＡＰ１１、第２開口ＡＰ１２、及び、スペーサＳＰと対向している。
　図９及び図１０を参照して説明した例においても、上記したのと同様の効果が得られる。
　加えて、スペーサＳＰは、比較的高電圧が印加されるゲート電極ＧＥ及び補助ゲート電極ＡＧのほとんどの部分と重なるように配置されている。このため、ゲート電極ＧＥからの不所望な漏れ電界が液晶層ＬＣに印加されにくくなる。したがって、ゲート電極ＧＥからの漏れ電界に起因した液晶分子３２の配向不良を抑制することができる。
　さらに、液晶層ＬＣにイオン系の不純物が発生した際に、ゲート電極ＧＥからの漏れ電界を利用して、表示に寄与しないスペーサＳＰの周辺に不純物を収集することができる。
　図１１は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。図１１に示す例は、図１０に示した例と比較して、第２開口ＡＰ１２においてスペーサＳＰに重畳する島状の台座１５が配置された点で相違している。台座１５は、上面ＩＬＴに接し、給電線ＣＬ及び絶縁膜１３から離間している。配向膜ＡＬ１は、台座１５と絶縁膜１３との間において、上面ＩＬＴに接している。
　このような台座１５は、給電線ＣＬと同一材料である透明な導電材料によって形成された薄膜、絶縁膜１３と同一材料である透明な絶縁材料によって形成された薄膜、及び、画素電極ＰＥと同一材料である透明な導電材料によって形成された薄膜の少なくとも一つを有している。つまり、台座１５は、薄膜の単層体であってもよいし、複数の薄膜の積層体であってもよい。
　図１１を参照して説明した例においても、台座１５と絶縁膜１３との間では、配向膜ＡＬ１が形成される以前の段階で上面ＩＬＴが露出し、水分の放出口となり得る。このため、上記したのと同様の効果が得られる。
　また、外力が加わった際にスペーサＳＰが配向膜ＡＬ１の表面を擦ったとしても、配向膜ＡＬ１のうち、ダメージを受けうる領域が台座１５の直上の領域に限られ、この領域は遮光層ＢＭによって遮光される。このため、表示品位の劣化を抑制することができる。
　図１２は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。図１２に示す例は、上記の例と比較して、絶縁膜ＩＬが第２開口ＡＰ１２において凹部ＣＣを有している点で相違している。このような凹部ＣＣは、例えば絶縁膜１３に第２開口ＡＰ１２を形成する際に、絶縁膜１３の除去のみならず絶縁膜ＩＬの表面も除去するような条件でエッチングを行うことで形成される。配向膜ＡＬ１は、第２開口ＡＰ１２において、凹部ＣＣの上面ＩＬＴに接している。
　スペーサＳＰは、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）から離間したサブスペーサＳＳであるが、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）に接するメインスペーサであってもよい。
　図１２を参照して説明した例においても、凹部ＣＣにおいて、配向膜ＡＬ１が形成される以前の段階で上面ＩＬＴが露出し、水分の放出口となり得る。特に、図１０に示した例のように、絶縁膜ＩＬが凹部ＣＣを有していない場合と比較して、放出口となり得る上面ＩＬＴの表面積が拡大し、水分放出が促進される。
　図１３は、図９に示したＧ－Ｈ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。図１３に示す例は、図１２に示した例と比較して、第２開口ＡＰ１２においてスペーサＳＰに重畳する島状の台座１５が配置された点で相違している。台座１５は、凹部ＣＣにおいて上面ＩＬＴに接し、給電線ＣＬ及び絶縁膜１３から離間している。配向膜ＡＬ１は、台座１５と絶縁膜１３との間において、上面ＩＬＴに接している。台座１５に関しては、図１１を参照して説明したように、透明な導電材料によって形成された薄膜、及び、透明な絶縁材料によって形成された薄膜の少なくとも一つを有している。
　スペーサＳＰは、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）に接するメインスペーサＭＳであるが、第１基板ＳＵＢ１（あるいは配向膜ＡＬ１）から離間したサブスペーサであってもよい。例えば、図１２に示した例のスペーサＳＰの高さＨＴ１と、図１３に示す例のスペーサＳＰの高さＨＴ２とが同一である場合、台座１５の有無によってスペーサＳＰは、メインスペーサＭＳにもなり得るし、サブスペーサＳＳにもなり得る。
　次に、本実施形態に係る表示装置ＤＳＰの一構成例について説明する。
　図１４は、表示装置ＤＳＰの断面図である。なお、表示パネルＰＮＬについては、主要部のみを簡略化して図示している。
　表示パネルＰＮＬは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の他に、さらに、第３透明基板３０を備えている。第３透明基板３０の内面３０Ａは、第３方向Ｚにおいて、第２透明基板２０の外面２０Ｂと対向している。接着層ＡＤは、第２透明基板２０と第３透明基板３０とを接着している。第３透明基板３０は、例えばガラス基板であるが、プラスチック基板などの絶縁基板であってもよい。第３透明基板３０は、第１透明基板１０及び第２透明基板２０と同等の屈折率を有している。接着層ＡＤは、第２透明基板２０及び第３透明基板３０の各々と同等の屈折率を有している。
　第３透明基板３０の側面３０１は、第２透明基板２０の側面２０１の直上に位置している。発光モジュール１００の発光素子１１０は、配線基板Ｆと電気的に接続され、第３方向Ｚにおいて、第１基板ＳＵＢ１と配線基板Ｆとの間に設けられている。導光体１２０は、第２方向Ｙにおいて、発光素子１１０と側面２０１との間、及び、発光素子１１０と側面３０１との間に設けられている。導光体１２０は、接着層ＡＤ１により配線基板Ｆに接着されるとともに、接着層ＡＤ２により第１基板ＳＵＢ１に接着されている。
　次に、図１４を参照しながら、発光素子１１０から出射された光Ｌ１について説明する。
　発光素子１１０は、導光体１２０に向かって光Ｌ１を出射する。発光素子１１０から出射された光Ｌ１は、第２方向Ｙを示す矢印の向きに沿って伝播し、導光体１２０を通り、側面２０１から第２透明基板２０に入射するとともに、側面３０１から第３透明基板３０に入射する。第２透明基板２０及び第３透明基板３０に入射した光Ｌ１は、繰り返し反射されながら、表示パネルＰＮＬの内部を伝播する。電圧が印加されていない液晶層ＬＣに入射した光Ｌ１は、ほとんど散乱されることなく液晶層ＬＣを透過する。また、電圧が印加された液晶層ＬＣに入射した光Ｌ１は、液晶層ＬＣで散乱される。
　このような表示装置ＤＳＰは、第１透明基板１０の外面１０Ａ側から観察可能であるとともに、第３透明基板３０の外面３０Ｂ側からも観察可能である。また、表示装置ＤＳＰが外面１０Ａ側から観察された場合であっても、外面３０Ｂ側から観察された場合であっても、表示装置ＤＳＰを介して、表示装置ＤＳＰの背景を観察可能である。
　次に、配向膜ＡＬ１を必要としない他の表示装置あるいは電子機器に適用可能な第１基板ＳＵＢ１について説明する。
　図１５は、図５に示したＥ－Ｆ線に沿った第１基板ＳＵＢ１を含む表示パネルＰＮＬの他の例を示す断面図である。図１５に示す例は、図８に示した例と比較して、配向膜ＡＬ１が省略された点で相違している。このような例においても、第１開口ＡＰ１１及び第２開口ＡＰ１２が重畳する領域は、絶縁膜ＩＬに含まれる水分の放出口となり得る。したがって、スイッチング素子ＳＷを覆う絶縁膜ＩＬの水分量が減少し、スイッチング素子ＳＷの性能劣化、及び、信頼性の低下を抑制することができる。
　図１５に示す例と同様に、図１０乃至図１３に示した各例においても、配向膜ＡＬ１が省略されることで、上記したのと同様の効果が得られる。
　以上説明したように、本実施形態によれば、信頼性の低下を抑制することが可能な表示装置を提供することができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　ＤＳＰ…表示装置　ＰＮＬ…表示パネル　ＤＡ…表示領域　ＰＸ…画素
　ＳＵＢ１…第１基板　１０…第１透明基板　ＰＥ…画素電極　ＳＷ…スイッチング素子
　ＳＣ…半導体（酸化物半導体）　ＧＥ…ゲート電極　Ｇ…走査線　Ｓ…信号線
　ＩＬ…絶縁膜（有機絶縁膜）　ＩＬＴ…上面　ＣＣ…凹部　ＯＰ…開口部
　ＣＬ…給電線（透明電極）　ＡＰ１１…第１開口
　１３…絶縁膜（無機絶縁膜）　ＡＰ１２…第２開口
　１５…台座　ＡＬ１…配向膜　ＳＰ…スペーサ
　ＳＵＢ２…第２基板　２０…第２透明基板　ＬＣ…液晶層　３０…第３透明基板
　１００…発光モジュール　１１０…発光素子

Claims (10)

  1. 　第１透明基板と、酸化物半導体を備えたスイッチング素子と、前記スイッチング素子を覆う有機絶縁膜と、前記有機絶縁膜の上面まで貫通した第１開口を有する透明電極と、前記第１開口において前記上面まで貫通した第２開口を有する無機絶縁膜と、前記スイッチング素子と電気的に接続された画素電極と、を備えた第１基板と、
    　第２透明基板を備え、前記第１基板に対向する第２基板と、
    　を備えた表示装置。
  2. 　前記スイッチング素子は、ゲート電極を備え、
    　前記透明電極は、前記ゲート電極に重畳している、請求項１に記載の表示装置。
  3. 　さらに、前記第１透明基板と前記第２透明基板との間に配置されたスペーサを備え、
    　前記スペーサは、前記第２開口において前記スイッチング素子に重畳している、請求項１に記載の表示装置。
  4. 　前記スイッチング素子は、ゲート電極を備え、
    　前記スペーサは、前記ゲート電極に重畳している、請求項３に記載の表示装置。
  5. 　さらに、前記第２開口において前記スペーサに重畳する島状の台座を備え、
    　前記台座は、前記上面に接し、前記無機絶縁膜から離間している、請求項３に記載の表示装置。
  6. 　前記台座は、透明な導電材料によって形成された薄膜、及び、透明な絶縁材料によって形成された薄膜の少なくとも一方を有している、請求項５に記載の表示装置。
  7. 　前記有機絶縁膜は、前記第２開口において凹部を有している、請求項３に記載の表示装置。
  8. 　前記第１基板は、さらに、前記画素電極を覆う配向膜を備え、
    　前記配向膜は、前記第２開口において前記上面に接している、請求項１に記載の表示装置。
  9. 　さらに、
    　前記第１基板と前記第２基板との間に配置され、高分子分散型液晶を含む液晶層と、
    　前記第２透明基板の側面に沿って配置された発光モジュールと、を備えている、請求項１に記載の表示装置。
  10. 　前記第１基板は、さらに、前記スイッチング素子と電気的に接続される走査線及び信号線を備え、
    　前記有機絶縁膜は、前記走査線、前記信号線、及び、前記スイッチング素子に重畳し、格子状に形成されている、請求項９に記載の表示装置。
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