JP2005004120A

JP2005004120A - 表示装置及び表示制御回路

Info

Publication number: JP2005004120A
Application number: JP2003170237A
Authority: JP
Inventors: Takayuki Fukuda; 孝幸福田; Hirobumi Iwanaga; 博文岩永; Jiro Takagi; 二朗鷹木
Original assignee: Advanced Display Inc
Current assignee: Advanced Display Inc
Priority date: 2003-06-16
Filing date: 2003-06-16
Publication date: 2005-01-06
Also published as: US7499056B2; US20040252112A1; TW200501041A; TWI269260B; KR20040111016A; KR100696915B1

Abstract

【課題】表示データについてカスケード接続された表示装置において、表示データの逆スキャンを実現する。
【解決手段】正方向スキャンにおいて、タイミング・コントロール部３０３は、入力表示データと同一の順序で表示データを出力する。一方、逆スキャンにおいて、タイミング・コントロール部３０３は、１ライン分（１水平周期分）の表示データについて、出力順序を反転する。逆スキャンを示すスキャン方向制御信号が入力されると、タイミング・コントロール部は、ライン・メモリ３０４を利用して、順序変更処理を行う。画素データの順序を逆にされた表示データは、制御信号とともに出力される。スキャン方向制御信号に従って、データを反転順序で出力する、あるいは、正順序で出力するかを選択することができる。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に、表示信号を出力する表示駆動回路が表示パネルの基板上に配置された表示装置、及び表示制御回路に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、その他各種モニタ用の画像表示装置として、液晶表示装置の普及は目覚しいものがある。液晶表示装置は、典型的には、液晶表示パネルと、その背面に配置されたバックライト・ユニットと、を有する。液晶表示パネルは、その透過光を制御することにより、画像表示を行う。いくつかのタイプの液晶表示装置の一つに、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）タイプの液晶表示装置が知られている。ＣＯＧタイプの液晶表示装置は、液晶表示パネルのガラス基板上に複数のソース・ドライバＩＣ及び／もしくは複数のゲート・ドライバＩＣが実装される。これにより、製造コストの削減に大きく寄与することができる。
【０００３】
従来の典型的な液晶表示装置において、タイミング・コントローラと各ソース・ドライバＩＣは、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）を介して、各別の配線によって接続されている。タイミング・コントローラから各ソース・ドライバＩＣに対して、表示信号及び制御信号などが各配線を介して伝送される。しかし、ソース・ドライバＩＣ毎に配線を設けることによって全体の配線長が長くなり、また、配線間のクロストークが問題となっている。そこで、複数のソース・ドライバＩＣを表示信号伝送配線についてカスケード接続する方法が提案されている。
【０００４】
ガラス基板上に実装されたソース・ドライバＩＣは、表示信号と制御信号の伝送に関し、カスケード接続される。タイミング・コントローラから出力された表示信号と制御信号は、基板の最も端に配置された初段のソース・ドライバＩＣに入力される。初段のソース・ドライバＩＣによる表示信号のラッチ処理が終了すると、表示信号は基板上の配線を介して次段のソース・ドライバＩＣに伝送される。２段目のソース・ドライバＩＣは、初段のソース・ドライバＩＣと同様に、制御信号に従って表示信号のラッチ処理を行う。以下、後段のソース・ドライバＩＣが同様の処理を繰り返す。
【０００５】
カスケード接続されたＣＯＧ方式のソース・ドライバＩＣを供えた液晶表示装置において、ドライバの入力数を削減し、ＣＯＧ＆ＷＯＡ（ＷｉｒｅＯｎＡｒｒａｙ）の実現によるコスト低減を図る技術が提案されている（例えば特許文献１参照）。液晶表示装置において、ビデオＩ／Ｆを介して入力されたビデオ信号が分配されるソース・ドライバＩＣをカスケード接続し、各ソース・ドライバＩＣへの配線を極力、減らすことで、ＣＯＧ＆ＷＯＡを実現する。即ち、基板上に画像表示領域を形成する液晶セルと、ビデオＩ／Ｆを介して入力されたビデオ信号に基づいてこの液晶セルに対して電圧を印加するソース・ドライバとを備え、このソース・ドライバＩＣは、液晶セルと同じ基板上に実装されると共に信号線を用いてカスケード接続された複数のソース・ドライバＩＣを有する。
【０００６】
一方、典型的なソース・ドライバＩＣは、スキャン方向の切り替え機能を備えている。この機能は、ソース・ドライバＩＣの実装の自由度を確保するため、もしくは、デジタル・ビデオなどに利用される回転可能な液晶表示装置において正常に表示を行うために利用される。例えば、ＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方式において、ＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）にベアチップのソース・ドライバＩＣを実装する場合、チップはＴＣＰの裏面側もしくは表面側に実装される。スキャン方向の切り替え機能を利用することによって、同一構造のＩＣが、裏面実装、表面実装のＴＣＰ、あるいはＣＯＧの各実装態様に対応することができる。また、実装態様は同じである場合に、基板の上辺もしくは下辺への実装に同一構造のＩＣが対応することができる。
【０００７】
表示信号の伝送のためにソース・ドライバＩＣがカスケード接続された場合、従来のソース・ドライバＩＣを利用してスキャン方向の切り替えを行うためには、各ソース・ドライバＩＣは双方向バッファを備えることが必要とされる。タイミング・コントローラから、表示信号を伝送するための配線が、一方の端のソース・ドライバＩＣと他方の端のソース・ドライバＩＣのそれぞれに接続される。正方向にスキャンする場合、例えば、左端のソース・ドライバＩＣに表示信号が入力され、後段のソース・ドライバＩＣにカスケード接続配線を介して伝送される。逆方向にスキャンする場合、右端のソース・ドライバＩＣに表示信号が入力され、後段のソース・ドライバＩＣに、正スキャンと反対方向において、カスケード接続配線を介して伝送される。各ソース・ドライバＩＣの伝送方向は、制御信号によって制御される。
【０００８】
このように、ソース・ドライバＩＣが双方向バッファを備えることによって、ソース・ドライバＩＣの入力容量が増大する。容量が増大することによって信号波形がなまり、ソース・ドライバＩＣが正常に動作しうる周波数が低下する。あるいは、タイミング・コントローラが正逆スキャンのそれぞれのために、表示信号出力端子を備える必要があり、端子数の増大となる。
【０００９】
【特許文献１】
特開平２００１−１７４８４３号公報
【００１０】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、表示信号が表示駆動回路間を伝送される表示装置において、逆方向スキャンを効果的に実現することができる表示装置を提供することを一つの目的としている。
【００１１】
【課題を解決するための手段】
本発明の第１の態様に係る表示装置は、複数の画素を有し、画像表示信号に従って画像を表示する表示パネルと、入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する、表示駆動回路群と、前記表示駆動回路群に前記表示データを出力する制御回路とを備え、前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、前記制御回路は、所定画素分の表示データを反転された順序で前記表示駆動回路群へ出力するものである。これにより、画像表示信号を反転順序で効果的に出力することができる。
【００１２】
上記第１の態様において、前記表示装置はさらにメモリを備え、前記制御回路は、前記反転された表示データを生成するために、外部から入力された表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出すことが好ましい。これにより、表示データの反転のための効果的な回路構成を実現することができる。さらに、前記メモリは、少なくとも１ライン分のメモリ領域を備え、（Ｎ−１）番目ラインの表示データの前記メモリへの書き込み領域とＮ番目ラインの表示データの前記メモリへの書き込み領域とは少なくとも一部において重複し、前記Ｎ番目ラインの表示データの前記メモリへの書き込み処理と、前記（Ｎ−１）番目ラインの表示データの前記メモリからの読み出し処理は並行して行われることが好ましい。これにより、小さなメモリ領域で反転処理を実現することができる。あるいは、前記メモリは、少なくとも２ライン分のメモリ領域を備え、Ｎ番目ラインの表示データは第１のメモリ領域へ書き込まれ、（Ｎ＋１）番目ラインの表示データは第２のメモリ領域へ書き込まれることが好ましい。これにより、反転処理のための安定的回路構成を実現することができる。
【００１３】
上記第１の態様において、前記制御回路は、外部から入力される制御信号に基づいて、前記表示データの出力順序を反転して出力する、もしくは反転することなく出力する、ことが好ましい。これにより、表示データ出力順序を選択することが可能となる。さらに、前記制御回路は、前記表示データを反転することなく出力する場合、前記メモリへの表示データの書き込みを行うことなく表示データを出力することが好ましい。これにより、消費電力を減少に寄与することができる。
【００１４】
上記第１の態様において、前記所定画素分の表示データは１ライン分の表示データであることが好ましい。これにより、表示パネルにおける画像表示処理を効果的に行うことができる。
【００１５】
本発明の第２の態様は、表示データの順次伝送のためにカスケード接続された複数の表示駆動回路を備える表示装置のための表示制御回路であって、メモリと、外部から入力された１ラインの表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出す制御回路と、前記制御回路から取得した反転された順序の表示データを前記表示駆動回路群へ出力する出力回路と、を有するものである。これにより、画像表示信号を反転順序で効果的に出力することができる。
【００１６】
本発明の第３の態様に係る表示装置は、複数の画素を有し画像表示信号に従って画像を表示する表示パネルと、入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する表示駆動回路群と、前記表示駆動回路群に表示信号を出力する制御回路と、を備え、前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、前記制御回路は、制御信号に基づいて、外部から入力された表示データの入力順序と同一の順序もしくは逆の順序の出力を選択するものである。これにより、表示データ出力順序を選択することが可能となる。
【００１７】
【発明の実施の形態】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００１８】
図１は、本実施の形態における液晶表示装置１００の概略構成を示すブロック図である。図１において、１０１は液晶表示パネル、１０２はゲート・ドライバ回路部、１０３はソース・ドライバ回路部、１０４は制御回路部である。制御回路部１０４は、タイミング・コントローラ１０５、及び電源回路部１０６を備えている。電源回路部１０６はＤＣ／ＤＣコンバータを備え、外部電源から供給されるＤＣ電圧から、各回路へ供給される電圧を生成する。ＤＣ／ＤＣコンバータからの電圧は、ゲート・ドライバ回路部１０２、ソース・ドライバ回路部１０３、あるいはタイミング・コントローラ１０５の各回路へ供給される。
【００１９】
液晶表示パネル１０１は、マトリックス状に配置された複数の画素から構成される表示領域と、その外周領域である額縁領域とを有している。又、液晶表示パネル１０１は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その２つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示パネルは、各画素が画像表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）である。
【００２０】
カラー液晶表示装置は、対向基板上にＲＧＢのカラー・フィルター層を有している。液晶表示パネル１０１の表示領域内の各画素は、ＲＧＢいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数の信号線とゲート線がマトリックス状に配設されている。信号線とゲート線とはお互いにほぼ直角に重なるように配設され、交差点近傍にＴＦＴが配置される。ゲート・ドライバ回路部１０２から入力されるゲート電圧によって選択された各画素は、ソース・ドライバ回路部１０３から入力される画像表示信号電圧に基づき液晶に電界を印加する。
【００２１】
ゲート・ドライバ回路部１０２は、複数のゲート・ドライバＩＣ１１０を備えている。図１においてはゲート・ドライバＩＣ１１０ａ−ｄが図示されている。また、ソース・ドライバ回路部１０３は、表示駆動回路の一例であるソース・ドライバＩＣ１２０を複数備えている。図１においてはソース・ドライバＩＣ１２０ａ−ｆが図示されている。本形態のドライバＩＣは、アレイ基板の絶縁基板上に直接に設置、あるいは絶縁基板上に直接に形成される。典型的には、図１に示すように、信号線用の複数のソース・ドライバＩＣ１２０が、ＴＦＴアレイ基板のＸ軸側に設けられ、ゲート電圧を制御するゲート線用の複数のゲート・ドライバＩＣ１１０が、Ｙ軸側に設けられる。
【００２２】
ソース・ドライバＩＣ１２０から入力される電圧が、ＴＦＴのソース／ドレインを介して画素電極に送られ、画素電極と共通電極とが液晶に電界を印加する。この電圧を変えることにより液晶への印加電圧を変化させることができ、液晶の光の透過率を制御する。共通電極に共通電位を与える回路は、制御回路基板上に構成される。液晶表示パネルは、上記のアクティブマトリックス型の他に、スイッチング素子を有していない単純マトリックス型などが知られている。本発明は様々なタイプ液晶表示パネル、あるいは、ドライバ回路部によってその表示が制御される様々なタイプの表示装置、例えば有機あるいは無機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示装置などに適用することができる。
【００２３】
タイミング・コントローラ１０５には、外部のパーソナルコンピュータなどから、ビデオ・インターフェースを介して、ＲＧＢの表示データ及び、制御信号が入力される。制御信号は、例えば、１画素分の表示データの入力サイクルであるドット・クロック信号、水平同期信号、垂直同期信号などの同期信号及びスキャン方向制御信号などを含む。タイミング・コントローラ１０５は、ビデオ・インターフェースを介して受信したデータを処理し、ゲート・ドライバ回路部１０２及びソース・ドライバ回路部１０３の各ドライバＩＣへ供給すべき各種信号もしくはデータを、必要なタイミングで出力する。
【００２４】
タイミング・コントローラ１０５は、ゲート・ドライバ回路部１０２に制御信号１５１を供給し、ソース・ドライバ回路部１０３へ制御信号１５２及び表示データ１５３を供給する。ゲート・ドライバ回路部１０２、あるいはソース・ドライバ回路部１０３の各ドライバＩＣは、制御信号に従ったタイミングで、ゲート信号あるいは画像表示信号の入出力を行う。典型的な液晶表示装置において、ゲート・ドライバ回路部１０２は、１行目から後段の行に向けて、各行の画素を順次走査するようにゲート信号を出力する。
【００２５】
ゲート・ドライバ回路部１０２へは、典型的には、スタート・パルス信号、クロック信号、及びイネーブル信号が、タイミング・コントローラ１０５から入力される。ゲート・ドライバＩＣ１１０はカスケード接続されており、スタート・パルス信号が、クロック信号に従ってゲート・ドライバ回路部内を順次伝送される。スタート・パルス信号がＯＮ信号を出力するゲート線を選択し、イネーブル信号がゲート信号の出力制御を行うことによって、各ゲート線において順次ＯＮ信号が出力される。
【００２６】
複数のソース・ドライバＩＣ１２０は、表示データの伝送のためにカスケード接続されている。つまり、各ソース・ドライバＩＣ１２０のための表示データが、ソース・ドライバＩＣ１２０間において伝送される。表示データは、基板上に形成された配線を介して、隣接するソース・ドライバＩＣ１２０間を伝送される。タイミング・コントローラ１０５からの制御信号１５２及び表示データ１５３は、ソース・ドライバ回路部１０３の最も端に配置されたソース・ドライバＩＣ１２０ａに入力される。入力された表示データ及び制御信号は、ソース・ドライバＩＣ１２０間の基板上伝送配線と各ソース・ドライバＩＣ１２０を介して、後段のソース・ドライバＩＣ１２０に伝送される。尚、カスケード接続されるソース・ドライバＩＣは、パネル１０１の基板上に限らず、別の基板上に配置することも可能である。
【００２７】
図２は、本形態におけるソース・ドライバＩＣ１２０の構成を示す回路ブロック図である。図２において、２０１はシフトレジスタ部、２０２は表示データ・ラッチ部、２０３は入力ラッチ、２０４は出力ラッチ、２０５はＤＡ変換回路部である。表示データ・ラッチ部２０２は、複数のラッチ２０６を備えており、各ラッチ２０６は各信号線に出力する表示データをラッチする。
【００２８】
シフトレジスタ部２０１に、外部から、クロック信号２５１及びスタート・パルス信号２５２が入力される。表示データ２５３は入力ラッチ２０３に入力される。このほかに、ソース・ドライバＩＣには表示制御信号２５４が入力される。表示制御信号は、ＤＡ変換タイミングや、基準電圧信号などの制御を行う。これら信号は、カスケード接続されたソース・ドライバＩＣ１２０間を、基板上配線を介して伝送される。
【００２９】
シフトレジスタ部２０１に入力されたスタート・パルス信号２５２は、シフトレジスタ部２０１内において、クロック信号２５１に従って順次伝送される。シフトレジスタ部２０１の順次出力は、表示データ・ラッチ部２０２の各ラッチ２０６に入力される。表示データ２５３は、タイミング調整のために入力ラッチ２０３によりラッチされた後、表示データ・ラッチ部２０２に入力される。表示データ・ラッチ部２０２において、順次伝送されるシフトレジスタ部２０１からの出力に従って、各ラッチ２０６が表示データを順次ラッチする。
【００３０】
全てのラッチ２０６が表示データをラッチすると、次段のソース・ドライバＩＣに対し、クロック信号２６１、スタート・パルス信号２６２、表示データ２６３を転送する。表示データ２６３は、典型的には、Ｒ，Ｇ，Ｂ各６〜８ビット分の２値データで構成される。出力ラッチ２０４は、次段における表示データ取り込みタイミングのマージン確保のために、タイミング調整を行う。全てのソース・ドライバＩＣによるラッチ処理が終了すると、ＤＡ変換部２０５によって、液晶表示パネルに画像表示するために変換されたアナログ信号である画像表示信号２６４が、各信号線に同時に出力される。１水平期間の表示が終了した後、ゲート・ドライバ回路部１０１によって表示する画素行の選択が行われ、前記処理が繰り返される。
【００３１】
図３は、本形態におけるタイミング・コントローラ１０５の概略構成を示すブロック図である。タイミング・コントローラ１０５は、画像表示信号の逆スキャンを可能とするため、表示データの出力順序を入れ替えることができる。図３において、３０１は入力バッファ、３０２は出力バッファ、３０３はタイミング・コントロール部、３０４はライン・メモリである。外部からの表示データ、同期信号及びスキャン方向制御信号などの制御信号は、入力バッファ３０１に入力される。
【００３２】
タイミング・コントロール部３０３は、入力バッファ３０１からこれら信号／データを取得し、必要な出力信号／データを生成するための必要な処理を行う。タイミング・コントロール部３０３は、入力信号／データに基づいて、ゲート・ドライバ回路部１０２へ出力する制御信号、及び、ソース・ドライバ回路部１０３へ出力する制御信号と表示データを生成する。タイミング・コントロール部３０３は、スキャン方向制御信号に従って、入力された表示データの出力順序の変更処理を行う。
【００３３】
正方向スキャンにおいて、タイミング・コントロール部３０３は、入力表示データと同一の順序で表示データを出力する。一方、逆スキャンにおいて、タイミング・コントロール部３０３は、１ライン分（１水平周期分）の表示データについて、入力表示データの順序を変更した表示データを生成する。具体的には、１ライン内の各画素データの出力順序は、入力された１ライン内の各画素データと反転された順序とされる。逆スキャンを示すスキャン方向制御信号が入力されると、タイミング・コントロール部３０３は、ライン・メモリ３０４を利用して、順序変更処理を行う。
【００３４】
コントロール部３０３は、入力バッファ３０１から表示データを取得すると、ライン・メモリ３０４に書き込む。ライン・メモリ３０４は、１ラインもしくは複数ライン分の表示データを記憶することができる。例えば、１ライン全てのデータが記憶されると、ライン・メモリ３０４に最後に書き込まれた最後の画素に対応するデータから、順次、表示データがライン・メモリ３０４から取得される。このように、ライン・メモリ３０４はスタック・タイプのメモリ（もしくはＬＩＦＯメモリ）として機能することができる。画素データの順序を逆にされた表示データは、出力バッファ３０２から制御信号とともに出力される。
【００３５】
尚、ライン・メモリ３０４を利用した順序変換処理は、タイミング・コントロール部におけるデータ変換処理における適切な工程で行うことができる。出力データの順序を選択するため、タイミング・コントロール部３０３は、入力された表示データをライン・メモリ３０４に入力し、スキャン方向制御信号に従って、ライン・メモリ３０４からデータを取得して反転順序で出力する、あるいは、入力バッファ３０１から取得したデータを正順序で出力するかを選択することができる。
【００３６】
あるいは、スキャン方向制御信号が正順序での出力を指示する場合、ライン・メモリ３０４に表示データを書き込むことなく、入力バッファ３０１から取得した表示データを、順序反転することなく出力することができる。メモリへの書き込み処理を省略することで、消費電力もしくはＥＭＩを低下する効果を奏する。あるいは、正スキャン用の表示データを出力する場合、一旦ライン・メモリ３０４に表示データを記憶した後、入力順序と同じ順序でメモリから読み出すことによって、正順序の表示データを出力するように、タイミング・コントローラ１０５を構成することも可能である。
【００３７】
図４は、タイミング・コントローラ１０５における動作タイミングの一例を示すタイミング・チャートである。１ライン分の画素データは１０２４である例が示されている。図４は、正スキャンにおけるタイミング・コントローラ１０５への表示データの入力タイミング及び表示データの出力タイミングの一例を示している。クロック信号に従って表示データが所定順序でタイミング・コントローラ１０５に入力されると、所定クロック数経過後に、同一の順序で表示データがタイミング・コントローラ１０５から出力される。つまり、１番目から１０２４番目の画素データが入力されると、同様の順序で、１番目から１０２４番目の画素データが順次出力される。尚、入力と出力の間のシフトクロック数は、設計によって異なる。
【００３８】
図５は、逆スキャン・モードにおいて、２ライン分のライン・メモリを備える場合のタイミング例を示している。以下の処理において、全ての処理がクロック信号の立ち上がりエッジに同期して実行される例が示されている。ライン・メモリ３０４は、第１及び第２のライン・メモリを備える。図５は、タイミング・コントローラ１０５への入力データ、第１もしくは第２のライン・メモリの入出力部に入力されているデータ、第１のライン・メモリへ記憶されているデータ、第２のライン・メモリへ記憶されているデータ、第１もしくは第２のライン・メモリからのメモリの入出力部に出力されたデータ、そしてタイミング・コントローラ１０５から出力されているデータのそれぞれのタイミングを示している。
【００３９】
５０１として指示された時間域の処理について説明する。クロック信号（例えば１クロック２５ｎｓ）に従って所定順序でタイミング・コントローラ１０５へ入力された１画素データ（例えば「１」と指示されている）は、例えば次のクロック・タイミングにおいて、第１ライン・メモリの入出力部に記憶される。次のクロック・タイミングにおいて、メモリ内に１画素のデータ（「１」）が記憶される。上記処理は、タイミング・コントローラ１０５への入力順序と同一の順序において、１ライン分の表示データのために繰り返される。第１のライン・メモリは、Ｎ番目（Ｎは自然数）の１ライン分の全てのデータを順次記憶する。
【００４０】
一方、Ｎ番目ラインのデータ入力／書き込み処理と並列に、第２のライン・メモリからの（Ｎ−１）番目ライン表示データの書き出し／出力処理が実行される。ライン・メモリから出力されるデータの出力順序は、ライン・メモリへ入力された順序を反転した順序であり、本例においては、１０２４番目の画素データから出力される。第２のライン・メモリから出力されたデータは、所定クロック（例えば１クロック）後に、出力バッファ３０２から出力される。
【００４１】
第２ライン・メモリからの出力処理が終了し、第１のライン・メモリに１ライン分のデータが記憶されると、５０２と指示される時間域において、第１のライン・メモリ記憶された順序とは逆の順序で、第１のライン・メモリからＮ番目ラインの表示データが読み出され、ライン・メモリの入出力部に出力される。出力された表示データは、例えば次のクロック・タイミングで、入力順序の反転順序でタイミング・コントローラ１０５から出力される。第１のライン・メモリあるいはタイミング・コントローラ１０５からのデータ出力と並行して、タイミング・コントローラ１０５もしくは第２のライン・メモリへの（Ｎ＋１）番目ラインの表示データ入力処理が行われる。
【００４２】
時間域５０２において、（Ｎ＋１）番目ラインのデータがタイミング・コントローラ１０５に入力されると、入力順序と同じ順序で、第２のライン・メモリに記憶される。この処理は、第１のライン・メモリからの上記Ｎ番目ラインデータの読み出し処理と並行して実行される。１ライン分の表示データが記憶されると、入力とは逆の順序で、第２のライン・メモリから表示データが出力される。以下、後段のラインについて同様の処理が繰り返される。２ライン分のライン・メモリを備えている場合、ライン・メモリへの書き込み／読み出しタイミングは、他の処理と同様に、クロックの立ち上がりもしくは立下りエッジの一方に同期して実行することができる。尚、３ライン以上のメモリを備えることが可能である。
【００４３】
図６は、逆スキャン・モードにおいて、１ライン分のライン・メモリを備える場合のタイミングを示している。図６は、タイミング・コントローラ１０５への入力データ、ライン・メモリの入出力部への入力データ、メモリに記憶されているデータ、読み出し／書き込みアドレス、ライン・メモリからのメモリの入出力部へ出力されたデータ、そしてタイミング・コントローラ１０５から出力されているデータのそれぞれのタイミングを示している。
【００４４】
６０１として指示される時間域において、クロック信号（例えば１クロック２５ｎｓ）の立ち上がりエッジに従って１画素データ（例えば「１」で指示される画素データ）がタイミング・コントローラ１０５へ入力されると、例えば次の立ち上がりエッジ・タイミングで、ライン・メモリの入出力部にそのデータが書き込まれる。各画素データの書き込みの順序は、タイミング・コントローラ１０５への入力順序と同一である。次の立ち上がりエッジ・タイミングで、ライン・メモリに画素データ「１」の書き込み処理がなされ、メモリ内に記憶される。このとき、アドレス・データはアドレス値「１」（表示データの参照符号と異なる）を示している。
【００４５】
本形態は１ライン分のメモリ領域しか備えていないので、ライン・メモリへの入力処理の前に、同一アドレスから、前ラインの画素データを出力する。従って、Ｎ番目ラインのデータ入力／書き込み処理と並列に、（Ｎ−１）番目ラインのデータ読み出し／出力処理が実行される。ライン・メモリからの読み出し処理は、書き込み処理の半クロック前のタイミングで実行される。書き込み処理が立ち上がりエッジのタイミングで実行される場合、一つ前の立下りエッジのタイミングで同一アドレスからデータが読み出される。
【００４６】
図６の６０１領域を参照すれば、アドレス「１」に記憶されていた（Ｎ−１）番目ラインの「１０２４」画素データが、Ｎ番目ラインの「１」画素データがメモリに記憶される反クロック前に出力されている。以下、アドレス値はアップ・カウントされ、タイミング・コントローラ１０５への表示データの入力順序と同一の順序で、Ｎ番目ラインの各画素データがライン・メモリに書き込まれる。この処理と並列して、（Ｎ−１）番目ラインの各画素データがライン・メモリから読み出される。
【００４７】
読み出し順序は、書き込み順序を反転した順序である。このように、本例において、メモリ書き込み／読み出し処理は、他の動作周波数の２倍の周波数で実行される。また、１ラインのデータがＭ個の画素データ（Ｍは自然数）を有する場合、（Ｎ−１）番目ライン（Ｎは自然数）のｋ番目データ（ｋは自然数）が記憶された領域に、Ｎ番目ラインの（Ｍ＋１−ｋ）番目データが記憶される。このような構成とすることで、１ライン分のメモリ領域に、順次、各ラインの表示データを記憶することができる。
【００４８】
（Ｎ−１）番目ラインの表示データの読み出し／出力処理と、Ｎ番目ライン表示データの入力／書き込み処理が終了すると、６０２と指示される時間において、次ラインの表示データに関する処理が実行される。タイミング・コントローラ１０５へは（Ｎ＋１）番目ラインの表示データが入力され、Ｎ番目ライン表示データが出力される。アドレス値は、前ライン書き込み／読み出し処理とは逆にダウン・カウントされる。このように、アドレスのカウント方向を処理ラインごとに入れ替えることによって、１ライン表示データのメモリへの書き込み順序と読み出し順序を反転することができる。以下、上記処理を繰り返すことによって、反転された順序の表示データをソース・ドライバ回路部１０３へ出力する。尚、本形態においては１ライン分の領域のみ有しているが、例えば、１ラインから２ラインの間分のメモリ領域を備え、一部のメモリ領域を重複して使用することが可能である。
【００４９】
本実施の形態によれば、表示データ伝送のためにカスケード接続されたソース・ドライバＩＣを備える表示装置において、タイミング・コントローラの端子数あるいは配線の増加を伴うことなく、正スキャンもしくは逆スキャンを行うことができる。
【００５０】
【発明の効果】
本発明によれば、表示データが駆動回路部間を伝送される表示装置において、表示データ伝送方向の切り替えを効果的に行うことが可能となる。
【図面の簡単な説明】
【図１】本実施の形態における液晶表示装置の概略構成を示すブロック図である。
【図２】本実施の形態におけるソース・ドライバＩＣの概略構成を示す回路ブロック図である。
【図３】本実施の形態におけるタイミング・コントローラの概略構成を示す回路ブロック図である。
【図４】本実施の形態におけるタイミング・コントローラの動作タイミングを示すタイミング・チャートである。
【図５】本実施の形態におけるタイミング・コントローラの動作タイミングを示すタイミング・チャートである。
【図６】本実施の形態におけるタイミング・コントローラの動作タイミングを示すタイミング・チャートである。
【符号の説明】
１００液晶表示装置、１０１液晶表示パネル、１０２ゲート・ドライバ回路部、１０３ソース・ドライバ回路部、１０４制御回路部、１０５タイミング・コントローラ、１０６電源回路部、２０１シフトレジスタ部、２０２表示データ・ラッチ部、２０３入力ラッチ、２０４出力ラッチ、２０５ＤＡ変換回路部、２０６ラッチ、３０１入力バッファ、３０２出力バッファ、３０３タイミング・コントロール部、３０４ライン・メモリ

Claims

複数の画素を有し、画像表示信号に従って画像を表示する表示パネルと、
入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する、表示駆動回路群と、
前記表示駆動回路群に前記表示データを出力する制御回路と、を備え、
前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、
前記制御回路は、所定画素分の表示データを反転された順序で前記表示駆動回路群へ出力する、表示装置。
前記表示装置はさらにメモリを備え、
前記制御回路は、前記反転された表示データを生成するために、外部から入力された表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出す、請求項１に記載の表示装置。
前記制御回路は、外部から入力される制御信号に基づいて、前記表示データの出力順序を反転して出力する、もしくは反転することなく出力する、請求項１に記載の表示装置。
前記制御回路は、前記表示データを反転することなく出力する場合、前記メモリへの表示データの書き込みを行うことなく表示データを出力する、請求項３に記載の表示装置。
前記メモリは、少なくとも１ライン分のメモリ領域を備え、
（Ｎ−１）番目ラインの表示データの前記メモリへの書き込み領域とＮ番目ラインの表示データの前記メモリへの書き込み領域とは少なくとも一部において重複し、
前記Ｎ番目ラインの表示データの前記メモリへの書き込み処理と、前記（Ｎ−１）番目ラインの表示データの前記メモリからの読み出し処理は並行して行われる、請求項２に記載の表示装置。
前記メモリは、少なくとも２ライン分のメモリ領域を備え、
Ｎ番目ラインの表示データは第１のメモリ領域へ書き込まれ、（Ｎ＋１）番目ラインの表示データは第２のメモリ領域へ書き込まれる、請求項２に記載の表示装置。
前記所定画素分の表示データは１ライン分の表示データである、請求項１に記載の表示装置。
表示データの順次伝送のためにカスケード接続された複数の表示駆動回路を備える表示装置のための表示制御回路であって、
メモリと、
外部から入力された１ラインの表示データの前記メモリへの書き込み順序と反転された順序で前記メモリから表示データを読み出す制御回路と、
前記制御回路から取得した反転された順序の表示データを前記表示駆動回路群へ出力する出力回路と、を有する表示制御回路。
複数の画素を有し、画像表示信号に従って画像を表示する表示パネルと、
入力された表示データに基づいて前記表示パネルに前記画像表示信号を出力する複数の表示駆動回路を有する、表示駆動回路群と、
前記表示駆動回路群に表示信号を出力する制御回路と、を備え、
前記表示駆動回路群に入力された表示データは、前記表示駆動回路間を順次伝送され、
前記制御回路は、制御信号に基づいて、外部から入力された表示データの入力順序と同一の順序もしくは逆の順序の出力を選択する、表示装置。