KR20220085319A - 데이터 구동 회로 - Google Patents

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정성완
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주식회사 엘엑스세미콘
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Abstract

본 발명은 주파수 및 채널이 증가하더라도 클럭과 데이터 간의 스큐를 보정하여 주파수 한계를 극복할 수 있는 데이터 구동 회로에 관한 것으로, 일 측면에 따른 데이터 구동 회로는 클럭에 응답하여 샘플링 신호들을 출력하는 쉬프트 레지스터; 샘플링 신호들에 각각 응답하여 각 채널의 데이터를 샘플링하여 래치하는 제1 래치부; 및 쉬프터 레지스터에 속하는 제1 채널의 스테이지 및 제2 채널의 스테이지 사이와, 제1 래치부에 속하는 제1 채널의 제1 래치와 제2 채널의 제2 래치 사이에 배치되고, 제1 채널의 스테이지로부터 입력된 클럭을 버퍼링하여 제2 채널의 스테이지로 출력하고, 제1 채널의 제1 래치에 래치되는 제1 채널의 데이터 다음에 입력되는 제2 채널의 데이터를, 버퍼링된 클럭에 동기하여 버퍼링 및 래치하여 제2 채널의 제1 래치로 출력하는 양방향 디스큐 버퍼부를 포함할 수 있다.

Description

데이터 구동 회로 {DATA DRIVER CIRCUIT}
본 발명은 주파수 및 채널이 증가하더라도 클럭과 데이터 간의 스큐를 보정할 수 있는 데이터 구동 회로에 관한 것이다.
디스플레이 장치는 픽셀 매트릭스를 통해 영상을 표시하는 패널과, 패널의 게이트 라인들을 구동하는 게이트 구동 회로와, 패널의 데이터 라인들로 데이터 신호를 공급하는 데이터 구동 회로와, 게이트 구동 회로 및 데이터 구동 회로를 제어하는 타이밍 컨트롤러 등을 구비한다.
데이터 구동 회로는 타이밍 컨트롤러로부터 공급받은 영상 데이터를 각 수평 기간 동안 순차적으로 래치하고, 래치된 각 수평 라인분의 데이터를 동시에 아날로그 데이터 신호들로 변환한 다음, 변환된 데이터 신호들을 패널의 데이터 라인들에 개별적으로 출력할 수 있다.
디스플레이 장치가 고해상도화 방향으로 발전하면서 데이터 구동 회로의 구동 주파수의 증가와 출력 채널 수의 증가가 필요하다.
그러나, 출력 채널 수의 증가로 인하여 칩 길이가 길어지면 채널 영역 내 데이터 패스 길이가 증가하여 클럭과 데이터 간의 스큐(Skew) 문제가 발생하여 데이터 샘플링 오류가 발생할 수 있으므로 주파수 증가에 한계가 있는 문제점이 있다.
본 발명은 주파수 및 채널이 증가하더라도 클럭과 데이터 간의 스큐를 보정하여 주파수 한계를 극복할 수 있는 데이터 구동 회로를 제공한다.
본 발명의 일 측면에 따른 데이터 구동 회로는 클럭에 응답하여 샘플링 신호들을 출력하는 쉬프트 레지스터; 샘플링 신호들에 각각 응답하여 각 채널의 데이터를 샘플링하여 래치하는 제1 래치부; 및 쉬프터 레지스터에 속하는 제1 채널의 스테이지 및 제2 채널의 스테이지 사이와, 제1 래치부에 속하는 제1 채널의 제1 래치와 제2 채널의 제2 래치 사이에 배치되고, 제1 채널의 스테이지로부터 입력된 클럭을 버퍼링하여 제2 채널의 스테이지로 출력하고, 제1 채널의 제1 래치에 래치되는 제1 채널의 데이터 다음에 입력되는 제2 채널의 데이터를, 버퍼링된 클럭에 동기하여 버퍼링 및 래치하여 제2 채널의 제1 래치로 출력하는 양방향 디스큐 버퍼부를 포함할 수 있다.
일 측면에 따른 양방향 디스큐 버퍼부는 쉬프트 레지스터의 제1 채널의 스테이지로부터 공급된 클럭을 버퍼링하여 제2 채널의 스테이지로 출력하는 클럭 버퍼; 및 제1 래치부의 제1 채널의 제1 래치를 경유하여 입력되는 제2 채널의 데이터를, 클럭 버퍼에서 출력되는 클럭에 동기하여 버퍼링 및 래치하여 제2 채널의 제1 래치로 출력하는 데이터 버퍼부를 포함할 수 있다.
일 측면에 따른 클럭 버퍼와, 데이터 버퍼부를 구성하는 복수개 비트의 데이터 버퍼 각각은, 제1 공급 라인과 제2 공급 라인 사이에 직렬 접속된 제1 및 제2 스위치를 포함하여 입력 방향을 결정하거나 래치 동작을 결정하는 입력 스위치부; 제1 및 제2 공급 라인 사이에 직렬 접속된 제3 및 제4 스위치를 포함하여 출력 방향을 결정하거나 래치 동작을 결정하는 출력 스위치부; 및 제1 및 제2 스위치 사이의 제1 접속 노드와, 상기 제3 및 제4 스위치 사이의 제2 접속 노드 사이에 접속된 버퍼부를 포함할 수 있다.
쉬프트 레지스터 및 제1 래치부는 복수의 채널 블록으로 분할되고, 양방향 디스큐 버퍼부는 복수의 채널 블록들 사이마다 배치될 수 있다. 쉬프트 레지스터와 제1 래치부의 복수의 채널 블록과, 복수의 채널 블록들 사이의 양방향 디스큐 버퍼부는 비활성화 상태에서 순차적으로 활성화될 수 있다. 제1 래치부가 복수의 채널 블록의 데이터를 모두 래치하면 복수의 채널 블록과 양방향 디스큐 버퍼부는 비활성화될 수 있다.
일 측면에 따른 데이터 구동 회로는 로드 신호에 응답하여 제1 래치부에 래치된 복수 채널의 데이터를 동시에 공급받아 래치하여 출력하는 제2 래치부를 더 포함하고, 양방향 디스큐 버퍼부의 클럭 버퍼는 쉬프트 레지스터의 제1 채널의 스테이지로부터의 캐리 신호에 응답하여 인에이블되고, 제2 래치부의 로드 신호에 응답하여 디세이블될 수 있으며, 양방향 디스큐 버퍼부의 데이터 버퍼부는 클럭 버퍼의 출력에 따라 인에이블되거나 디세이블될 수 있다.
일 측면에 따른 클럭 버퍼는 쉬프트 레지스터의 제1 채널의 스테이지와 접속된 제1 클럭 공급 라인과, 쉬프트 레지스터의 제2 채널의 스테이지와 접속된 제2 클럭 공급 라인 사이에 직렬 접속된 제1A 및 제2A 스위치를 포함하는 입력 스위치부; 제1 및 제2 클럭 공급 라인 사이에 직렬 접속된 제3A 및 제4A 스위치를 포함하는 출력 스위치부; 제1A 및 제2A 스위치 사이의 제1A 접속 노드와, 제3A 및 제4A 스위치 사이의 제2A 접속 노드 사이에 접속된 버퍼부; 및 쉬프트 레지스터의 제1 채널의 스테이지로부터의 캐리 신호와, 로드 신호를 각각 세트 신호 및 리셋 신호로 공급받아 래치하여 버퍼부로 출력하는 SR 래치 회로를 포함할 수 있다.
일 측면에 따른 클럭 버퍼의 버퍼부는 제1A 접속 노드에 접속된 제1A 인버터; 및 제1A 인버터의 출력과, SR 래치 회로의 출력을 입력받아 낸드 게이트의 로직 연산을 수행하여 제2A 접속 노드에 연산 결과를 출력하는 낸드 게이트 회로를 포함할 수 있고, 제2A 접속 노드의 출력을 입력받아 데이터 인에이블 신호를 생성하여 데이터 버퍼로 출력하는 제2A 인버터를 더 포함할 수 있다.
일 측면에 따른 데이터 버퍼부를 구성하는 복수개 비트의 데이터 버퍼 각각은, 제1 채널의 제2 래치를 경유하는 데이터 버스와 접속된 제1 데이터 공급 라인과, 제2 채널의 제2 래치와 접속된 제2 데이터 공급 라인 사이에 직렬 접속된 제1B 및 제2B 스위치를 포함하는 입력 스위치부; 제1 및 제2 데이터 라인 사이에 직렬 접속된 제3B 및 제4B 스위치를 포함하는 출력 스위치부; 및 제1B 및 제2B 스위치 사이의 제1B 접속 노드와, 제3B 및 제4B 스위치 사이의 제2B 접속 노드 사이에 접속된 버퍼부를 포함할 수 있고, 버퍼부는 제1B 및 제2B 접속 노드 사이에 직렬 접속된 제1B 및 제2B 인버터를 포함할 수 있다.
일 측면에 따른 데이터 구동 회로는 쉬프트 레지스터와, 제1 래치부, 양방향디스큐 버퍼부, 제2 래치부, 디지털-아날로그 변환부, 출력 버퍼부가 배치되는 채널 영역; 채널 영역으로부터 공급된 데이터 신호들을 복수의 출력 채널로 출력하는 출력 패드 영역; 전송 신호를 공급받는 입력 패드 영역; 입력 패드 영역과 인접 배치되고, 입력 패드 영역을 통해 전송 신호를 수신하고, 수신된 전송 신호로부터 클럭 및 데이터와 제어 신호를 복원하여 출력하는 수신부; 및 수신부와 채널 영역 사이에 인접 배치되고, 수신부로부터 공급된 클럭 및 제어 신호를 채널 영역으로 전달하고 데이터를 채널별로 재배치하여 채널 영역으로 공급하는 로직 제어부를 포함할 수 있다.
로직 제어부는 채널 영역을 사이에 두고, 채널 영역의 양측부에 각각 인접 배치된 제1 및 제2 로직 제어부를 포함할 수 있다. 수신부는 제1 및 제2 로직 제어부에 각각 인접 배치된 제1 및 제2 수신부를 포함할 수 있다. 입력 패드 영역은 제1 및 제2 수신부에 각각 인접하면서 데이터 구동 회로의 양측부에 각각 배치된 제1 및 제2 입력 패드 영역을 포함할 수 있다. 출력 패드 영역은 입력 패드 영역, 수신부, 로직 제어부 및 채널 영역의 하단부에 배치될 수 있다.
일 측면에 따른 데이터 구동 회로는 복수의 채널 블록마다 인접한 채널 블록 사이에 배치된 양방향 디스큐 버퍼(BDB)부의 클럭 버퍼 및 데이터 버퍼를 이용하여 클럭과 데이터 간의 스큐를 보정함으로써 주파수 및 채널이 증가하더라도 클럭과 데이터 간의 타이밍 미스매칭을 방지할 수 있으므로 주파수 한계를 극복할 수 있을 뿐만 아니라 설계 자유도를 확보하여 디자인 한계를 극복할 수 있다.
일 측면에 따른 데이터 구동 회로는 인접한 채널 블록 사이에 배치된 양방향 디스큐 버퍼(BDB)부의 클럭 버퍼 및 데이터 버퍼를 이용함으로써 최소한의 회로로 구성되어 칩 면적 증가에 부담이 없고 필요한 경우에만 채널을 활성화하여 소비 전류를 감소시킬 수 있고 전자기적 간섭(Electro-Magnetic Interference; EMI)을 최소화할 수 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 나타낸 블록도이다.
도 2는 일 실시예에 따른 데이터 구동 IC를 갖는 디스플레이 장치를 나타낸블록도이다.
도 3은 일 실시예에 따른 데이터 구동 IC의 내부 구성을 나타낸 블록도이다.
도 4는 일 실시예에 따른 데이터 구동 IC의 배치 구조를 나타낸 블록도이다.
도 5는 일 실시예에 따른 양방향 디스큐 버퍼의 내부 구성을 나타낸 등가회로도이다.
도 6a 및 도 6b는 일 실시예에 따른 양방향 디스큐 버퍼의 양방향 버퍼링 동작을 나타낸 도면이다.
도 7a 및 도 7b는 일 실시예에 따른 양방향 디스큐 버퍼의 양방향 래치 동작을 나타낸 도면이다.
도 8은 일 실시에에 따른 양방향 디스큐 버퍼(BDB)부를 갖는 데이터 구동 IC의 쉬프트 레지스터와 래치부의 일부 구성을 나타낸 블록도이다.
도 9는 일 실시예에 따른 클럭 버퍼 및 데이터 버퍼의 입출력 신호를 나타낸 타이밍도이다.
도 10은 일 실시예에 따른 데이터 구동 IC의 소비 전력 저감 원리를 나타낸 도면이다.
도 11은 일 실시에에 따른 데이터 구동 IC의 쉬프트 레지스터와 래치부의 일부 구성을 나타낸 블록도이다.
도 12는 일 실시예에 따른 데이터 구동 IC에서 BDB부의 비활성화 상태 및 활성화 상태의 입출력 신호를 나타낸 타이밍도이다.
도 13은 일 실시예에 따른 클럭 버퍼 및 데이터 버퍼의 내부 구성을 나타낸 등가회로도이다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
명세서에서 사용되는"부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 프로세스들, 함수들, 드라이버들, 펌웨어, 회로, 데이터, 데이터베이스, 테이블들을 포함한다.
이하, 본 발명의 각 실시예에 대하여 도면을 참조하여 구체적으로 설명한다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 일 실시예에 따른 복수의 데이터 구동 IC를 갖는 디스플레이 장치를 나타낸 도면이고, 도 3은 일 실시예에 따른 데이터 구동 IC의 내부 구성을 나타낸 블록도이고, 도 4는 일 실시예에 따른 데이터 구동 IC의 배치 구조를 나타낸 블록도이다.
일 실시예에 따른 디스플레이 장치는 액정 디스플레이 장치, 전계발광 디스플레이 장치(Electroluminescent Display), 마이크로(Micro) LED(Light Emitting Diode) 디스플레이 장치 등을 포함하는 다양한 디스플레이 장치 중 어느 하나일 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치일 수 있다.
도 1을 참조하면, 디스플레이 장치는 디스플레이 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 감마 전압 생성부(500), 타이밍 컨트롤러(400) 등을 포함할 수 있다. 게이트 드라이버(200)와 데이터 드라이버(300)는 패널 드라이버로 정의될 수 있다. 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400)는 디스플레이 드라이버로 정의될 수 있다.
디스플레이 패널(100)은 서브픽셀들(P)이 매트릭스 형태로 배열된 디스플레이 영역(DA)을 통해 영상을 표시한다. 각 서브픽셀(P)은 적색광을 방출하는 적색 서브픽셀, 녹색광을 방출하는 녹색 서브픽셀, 청색광을 방출하는 청색 서브픽셀, 백색광을 방출하는 백색 서브픽셀 중 어느 하나이고, 적어도 1개의 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동된다. 단위 픽셀은 색이 다른 2개, 3개, 4개 서브픽셀의 조합으로 구성될 수 있다.
각 서브픽셀(P)에 속하는 TFT의 게이트 전극은 디스플레이 패널(100)에 배치된 게이트 라인을 통해 게이트 드라이버(200)와 연결되고, 각 TFT의 소스 전극 및 드레인 전극 중 어느 하나의 입력 전극은 디스플레이 패널(100)에 배치된 데이터 라인을 통해 데이터 드라이버(300)와 연결된다.
다시 말하여, 각 서브픽셀(P)은 게이트 드라이버(200)로부터 해당 게이트 라인을 통해 공급되는 게이트 온 전압의 스캔 펄스에 응답하여 TFT가 턴-온되는 동안, 데이터 드라이버(300)로부터 해당 데이터 라인을 통해 공급되는 데이터 신호를 턴-온된 TFT를 통해 공급받아 데이터 신호에 대응하는 픽셀 전압(구동 전압)을 충전하고, 충전된 전압에 대응하는 빛을 방출함으로써 데이터 신호에 대응하는 계조를 표현할 수 있다.
디스플레이 패널(100)은 디스플레이 영역과 전체적으로 오버랩하여 사용자의 터치를 센싱하는 터치 센서 스크린을 더 포함할 수 있고, 터치 센서 스크린은 패널(100)에 내장되거나 패널(100)의 디스플레이 영역 상에 배치될 수 있다.
타이밍 컨트롤러(400)는 호스트 시스템(미도시)으로부터 영상 데이터 및 동기신호들을 공급받을 수 있다. 예를 들면, 호스트 시스템은 컴퓨터, TV 시스템, 셋탑 박스, 태플릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다. 동기 신호는 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 컨트롤러(400)는 공급받은 동기 신호들과 내부 레지스터에 저장된 타이밍 설정 정보(스타트 타이밍, 펄스폭 등)를 이용하여, 복수의 데이터 제어 신호를 생성하여 데이터 드라이버(300)로 공급할 수 있고, 복수의 게이트 제어 신호를 생성하여 게이트 드라이버(200)로 공급할 수 있다.
타이밍 컨트롤러(400)는 공급받은 영상 데이터를 소비 전력 감소를 위한 휘도 보정이나, 화질 보정 등과 같은 다양한 영상 처리를 수행할 수 있고, 영상 처리된 데이터를 데이터 드라이버(300)로 공급할 수 있다.
감마 전압 생성부(500)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 포함하는 기준 감마 전압 세트를 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(500)는 타이밍 컨트롤러(400)의 제어에 따라 디스플레이 장치의 감마 특성에 대응하는 복수의 기준 감마 전압들을 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(500)는 프로그래머블 감마(Programmable Gamma) IC로 구성될 수 있고, 타이밍 컨트롤러(400)로부터 감마 데이터를 공급받고 감마 데이터에 따라 기준 감마 전압 레벨을 생성하거나 조정하여 데이터 드라이버(300)로 출력할 수 있다.
게이트 드라이버(200)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 게이트 제어 신호에 따라 제어되어, 디스플레이 패널(100)의 게이트 라인들을 개별적으로 구동할 수 있다. 게이트 드라이버(200)는 복수의 게이트 라인들을 순차적으로 구동할 수 있다. 게이트 드라이버(200)는 각 게이트 라인의 구동 기간에는 해당 게이트 라인에 게이트 온 전압의 스캔 신호를 공급할 수 있고, 각 게이트 라인 비구동 기간에는 해당 게이트 라인에 게이트 오프 전압을 공급할 수 있다.
게이트 드라이버(200)는 적어도 하나의 게이트 구동 IC(Integrated Circuit)로 구성되고 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 디스플레이 패널(100)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 디스플레이 패널(100) 상에 실장될 수 있다. 이와 달리, 게이트 드라이버(200)는 디스플레이 패널(100)의 각 서브픽셀(P)에 속하는 TFT와 함께 TFT 기판에 형성되어 디스플레이 패널(100)의 베젤 영역 내에 내장될 수 있다.
데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라 제어되고, 타이밍 컨트롤러(400)로부터 공급받은 디지털 영상 데이터를 아날로그 데이터 신호로 변환하여, 디스플레이 패널(100)의 데이터 라인들에 각각 데이터 신호를 공급할 수 있다. 데이터 드라이버(300)는 감마 전압 생성부(500)로부터 공급된 복수의 기준 감마 전압들이 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 아날로그 데이터 신호로 변환할 수 있다.
데이터 드라이버(300)는 적어도 하나의 데이터 구동 IC로 구성되어 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 디스플레이 패널(100)에 TAB 방식으로 부착되거나, COG 방식으로 디스플레이 패널(100)의 베젤 영역 상에 실장될 수 있다.
도 2를 참조하면, 데이터 드라이버(300)는 복수의 데이터 구동 IC(D-IC)(600)를 포함하고, 타이밍 컨트롤러(400, 도 1) 및 감마 전압 생성부(500, 도 1) 등이 실장되는 PCB(Printed Circuit Board)(800)와 디스플레이 패널(100) 사이에 접속되어 위치할 수 있다.
복수의 데이터 구동 IC(600) 각각은 좌우 양측면부에 각각 위치하는 입력부들 중 어느 하나의 입력부를 통해 PCB(800)로부터 공급되는 전송 신호를 공급받을 수 있고, 하단부에 위치하는 출력부를 통해 디스플레이 패널(100)에 데이터 신호들을 출력할 수 있다. 한편, 각 데이터 구동 IC(600)에서 입력부는 양측면부가 아닌 일측면부에 위치하거나, 상단부에 위치할 수 있다.
도 3을 참조하면, 각 데이터 구동 IC(600)는 수신부(630), 쉬프트 레지스터(660), 래치부(670, 680), 계조 전압 생성부(670), 디지털/아날로그 컨버터(Digital-to-Analog Converter; DAC)부(690), 출력 버퍼부(692)를 포함할 수 있다.
각 데이터 구동 IC(600)는 m개(m은 양의 정수)의 출력 채널들(CH1~CHm)을 통해 디스플레이 패널(100)에 배치된 데이터 라인들 중 m개의 데이터 라인들에 해당 데이터 신호를 각각 공급할 수 있다.
각 데이터 구동 IC(600)에서 쉬프트 레지스터(660), 래치부(670, 680), DAC부(690), 출력 버퍼부(692)는 채널 영역에 배치되며 출력 채널들(CH1~CHm)과 동일한 m개 채널을 포함할 수 있다.
타이밍 컨트롤러(400)와 복수의 데이터 구동 IC(600)는 전송 배선 수를 저감하고 전기적 간섭(Electro-Magnetic Interference; EMI)을 저감하기 위하여, 영상 데이터와 제어 신호들을 클럭이 임베딩(Embedding)된 직렬 형태의 전송 신호로 변환하여 포인트-투-포인트(Point-to-Point) 방식으로 송수신하는 고속 직렬 인터페이스 방식을 이용할 수 있다. 이를 위해, 타이밍 컨트롤러(400)는 송신부를 포함하고, 복수의 데이터 구동 IC(600) 각각은 수신부(630)를 포함한다. 타이밍 컨트롤러(400)는 복수의 데이터 구동 IC(600)에 개별적으로 접속된 적어도 한 쌍의 전송 채널을 통해 전송 신호를 저전압 차동 신호(Low Voltage Differential Signal; LVDS)와 같은 차동 신호 형태로 전송할 수 있다.
각 데이터 구동 IC(600)의 수신부(630)는 타이밍 컨트롤러(400)로부터 고속 직렬 인터페이스 방식으로 공급된 차동 신호 형태의 전송 신호들을 수신하고, 수신된 차동 신호로부터 클럭을 복원함과 아울러 복원된 클럭을 이용하여 디지털 영상 데이터와 제어 신호들을 복원하여 로직 제어부(640)로 출력할 수 있다.
로직 제어부(640)는 수신부(630)로부터 공급된 영상 데이터를 각 서브픽셀 단위의 병렬 형태로 변환하고 동작 옵션에 따라 각 서브픽셀의 데이터를 재배열하여 제1 래치부(670)로 출력할 수 있다. 로직 제어부(640)는 수신부(630)로부터 공급된 클럭과 데이터 제어 신호들을 이용하여 쉬프트 레지스터(660)에 스타트 펄스, 클럭 신호를 출력할 수 있고, 제2 래치부(680) 및 출력 버퍼부(692) 등에 로드 신호를 출력할 수 있고, 다른 구성들의 동작에 필요한 제어 신호들을 더 생성하여 출력할 수 있다.
쉬프트 레지스터(660)는 스타트 펄스를 클럭 신호에 따라 순차적으로 쉬프트시키면서 제1 래치부(670)에 복수의 샘플링 신호를 순차적으로 출력할 수 있다. 쉬프트 레지스터(660)는 복수 채널의 스테이지로 구성되고 클럭 신호에 따라 스타트 펄스를 순차적으로 쉬프트시키는 쉬프트 동작을 수행하면서 제1 래치부(670)에 복수 채널의 샘플링 신호를 순차적으로 출력할 수 있다. 쉬프트 레지스터(660)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 스테이지들을 포함할 수 있고, m개 보다 작은 스테이지들을 포함할 수 있다.
제1 래치부(670)는 쉬프트 레지스터(660)로부터 순차 입력되는 복수 채널의 샘플링 신호에 응답하여, 수신부(630)로부터 데이터 버스를 통해 순차 전송되는 복수 채널의 데이터를 각 서브픽셀 단위의 채널별로 순차 래치하고, 모든 채널의 데이터가 래치되면, 래치된 각 채널의 데이터를 제2 래치부(680)의 동시에 출력할 수 있다. 제1 래치부(670)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 제1 래치들을 포함할 수 있다.
제2 래치부(680)는 제1 래치부(670)로부터 공급받은 각 채널(서브픽셀)의 데이터를 로직 제어부(640)로부터 공급받은 로드 신호에 응답하여 DAC부(690)로 동시에 출력할 수 있다. 제2 래치부(680)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 제2 래치들을 포함할 수 있다.
계조 전압 생성부(670)는 감마 전압 생성부(500)로부터 공급받은 기준 감마 전압들을 저항 스트링을 통해 분압하여, 영상 데이터의 계조값에 각각 대응하는 복수의 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 DAC부(690)로 출력할 수 있다.
DAC부(690)는 계조 전압 생성부(670)로부터 공급된 계조 전압들을 이용하여, 제2 래치부(680)로부터 공급되는 각 서브픽셀의 데이터를 채널별로 아날로그 데이터 신호로 변환하여 출력 버퍼부(692)로 출력할 수 있다. DAC부(690)는 채널(CH1~CHm)의 수와 동일한 m개 채널의 DAC들을 포함할 수 있다.
출력 버퍼부(692)는 DAC부(690)로부터 공급되는 각 서브픽셀의 데이터 신호를 채널별로 버퍼링하여 복수의 출력 채널(CH1~CHm)에 각각 출력할 수 있다. 출력 버퍼부(692)는 출력 채널(CH1~CHm)의 수와 동일한 m개 채널의 출력 버퍼들을 포함할 수 있다.
도 4를 참조하면, 일 실시예에 따른 각 데이터 구동 IC(600)는 디스플레이 패널(100)의 데이터 라인들과 연결되는 출력 채널들의 수가 많기 때문에 좌우 방향으로 긴 직사각형 형태를 갖고, 하단부의 긴 영역에는 출력 패드 영역(620)이 배치될 수 있다.
각 데이터 구동 IC(600)는 좌우 양방향 구동을 위하여, 좌우 측면부에 각각 제1 및 제2 입력 패드 영역(610A, 610B)이 배치될 수 있고, 제1 및 제2 입력 패드 영역(610A, 610B)과 각각 인접하게 배치된 제1 및 제2 수신부(RX)(630A, 630B)와, 제1 및 제2 수신부(630A, 630B)와 각각 인접하게 배치된 제1 및 제2 로직 제어부(640A, 640B)를 구비할 수 있다. 또한, 각 데이터 구동 IC(600)는 제1 및 제2 로직 제어부(640A, 640B) 사이에 배치되어 양방향으로 구동이 가능하고 하단부의 출력 패드 영역(620)과 연결된 채널 영역(650)을 구비한다. 채널 영역(650)에는 도 3에서 설명한 쉬프트 레지스터(660), 래치부(670, 680), DAC부(690), 출력 버퍼부(692)가 배치될 수 있다.
데이터 구동 IC(600)는 동작 옵션에 따라 제1 및 제2 입력 패드 영역(610A, 610B) 중 어느 하나의 입력 패드 영역을 통해 타이밍 컨트롤러(400)로부터 공급되는 전송 신호를 입력받을 수 있다.
데이터 구동 IC(600)는 제1 입력 패드 영역(610A)을 통해 입력된 전송 신호들을 제1 수신부(630A), 제1 로직 제어부(640A)를 경유하는 제1 방향의 A 데이터 패스(제1 데이터 패스)를 통해 채널 영역(650)으로 전송할 각 서브픽셀의 데이터로 변환할 수 있다. 데이터 구동 IC(600)는 제1 로직 제어부(640A)로부터 제1 채널 영역(650A)과 제2 채널 영역(650B)을 경유하는 제1 방향의 B 데이터 패스(제2 데이터 패스)를 통해 각 서브픽셀의 데이터를 채널별로 순차적으로 샘플링하여 래치할 수 있고, 래치된 각 서브픽셀의 데이터를 데이터 신호로 변환하여 출력 패드 영역(620)을 통해 채널별로 출력할 수 있다.
한편, 데이터 구동 IC(600)는 제2 입력 패드 영역(610B)를 통해 입력된 전송 신호들을 제2 수신부(630B), 제2 로직 제어부(640B)를 경유하는 제2 방향의 A 데이터 패스(제1 데이터 패스)를 통해 채널 영역(650)으로 전송할 각 서브픽셀의 데이터로 변환할 수 있다. 데이터 구동 IC(600)는 제2 로직 제어부(640B)로부터 제2 채널 영역(650B)과 제1 채널 영역(650A)을 경유하는 제2 방향의 B 데이터 패스(제2 데이터 패스)를 통해 각 서브픽셀의 데이터를 채널별로 순차적으로 샘플링하여 래치할 수 있고, 래치된 각 서브픽셀의 데이터를 데이터 신호로 변환하여 출력 패드 영역(620)을 통해 채널별로 출력할 수 있다.
특히, 일 실시예에 따른 데이터 구동 IC(600)는 출력 채널(CH1~CHm)의 수가 증가함에 따라 긴 채널 영역(650)에서 클럭과 데이터 간의 스큐 문제가 발생하는 것을 방지하기 위하여, 채널 영역(650)내에서 쉬프트 레지스터(660)과 제1 래치부(670)의 복수의 채널마다 클럭을 이용하여 데이터를 동기시키는 양방향 디스큐 버퍼(Bi-directional De-skew Buffer)(BDB)부를 적용함으로써 클럭과 데이터 간에 발생되는 스큐를 상쇄시킬 수 있다.
이를 위하여, 양방향 디스큐 버퍼(BDB)부는 클럭용 양방향 디스큐 버퍼인 클럭 버퍼와, 데이터용 양방향 디스큐 버퍼인 데이터 버퍼부를 포함할 수 있다. 채널 영역(650)은 복수의 채널 블록으로 분할될 수 있고, 인접한 채널 블록 사이에 양방향 디스큐 버퍼(BDB)부의 클럭 버퍼 및 데이터 버퍼부가 배치될 수 있다. 클럭 버퍼는 양방향으로 클럭을 버퍼링하여 출력할 수 있고, 데이터 버퍼부는 클럭 버퍼로부터 공급되는 클럭에 동기하도록 데이터를 버퍼링 및 래치하여 출력함으로써 클럭과 데이터 간의 스큐를 상쇄시킬 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
도 5는 일 실시예에 따른 양방향 디스큐 버퍼(BDB)의 내부 구성을 나타낸 등가회로도이고, 도 6a 및 도 6b는 일 실시예에 따른 양방향 디스큐 버퍼(BDB)의 양방향 버퍼링 동작을 나타낸 도면이고, 도 7a 및 도 7b는 일 실시예에 따른 양방향 디스큐 버퍼(BDB)의 양방향 래치 동작을 나타낸 도면이다.
도 5를 참조하면, 일 실시예에 따른 양방향 디스큐 버퍼(BDB)는 제1 및 제2 스위치(SW1, SW2)를 포함하는 입력 스위치부(710), 제3 및 제4 스위치(SW3, SW4)를 포함하는 출력 스위치부(730)와, 입력 스위치부(710) 및 출력 스위치부(730) 사이의 제1 및 제2 인버터(INV1, INV2)를 포함하는 버퍼부(720)를 포함할 수 있다. 제1 내지 제4 스위치(SW1, SW2, SW3, SW4)의 스위칭 동작은 로직 제어부(640A, 640B; 640)에 의해 제어될 수 있다. 양방향 디스큐 버퍼(BDB)의 내부 회로 구성은 클럭 버퍼 및 데이터 버퍼부에 각각 적용될 수 있고, 이 경우 데이터 버퍼의 입력 스위치부(710)는 클럭 버퍼의 출력에 의해 제어될 수 있다. 한 채널의 데이터 버퍼부는 복수개 비트의 데이터를 병렬로 버퍼링 및 래칭하는 복수개 비트의 데이터 버퍼를 포함하고, 각 비트의 데이터 버퍼가 도 5에 도시된 내부 회로로 구성될 수 있다.
입력 스위치부(710)의 제1 및 제2 스위치(SW1, SW2)는 제1 및 제2 공급 라인(IO_L, IO_R) 사이에 직렬 접속되고, 입력 방향을 결정하거나 래치 동작을 결정할 수 있다.
출력 스위치부(730)의 제3 및 제4 스위치(SW3, SW4)는 제1 및 제2 공급 라인(IO_L, IO_R) 사이에 직렬 접속되고, 출력 방향을 결정하거나 래치 동작을 결정할 수 있다.
버퍼부(720)의 제1 및 제2 인버터(INV1, INV2)는 제1 및 제2 스위치(SW1, SW2) 사이의 제1 접속 노드(N1)와, 제3 및 제4 스위치(SW3, SW4) 사이의 제2 접속 노드(N2) 사이에 직렬 접속되고, 입력 신호를 버퍼링하여 출력하거나 입력 신호를 래치하여 출력할 수 있다.
도 6a를 참조하면, 제1 및 제4 스위치(SW1, SW4)가 턴-온되고, 제2 및 제3 스위치(SW2, SW3)가 턴-오프되는 경우, 좌측 제1 공급 라인(IO_L)을 통해 공급된 입력 신호는 제1 스위치(SW1), 제1 및 제2 인버터(INV1, INV2), 제4 스위치(SW4)를 경유하는 제1 방향의 제1 패스를 통해 버퍼링되어 우측 제2 공급 라인(IO_R)을 통해 출력될 수 있다.
도 6b를 참조하면, 제1 및 제4 스위치(SW1, SW4)가 턴-오프되고, 제2 및 제3 스위치(SW2, SW3)가 턴-온되는 경우, 우측 제2 공급 라인(IO_R)을 통해 공급된 입력 신호는 제2 스위치(SW2), 제1 및 제2 인버터(INV1, INV2), 제3 스위치(SW3)를 경유하는 제2 방향의 제2 패스를 통해 버퍼링되어 좌측 제1 공급 라인(IO_L)을 통해 출력될 수 있다.
도 6a와 같이 제1 및 제4 스위치(SW1, SW4)가 턴-온되고, 제2 및 제3 스위치(SW2, SW3)가 턴-오프된 다음, 도 7a와 같이 제1 및 제3 스위치(SW1, SW3)가 턴-오프되고 제2 및 제4 스위치(SW2, SW4)가 턴-온되는 경우, 도 6a와 같이 좌측 제1 공급 라인(IO_L)을 통해 공급된 입력 신호는 제1 스위치(SW1), 제1 및 제2 인버터(INV1, INV2), 제4 스위치(SW4)를 경유하는 제1 방향의 제1 패스를 통해 버퍼링된 다음, 도 7a와 같이 제2 스위치(SW2), 제1 및 제2 인버터(INV1, INV2), 제4 스위치(SW4)를 경유하는 제3 패스를 통해 래치되고 래치된 신호는 우측 제2 공급 라인(IO_R)을 통해 출력될 수 있다.
로직 제어부(640A, 640B; 640)의 제어에 응답하여, 도 6b와 같이 제1 및 제4 스위치(SW1, SW4)가 턴-오프되고, 제2 및 제3 스위치(SW2, SW3)가 턴-온된 다음, 도 7b와 같이 제2 및 제4 스위치(SW2, SW4)가 턴-오프되고 제1 및 제3 스위치(SW1, SW3)가 턴-온되는 경우, 도 6b와 같이 우측 제2 공급 라인(IO_R)을 통해 공급된 입력 신호는 제2 스위치(SW2), 제1 및 제2 인버터(INV1, INV2), 제3 스위치(SW3)를 경유하는 제2 방향의 제2 패스를 통해 버퍼링된 다음, 도 7b와 같이 제1 스위치(SW1), 제1 및 제2 인버터(INV1, INV2), 제3 스위치(SW3)를 경유하는 제4 패스를 통해 래치되고 래치된 신호는 좌측 제1 공급 라인(IO_L)을 통해 출력될 수 있다.
도 8은 일 실시에에 따른 양방향 디스큐 버퍼(BDB)부를 갖는 데이터 구동 IC의 쉬프트 레지스터와 래치부의 일부 구성을 나타낸 블록도이고, 도 9는 일 실시예에 따른 클럭 버퍼 및 데이터 버퍼의 입출력 신호를 나타낸 타이밍도이다.
도 8을 참조하면, 일 실시예에 따른 양"??* 디스큐 버퍼(BDB)부는, 쉬프트 레지스터(600)에서 n-1(n은 2 이상의 정수)번째 채널의 스테이지(STn-1)와, n번째 채널의 스테이지(STn) 사이의 클럭 라인에 배치된 클럭 버퍼(662)와, 제1 래치부(670)에서 n-1번째 채널의 제1 래치(LS1(n-1))과, n번째 채널의 제1 래치(LS1n) 사이의 데이터 버스에 배치된 데이터 버퍼부(672)를 포함할 수 있다.
BDB부의 클럭 버퍼(662)는 n-1번째 채널의 스테이지(STn-1)를 통해 공급되는 입력 클럭(CLK_L)을 버퍼링하고 버퍼링된 클럭(CLK_R)을 n번째 채널의 스테이지(STn)에 클럭 신호로 공급할 수 있다.
BDB부의 데이터 버퍼부(672)는 n-1번째 채널의 제1 래치(LS1(n-1))를 경유하는 데이터 버스를 통해 n-1번째 채널의 데이터 다음에 전송되는 n번째 채널의 데이터를, 클럭 버퍼(662)의 출력 클럭(CLK_R)에 동기하여 버퍼링 및 래치하고, 클럭 버퍼(662)의 출력 클럭(CLK_R)과 동기하는 n번째 채널의 데이터를 n번째 채널의 제1 래치(LS1n)에 공급할 수 있다. BDB부의 데이터 버퍼부(672)는 해당 채널(서브픽셀) 데이터의 k비트(k는 양의 정수)를 각각 버퍼링 및 래치하여 출력하는 k비트 데이터 버퍼(672)로 구성될 수 있다.
쉬프트 레지스터(600)에서 n-1번째 채널의 스테이지(STn-1)는 입력 클럭(CLK_L)에 응답하여 n-1번째 채널의 샘플링 신호를 n-1번째 채널의 제1 래치(LS1(n-1))로 출력하고, n번째 채널의 스테이지(STn)는 클럭 버퍼(662)를 통해 버퍼링된 클럭(CLK_R)에 응답하여 샘플링 신호를 n번째 채널의 제1 래치(LS1n)로 출력할 수 있다.
n-1번째 채널의 제1 래치(LS1(n-1))는 n-1번째 채널의 스테이지(STn-1)로부터 공급받은 샘플링 신호에 응답하여 n-1번째 채널의 데이터로 샘플링하여 래치할 수 있다. n번째 채널의 제1 래치(LS1n)는 데이터 버퍼(672)를 통해 공급된 n번째 채널의 데이터(DATA_R)를, n번째 채널의 스테이지(STn)로부터 공급받은 샘플링 신호에 응답하여 샘플링하여 래치할 수 있다. 각 채널의 제1 래치(LS1n)는 각 서브픽셀의 k비트를 각각 래치하는 k비트 제1 래치들로 구성될 수 있다.
제2 래치부(680)의 n-1 번째 및 n 번째 채널의 제2 래치(LS2(n-1), LS2n)는 제2 래치 인에이블 신호인 로드 신호(LOAD)에 응답하여, n-1 번째 및 n 번째 채널의 제1 래치(LS1(n-1), LS1n)로부터의 데이터 신호를 동시에 공급받아 래치하고, 래치된 데이터 신호를 동시에 출력할 수 있다. 각 채널의 제2 래치(LS2n)는 각 서브픽셀의 k비트를 각각 래치하는 k비트 제2 래치들로 구성될 수 있다.
도 9를 참조하면, 오리지널 신호로 쉬프트 레지스터(660)에 입력되는 클럭(CLK)과, 제1 래치부(670)에 입력되는 데이터(DATA)는, 클럭(CLK)의 풀다운(pull-down) 타이밍(TpdCLK)과 각 데이터(D(n-1), D(n), D(n+1), D(n+2))의 풀다운 타이밍(TpdDATA)이 동기하도록 공급된다.
채널 영역(650)에서 B 데이터 패스가 길어질수록, 해당 채널의 쉬프트 레지스터(660)에 입력되는 클럭(CLK_L)과, 제1 래치부(670)에 입력되는 데이터(DATA_L)는, 클럭(CLK)의 풀다운(pull-down) 타이밍(TpdCLK)과 각 데이터(D(n-1), D(n), D(n+1), D(n+2))의 풀다운 타이밍(TpdDATA)이 미스매칭하는 스큐(Tskew= TpdCLK - TpdDATA)가 발생할 수 있다.
그러나, 일 실시예에 따른 양방향 BDB부의 클럭 버퍼(662) 및 데이터 버퍼부(672)를 이용하여 클럭 버퍼(662)의 출력 클럭(CLK_R)에 동기하도록, 데이터 버퍼부(672)에서 해당 채널의 입력 데이터(DTAT_L)를 버퍼링 및 래치하고, 래치된 해당 채널의 데이터(DTAT_R)를 제1 래치부(670)의 해당 채널에 공급할 수 있다. 이에 따라, 양방향 BDB부의 클럭 버퍼(662) 및 데이터 버퍼부(672)는 클럭(CLK)의 풀다운 타이밍(TpdCLK)과 각 데이터(D(n-1), D(n), D(n+1), D(n+2))의 풀다운 타이밍(TpdDATA) 간의 편차로 인한 스큐(Tskew)를 보정함으로써 타이밍 미스매칭(timing mismatching)을 상쇄시킬 수 있다.
이와 같이, 일 실시예에 따른 데이터 구동 IC(600)는 양방향 디스큐 버퍼부(BDB)가 양방향 버퍼 역할과 동시에 래치 역할을 수행함으로써 로직 제어부(640A, 640B) 및 채널 영역(650)을 경유하는 B 데이터 패스의 고주파수 구동에 의해 발생할 수 있는 클럭과 데이터 간의 스큐, 즉 타이밍 미스매칭(timing mismatching)을 상쇄시킬 수 있다.
또한, 일 실시예에 따른 데이터 구동 IC(600)는 양방향 디스큐 버퍼부(BDB)가 양방향 버퍼 역할을 수행함으로써 구동 주파수가 가장 높은 A 데이터 패스를 짧게 하기 위한 최적 배치, 즉 수신부(630A, 630B)와 로직 제어부(640A, 640B)의 인접 배치(도 4)가 가능하여 주파수 한계를 극복할 수 있다.
나아가, 일 실시예에 따른 데이터 구동 IC(600)는 양방향 디스큐 버퍼(BDB)부의 출력을 이용하여, 쉬프트 레지스터 및 제1 래치부의 채널들과 BDB부를 채널 블록 단위로 순차적으로 인에이블시켜 활성화하고, 모든 채널의 동작이 완료되면 디세이블시켜 비활성화함으로써, 소비 전력을 저감할 수 있고 EMI도 저감할 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
도 10은 일 실시예에 따른 데이터 구동 IC의 소비 전력 저감 원리를 나타낸 도면이다.
도 10을 참조하면, 데이터 구동 IC(600)에서 채널 영역(650)은 복수의 BDB부를 기준으로 복수의 채널 블록(B1~B7)으로 분할될 수 있다.
예를 들면, 각 수평 기간의 액티브 기간 동안 제1 로직 제어부(640A)에서 채널 영역(650)으로 순차 공급되는 복수 채널의 데이터는 쉬프트 레지스터(660)의 쉬프트 방향(제1 방향)에 따른 B 데이터 패스를 경유하여 제1 래치부(670)에서 채널별로 순차적으로 래치될 수 있다.
먼저, 제1 채널 블록(B1)이 활성화(Active) 상태가 되어, 제1 채널 블록(B1)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제1 채널 블록(B1)의 제1 래치들이 제1 채널 블록(B1)의 데이터들을 채널별로 순차 래치할 수 있다. 이때, 제2 내지 제7 채널 블록(B2~B7)의 쉬프트 레지스터 및 제1 래치들은 비활성화(Non-active) 상태가 된다.
제1 및 제2 채널 블록(B1, B2) 사이의 BDB부가 활성화되어 해당 채널의 클럭 및 데이터를 출력하면, 제1 채널 블록(B1)에 이어 제2 채널 블록(B2)이 추가로 활성화(Active) 상태가 되고, 제2 채널 블록(B2)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제2 채널 블록(B2)의 제1 래치들이 제2 채널 블록(B2)의 데이터들을 채널별로 순차 래치할 수 있다. 이때, 제2 채널 블록(B2) 이후의 제3 내지 제7 채널 블록(B3~B7)의 쉬프트 레지스터 및 제1 래치들은 비활성화(Non-active) 상태를 유지한다.
제2 및 제3 채널 블록(B2, B3) 사이의 BDB부가 활성화되어 클럭 및 데이터를 출력하면, 제1 및 제2 채널 블록(B1, B2)에 이어서 제3 채널 블록(B3)이 추가로 활성화(Active) 상태가 되고, 제3 채널 블록(B3)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제3 채널 블록(B3)의 제1 래치들이 제3 채널 블록(B3)의 데이터들을 채널별로 순차 래치할 수 있다. 이때, 제3 채널 블록(B3) 이후의 제4 내지 제7 채널 블록(B4~B7)의 쉬프트 레지스터 및 제1 래치들은 비활성화(Non-active) 상태를 유지한다.
제3 및 제4 채널 블록(B3, B4) 사이의 BDB부가 활성화되어 클럭 및 데이터를 출력하면, 제1 내지 제3 채널 블록(B1~B3)에 이어서 제4 채널 블록(B4)이 추가로 활성화(Active) 상태가 되고, 제4 채널 블록(B4)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제4 채널 블록(B4)의 제1 래치들이 제4 채널 블록(B4)의 데이터들을 채널별로 순차 래치할 수 있다. 이때, 제5 내지 제7 채널 블록(B5~B7)의 쉬프트 레지스터 및 제1 래치들은 비활성화(Non-active) 상태가 된다.
제4 및 제5 채널 블록(B4, B5) 사이의 BDB부가 활성화되어 클럭 및 데이터를 출력하면, 제1 내지 제4 채널 블록(B1~B4)에 이어서 제5 채널 블록(B5)이 추가로 활성화(Active) 상태가 되고, 제5 채널 블록(B5)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제5 채널 블록(B5)의 제1 래치들이 제5 채널 블록(B5)의 데이터들을 채널별로 순차 래치할 수 있다. 이때, 제6 및 제7 채널 블록(B6, B7)의 쉬프트 레지스터 및 제1 래치들은 비활성화(Non-active) 상태가 된다.
제5 및 제6 채널 블록(B5, B6) 사이의 BDB부가 활성화되어 클럭 및 데이터를 출력하면, 제1 내지 제5 채널 블록(B1~B5)에 이어서 제6 채널 블록(B6)이 추가적으로 활성화(Active) 상태가 되고, 제6 채널 블록(B6)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제6 채널 블록(B6)의 제1 래치들이 제6 채널 블록(B6)의 데이터들을 채널별로 순차 래치할 수 있다. 이때, 제7 채널 블록(B7)의 쉬프트 레지스터 및 제1 래치들은 비활성화(Non-active) 상태가 된다.
제6 및 제7 채널 블록(B6, B7) 사이의 BDB부가 활성화되어 클럭 및 데이터를 출력하면, 제1 내지 제7 채널 블록(B1~B7)이 모두 활성화(Active) 상태가 되고, 제7 채널 블록(B7)의 쉬프트 레지스터로부터 순차 출력되는 샘플링 신호에 응답하여 제7 채널 블록(B7)의 제1 래치들이 응답하여 제7 채널 블록(B7)의 데이터들을 채널별로 순차 래치할 수 있다.
이와 같이, 제1 내지 제7 채널 블록(B1~B7)의 제1 래치부가 순차적으로 해당 채널의 데이터를 래치하고, 래치된 데이터를 제2 래치부로 모두 출력한 다음, 제2 래치부의 로드 신호에 응답하여 BDB부가 모두 비활성화되고, 제1 내지 제7 채널 블록(B1~B7)의 쉬프트 레지스터 및 제1 래치부도 모두 비활성화 상태가 된다.
이와 같이, 일 실시예에 따른 데이터 구동 IC의 로직 제어부(640A, 640B)에서 채널 영역(650)으로 공급되는 B 데이터 패스는 복수의 BDB부의 제어에 응답하여 채널 블록 단위로 순차적으로 활성화(Active)되고, 해당 채널 블록이 활성화되기 이전에는 비활성화 상태를 유지함으로써, 소비 전력 및 EMI를 저감할 수 있다.
도 11은 일 실시에에 따른 데이터 구동 IC의 쉬프트 레지스터와 래치부의 일부 구성을 나타낸 블록도이고, 도 12는 일 실시예에 따른 데이터 구동 IC에서 BDB부의 비활성화 상태 및 활성화 상태의 입출력 신호를 나타낸 타이밍도이다.
도 11에 도시된 양방향 디스큐 버퍼(BDB)부는 도 8에 도시된 BDB부와 대비하여, 클럭 버퍼(662)가 이전 스테이지(STn-1)의 캐리 신호(SHR)와, 제2 래치부(680)의 로드 신호(LOAD)를 더 공급받아, 데이터 버퍼부(672)를 제어하는 점에서 차이가 있으므로 이 차이점을 위주로 설명하고, 도 8과 중복되는 구성들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 11 및 도 12를 참조하면, 클럭 버퍼(662)는 이전 스테이지(STn-1)의 캐리 신호(SHR)에 응답하여 인에이블되고, 이전 스테이지(STn-1)로부터 공급되는 입력 클럭(CLK_L)을 버퍼링하고 버퍼링된 출력 클럭(CLK_R)을 다음 스테이지(STn)로 출력할 수 있다. 클럭 버퍼(662)는 제1 래치부(670)가 래치된 데이터를 모두 제2 래치부(680)로 출력한 다음 발생하는 제2 래치부(680)의 로드 신호(LOAD)에 응답하여 디세이블 상태가 되어 다음 인에이블 상태를 대기할 수 있다.
클럭 버퍼(662)는 출력 클럭(CLK_R)을 위상 반전시켜서 데이터 인에이블 신호(D_EN)를 생성하고 생성된 데이터 인에이블 신호(D_EN)를 데이터 버퍼부(672)로 출력할 수 있다.
데이터 버퍼부(672)는 클럭 버퍼(662)로부터의 데이터 인에이블 신호(D_EN)에 따라 인에이블되어 활성화되거나, 디세이블되어 비활성화될 수 있다. 데이터 인에이블 신호(D_EN)가 이전 스테이지(STn-1)의 캐리 신호(SHR)에 응답하여 인에이블되는 경우, 데이터 버퍼부(672)는 활성화(Active)되어, n-1번째 채널의 제1 래치부(LA1(n-1))를 경유하는 데이터 버스를 통해 공급되는 n번째 채널의 데이터를 버퍼링 및 래치하여 n번째 채널의 제1 래치(LA1n)로 출력할 수 있다. 데이터 인에이블 신호(D_EN)가 제2 래치부(680)의 로드 신호(LOAD)에 응답하여 디세이블되는 경우 데이터 버퍼부(672)는 비활성화(Non-active)될 수 있다.
도 13은 일 실시예에 따른 BDB부의 클럭 버퍼 및 데이터 버퍼의 내부 구성을 나타낸 등가회로도이다.
도 13을 참조하면, 일 실시예에 따른 양방향 디스큐 버퍼(BDB)부는 클럭 버퍼(662) 및 데이터 버퍼(672)를 포함한다.
클럭 버퍼(662)는 제1 및 제2 스위치(SW1A, SW2A)를 포함하는 입력 스위치부(710A), 제3 및 제4 스위치(SW3A, SW4A)를 포함하는 출력 스위치부(730A)와, 입력 스위치부(710A)의 제1 노드(N1A)와 출력 스위치부(730A)의 제2 노드(N2A) 사이에 접속된 인버터(INV1A) 및 낸드 게이트 회로(NG)를 포함하는 버퍼부(720A)를 포함할 수 있다. 클럭 버퍼(662)는 쉬프트 레지스터의 이전 스테이지(STn-1, 도 11)로부터의 캐리 신호(SHR)와, 제2 래치부(680, 도 11)에 공급되는 로드 신호(LOAD)를 세트 신호(S)와 리셋 신호(R)로 공급받는 SR 래치 회로(SR)와, 출력 스위치부(730A)의 제2 노드(N2A)로 공급되는 낸드 게이트 회로(NG)의 출력을 반전시켜서 데이터 인에이블 신호(D_EN)를 생성하여 데이터 버퍼(672)의 입력 스위치부(720A)로 공급하는 제2 인버터(INV2A)를 더 포함한다.
클럭 버퍼(662)에서 입력 스위치부(710A)의 제1 및 제2 스위치(SW1A, SW2A)는 제1 및 제2 공급 라인(IO_L, IO_R) 사이에 직렬 접속되고, 로직 제어부(640A, 640B; 640)의 제어에 응답하여 입력 방향을 결정할 수 있다.
클럭 버퍼(662)에서 출력 스위치부(730A)의 제3 및 제4 스위치(SW3A, SW4A)는 제1 및 제2 공급 라인(IO_L, IO_R) 사이에 직렬 접속되고, 로직 제어부(640A, 640B; 640)의 제어에 응답하여 출력 방향을 결정할 수 있다.
클럭 버퍼(662)는 제1 및 제4 스위치(SW1A, SW4A)가 턴-온되는 경우 제1 방향으로 클럭 버퍼링 동작을 수행하거나, 제2 및 제3 스위치(SW2A, SW3A)가 턴-온되는 경우 제1 방향과 반대인 제2 방향으로 클럭 버퍼링 동작을 수행할 수 있다.
클럭 버퍼(662)에서 SR 래치 회로(SR)는 쉬프트 레지스터의 이전 스테이지(STn-1, 도 11)로부터의 캐리 신호(SHR)를 세트 신호(S)로 공급받고, 제2 래치부(680, 도 11)에 공급되는 로드 신호(LOAD)를 리셋 신호(R)로 공급받아, 세트 신호(S)에 응답하여 출력 단자(Q)를 통해 인에이블 신호를 낸드 게이트 회로(NG)로 출력할 수 있고, 리셋 신호(R)에 응답하여 출력 단자(Q)를 통해 디세이블 신호를 낸드 게이트 회로(NG)로 출력할 수 있다.
클럭 버퍼(662)에서 버퍼부(720)의 제1 인버터(INV1A) 및 낸드 게이트 회로(NG)는 제1 및 제2 스위치(SW1A, SW2A) 사이의 제1 접속 노드(N1A)와, 제3 및 제4 스위치(SW3A, SW4A) 사이의 제2 접속 노드(N2A) 사이에 직렬 접속되고, 입력 클럭(CLK_L)을 버퍼링하여 출력하거나 출력 클럭(CLK_R)을 디세이블시킬 수 있다.
클럭 버퍼(662)에서 낸드 게이트 회로(NG)는 이전 스테이지(STn-1, 도 11)로부터의 캐리 신호(SHR)에 응답하여 SR 래치 회로(SR)가 인에이블 신호를 공급하는 경우, 제1 인버터(INV1A)와 함께 입력 클럭(CLK_L)을 버퍼링하여 제2 접속 노드(N2A)를 통해 출력 클럭(CLK_R)을 공급할 수 있다. 이때, 제2 인버터(INV2A)는 제2 접속 노드(N2A)를 통해 공급되는 출력 클럭(CLK_R)을 위상 반전시켜서, 출력 클럭(CLK_R)과 동기하여 인에이블 상태와 디세이블 상태를 교번하는 데이터 인에이블 신호(D_EN)를 데이터 버퍼(672)의 입력 스위치부(710B)로 출력할 수 있다.
낸드 게이트 회로(NG)는 제2 래치부(680, 도 11)의 로드 신호(LOAD)에 응답하여 SR 래치 회로(SR)가 디세이블 신호를 공급하는 경우, 출력 클럭(CLK_R)을 디세이블시킬 수 있다. 이때, 제2 인버터(INV2A)는 제2 접속 노드(N2A)를 통해 디세이블 상태의 데이터 인에이블 신호(D_EN)를 데이터 버퍼(672)의 입력 스위치부(710B)로 출력할 수 있다.
데이터 버퍼(672)는 제1 및 제2 스위치(SW1B, SW2B)를 포함하는 입력 스위치부(710B), 제3 및 제4 스위치(SW3B, SW4B)를 포함하는 출력 스위치부(730B)와, 입력 스위치부(710B) 및 출력 스위치부(730B) 사이의 제1 및 제2 인버터(INV1B, INV2B)를 포함하는 버퍼부(720B)를 포함할 수 있다.
데이터 버퍼(672)에서 입력 스위치부(710B)의 제1 및 제2 스위치(SW1B, SW2B)는 제1 및 제2 공급 라인(IO_L, IO_R) 사이에 직렬 접속되고, 클럭 버퍼(662)로부터 공급되는 데이터 인에이블 신호(D_EN)에 응답하여 입력 방향을 결정하거나 래치 동작을 결정할 수 있다. 제1 스위치(SW1B)는 클럭 버퍼(662)의 제2 인터버(INV2A)의 출력인 데이터 인에이블 신호(D_EN)에 의해 제어되고, 제2 스위치(SW2B)는 클럭 버퍼(662)의 제2 접속 노드(N2A)로부터 공급되는 제2 인터버(INV2A)의 입력 신호에 의해 제어될 수 있다.
데이터 버퍼(672)에서 출력 스위치부(730B)의 제3 및 제4 스위치(SW3B, SW4B)는 제1 및 제2 공급 라인(IO_L, IO_R) 사이에 직렬 접속되고, 로직 제어부(640A, 640B; 640)의 제어에 응답하여 출력 방향을 결정하거나 래치 동작을 결정할 수 있다.
데이터 버퍼(672)에서 버퍼부(720B)의 제1 및 제2 인버터(INV1B, INV2B)는 제1 및 제2 스위치(SW1B, SW2B) 사이의 제1 접속 노드(N1B)와, 제3 및 제4 스위치(SW3B, SW4B) 사이의 제2 접속 노드(N2B) 사이에 직렬 접속되고, 입력 데이터(DATA_L)을 버퍼링하여 출력할 수 있다.
데이터 버퍼(672)는 제1 및 제4 스위치(SW1B, SW4B)가 턴-온된 다음 제2 및 제4 스위치(SW2B, SW4B)가 턴-온되는 경우, 좌측 제1 공급 라인(IO_L)을 통해 공급된 입력 데이터는 제1 스위치(SW1B), 인버터(INV1B, INV2B), 제4 스위치(SW4B)를 경유하는 제1 방향의 제1 패스를 통해 버퍼링된 다음, 제2 스위치(SW2B), 인버터(INV1B, INV2B), 제4 스위치(SW4B)를 경유하는 제3 패스를 통해 래치되어 우측 제2 공급 라인(IO_R)을 통해 출력될 수 있다.
데이터 버퍼(672)는 제2 및 제3 스위치(SW2B, SW3B)가 턴-온된 다음 제1 및 제3 스위치(SW1B, SW3B)가 턴-온되는 경우, 우측 제2 공급 라인(IO_R)을 통해 공급된 입력 데이터는 제2 스위치(SW2B), 인버터(INV1B, INV2B), 제3 스위치(SW3B)를 경유하는 제2 방향의 제2 패스를 통해 버퍼링된 다음, 제1 스위치(SW1B), 인버터(INV1B, INV2B), 제3 스위치(SW3B)를 경유하는 제4 패스를 통해 래치되어 좌측 제1 공급 라인(IO_L)을 통해 출력될 수 있다.
이와 같이, 일 실시예에 따른 데이터 구동 IC(600)는 양방향 디스큐 버퍼(BDB)부가 양방향 버퍼 역할과 동시에 래치 역할을 수행함으로써 로직 제어부(640A, 640B) 및 채널 영역(650)을 경유하는 B 데이터 패스의 고주파수 구동에 의해 발생할 수 있는 클럭과 데이터 간의 스큐, 즉 타이밍 미스매칭(timing mismatching)을 상쇄시킬 수 있다.
또한, 일 실시예에 따른 데이터 구동 IC(600)는 양방향 디스큐 버퍼(BDB)부가 양방향 버퍼 역할을 수행함으로써 구동 주파수가 가장 높은 A 데이터 패스를 짧게 하기 위한 최적 배치, 즉 수신부(630A, 630B)와 로직 제어부(640A, 640B)의 인접 배치가 가능하여 주파수 한계를 극복할 수 있다.
나아가, 일 실시예에 따른 데이터 구동 IC(600)는 양방향 디스큐 버퍼(BDB)부의 출력을 이용하여 제1 래치부의 채널들을 부분적으로 인에이블시켜 활성화하거나, 디세이블시켜 비활성화함으로써 소비 전력을 저감할 수 있고 EMI도 저감할 수 있다.
일 실시예에 따른 데이터 구동 회로 및 그를 갖는 디스플레이 장치는 다양한 전자 기기에 적용될 수 있다. 예를 들어, 일 실시예에 따른 데이터 구동 회로 및 그를 갖는 디스플레이 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 타이밍 컨트롤러
500: 감마 전압 생성부 600: 데이터 구동 IC (D-IC)
800: 인쇄 회로 기판(PCB) 610A, 610B: 입력 패드 영역
620: 출력 패드 영역 BDB: 양방향 디스큐 버퍼
630A, 630B, 630: 수신부(RX) 640A, 640B, 640: 로직 제어부
650A, 650B, 650: 채널 영역 BDB: 양방향 디스큐 버퍼부
660: 쉬프트 레지스터 670: 제1 래치부
680: 제2 래치부 690: 디지털-아날로그 변환부(DAC부)
692: 출력 버퍼부 662: 클럭 버퍼
672: 데이터 버퍼부 SW1~SW4, SW1A~SW4B: 스위치
INV1~INV2B: 인버터 NG: 낸드 게이트 회로
B1~B7: 채널 블록 710, 710A, 710B: 입력 스위치부
720, 720A, 720B: 버퍼부 730, 730A, 730B: 출력 스위치부
N1, N1A, N1B: 제1 접속 노드 N2, N2A, N2B: 제2 접속 노드

Claims (16)

  1. 클럭에 응답하여 샘플링 신호들을 출력하는 쉬프트 레지스터;
    상기 샘플링 신호들에 각각 응답하여 각 채널의 데이터를 샘플링하여 래치하는 제1 래치부; 및
    상기 쉬프터 레지스터에 속하는 제1 채널의 스테이지 및 제2 채널의 스테이지 사이와, 상기 제1 래치부에 속하는 제1 채널의 제1 래치와 제2 채널의 제2 래치 사이에 배치되고, 상기 제1 채널의 스테이지로부터 입력된 클럭을 버퍼링하여 상기 제2 채널의 스테이지로 출력하고, 상기 제1 채널의 제1 래치에 래치되는 제1 채널의 데이터 다음에 입력되는 제2 채널의 데이터를, 상기 버퍼링된 클럭에 동기하여 버퍼링 및 래치하여 상기 제2 채널의 제1 래치로 출력하는 양방향 디스큐 버퍼부 포함하는 데이터 구동 회로.
  2. 청구항 1에 있어서,
    상기 양방향 디스큐 버퍼부는
    상기 쉬프트 레지스터의 상기 제1 채널의 스테이지로부터 공급된 클럭을 버퍼링하여 상기 제2 채널의 스테이지로 출력하는 클럭 버퍼; 및
    상기 제1 래치부의 상기 제1 채널의 제1 래치를 경유하여 입력되는 상기 2 채널의 데이터를, 상기 클럭 버퍼에서 출력되는 클럭에 동기하여 버퍼링 및 래치하여 상기 제2 채널의 제1 래치로 출력하는 데이터 버퍼부를 포함하는 데이터 구동 회로.
  3. 청구항 2에 있어서,
    상기 클럭 버퍼와, 상기 데이터 버퍼부를 구성하는 복수개 비트의 데이터 버퍼 각각은
    제1 공급 라인과 제2 공급 라인 사이에 직렬 접속된 제1 및 제2 스위치를 포함하여 입력 방향을 결정하거나 래치 동작을 결정하는 입력 스위치부;
    상기 제1 및 제2 공급 라인 사이에 직렬 접속된 제3 및 제4 스위치를 포함하여 출력 방향을 결정하거나 상기 래치 동작을 결정하는 출력 스위치부; 및
    상기 제1 및 제2 스위치 사이의 제1 접속 노드와, 상기 제3 및 제4 스위치 사이의 제2 접속 노드 사이에 접속된 버퍼부를 포함하는 데이터 구동 회로.
  4. 청구항 3에 있어서,
    상기 클럭 버퍼는
    상기 제1 공급 라인으로부터 턴-온된 상기 제1 스위치, 상기 버퍼부, 턴-온된 상기 제4 스위치, 상기 제2 공급 라인을 경유하는 제1 방향의 클럭 버퍼링 동작을 수행하거나.
    상기 제2 공급 라인으로부터 턴-온된 상기 제2 스위치, 상기 버퍼부, 턴-온된 상기 제3 스위치, 상기 제1 공급 라인을 경유하는 제2 방향의 클럭 버퍼링 동작을 수행하는 데이터 구동 회로.
  5. 청구항 3에 있어서,
    상기 복수개 비트의 데이터 버퍼 각각은
    상기 제1 공급 라인으로부터 턴-온된 상기 제1 스위치, 상기 버퍼부, 턴-온된 상기 제4 스위치, 상기 제2 공급 라인을 경유하는 제1 방향의 데이터 버퍼링 동작과, 턴-온된 상기 제2 스위치, 상기 버퍼부, 상기 턴-온된 제4 스위치, 상기 제2 공급 라인을 경유하는 제1 패스의 래치 동작을 수행하거나.
    상기 제2 공급 라인으로부터 턴-온된 상기 제2 스위치, 상기 버퍼부, 턴-온된 상기 제3 스위치, 상기 제1 공급 라인을 경유하는 제2 방향의 데이터 버퍼링 동작과, 턴-온된 상기 제1 스위치, 상기 버퍼부, 상기 턴-온된 제3 스위치, 상기 제1 공급 라인을 경유하는 제2 패스의 래치 동작을 수행하는 데이터 구동 회로.
  6. 청구항 2에 있어서,
    상기 쉬프트 레지스터 및 상기 제1 래치부는 복수의 채널 블록으로 분할되고,
    상기 양방향 디스큐 버퍼부는 상기 복수의 채널 블록들 사이마다 배치되는 데이터 구동 회로.
  7. 청구항 6에 있어서,
    상기 쉬프트 레지스터와 상기 제1 래치부의 상기 복수의 채널 블록과, 상기복수의 채널 블록들 사이의 상기 양방향 디스큐 버퍼부는 비활성화 상태에서 순차적으로 활성화되고,
    상기 제1 래치부가 상기 복수의 채널 블록의 데이터를 모두 래치하면 상기 복수의 채널 블록과 상기 양방향 디스큐 버퍼부는 비활성화되는 데이터 구동 회로.
  8. 청구항 6에 있어서,
    로드 신호에 응답하여 상기 제1 래치부에 래치된 복수 채널의 데이터를 동시에 공급받아 래치하여 출력하는 제2 래치부를 더 포함하고,
    상기 양방향 디스큐 버퍼부의 상기 클럭 버퍼는 상기 쉬프트 레지스터의 상기 제1 채널의 스테이지로부터의 캐리 신호에 응답하여 인에이블되고, 상기 제2 래치부의 로드 신호에 응답하여 디세이블되며,
    상기 양방향 디스큐 버퍼부의 상기 데이터 버퍼부는 상기 클럭 버퍼의 출력에 따라 인에이블되거나 디세이블되는 데이터 구동 회로.
  9. 청구항 8에 있어서,
    상기 클럭 버퍼는
    상기 쉬프트 레지스터의 상기 제1 채널의 스테이지와 접속된 제1 클럭 공급 라인과, 상기 쉬프트 레지스터의 상기 제2 채널의 스테이지와 접속된 제2 클럭 공급 라인 사이에 직렬 접속된 제1A 및 제2A 스위치를 포함하는 입력 스위치부;
    상기 제1 및 제2 클럭 공급 라인 사이에 직렬 접속된 제3A 및 제4A 스위치를 포함하는 출력 스위치부;
    상기 제1A 및 제2A 스위치 사이의 제1A 접속 노드와, 상기 제3A 및 제4A 스위치 사이의 제2A 접속 노드 사이에 접속된 버퍼부; 및
    상기 제1 채널의 스테이지로부터의 캐리 신호와, 상기 로드 신호를 각각 세트 신호 및 리셋 신호로 공급받아 래치하여 상기 버퍼부로 출력하는 SR 래치 회로를 포함하는 데이터 구동 회로.
  10. 청구항 9에 있어서,
    상기 클럭 버퍼의 버퍼부는
    상기 제1A 접속 노드에 접속된 제1A 인버터; 및
    상기 제1A 인버터의 출력과, 상기 SR 래치 회로의 출력을 입력받아 낸드 게이트의 로직 연산을 수행하여 상기 제2A 접속 노드에 연산 결과를 출력하는 낸드 게이트 회로를 포함하는 데이터 구동 회로.
  11. 청구항 10에 있어서,
    상기 클럭 버퍼는 상기 제2A 접속 노드의 출력을 입력받아 데이터 인에이블 신호를 생성하여 상기 데이터 버퍼로 출력하는 제2A 인버터를 더 포함하는 데이터 구동 회로.
  12. 청구항 11에 있어서,
    상기 데이터 버퍼부를 구성하는 복수개 비트의 데이터 버퍼 각각은
    상기 제1 채널의 제1 래치를 경유하는 데이터 버스와 접속된 제1 데이터 공급 라인과, 상기 제2 채널의 제1 래치와 접속된 제2 데이터 공급 라인 사이에 직렬 접속된 제1B 및 제2B 스위치를 포함하는 입력 스위치부;
    상기 제1 및 제2 데이터 라인 사이에 직렬 접속된 제3B 및 제4B 스위치를 포함하는 출력 스위치부; 및
    상기 제1B 및 제2B 스위치 사이의 제1B 접속 노드와, 상기 제3B 및 제4B 스위치 사이의 제2B 접속 노드 사이에 직렬 접속된 제1B 및 제2B 인버터를 포함하는 버퍼부를 포함하는 데이터 구동 회로.
  13. 청구항 12에 있어서,
    상기 클럭 버퍼로부터 출력된 상기 데이터 인에이블 신호는 상기 데이터 버퍼의 제1B 스위치를 제어하고, 상기 클럭 버퍼의 제1B 접속 노드로부터 출력된 신호는 상기 데이터 버퍼의 제2B 스위치를 제어하는 데이터 구동 회로.
  14. 청구항 1에 있어서,
    상기 쉬프트 레지스터와, 상기 제1 래치부, 상기 양방향 디스큐 버퍼부, 상기 제1 래치부와 접속된 제2 래치부, 상기 제2 래치부와 접속된 디지털-아날로그 변환부, 상기 디지털-아날로그 변환부와 접속된 출력 버퍼부가 배치되는 채널 영역;
    상기 채널 영역으로부터 공급된 데이터 신호들을 복수의 출력 채널로 출력하는 출력 패드 영역;
    전송 신호를 공급받는 입력 패드 영역;
    상기 입력 패드 영역과 인접 배치되고, 상기 입력 패드 영역을 통해 상기 전송 신호를 수신하고, 수신된 전송 신호로부터 상기 클럭 및 데이터와 제어 신호를 복원하여 출력하는 수신부; 및
    상기 수신부와 상기 채널 영역 사이에 인접 배치되고, 수신부로부터 공급된 상기 클럭 및 제어 신호를 상기 채널 영역으로 전달하고 상기 데이터를 채널별로 재배치하여 상기 채널 영역으로 공급하는 로직 제어부를 포함하는 데이터 구동 회로.
  15. 청구항 14에 있어서,
    상기 로직 제어부는 상기 채널 영역을 사이에 두고, 상기 채널 영역의 양측부에 각각 인접 배치된 제1 및 제2 로직 제어부를 포함하고,
    상기 수신부는 상기 제1 및 제2 로직 제어부에 각각 인접 배치된 제1 및 제2 수신부를 포함하고,
    상기 입력 패드 영역은 상기 제1 및 제2 수신부에 각각 인접하면서 상기 데이터 구동 회로의 양측부에 각각 배치된 제1 및 제2 입력 패드 영역을 포함하고,
    상기 출력 패드 영역은 상기 입력 패드 영역, 수신부, 로직 제어부 및 채널 영역의 하단부에 위치하는 데이터 구동 회로.
  16. 청구항 14에 있어서,
    구동 옵션에 따라, 상기 제1 입력 패드 영역, 상기 제1 수신부, 상기 제1 로직 제어부를 경유하여 상기 채널 영역의 제1 방향으로 신호를 전송하거나,
    상기 제2 입력 패드 영역, 상기 제2 수신부, 상기 제2 로직 제어부를 경유하여 상기 채널 영역의 제2 방향으로 신호를 전송하는 데이터 구동 회로.
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