KR20110077392A - 데이터 전송 장치 및 이를 이용한 평판 표시 장치 - Google Patents

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Abstract

본 발명은 데이터와 같은 시리얼라이저를 이용하여 클럭 주파수를 변환함으로써 데이터와 클럭을 매칭시킬 수 있는 데이터 전송 장치 및 이를 이용한 평판 표시 장치애 관한 것으로, 본 발명의 데이터 전송 장치는 입력 기준 클럭을 이용한 발진으로 제1 클럭을 생성하여 출력함과 아울러 상기 제1 클럭의 주파수를 체배하고 위상을 분리하여서 서로 다른 위상을 갖는 다수의 제2 클럭을 생성하여 출력하는 클럭 생성부와; 저속으로 입력된 병렬 영상 데이터와 도트 클럭을 상기 클럭 생성부로부터의 상기 제1 및 제2 클럭을 이용하여 고속의 직렬 영상 데이터와 고속 클럭으로 변환하여 출력하는 시리얼라이저와; 상기 시리얼라이저로부터의 직렬 영상 데이터와 고속 클럭을 차동 신호로 변환하여 출력하는 신호 변환부를 구비한다.
mini-LVDS, 시리얼라이저, 타이밍 스큐, 타이밍 매칭

Description

데이터 전송 장치 및 이를 이용한 평판 표시 장치{DATA TRANSMISION APPARATUS AND FLAT PLATE DISPLAY DEVICE USING THE SAME}
본원 발명은 고속 데이터 전송 장치에 관한 것으로, 특히 데이터와 동일한 시리얼라이저를 이용하여 클럭 주파수를 변환함으로써 데이터와 클럭을 매칭시킬 수 있는 데이터 전송 장치 및 이를 이용한 평판 표시 장치에 관한 것이다.
디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 대표적이다.
평판 표시 장치는 고품질 영상을 표시하기 위하여 고해상도화 및 대형화 되면서 데이터 전송량이 증가하고 있다. 이에 따라, 데이터의 전송 주파수가 높아지고 데이터 전송 라인 수가 증가됨으로써 전자기적 간섭(Electromagnetic Interference; 이하, EMI)이 많이 발생된다. EMI 문제는 평판 표시 장치의 타이밍 컨트롤러와 데이터 드라이버 사이의 디지털 인터페이스에서 주로 발생되어 평판 표 시 장치의 불안정한 구동을 초래한다. 데이터의 고속 전송시 EMI 문제를 해결함과 아울러 소비 전력을 감소시키기 위하여 평판 표시 장치는 낮은 전압의 차동 신호를 이용하여 데이터를 전송하는 LVDS(Low Voltage Differential Signal), 미니(Mini)-LVDS 등의 데이터 전송 방법을 이용한다. 평판 표시 장치의 타이밍 컨트롤러와 데이터 드라이버 사이의 인터페이스는 전압이 더 낮은 미니-LVDS 데이터 전송 방법을 주로 이용한다.
이를 위하여, 타이밍 컨트롤러는 데이터 및 클럭 신호를 LVDS 신호로 변환하여 출력하는 LVDS 송신부를 구비하고, 데이터 드라이버는 수신된 LVDS 신호를 데이터 및 클럭 신호로 변환하는 LVDS 수신부를 구비한다. LVDS 송신부는 병렬로 입력된 데이터를 고속 직렬 데이터로 변환하고, 고속 직렬 데이터 및 클럭 신호를 LVDS 신호로 변환하여 출력한다.
이때, 전송 데이터와 클럭 신호의 전송 타이밍을 매칭시키기 위하여 종래의 LVDS 송신부는 다수의 지연 로직 체인 및 버퍼를 이용하여 지연 시간을 조정함으로써 클럭 신호의 타이밍을 보정하여 데이터와 클럭 간의 타이밍 스큐(Timing Skew)를 최소화하고 있다. 그러나, 종래의 LVDS 송신부에서는 병렬 데이터를 고속 직렬 데이터를 변환하는 시리얼라이저와 별개인 로직 버퍼를 이용하여 클럭 타이밍을 조정함에 따라 전원, 전압, 주변 온도의 변화에 따라 데이터와 연동없이 독립적으로 클럭 타이밍이 가변하여 미리 설정된 데이터와 클럭 간의 타이밍 스큐가 틀어지는 문제점이 있다. 데이터와 클럭 간의 타이밍 스큐가 틀어지면 LVDS 수신부에서 데이터를 정확하게 복원할 수 없는 오류가 발생한다.
본 발명이 해결하고자 하는 과제는 데이터와 같은 시리얼라이저를 이용하여 클럭 주파수를 변환함으로써 데이터와 클럭을 매칭시킬 수 있는 데이터 전송 장치 및 이를 이용한 평판 표시 장치를 제공하는 것이다.
본 발명의 실시예에 따른 데이터 전송 장치는 입력 기준 클럭을 이용한 발진으로 제1 클럭을 생성하여 출력함과 아울러 상기 제1 클럭의 주파수를 체배하고 위상을 분리하여서 서로 다른 위상을 갖는 다수의 제2 클럭을 생성하여 출력하는 클럭 생성부와; 저속으로 입력된 병렬 영상 데이터와 도트 클럭을 상기 클럭 생성부로부터의 상기 제1 및 제2 클럭을 이용하여 고속의 직렬 영상 데이터와 고속 클럭으로 변환하여 출력하는 시리얼라이저와; 상기 시리얼라이저로부터의 직렬 영상 데이터와 고속 클럭을 차동 신호로 변환하여 출력하는 신호 변환부를 구비한다.
상기 시리얼라이저는 상기 제1 및 제2 클럭을 이용하여 상기 병렬 영상 데이터를 색단위로 상기 직렬 영상 데이터로 각각 변환하는 제1 내지 제3 시리얼라이저와; 상기 제1 및 제2 클럭을 이용하여 상기 도트 클럭을 상기 고속 클럭으로 변환하는 제4 시리얼라이저를 구비한다.
상기 제1 내지 제4 시리얼라이저 각각은 상기 제1 클럭에 응답하여 n(n은 자연수)비트 입력 신호를 m비트(n>m) 단위로 분할하여 다수의 m비트(n>m) 직렬 신호로 변환하는 다수의 제1 멀티플렉서와; 상기 제2 클럭에 응답하여 상기 다수의 m비 트 직렬 신호를 n비트 직렬 신호로 변환하는 제2 멀티플렉서를 구비하고; 상기 제4 시리얼라이저에서는 상기 도트 클럭이 상기 n비트 입력 신호의 각 비트로 공통적으로 입력된다.
상기 제1 내지 제4 시리얼라이저 각각은 상기 제2 멀티플렉서로부터 출력되는 직렬 신호의 타이밍을 지연시키기 위한 지연부를 추가로 구비한다.
상기 클럭 생성부는 상기 입력 기준 클럭을 이용한 발진으로 상기 기준 클럭 보다 빠른 상기 제1 클럭을 생성하여 출력하는 위상 동기 회로와; 상기 제1 클럭의 주파수를 체배하고 위상을 분리하여 상기 제1 클럭 보다 빠른 상기 다수의 제2 클럭을 생성하여 출력하는 링 카운터를 구비한다.
상기 고속 클럭은 상기 직렬 영상 데이터의 중간부와 동기하여 출력된다.
본 발명의 실시예에 따른 평판 표시 장치는 상기 데이터 전송 장치를 내장하여 상기 영상 데이터 및 도트 클럭을 상기 차동 신호로 각각 변환하여 출력하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러로부터의 차동 신호를 수신하고 수신된 차동 신호로부터 상기 영상 데이터 및 도트 클럭을 복원하여서 상기 영상 데이터를 표시 패널로 공급하는 데이터 드라이버를 구비한다.
상기 평판 표시 장치는 액정 표시 장치이다.
본 발명에 따른 데이터 전송 장치 및 그를 이용한 평판 표시 장치는 데이터와 같은 시리얼라이저를 이용하여 클럭 주파수를 변환함으로써 전원, 전압, 온도가 변화하더라도 데이터와 연동으로 클럭 타이밍이 가변되므로 데이터와 클럭 간의 타 이밍 스큐를 최소화할 수 있다. 이에 따라, 데이터 복원시 타이밍 마진을 충분히 확보하여 정확한 데이터를 복원할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 미니-LVDS를 이용한 데이터 전송 장치의 LVDS 송신부를 개략적으로 나타낸 블록도이다.
도 1에 나타낸 LVDS 송신부(10)는 위상 동기 회로(Phase Locked Loop; 이하 PLL)(2) 및 링 카운터(3)를 포함하는 클럭 생성부, 시리얼라이저(Serializer; 4), 레벨 쉬프터(5), LVDS 변환부(6), 기준 전압 발생부(8)를 구비한다.
PLL(2)는 저속으로 입력된 기준 클럭(CLK)에 따라 발진하여 고속의 제1 클럭(CLK1)을 생성하여 링 카운터(3) 및 시리얼라이저(4)로 출력한다.
링 카운터(3)는 PLL(2)로부터의 제1 클럭(CLK1)의 주파수를 체배하고 위상을 분리함으로써 위상이 순차적으로 쉬프트되는 고속의 제2 클럭(CLK2)을 생성하여 시리얼라이저(4)로 출력한다. 예를 들어, 시리얼라이저(4)에서 6비트 병렬 데이터를 직렬 데이터로 변환하고자 하는 경우 링 카운터(3)는 PLL(2)로부터의 제1 클럭(CLK1)의 주파수를 3배로 체배한 다음 위상을 순차적으로 쉬프트시켜서 위상이 서로 다른 3개의 제2 클럭(CLK2)을 생성하여 출력한다.
시리얼라이저(4)는 클럭 생성부인 PLL(2) 및 링 카운터(3)로부터 출력된 고속의 제1 및 제2 클럭(CLK1, CLK2)을 이용하여 저속으로 입력되는 n비트 병렬 데이터(R, G, B) 및 도트 클럭(DCLK)을 고속 직렬 데이터(SR, SG, SB) 및 고속 클럭(SCLK)으로 변환하여 출력한다. 이때, 도트 클럭(DLCK)이 영상 데이터(R, G, B) 와 동일한 시리얼라이저(4)를 통해 제1 및 제2 클럭(CLK, CLK2)에 따라 고속 클럭(SCLK)으로 변환됨으로써 변환된 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)간의 타이밍 매칭이 용이하다. 또한 외부 환경 및 소자 편차에 따라 전원, 전압, 온도가 변화하더라도 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)의 타이밍이 동일 수준으로 가변되므로 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)의 타이밍 스큐를 최소화할 수 있다.
레벨 쉬프터(5)는 시리얼라이저(4)로부터의 고속 직렬 데이터(SR, SG, SB) 및 고속 클럭(SCLK)의 전압 레벨을 쉬프트시켜서 LVDS 변환부(6)로 출력한다.
LVDS 변환부(6)는 레벨 쉬프터(5)로부터의 고속 직렬 데이터(SR, SG, SB) 및 고속 클럭(SCLK) 각각을 미니-LVDS, 즉 낮은 전압의 차동 신호(LS, LG, LB, LCLK)로 변환하고 차동 신호(LR, LG, LB, LCLK) 각각을 해당 전송 라인 쌍을 통해 LVDS 수신부(미도시)로 출력한다. LVDS 변환부(6)는 기준 전압 발생부(8)로부터의 기준 전압(VCM)을 차동 신호(LS, LG, LB, LCLK)의 기준 전압, 즉 중심 전압으로 이용한다.
도 2는 도 1에 나타낸 시리얼라이저(4)의 내부 구성을 나타낸 블록도이다.
도 2에 나타낸 시리얼라이저(4)는 제1 내지 제4 시리얼라이저(12, 14, 16, 18)을 구비한다.
제1 내지 제3 시리얼라이저(12, 14, 16) 각각은 도 1에 나타낸 PLL(2)로부터의 제1 클럭(CLK1) 및 링 카운터(3)로부터의 제2 클럭(CLK2)을 이용하여 저속으로 입력되는 3색 병렬 데이터(R, G, B) 각각을 고속의 직렬 데이터(SR, SG, SB)로 변 환하여 출력한다. 예를 들어, 제1 내지 제3 시리얼라이저(12, 14, 16) 각각이 6비트 병렬 데이터를 입력하는 경우 PLL(2)로부터의 제1 클럭(CLK1)에 응답하여 6비트 병렬 데이터를 주파수가 증가된 3개의 2비트 직렬 데이터로 변환하고, 링 카운터(3)로부터의 제2 클럭(CLK2)에 응답하여 3개의 2비트 직렬 데이터를 주파수가 더 증가된 6비트 직렬 데이터로 변환하여 출력한다.
이와 같은 방법으로 제4 시리얼라이저(18)도 상기 제1 및 제2 클럭(CLK1, CLK2)을 이용하여 저속으로 입력된 도트 클럭(DCLK)을 고속 클럭(SCLK)으로 변환하여 출력한다.
도 3은 도 2에 나타낸 제4 시리얼라이저(18)의 상세 구성을 나타낸 블록도이다.
도 3에 나타낸 제4 시리얼라이저(18)는 다수의 멀티플렉서(Multiplexor; 이하 MUX)(22, 24, 26, 28, 30)와, 지연부(32)를 구비하며, 여기서 MUX3(30) 및 지연부(32)는 설계자의 선택 사항이다. 도 3에 나타낸 제1 내지 제3 시리얼라이저(12, 14, 16) 각각도 도 3과 동일한 상세 구성을 갖으며, 다만 입출력 신호가 클럭(DCLK/SCLK)에서 각 색의 영상 데이터(R/SR 또는 G/SG 또는 B/SB)로 대체될 뿐이다. 이하에서 설명의 편의상 제1 내지 제4 시리얼라이저(12, 14, 16, 18)가 6비트 데이터를 입력하는 경우로 가정한다.
MUX11 내지 MUX13(22, 24, 26)는 병렬로 입력된 6비트 입력 신호(B0~B1)를 2비트씩 분할하여 입력한다. 도트 클럭(DCLK)을 입력하는 제4 시리얼라이저(18)의 경우 6비트 입력 신호(B0~B1)로 동일한 도트 클럭(DCLK)이 입력된다. MUX11 내지 MUX13(22, 24, 26) 각각은 PLL(2)로부터 출력되어 이네이블 단자(E)로 입력된 제1 클럭(CLK)과 이네이블 반전 단자(EB)로 입력된 제1 반전 클럭(CLK1B)에 응답하여 병렬로 입력된 2비트를 순차적으로 선택하여 출력함으로써 2비트 입력 병렬 신호를 제1 클럭(CLK)을 따라 주파수가 증가된 2비트 직렬 신호로 변환하여 출력한다.
MUX2(28)는 링 카운터(3)로부터 출력된 위상이 서로 다른 3개의 제2 클럭(CLK20, CLK21, CLK22)에 응답하여 MUX11 내지 MUX13(22, 24, 26)으로부터 출력된 3개의 2비트 직렬 신호를 각각 선택하여 출력함으로써 3개의 2비트 직렬 신호를 제2 클럭(CLK2; CLK20, CLK21, CLK22)을 따라 주파수가 더 증가된 6비트 직렬 신호로 변환하여 출력한다.
MUX3(30)는 MUX1(28)의 출력 단자(O)로부터 출력된 직렬 신호와, 반전 출력 단자(OB)로부터 출력된 반전 직렬 신호 중 하나를 선택하여 출력하고, 지연부(32)는 MUX3(30)로부터 출력된 직렬 신호를 일정 기간 지연시켜 출력한다.
이에 따라, 제4 시리얼라이저(18)는 도트 클럭(DCLK)을 제1 및 제2 클럭(CLK1, CLK2)을 따라 주파수가 증가된 고속 클럭(SCLK)으로 변환하여 출력하며, 제1 내지 제3 시리얼라이저(12, 14, 16)는 6비트 병렬 데이터(R, G, B)를 제1 및 제2 클럭(CLK1, CLK2)을 따라 주파수가 증가된 고속의 6비트 직렬 데이터(SR, SG, SB)로 변환하여 출력한다. 제4 시리얼라이저(18)로부터 출력되는 고속 클럭(SCLK)는 제1 내지 제3 시리얼라이저(12, 14, 16) 각각으로부터 출력되는 직렬 데이터(SR, SG, SB)의 중간부와 동기하여 출력된다.
이와 같이, 본 발명에 따른 LVDS 송신부(10)는 도트 클럭(DCLK)이 영상 데이 터(R, G, B)와 같은 시리얼라이저(4)를 통해 제1 및 제2 클럭(CLK1, CLK2)에 따라 고속 클럭(SCLK)으로 변환됨으로써 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)간의 타이밍 매칭이 용이하다. 이때, 고속 클럭(SCLK)의 라이징(또는 폴링) 타이밍이 직렬 데이터(SR, SG, SB)의 중간 구간에 동기된다. 또한 외부 환경 및 소자 편차에 따라 전원, 전압, 온도가 변화하더라도 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)의 연동으로 동일한 수준으로 타이밍이 가변되므로 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)의 타이밍 스큐를 최소화할 수 있다. 따라서, LVDS 수신부에서는 수신된 차동 신호로부터 데이터를 복원할 때 데이터와 클럭 간의 타이밍 마진을 충분히 확보하여 정확한 데이터를 복원할 수 있게 된다.
도 4는 본 발명의 실시예에 따른 데이터 전송 장치를 이용한 액정 표시 장치를 개략적으로 나타낸 블록도이다.
도 4에 도시된 액정 표시 장치는 타이밍 컨트롤러(42), 데이터 드라이버(44), 게이트 드라이버(46), 액정 패널(48)을 포함한다. 여기서 타이밍 컨트롤러(42)가 도 1 내지 도 3에서 전술한 LVDS 송신부(10)를 내장하고, 데이터 드라이버(44)가 LVDS 수신부(43)를 내장하여서 미니-LVDS 방식으로 데이터를 전송한다.
타이밍 컨트롤러(42)는 외부로부터 입력된 영상 데이터를 정렬하여 데이터 드라이버(44)로 출력한다. 또한 타이밍 컨트롤러(42)는 외부로부터 입력된 다수의 동기 신호, 즉 수직 동기 신호, 수평 동기 신호, 데이터 이네이블 신호, 도트 클럭을 이용하여 데이터 드라이버(44)의 구동 타이밍을 제어하는 데이터 제어 신호와, 게이트 드라이버(46)의 구동 타이밍을 제어하는 게이트 제어 신호를 생성하여 데이 터 드라이버(44) 및 게이트 드라이버(46)로 데이터 제어 신호 및 게이트 제어 신호를 각각 출력한다. 특히, 타이밍 컨트롤러(43)는 도 1 내지 도 3에서 전술한 LVDS 송신부(10)를 출력단에 내장하여서 저속의 병렬 영상 데이터(R, G, B) 및 도트 클럭(DCLK)을 고속의 직렬 영상 데이터(SR, SG, SB) 및 고속 클럭(SCLK)으로 변환하고 이어서 낮은 전압의 차동 신호(LR, LG, LB, LCLK)로 변환하여 데이터 드라이버(44)로 출력한다. 또한 타이밍 컨트롤러(42)는 다른 데이터 제어 신호 및 게이트 제어 신호로 차동 신호로 변환하여 데이터 드라이버(44) 및 게이트 드라이버(46)로 각각 출력할 수 있다. 도 1 내지 도 3에서 전술한 바와 같이, 도트 클럭(DCLK)이 영상 데이터(R, G, B)와 같은 시리얼라이저(4)를 통해 제1 및 제2 클럭(CLK1, CLK2)에 따라 고속 클럭(SCLK)으로 변환되므로 전원, 전압, 온도와 같은 조건이 가변하더라도 직렬 데이터(SR, SG, SB)와 고속 클럭(SCLK)의 타이밍 스큐를 최소화할 수 있다.
데이터 드라이버(44)는 LVDS 수신부(43)를 입력단에 내장하여서 타이밍 컨트롤러(42)의 공급으로 수신된 차동 신호(LR, LG, LB, LCLK)의 전압차에 따라 직렬 영상 데이터 및 고속 클럭을 복원하고, 복원된 직렬 영상 데이터 및 고속 클럭을 병렬 데이터 및 도트 클럭으로 변환한다. LVDS 수신부(43)는 타이밍 컨트롤러(42)의 공급으로 수신된 차동 신호로부터 데이터 제어 신호를 복원하여 출력할 수 있다. 데이터 드라이버(44)는 타이밍 컨트롤러(42)로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러(44)로부터의 디지털 영상 데이터를 감마 전압을 이용한 아날로그 데이터 신호(화소 전압 신호)로 변환하여서 액정 패널(48)의 데이터 라인(DL) 으로 공급한다.
게이트 드라이버(26)는 타이밍 컨트롤러(42)로부터의 게이트 제어 신호에 응답하여 액정 패널(48)의 게이트 라인(GL)을 순차 구동한다. 게이트 드라이버(46)는 액정 패널(48)에 내장될 수 있다.
액정 패널(48)은 다수의 화소들이 배열된 화소 매트릭스를 통해 영상을 표시한다. 각 화소는 휘도 보상된 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청 서브화소의 조합으로 원하는 색을 구현한다. 각 서브화소는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다. 따라서, 액정 패널(48)은 백라이트 유닛(미도시)로부터의 광을 이용하여 데이터 신호에 따른 영상을 표시한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 전송 장치를 나타낸 블록도.
도 2는 도 1에 나타낸 시리얼라이저의 내부 구성을 나타낸 블록도.
도 3은 도 2에 나타낸 제4 시리얼라이저의 내부 구성을 나타낸 블록도.
도 4는 본 발명의 실시예에 따른 데이터 전송 장치를 이용한 액정 표시 장치를 나타낸 블록도.

Claims (8)

  1. 입력 기준 클럭을 이용한 발진으로 제1 클럭을 생성하여 출력함과 아울러 상기 제1 클럭의 주파수를 체배하고 위상을 분리하여서 서로 다른 위상을 갖는 다수의 제2 클럭을 생성하여 출력하는 클럭 생성부와;
    저속으로 입력된 병렬 영상 데이터와 도트 클럭을 상기 클럭 생성부로부터의 상기 제1 및 제2 클럭을 이용하여 고속의 직렬 영상 데이터와 고속 클럭으로 변환하여 출력하는 시리얼라이저와;
    상기 시리얼라이저로부터의 직렬 영상 데이터와 고속 클럭을 차동 신호로 변환하여 출력하는 신호 변환부를 구비하는 것을 특징으로 하는 데이터 전송 장치.
  2. 청구항 1에 있어서,
    상기 시리얼라이저는
    상기 제1 및 제2 클럭을 이용하여 상기 병렬 영상 데이터를 색단위로 상기 직렬 영상 데이터로 각각 변환하는 제1 내지 제3 시리얼라이저와;
    상기 제1 및 제2 클럭을 이용하여 상기 도트 클럭을 상기 고속 클럭으로 변환하는 제4 시리얼라이저를 구비하는 것을 특징으로 하는 데이터 전송 장치.
  3. 청구항 2에 있어서,
    상기 제1 내지 제4 시리얼라이저 각각은
    상기 제1 클럭에 응답하여 n(n은 자연수)비트 입력 신호를 m비트(n>m) 단위로 분할하여 다수의 m비트(n>m) 직렬 신호로 변환하는 다수의 제1 멀티플렉서와;
    상기 제2 클럭에 응답하여 상기 다수의 m비트 직렬 신호를 n비트 직렬 신호로 변환하는 제2 멀티플렉서를 구비하고;
    상기 제4 시리얼라이저에서는 상기 도트 클럭이 상기 n비트 입력 신호의 각 비트로 공통적으로 입력되는 것을 특징으로 하는 데이터 전송 장치.
  4. 청구항 2에 있어서,
    상기 제1 내지 제4 시리얼라이저 각각은
    상기 제2 멀티플렉서로부터 출력되는 직렬 신호의 타이밍을 지연시키기 위한 지연부를 추가로 구비하는 것을 특징으로 하는 데이터 전송 장치.
  5. 청구항 3에 있어서,
    상기 클럭 생성부는
    상기 입력 기준 클럭을 이용한 발진으로 상기 기준 클럭 보다 빠른 상기 제1 클럭을 생성하여 출력하는 위상 동기 회로와;
    상기 제1 클럭의 주파수를 체배하고 위상을 분리하여 상기 제1 클럭 보다 빠른 상기 다수의 제2 클럭을 생성하여 출력하는 링 카운터를 구비하는 것을 특징으로 하는 데이터 전송 장치.
  6. 청구항 3에 있어서,
    상기 고속 클럭은 상기 직렬 영상 데이터의 중간부와 동기하여 출력되는 것을 특징으로 하는 데이터 전송 장치.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 데이터 전송 장치를 내장하여 상기 영상 데이터 및 도트 클럭을 상기 차동 신호로 각각 변환하여 출력하는 타이밍 컨트롤러와;
    상기 타이밍 컨트롤러로부터의 차동 신호를 수신하고 수신된 차동 신호로부터 상기 영상 데이터 및 도트 클럭을 복원하여서 상기 영상 데이터를 표시 패널로 공급하는 데이터 드라이버를 구비하는 것을 특징으로 하는 평판 표시 장치.
  8. 청구항 7에 있어서,
    상기 평판 표시 장치는 액정 표시 장치인 것을 특징으로 하는 평판 표시 장치.
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