KR101367279B1 - 클록을 내장한 데이터 신호를 전송하는 디스플레이 장치 - Google Patents

클록을 내장한 데이터 신호를 전송하는 디스플레이 장치 Download PDF

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Abstract

본 발명은 평판 디스플레이 장치에 관한 것으로, 구체적으로는 인트라 판넬 인터페이스(Intra-Panel Interface)에 관한 것이다.
여기에 개시된 디스플레이 장치는 하이 상태, 로우 상태, 및 미들 상태 중 적어도 어느 하나를 가지는 데이터 비트, 상기 미들 상태를 가지는 더미 신호, 및 상기 더미 신호의 다음 비트로 하이 상태 및 로우 상태 중 적어도 어느 하나를 가지는 클록 신호를 포함하는 임베디드 클록 데이터 신호; 그리고 상기 임베디드 클록 데이터 신호를 전송받는 컬럼 드라이버를 포함하되, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 하이 상태인 경우 상기 클록 신호는 하이 상태이고, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 로우 상태인 경우 상기 클록 신호는 로우 상태인 것을 특징으로 한다.

Description

클록을 내장한 데이터 신호를 전송하는 디스플레이 장치{DISPLAY DEVICE TRANSFERRING DATA SIGNAL EMBEDDING CLOCK}
도 1은 본 발명에 따른 평판 디스플레이 장치의 구성을 도시한 블럭도.
도 2는 도 1에 도시된 타이밍 컨트롤러와 컬럼 드라이브를 상세히 도시한 블럭도.
도 3은 도 2에 도시된 데이터 직렬변환부의 동작을 도시한 타이밍도.
도 4는 도 2에 도시된 수신부 입력 버퍼의 구성을 도시한 게이트레벨 도면.
도 5는 도 2에 도시된 타이밍 컨트롤러의 동작을 도시한 타이밍도.
도 6은 도 2에 도시된 컬럼 드라이버의 동작을 도시한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 타이밍 컨트롤러 200 : 컬럼 드라이버
300 : 게이트 드라이버 400 : 평판 디스플레이
410 : NMOS 420 : 픽셀 일렉트로드
110 : TMDS 인코더 120 : 데이터 직렬변환부
130 : 제1 위상고정루프 140 : 송신부
210 : TMDS 디코더 220 : 제2 위상고정루프
230 : 데이터 병렬변환부 240 : 수신부
본 발명은 평판 디스플레이 장치에 관한 것으로, 구체적으로는 인트라 판넬 인터페이스(Intra-Panel Interface)에 관한 것이다.
최근 액정 기술 또는 플라즈마 디스플레이 기술을 이용한 평판 디스플레이 장치의 개발이 상당한 수준으로 진척되었다. 그에 따라, 평판 패널을 이용한 액정표시장치 또는 플라즈마 디스플레이 장치와 같은 평판 디스플레이 장치들이 컴퓨터 또는 텔레비젼 등과 같은 제품에 적용된다.
특히, 액정의 전기적 특성과 광학적인 특성을 이용하여 화상을 표현하는 액정표시장치는 점차 고 해상도를 가지면서 대화면을 구현할 수 있도록 개발된다.
액정표시장치는 화상이 디스플레이되는 평판 패널인 액정패널과 여기에 접속되는 컨트롤 보드(Control Board) 및 광학 모듈이 프레임에 조립된 디스플레이 모듈을 포함한다.
통상 디스플레이 모듈에 실장되는 회로는 컨트롤러, 전원부, 게이트 전압 발생부, 계조전압 발생부, 컬럼 드라이브 집적회로들 및 스캔 드라이브 집적회로들을 포함한다.
디스플레이 모듈에서 컨트롤 보드와 컬럼 드라이브 간에는 많은 수의 채널이 연결된다. 이로 인하여, 디스플레이 모듈은 전자파 장애(EMI : ElectroMagnetic Interference) 문제, 전송 매체를 통한 노이즈 문제, 및 데이터 전송수의 제약으로 인한 고해상도 문제를 가진다.
따라서, 디스플레이 모듈에서는 데이터 전송시 전자파 장애 해결하고, 고속 데이터 송신 구현 및 저전력 소모 등을 추구하기 위하여 영상 데이터 신호를 차동 신호로 전송하는 방법이 제시된다. 이에 대한 구체적인 전송기술에는 저전압 차동 신호(LVDS : Low Voltage Differential Signaling) 방식, 스윙 감쇄형 차동 신호(RSDS:Reduced Swing Differential Signaling) 방식 또는 TMDS(Transition Minimized Differential Signaling) 등이 있다.
여기서, TMDS(Transition Minimized Differential Signaling)란 DVI(Digital Visual Interface)와 HDMI(High-Definition Multimedia Interface) 비디오 인터페이스(video interfaces)에서 사용되는 고속 직렬 데이터(high-speed serial data) 방식을 의미한다.
본 발명의 목적은 타이밍 컨트롤러와 컬럼 드라이버 간의 채널의 수를 줄일 수 있는 인트라 판넬 인터페이스 장치를 제공한다.
상기의 과제를 이루기 위하여 본 발명에 의한 디스플레이 장치는 인트라 판넬 인터페이스 장치는 하이 상태, 로우 상태, 및 미들 상태 중 적어도 어느 하나를 가지는 데이터 신호, 상기 미들 상태를 가지는 더미 신호, 및 상기 더미 신호의 다음 비트로 하이 상태 및 로우 상태 중 적어도 어느 하나를 가지는 클록 신호를 포함하는 임베디드 클록 데이터 신호; 그리고 상기 임베디드 클록 데이터 신호를 전송받는 컬럼 드라이버를 포함하되, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 하이 상태인 경우 상기 클록 신호는 하이 상태이고, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 로우 상태인 경우 상기 클록 신호는 로우 상태인 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 신호가 미들 상태이고, 상기 미들 상태인 데이터 신호의 이전 비트가 하이 상태 및 로우 상태 중 적어도 하나를 가지는 경우 상기 데이터 신호는 상기 이전 비트와 동일한 비트값을 가진다.
이 실시예에 있어서, 상기 데이터 신호의 전압이 제1 기준 전압보다 큰 경우, 상기 데이터 신호는 하이 상태이고, 상기 데이터 신호의 전압이 제2 기준 전압보다 작은 경우, 상기 데이터 신호는 로우 상태이고, 상기 데이터 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압 사이인 경우, 상기 데이터 신호는 미들 상태인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제1 기준 전압은 전원전압과 그라운드 전압 사이의 임의의 전압으로 설정되고, 상기 제2 기준 전압은 마이너스 전원전압과 상기 그라운드 전압 사이의 임의의 전압으로 설정된다.
이 실시예에 있어서, 상기 임베디드 클록 데이터 신호는 데이터 신호들, 더미 신호, 및 클록 신호가 반복된다.
이 실시예에 있어서, 상기 임베디드 클록 데이터 신호는 타이밍 컨트롤러에서 생성되는 것을 특징으로 하는 인트라 판넬 인터페이스 장치.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 클록을 생성하는 위상고정루프; 외부로부터 전송된 병렬 데이터를 직렬 데이터로 변환하고, 상기 임베디드 클록 데이터 신호를 생성하기 위하여 상기 직렬 데이터에 상기 클록을 내장하는 데이터 직렬변환부; 및 상기 데이터 직렬변환부로부터 전송된 상기 임베디드 클록 데이터 신호를 상기 컬럼 드라이버로 전송하는 송신부를 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 임베디드 클록 데이터 신호를 TMDS 방식으로 상기 컬럼 드라이버에 전송하기 위하여 인코딩하는 TMDS 인코더를 더 포함한다.
이 실시예에 있어서, 상기 컬럼 드라이버는, 상기 임베디드 클록 데이터 신호로부터 직렬 데이터와 임베디드 클록을 추출하는 수신부; 상기 직렬 데이터를 병렬 데이터로 변환하기 위한 복수의 클록들을 생성하기 위하여 상기 임베디드 클록을 입력받는 위상고정루프; 및 상기 위상고정루프로부터 상기 복수의 클록들에 동기되어 상기 직렬 데이터를 상기 병렬 데이터로 변환하는 데이터 병렬변환부를 포함한다.
이 실시예에 있어서, 상기 컬럼 드라이버는 TMDS 인코딩된 상기 임베디드 클록 데이터 신호를 디코딩하기 위한 TMDS 디코더를 더 포함한다.
(실시예)
이하 본 발명에 실시예에 따른 첨부된 도면들을 참조하여 상세히 설명한다.
본 발명에 따른 인트라 판넬 인터페이스 장치는 타이밍 컨트롤러(Timing Controller)로부터 생성된 데이터 신호에 클록을 내장한다. 따라서, 인트라 판넬 인터페이스 장치는 컬럼 드라이버(Column Driver)로 데이터 신호를 전송하는 데이터 라인의 수를 감소시킨다.
이상과 같은 본 발명의 상세 구성 및 그 방법을 살펴보면 다음과 같다.
도 1은 본 발명에 따른 평판 디스플레이 장치의 구성을 도시한 블럭도이다.
도 1을 참조하면, 평판 디스플레이 장치(1000)는 타이밍 컨트롤러(Timing Controller : 100), 복수의 컬럼 드라이버(Column Driver : 200), 게이트 드라이버(Gate Driver : 300), 및 디스플레이부(Display Device : 400)를 포함한다.
타이밍 컨트롤러(100)는 컬럼 드라이버(200)와 게이트 드라이버(300)를 제어한다. 컬럼 드라이버(200)는 복수의 엔모스(N-channel Metal Oxide Semiconductor : 410)들의 소스(Source)에 연결되고, 게이트 드라이버(300)는 복수의 엔모스(410)들의 게이트(Gate)에 연결된다. 복수의 픽셀 일렉트로드(Pixel Electrode:420)들은 각 엔모스(410)의 드레인(Drain)에 연결된다. 디스플레이부(400)는 복수의 엔모스(410)들과 복수의 픽셀 일렉트로드(420)를 포함한다.
타이밍 컨트롤러(100)는 외부(예를 들면, 그래픽 카드)로부터 영상신호(Input_Data)와 외부 클록(ext_CLK)를 입력받는다. 타이밍 컨트롤러(100)는 입력된 영상신호(Input_Data)에 대응하는 컬럼 신호와 게이트 신호를 생성한다. 컬럼 신호는 제1 데이터 라인(150)을 통하여 컬럼 드라이버(200)로 전송되고, 게이트 신호는 제2 데이터 라인(350)을 통하여 게이트 드라이버(300)로 전송된다. 컬럼 드라이버(200)와 게이트 드라이버(300)는 복수의 픽셀 일렉트로드(420)를 활성화시키기 위하여 복수의 엔모스(410)을 제어한다.
도 2는 도 1에 도시된 타이밍 컨트롤러와 컬럼 드라이브를 상세히 도시한 블럭도이다.
도 2를 참조하면, 평판 디스플레이 장치(1000')는 타이밍 컨트롤러(100), 컬럼 드라이버(200), 및 타이밍 컨트롤러(100)과 컬럼 드라이버(200)를 연결하는 복수의 데이터 라인(150)을 포함한다.
타이밍 컨트롤러(100)는 TMDS 인코더(TMDS Encoder : 110), 데이터 직렬변환부(Serializer : 120), 제1 위상고정루프(Phase Locked Loop : 130), 및 송신부(140)를 포함한다. 컬럼 드라이버(200)는 TMDS 디코더(TMDS Decoder : 210), 데이터 병렬변환부(De-serializer : 220), 제2 위상고정루프(230), 및 수신부 입력 버퍼(Rx Input Buffer : 240)를 포함한다.
TMDS 인코더(110)는 외부(예를 들면, 그래픽 카드(Graphic Card))로부터 입력 데이터(Input_Data)와 외부 클록(ext_CLK)를 입력받는다. TMDS 인코더(110)는 TMDS 전송 방식에 적합하도록 입력 데이터(Input_Data)를 외부 클록(ext_CLK)에 동기시켜 인코딩한다. TMDS 인코더(110)는 입력 데이터(Input_Data)를 3레벨 시그널링에 최적화되도록 코딩(Coding)한다. 3레벨 시그널링에 최적화된 코딩이란 미들 레벨의 시그널이 많이 생성되도록 데이터를 코딩하는 것이다. 즉, TMDS 인코더(110)는 데이터 신호의 토글(Toggle)을 최소한으로 생성하도록 데이터 신호를 코딩한다. 본 발명에 따른 데이터 신호의 3레벨 시그널링에 대한 상세한 설명은 도 3을 참조한다.
데이터 직렬변환부(120)는 TMDS 인코더(110)로부터 전송된 패러랠(Parallel) 데이터(P_DATA)를 직렬(Serial) 데이터로 변환한다. 데이터 직렬변환부(120)는 병렬 데이터(P_DATA)를 직렬 데이터로 변환한 후, 임베디드 클록 데이터(Data_CLKE)를 생성하기 위하여 직렬 데이터에 제1 위상고정루프(130)에서 인가된 임베디드 클록(CLKE)을 내장(Embedded)한다.
예를 들면, 직렬 데이터(S_DATA)의 데이터 비트(Bit)가 30 비트라고 가정한다. 임베디드 클록(CLKE)은 1 비트의 더미 비트(Dummy Bit)와 1 비트의 클록 비트(Clock Bit)를 포함한다. 즉, 직렬 데이터(S_DATA)는 30 비트의 데이터와 2 비트의 임베디드 클록 비트로 구성된다.
제1 위상고정루프(130)은 데이터 직렬변환부(120)에 임베디드 클록(CLKE)을 제공하고, TMDS 인코더(110)에 클록(CLK)를 제공한다. 송신부(140)는 데이터 라인(150)을 통하여 임베디드 클록 데이터(Data_CLKE)를 컬럼 드라이버(200)에 전송한다.
수신부(240)는 송신부(140)로부터 임베디드 클록 데이터(Data_CLKE)를 전송받는다. 수신부(240)는 전송된 임베디드 클록 데이터(Data_CLKE)로부터 직렬 데이터(S_Data)와 임베디드 클록(CLKRX)을 추출한다.
수신부(240)는 직렬 데이터(S_Data)를 데이터 병렬변환부(220)로 전송하고, 임베디드 클록(CLKRX)를 제2 위상고정루프(230)에 전송한다. 전송된 임베디드 클록 데이터(Data_CLKE)로부터 클록(CLKRX)을 추출하는 장치 및 그 방법은 도 4와 도 5에서 상세히 설명한다.
데이터 병렬변환부(220)는 수신부(240)로부터 전송된 직렬 데이터(S_Data)를 제2 위상고정루프(230)로부터 생성된 임베디드 클록(CLKN)과 동기시켜 병렬 데이터(P'_DATA)로 변환한다. 데이터 병렬변환부(220)에서 직렬 데이터(S_Data)를 병렬 데이터(P'_Data)로 변환하는 방법은 도 6에서 상세히 설명한다.
데이터 병렬변환부(220)는 병렬 데이터(P'_DATA)를 TMDS 디코더(210)로 출력한다. TMDS 디코더(210)는 병렬 데이터(P'_DATA)에 대하여 TMDS 디코딩(Decoding)을 실행한다.
즉, 본 발명은 타이밍 컨트롤러와 컬럼 드라이버 간의 데이터 전송에서 3레벨 시그널링을 사용하고, 클록을 데이터에 임베디드한다. 따라서, 본 발명에 따른 인트라 패널 인터페이스 장치는 타이밍 컨트롤러와 컬럼 드라이버 간의 데이터 전송에 필요한 채널(Channel) 수를 줄이고, 데이터 전송시에 발생하는 전자파 장애 및 전력 소모를 감소시킨다.
도 3은 도 2에 도시된 데이터 직렬변환부의 동작을 도시한 타이밍도이다.
본 발명은 3레벨 시그널링(3-Level Signaling)을 사용한다. 도 3을 참조하면, 데이터 신호는 하이(High) 상태, 로우(Low) 상태, 및 미들(Middle) 상태 중 적어도 어느 하나를 포함한다. 하이 상태는 제1 기준전압(Vref_H) 이상이고, 로우 상태는 제2 기준전압(Vref_L) 이하이고, 미들 상태는 제1 기준전압(Vref_H)과 제2 기 준전압(Vref_L) 사이의 전압을 가진다.
미들 상태는 이전 데이터 비트와 동일한 상태값을 가진다. 예를 들면, 만약 이전 데이터 비트가 하이 상태이고, 현재 데이터 비트가 미들 상태이면, 현재 데이터 비트는 이전 데이터 비트와 동일한 "1"이다. 만약 이전 데이터 비트가 로우 상태이고, 현재 데이터 비트가 미들 상태이면, 현재 데이터 비트는 이전 데이터 비트와 동일한 "0"이다.
따라서, 본 발명은 타이밍 컨트롤러와 컬럼 드라이버 간의 데이터 전송에 3레벨 시그널링을 사용함으로 전자파 장애 및 전력 소모를 방지한다.
도 4는 전송된 임베디드 클록 데이터(Data_CLKE)로부터 클록(CLKRX)을 추출하는 장치를 도시하고, 도 5는 데이터 직렬변환부의 타이밍 동작을 설명한다.
도 4를 참조하면, 임베디드 클록 데이터로부터 임베디드된 클록을 확인하는 방법은 다음과 같다. 현재 임베디드 클록 데이터 비트(DIN[n])가 하이 상태이고, 현재 임베디드 클록 데이터 비트(DIN[n])의 이전 비트(DIN[n-1])가 미들 상태이고, 미들 상태인 비트들의 이전의 비트가 하이 상태이면, 현재 임베디드 클록 데이터 비트(DIN[n])는 클록 비트이다.
또는, 현재 임베디드 클록 데이터 비트(DIN[n])가 로우 상태이고, 현재 임베디드 클록 데이터 비트(DIN[n])의 이전 비트(DIN[n-1])가 미들 상태이고, 미들 상태인 비트들의 이전의 비트가 로우 상태인 경우 현재 임베디드 클록 데이터 비트(DIN[n])는 클록 비트이다.
도 2 내지 도 5를 참조하면, 데이터 직렬변환부(120)는 임베디드 클록 데이터(Data_CLKE)에 더미 비트와 클록 비트를 추가한다. 즉,T1 및 T4 구간동안 송신부(140)는 임베디드 클록 데이터(Data_CLKE) 중 더미 비트를 컬럼 드라이버(200)에 전송한다. T2 및 T5 구간동안 송신부(140)는 임베디드 클록 데이터(Data_CLKE) 중 클록 비트를 컬럼 드라이버(200)에 전송한다. T3 구간동안 송신부(140)는 임베디드 클록 데이터(Data_CLKE) 중 데이터 비트를 컬럼 드라이버(200)에 전송한다.
따라서, 본 발명은 임베디드 클록 데이터(Data_CLKE) 중 T2 구간의 클록 비트를 확인하기 위해서 T0 및 T1 구간동안의 임베디드 클록 데이터(Data_CLKE)의 상태가 하이 상태인지, 로우 상태인지, 그리고 미들 상태인지를 확인한다.
임베디드 클록 데이터(Data_CLKE) 중 데이터 비트의 수는 미리 결정된다. 만약 데이터 비트의 수는 30 비트이면, 임베디드 클록 데이터(Data_CLKE)는 30비트의 데이터 비트, 1 비트의 더미 비트, 및 1 비트의 클록 비트를 포함한다.
도 6은 도 2에 도시된 컬럼 드라이버의 동작을 도시한 타이밍도이다.
도 2 및 도 6을 참조하면, 수신부(240)은 임베디드 클록 데이터(Data_CLKE)로부터 직렬 데이터(S_Data)와 임베디드된 클록(CLKRX)를 추출한다. 수신부(240)는 추출된 임베디드된 클록(CLKRX)을 제2 위상고정루프(230)에 입력한다. 제2 위상고정 루프(230)은 입력된 임베디드된 클록(CLKRX)을 이용하여 제1 클록(CLK1), 제2 클록(CLK2), 및 제N 클록(CLKN)을 생성한다. 즉, 제2 위상고정루프(230)은 N개의 제1 내지 제N 클록(CLKN)을 생성한다.
T0 구간동안 수신부(240)는 임베디드 클록 데이터(Data_CLKE) 중 클록 비트를 추출한다. T1 및 T4 구간동안 수신부(240)는 임베디드 클록 데이터(Data_CLKE) 중 더미 비트를 추출한다. T2 및 T5 구간동안 수신부(240)는 임베디드 클록 데이터(Data_CLKE) 중 클록 비트를 추출한다.
T3 구간동안 데이터 병렬변환부(220)는 제2 위상고정루프(230)으로부터 입력된 N개의 클록(CLK1, CLK2,..., CLKN)을 이용하여 직렬 데이터(S_Data)를 병렬 데이터(P'_Data)로 변환한다.
예를 들면, 데이터 병렬변환부(220)는 병렬 데이터(P'_Data)로 변환하기 위하여 제2 위상고정루프(230)으로부터 입력된 제1 클록(CLK1)과 직렬 데이터(S_Data)를 동기시킨다. 데이터 병렬변환부(220)는 병렬 데이터(P'_Data)로 변환하기 위하여 제2 위상고정루프(230)으로부터 입력된 제2 클록(CLK2)과 직렬 데이터(S_Data)를 동기시킨다.
데이터 병렬변환부(220)는 병렬 데이터(P'_Data)로 변환하기 위하여 제2 위상고정루프(230)으로부터 입력된 제N 클록(CLKN)과 직렬 데이터(S_Data)를 동기시킨 다.
본 발명은 타이밍 컨트롤러와 컬럼 드라이버 간의 데이터 전송에서 3레벨 시그널링을 사용하고, 클록을 데이터에 임베디드한다. 따라서, 본 발명에 따른 인트라 패널 인터페이스 장치는 타이밍 컨트롤러와 컬럼 드라이버 간의 데이터 전송에 필요한 채널(Channel) 수를 줄이고, 데이터 전송시에 발생하는 전자파 장애 및 전력 소모를 감소시킨다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 인트라 패널 인터페이스 장치는 타이밍 컨트롤러와 컬럼 드라이버 간의 데이터 전송에 필요한 채널(Channel) 수를 줄이고, 데이터 전송시에 발생하는 전자파 장애 및 전력 소모를 감소시킨다.

Claims (15)

  1. 패널과;
    데이터 신호 및 클록 신호를 결합한 임베디드 클록 데이터 신호를 생성하는 타이밍 컨트롤러; 및
    상기 임베디드 클록 데이터 신호에 응답해서 상기 패널을 구동하는 컬럼 드라이버를 포함하되,
    상기 임베디드 클록 데이터 신호의 전압 레벨은 적어도 세 개의 전압 레벨들 중 어느 하나이고,
    상기 타이밍 컨트롤러는 상기 컬럼 드라이버로 전송된 이전 임베디드 클록 데이터 신호의 상기 전압 레벨에 따라서 현재 임베디드 클록 데이터 신호의 상기 전압 레벨을 결정하는 것을 특징으로 하고,
    상기 세 개의 전압 레벨은 상기 데이터 신호의 제 1 비트값을 나타내는 하이 전압 레벨, 상기 데이터 신호의 제 2 비트값을 나타내는 로우 전압 레벨, 이전 데이터 신호의 비트값과 동일한 데이터 신호의 비트값을 나타내는 미들 전압 레벨을 포함하고,
    현재 데이터 비트가 상기 이전 데이터 비트와 동일한 비트값을 가지면, 상기 타이밍 컨트롤러는 미들 전압 레벨로 현재 데이터 신호의 비트값을 설정하여 통신하고,
    현재 데이터 비트가 상기 이전 데이터 비트와 동일한 값을 갖지 않으면, 상기 타이밍 컨트롤러는 제 1 비트값을 나타내는 하이 전압 레벨로 현재 데이터 신호의 비트값을 설정하여 통신하거나, 제 2 비트값을 나타내는 로우 전압 레벨로 현재 데이터 신호의 비트값을 설정하여 통신하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    적어도 2 클록 사이클동안 상기 컬럼 드라이버로 전송된 이전 임베디드 클록 데이터 신호의 전압 레벨에 따라서 상기 현재 임베디드 클록 데이터 신호의 전압 레벨을 결정하는 것을 특징으로 하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 세 개의 전압 레벨들은 하이 상태, 로우 상태 및 미들 상태인 것을 특징으로 하고,
    상기 임베디드 클록 데이터 신호가 미들 상태이고, 상기 미들 상태인 임베디드 클록 데이터 신호의 이전 비트가 하이 상태 및 로우 상태 중 적어도 하나를 가지는 경우 상기 임베디드 클록 데이터 신호는 상기 이전 비트와 동일한 비트값을 가지는 디스플레이 장치.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 하이 상태는 상기 임베디드 클록 데이터 신호의 전압이 제1 기준 전압보다 큰 경우이고, 상기 로우 상태는 상기 임베디드 클록 데이터 신호의 전압이 제2 기준 전압보다 작은 경우이고, 상기 미들 상태는 상기 데이터 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압 사이인 경우인 것을 특징으로 하고,
    상기 제1 기준 전압은 전원전압과 그라운드 전압 사이의 임의의 전압으로 설정되고, 상기 제2 기준 전압은 마이너스 전원전압과 상기 그라운드 전압 사이의 임의의 전압으로 설정되는 것을 특징으로 하는 디스플레이 장치.
  6. 삭제
  7. 하이 상태, 로우 상태, 및 미들 상태 중 적어도 어느 하나를 가지는 데이터 신호, 상기 미들 상태를 가지는 더미 신호, 및 상기 더미 신호의 다음 비트로 하이 상태 및 로우 상태 중 적어도 어느 하나를 가지는 클록 신호를 포함하는 임베디드 클록 데이터 신호를 발생하는 타이밍 컨트롤러; 그리고
    상기 임베디드 클록 데이터 신호를 전송받는 컬럼 드라이버를 포함하되,
    상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 하이 상태인 경우 상기 클록 신호는 하이 상태이고, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 로우 상태인 경우 상기 클록 신호는 로우 상태인 것을 특징으로 하고,
    상기 타이밍 컨트롤러는 세 개의 전압 레벨들 중 하나로 통신하고, 상기 세개의 전압 레벨은 상기 하이 상태를 나타내는 하이 전압 레벨, 상기 로우 상태를 나타내는 로우 전압 레벨, 상기 미들 상태를 나타내는 미들 전압 레벨을 포함하는 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 데이터 신호가 미들 상태이고, 상기 미들 상태인 데이터 신호의 이전 비트가 하이 상태 및 로우 상태 중 적어도 하나를 가지는 경우 상기 데이터 신호는 상기 이전 비트와 동일한 비트값을 가지는 디스플레이 장치.
  9. 제 7 항에 있어서,
    상기 데이터 신호의 전압이 제1 기준 전압보다 큰 경우, 상기 데이터 신호는 하이 상태이고, 상기 데이터 신호의 전압이 제2 기준 전압보다 작은 경우, 상기 데이터 신호는 로우 상태이고, 상기 데이터 신호의 전압이 상기 제1 기준 전압과 상기 제2 기준 전압 사이인 경우, 상기 데이터 신호는 미들 상태인 것을 특징으로 하고,
    상기 제1 기준 전압은 전원전압과 그라운드 전압 사이의 임의의 전압으로 설정되고, 상기 제2 기준 전압은 마이너스 전원전압과 상기 그라운드 전압 사이의 임의의 전압으로 설정되는 것을 특징으로 하는 디스플레이 장치.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 임베디드 클록 데이터 신호는 데이터 신호들, 더미 신호, 및 클록 신호가 반복되는 것을 특징으로 하는 디스플레이 장치.
  12. 제 7 항에 있어서,
    상기 타이밍 컨트롤러는,
    클록을 생성하는 위상고정루프;
    외부로부터 전송된 병렬 데이터를 직렬 데이터로 변환하고, 상기 임베디드 클록 데이터 신호를 생성하기 위하여 상기 직렬 데이터에 상기 클록을 내장하는 데이터 직렬변환부; 및
    상기 데이터 직렬변환부로부터 전송된 상기 임베디드 클록 데이터 신호를 상기 컬럼 드라이버로 전송하는 송신부를 포함하는 것을 특징으로 하고,
    상기 타이밍 컨트롤러는 상기 임베디드 클록 데이터 신호를 TMDS 방식으로 상기 컬럼 드라이버에 전송하기 위하여 인코딩하는 TMDS 인코더를 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  13. 삭제
  14. 제 7 항에 있어서,
    상기 컬럼 드라이버는,
    상기 임베디드 클록 데이터 신호로부터 직렬 데이터와 임베디드 클록을 추출하는 수신부;
    상기 직렬 데이터를 병렬 데이터로 변환하기 위한 복수의 클록들을 생성하기 위하여 상기 임베디드 클록을 입력받는 위상고정루프; 및
    상기 위상고정루프로부터 상기 복수의 클록들에 동기되어 상기 직렬 데이터를 상기 병렬 데이터로 변환하는 데이터 병렬변환부를 포함하고,
    상기 컬럼 드라이버는 TMDS 인코딩된 상기 임베디드 클록 데이터 신호를 디코딩하기 위한 TMDS 디코더를 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  15. 삭제
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