KR20160079561A

KR20160079561A - 영상 표시 시스템

Info

Publication number: KR20160079561A
Application number: KR1020140191091A
Authority: KR
Inventors: 김종우; 문명국
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-26
Filing date: 2014-12-26
Publication date: 2016-07-06
Also published as: KR102270604B1

Abstract

본 발명은 구동 조건과 관계없이 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 매칭시킴으로써 FRC 노이즈를 방지할 수 있는 영상 표시 시스템에 관한 것이다.
본 발명의 영상 시스템은 호스트 시스템과 표시 장치를 구비한다. 호스트 시스템은 프레임별로 다른 다수의 제1 FRC 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 제1 FRC 디더링부를 포함한다. 표시 장치는 프레임별로 다른 다수의 제2 FRC 패턴을 이용하여 호스트 시스템으로부터 공급된 제2 영상 데이터를 그 제2 영상 데이터의 비트수보다 작은 제3 영상 데이터로 보정하여 출력하는 제2 FRC 디더링부를 포함한다. 제2 FRC 디더링부는 호스트 시스템으로부터 공급된 인에이블 신호에 따라 동작 시점이 제어된다.

Description

영상 표시 시스템{IMAGE DISPLAY SYSTEM}

본 발명은 영상 표시 시스템에 관한 것으로, 비정상 구동으로 인한 디더링 노이즈 발생을 최소화할 수 있는 영상 표시 시스템에 관한 것이다.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.

표시 장치는 각 화소(서브화소)가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러와, 전원부 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.

표시 장치는 영상 데이터의 비트수로 결정되는 계조 수보다 계조 표현력을 증가시키기 위하여 프레임 레이트 컨트롤 디더링(Frame Rate Control Dithering; 이하 FRC 디더링) 회로를 포함한다. FRC 디더링 회로는 계조값 및 프레임에 따라 다른 FRC 패턴을 이용하여 영상 데이터의 하위 비트들을 공간적 및 시간적으로 분산시키는 디더링 처리를 수행함으로써 계조값을 미세 조정하여 계조 표현력, 즉 컬러 뎁스(Color Depth)를 증가시킨다.

표시 장치에 영상 데이터를 공급하는 호스트 시스템에서도 색보정 등을 위한 FRC 디더링 회로를 더 포함한다.

호스트 시스템에서 이용되는 FRC 패턴과, 표시 장치에서 이용되는 FRC 패턴은 서로 다르지만 적절한 조합으로 FRC 노이즈(디더링 노이즈)를 최소화할 수 있도록, 프레임 단위로 호스트 시스템에 적용되는 FRC 패턴의 적용 순서와, 표시 장치에 적용되는 FRC 패턴의 적용 순서는 매칭되어 설계되어 있다.

그런데, 전원이 온되거나 주파수를 변경하기 위한 모드 변경시 등과 같이 호스트 시스템과 표시 장치에 전원이 공급되는 시점이 다를 때, 호스트 시스템의 FRC 디더링 회로와 표시 장치의 FRC 디더링 회로의 FRC 패턴의 적용 순서가 비매칭할 수 있다. 이로 인하여, 호스트 시스템의 FRC 패턴과, 표시 장치의 FRC 패턴이 잘못 조합됨으로써 줄무늬 등과 같은 FRC 노이즈가 발생하는 문제점이 있다.

이러한 FRC 노이즈는 데이터 전압의 극성이 주기적으로 인버젼되는 액정 표시 장치에서 주로 발생하고 있지만, OLED 표시 장치에서도 발생할 수 있으므로, 본 발명은 액정 표시 장치로 한정되지 않는다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 구동 조건과 관계없이 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 매칭시킴으로써 FRC 노이즈를 방지할 수 있는 영상 표시 시스템을 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 영상 표시 시스템은 호스트 시스템과 표시 장치를 구비한다. 호스트 시스템은 프레임별로 다른 다수의 제1 FRC 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 제1 FRC 디더링부를 포함한다. 표시 장치는 프레임별로 다른 다수의 제2 FRC 패턴을 이용하여 호스트 시스템으로부터 공급된 제2 영상 데이터를 그 제2 영상 데이터의 비트수보다 작은 제3 영상 데이터로 보정하여 출력하는 제2 FRC 디더링부를 포함한다. 제2 FRC 디더링부는 호스트 시스템으로부터 공급된 인에이블 신호에 따라 동작 시점이 제어된다.

인에이블 신호에 의해, 제1 FRC 디더링부에서 다수의 제1 FRC 패턴이 적용되는 순서와, 제2 FRC 디더링부에서 다수의 제2 FRC 패턴이 적용되는 순서가 매칭된다.

제1 FRC 디더링부는 입력 수직 동기 신호를 카운트하여 다수의 제1 FRC 패턴 중 어느 하나를 선택하기 위한 제1 프레임 정보를 출력하는 제1 프레임 카운터와, 호스트 시스템으로부터 제2 FRC 디더링부의 동작 시점을 제어하기 위한 제어 신호가 입력되면 인에이블 신호를 생성하여 표시 장치로 출력하는 인에이블 생성부를 포함한다. 제2 FRC 디더링부는 호스트 시스템의 인에이블 생성부로부터 인에이블 신호가 공급되면 인에이블되고, 호스트 시스템으로부터 공급된 수직 동기 신호를 카운트하여 다수의 제2 FRC 패턴 중 어느 하나를 선택하기 위한 제2 프레임 정보를 출력하는 제2 프레임 카운터를 포함한다.

인에이블 신호에 의해 제1 프레임 카운터의 제1 프레임 정보와, 제2 프레임 카운터의 제2 프레임 정보가 정해진 순서대로 매칭된다.

인에이블 신호 생성부는 제어 신호가 입력되고, 제1 프레임 카운터로부터 리셋 신호가 입력될 때, 인에이블 신호를 생성한다.

인에이블 신호는 호스트 시스템으로부터 표시 장치에 옵션 신호로 공급되거나, LVDS(Low Voltage Differential Signal) 인터페이스를 통해 LVDS의 포맷의 적어도 하나의 비트에 맵핑되어 공급되거나, eDP(embedded Display Port) 인터페이스를 통해 DPCP(Display Port Configuration Data)에 포함되어 공급된다.

본 발명에 따른 영상 표시 시스템은 필요시마다 호스트 시스템의 FRC 디더링부에서 인에이블 신호를 공급하여 표시 장치의 FRC 디더링부의 동작 시점을 제어함으로써 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 항상 매칭시킬 수 있다.

이에 따라, 본 발명에 따른 영상 표시 시스템은 호스트 시스템의 FRC 패턴과 표시 장치의 FRC 패턴의 비매칭으로 인한 FRC 노이즈를 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 영상 표시 시스템을 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 표시 패널로 적용된 OLED 패널의 한 서브화소 구성을 예를 들어 나타낸 등가회로도이다.
도 3은 도 1에 도시된 표시 패널로 적용된 액정 패널의 한 서브화소 구성을 예를 들어 나타낸 등가회로도이다.
도 4는 도 1에 도시된 호스트 시스템과 타이밍 컨트롤러에 각각 내장된 제1 및 제2 FRC 디더링부를 개략적으로 나타낸 블록도이다.
도 5는 제1 및 제2 FRC 디더링부에서 제1 및 제2 FRC 패턴의 적용 순서가 비매칭된 종래와 매칭된 본 발명을 비교하여 나타낸 예시도이다.
도 6은 도 4에 도시된 제1 및 제2 FRC 디더링부의 내부 구성을 나타낸 블록도이다.
도 7은 도 6에 도시된 제1 LUT에 저장된 제1 FRC 패턴들을 나타낸 예시도이다.
도 8은 본 발명의 다른 실시예에 따른 LVDS 인터페이스를 이용하는 호스트 시스템과 표시 장치를 개략적으로 나타낸 블록도이다.
도 9는 도 8에 도시된 LVDS 인터페이스의 데이터 전송 포맷을 나타낸 예시도이다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 영상 표시 시스템을 개략적으로 나타낸 블록도이다.

도 1에 도시된 화상 표시 시스템은 표시 장치(100) 및 호스트 시스템(200)을 포함한다. 표시 장치(100)는 타이밍 컨트롤러(300), 패널 구동부인 데이터 드라이버(20) 및 게이트 드라이버(30), 표시 패널(40)과, 도시하지 않은 전원부 등을 포함한다.

표시 패널(40)은 화소들이 매트릭스 형태로 배열된 화소 어레이를 통해 영상을 표시한다. 화소 어레이의 각 화소는 적색(Red; 이하 R), 녹색(Green; 이하 G), 청색(Blue; 이하 B) 서브화소들로 구성된다. 이와 달리, RGB 서브화소 보다 발광 효율이 높은 백색(White; W) 서브화소를 추가한 R/W/B/G 서브화소들로 구성될 수 있다. 이와 달리, 각 화소는 수 있다. 표시 패널(50)로는 LCD 패널이나 OLED 패널 등이 적용될 수 있다.

예를 들어, 표시 패널(40)이 OLED 패널인 경우, R/G/B 또는 R/W/B/G 서브화소들 각각은 도 2에 도시된 바와 같이, 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, 데이터 라인(DL) 및 게이트 라인(GL)과 접속되고 OLED 소자를 구동하는 화소 회로를 구비한다. 화소 회로는 적어도 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)와 스토리지 커패시터(Cst)를 포함한다. 스위칭 트랜지스터(ST)는 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 신호에 대응하는 전압을 스토리지 커패시터(Cst)에 충전하고, 구동 트랜지스터(DT)는 스토리지 커패시터(Cst)에 충전된 전압에 따라 OLED 소자로 공급되는 전류를 제어하여 OLED 소자의 발광량을 조절한다.

이와 달리, 표시 패널(40)이 액정 패널인 경우, R/G/B 또는 R/W/B/G 서브화소들 각각은 도 3에 도시된 바와 같이 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 병렬로 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.

데이터 드라이버(20)는 타이밍 컨트롤러(300)로부터의 데이터 제어 신호 및 영상 데이터를 공급받는다. 데이터 드라이버(20)는 데이터 제어 신호에 따라 구동되어, 자신에게 내장되거나 외부에 별도로 구비된 감마 전압 생성부(도시하지 않음)로부터 공급된 기준 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 아날로그 영상 데이터 신호로 변환한다. 데이터 드라이버(20)는 R/G/B 데이터 각각을 아날로그 R/G/B 신호로 변환하여 표시 패널(40)의 R/G/B 서브화소들과 각각 접속된 데이터 라인들로 각각 공급하거나, R/W/G/B 데이터 각각을 아날로그 R/W/G/B 신호로 변환하여 표시 패널(40)의 R/W/G/B 서브화소들과 각각 접속된 데이터 라인들로 각각 공급한다.

데이터 드라이버(20)는 표시 패널(40)의 데이터 라인들(DL)을 분할 구동하는 다수의 데이터 구동 IC(Integrated Circuit)로 구성되고, 각 데이터 구동 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(10)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(40) 상에 실장될 수 있다.

게이트 드라이버(30)는 타이밍 컨트롤러(300)로부터 공급된 게이트 제어 신호를 이용하여 표시 패널(40)의 다수의 게이트 라인을 각각 구동한다. 게이트 드라이버(30)는 게이트 제어 신호에 응답하여 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 게이트 드라이버(30)는 타이밍 컨트롤러(300)로부터 게이트 제어 신호를 공급받거나, 타이밍 컨트롤러(300)로부터 데이터 드라이버(20)를 경유하여 게이트 제어 신호를 공급받을 수 있다. 게이트 드라이버(30)는 적어도 하나의 게이트 IC로 구성되고 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 표시 패널(40)에 TAB 방식으로 부착되거나, COG 방식으로 표시 패널(40) 상에 실장될 수 있다. 이와 달리, 게이트 드라이버(30)는 표시 패널(40)의 화소 어레이를 구성하는 박막 트랜지스터 어레이와 함께 박막 트랜지스터 기판에 형성됨으로써 표시 패널(40)의 비표시 영역에 내장된 GIP(Gate In Panel) 타입으로 구비될 수 있다.

호스트 시스템(200)은 영상 데이터 및 타이밍 동기 신호를 표시 장치(100)로 공급한다. 호스트 시스템(200)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip)을 포함하여 영상 데이터를 표시 장치(100)의 표시 패널(40)에 표시하기에 적합한 해상도 데이터 포맷으로 변환하여 출력한다. 예를 들면, 호스트 시스템(200)은 컴퓨터, TV 시스템, 셋탑 박스, 태플릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다.

타이밍 컨트롤러(300)는 호스트 시스템(200)으로부터 영상 데이터 및 타이밍 신호 등을 공급받는다. 타이밍 컨트롤러(300)는 호스트 시스템(200)으로부터 영상 데이터를 필요한 화질 보상 등과 같은 화상 처리를 하여 데이터 드라이버(20)로 출력한다. 타이밍 컨트롤러(300)는 호스트 시스템(200)으로부터 공급된 타이밍 신호들을 이용하여 데이터 드라이버(20) 및 게이트 드라이버(30)의 구동 타이밍을 각각 제어하는 데이터 제어 신호 및 게이트 제어 신호를 생성하여 데이터 드라이버(20) 및 게이트 드라이버(30)로 각각 출력한다. 호스트 시스템(200)으로부터 타이밍 컨트롤러(300)로 공급되는 타이밍 신호는 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호를 포함하지만, 여기서 수직 동기 신호 및 수평 동기 신호는 생략될 수 있다. 수직 동기 신호 및 수평 동기 신호가 생략되는 경우 타이밍 컨트롤러(300)는 도트 클럭에 따라 데이터 인에이블 신호를 카운트하여 수직 동기 신호 및 수평 동기 신호를 생성하여 이용할 수 있다. 타이밍 컨트롤러(300)로부터 데이터 드라이버(20)로 공급되는 데이터 제어 신호들은 소스 스타트 펄스, 소스 샘플링 클럭, 극성 제어 신호, 소스 출력 인에이블 신호 등을 포함한다. 타이밍 컨트롤러(300)로부터 게이트 드라이버(30)로 공급되는 게이트 제어 신호들은 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함한다.

호스트 시스템(200)은 제1 FRC 디더링부(210)를 포함하고, 표시 장치(100)의 타이밍 컨트롤러(300)는 제2 FRC 디더링부(310)를 포함한다.

호스트 시스템(200)의 제1 FRC 디더링부(210)의 동작 시점과, 표시 장치(100)의 제2 FRC 디더링부(310)의 동작 시점이 다를 때, 제1 FRC 디더링부(210)에서 제1 FRC 패턴의 적용 순서와, 제2 FRC 디더링부(310)에서 제2 FRC 패턴의 적용 순서가 설계와 같이 매칭할 수 있도록, 호스트 시스템(200)은 인에이블 신호를 표시 장치(100)에 공급하여 타이밍 컨트롤러(300)의 제2 FRC 디더링부(310) 동작 시점을 제어한다.

예를 들면, 호스트 시스템(200)의 전원이 온되거나, 호스트 시스템(200)에서 입력 주파수 가변에 따라 모드 변경을 위하여 표시 장치(100)의 전원만 오프시켰다가 온시킬 때 등과 같이, 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다를 때, 제1 및 제2 FRC 디더링부(210, 310)의 동작 시점이 비매칭할 수 있다. 이때, 호스트 시스템(200)은 인에이블 신호를 표시 장치(100)에 공급하여 제2 FRC 디더링부(210, 310)의 동작 시점을 제어하여 제1 및 제2 FRC 디더링부(210, 310)의 동작 시점을 매칭시킬 수 있다.

이에 따라, 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다른 경우에도 제1 FRC 디더링부(210)에서 제1 FRC 패턴의 적용 순서와, 제2 FRC 디더링부(310)에서 제2 FRC 패턴의 적용 순서를 매칭시킨다. 이에 따라, 본 발명에 따른 영상 표시 시스템은 호스트 시스템(200)과 표시 장치(100)의 FRC 패턴 적용 순서의 비매칭으로 인한 FRC 노이즈를 방지할 수 있다.

도 4는 도 1에 도시된 호스트 시스템과 타이밍 컨트롤러에 각각 내장된 제1 및 제2 FRC 디더링부를 개략적으로 나타낸 블록도이고, 도 5는 제1 및 제2 FRC 디더링부에서 제1 및 제2 FRC 패턴의 적용 순서가 비매칭된 종래와 매칭된 본 발명을 비교하여 나타낸 예시도이다.

도 4 및 도 5를 참조하면, 호스트 시스템(200)에 내장된 제1 FRC 디더링부(210)는 프레임별로 다른 다수의 제1 FRC 패턴들(P11, P12, P13, P14)을 적용하여 입력된 제1 영상 데이터(VD1)를 디더링 처리함으로써 제1 영상 데이터(VD1)보다 비트수가 감소된 제2 영상 데이터(VD2)를 출력한다. 호스트 시스템(200)의 전원이 온되어 입력 전압(Vin1)이 공급되면, 제1 FRC 디더링부(210)가 동작하여 내부의 제1 프레임 카운터가 수직 동기 신호(Vsync)를 카운트하고, 카운트한 프레임 정보(1, 2, 3, 4)에 따라 다수의 제1 FRC 패턴들(P11, P12, P13, P14)이 순서대로 선택되어 제1 입력 데이터(VD1)에 적용된다.

표시 장치(100)의 타이밍 컨트롤러(300)에 내장된 제2 FRC 디더링부(310)는 프레임별로 다른 다수의 제2 FRC 패턴들(P21, P22, P23, P24)을 적용하여 호스트 시스템(200)으로부터 입력된 제2 영상 데이터(VD2)를 디더링 처리함으로써 제2 영상 데이터(VD2)보다 비트수가 감소된 제3 영상 데이터(VD3)를 출력한다. 호스트 시스템(200)의 전원이 온된 이후, 표시 장치(100)에 입력 전압(Vin2)이 공급되면, 제2 FRC 디더링부(310)가 동작하여 내부의 제2 프레임 카운터가 수직 동기 신호(Vsync)를 카운트함으로써 프레임을 카운트하고, 프레임 카운트 값(1, 2, 3, 4)에 따라 다수의 제2 FRC 패턴들(P21, P22, P23, P24)이 순서대로 선택되어 제2 입력 데이터(VD2)에 적용된다.

그러나, 도 5와 같이 제1 및 제2 FRC 디더링부(210, 310)의 동작 시점이 다를 때, 제1 및 제2 FRC 디더링부(210, 310)의 프레임 카운트 값이 상이하여 제1 FRC 패턴들(P11~P14)의 적용 순서와, 제2 FRC 패턴들(P21~P24)의 적용 순서가 비매칭할 수 있다.

이를 방지하기 위하여, 본 발명의 호스트 시스템(200)은 호스트 시스템(200)의 전원이 온되거나, 호스트 시스템(200)에서 입력 주파수 가변에 따라 모드 변경을 위하여 표시 장치(100)의 전원만 오프시켰다가 온시킬 때 등과 같이, 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다를 때, 표시 장치(100)의 제2 FRC 디더링부(310)의 동작 시점을 제어하기 위한 제어 신호(CNT)를 발생한다. 호스트 시스템(200)의 제1 FRC 디더링부(210)는 상기 제어 신호(CNT)가 입력되면, 도 5와 같이 내부의 제1 프레임 카운터가 설정값(4)까지 카운트 한 후 리셋될 때 인에이블 신호(EN)를 발생하여 표시 장치(100)에 공급한다.

표시 장치(100)의 제2 FRC 디더링부(210)는 호스트 시스템(200)으로부터 인에이블 신호(EN)가 입력되면 내부의 제2 프레임 카운터가 카운트 동작을 시작함으로써, 제1 및 제2 FRC 디더링부(210, 310)의 프레임 카운트 값이 매칭될 수 있다. 이에 따라, 특정 구동 상태에서도 제1 FRC 패턴들(P11~P14)의 적용 순서와, 제2 FRC 패턴들(P21~P24)의 적용 순서가 항상 매칭되므로 FRC 노이즈를 방지할 수 있다.

도 6은 도 4에 도시된 제1 및 제2 디더링부의 내부 구성을 나타낸 블록도이다.

호스트 시스템(200)의 제1 FRC 디더링부(210)는 현재 입력되는 제1 영상 데이터(VD1)의 프레임 정보를 생성하는 프레임 판단부에 해당하는 프레임 카운터(212)와, 제1 영상 데이터(VD1)의 화소 위치 정보를 생성하는 화소 위치 판단부에 해당하는 라인 카운터(214) 및 화소 카운터(216)와, 프레임 정보 및 화소 위치 정보와 제1 영상 데이터(VD1)의 하위 비트(LB1s)에 기초하여 미리 저장된 다수의 제1 FRC 패턴(P11~P14)으로부터 디더값(D1)을 선택하여 출력하는 제1 룩-업 테이블(Look-up table; 이하 LUT)(218)과, 제1 영상 데이터(VD1)의 상위 비트(UB1s)에 제1 LUT(218)로부터의 디더값(D1)을 가산하여 제2 영상 데이터(VD2)를 출력하는 가산기(220)와, 입력 제어 신호(CNT) 및 프레임 카운터(212)로부터의 리셋 신호에 응답하여 인에이블 신호(EN)를 생성하여 출력하는 인에이블 신호(EN) 생성부(230)를 포함한다. 제1 영상 데이터(VD1)는 R, G, B 데이터를 포함하며, 제1 FRC 디더링부(210)는 R, G, B 데이터 각각을 FRC 디더링 처리한다. 이를 위하여 제1 LUT(218)에는 제1 FRC 패턴들(P11~P14)이 컬러별로 저장될 수 있다.

프레임 판단부에 해당하는 프레임 카운터(212)는 입력된 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 카운팅하고, 카운팅된 프레임 수 정보를 제1 LUT(218)로 출력한다.

화소 위치 판단부에 해당하는 라인 카운터(214) 및 화소 카운터(216)는 입력된 동기 신호들(Vsync,Hsync,DE,DCLK)를 이용하여, 현재 입력되는 제1 영상 데이터(VD1)의 화소 위치를 감지하고, 감지된 화소 위치 정보를 제1 LUT(218)로 출력한다.

예를 들면, 라인 카운터(214)는 수직 동기 신호(Vsync)와 데이터 인에이블 신호(DE)가 동시에 인에이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 제1 영상 데이터(VD1)의 화소 세로 위치를 감지하고, 화소 카운터(216)는 데이터 인에이블 신호(DE)의 인에이블 기간에 도트 클럭(DCLK)을 카운팅하여 제1 영상 데이터(VD1)의 가로 위치를 감지하고, 감지된 제1 영상 데이터(VD1)의 화소 위치 정보를 제1 LUT(218)로 출력한다.

제1 LUT(218)에는 다수의 제1 FRC 패턴들(P11~P14)이 저장되어 있다. 예를 들면, 도 7에 도시된 바와 같이 프레임별로 다른 다수의 제1 FRC 패턴들(P11~P14) 각각은 4*4 화소 크기를 갖고, 0, 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8의 계조값에 따라 디더값이 [1](블랙)인 화소 수가 점진적으로 증가하도록 배열된 다수의 디더링 블록들을 포함한다. 4*4 화소 크기의 각 디더링 블록은 [1](블랙) 또는 [0](화이트)의 디더값을 갖고, 디더값 [1]의 수에 비례하여 계조값이 결정된다. 또한, 다수의 제1 FRC 패턴들(P11~P14)은 동일한 계조값에 대하여 디더값이 [1]인 화소들의 위치가 프레임별로 다르게 설정되어 있고, 제1 프레임 카운터(212)로부터의 프레임 정보에 따라 다수의 제1 FRC 패턴들(P11~P14)이 순차적으로 선택된다.

다수의 제1 FRC 패턴들(P11~P14)에서 각 디더링 블록의 4*4 화소 크기와 디더링 비트"1"의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다.

제1 LUT(218)는 프레임 카운터(212)로부터의 프레임 정보에 따라 다수의 제1 FRC 패턴(P11~P14) 중 어느 하나를 선택하고, 선택된 제1 FRC 패턴에서 제1 영상 데이터(VD1)의 하위 비트(LB1s) 예를 들어, 각 컬러 데이터의 하위 3비트(LB1s)와, 라인 카운터(214) 및 화소 카운터(216)로부터의 화소 위치 정보에 대응하는 디더값(D1)을 컬러별로 선택하여 출력한다.

가산기(220)는 제1 영상 데이터(VD1)의 나머지 상위 비트(UB1s), 예를 들면 각 컬러 데이터의 상위 10비트(UB1s)와, 제1 LUT(218)에서 선택되어 공급된 컬러별 디더값(D1)을 가산하고, 각 컬러 데이터가 10비트 크기를 갖는 제2 영상 데이터(VD2)를 타이밍 컨트롤러(8)로 공급한다.

인에이블 신호(EN) 생성부(230)는 입력 제어 신호(CNT) 및 프레임 카운터(212)로부터의 리셋 신호에 응답하여 인에이블 신호(EN)를 생성하여 표시 장치(100)의 제2 FRC 디더링부(310)로 출력한다. 인에이블 신호(EN) 생성부(230)는 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다른 특정 구동 상태를 알려주는 제어 신호(CNT)가 입력되고, 프레임 카운터(212)에서 설정값(4)까지 카운트 한 후 리셋 신호가 입력될 때, 인에이블 신호(EN)를 발생하여 표시 장치(100)의 제2 FRC 디더링부(310)에 공급하여 프레임 제2 FRC 디더링부(310)의 프레임 카운터(312)를 인에이블시킨다.

타이밍 컨트롤러(300)에 내장된 제2 FRC 디더링부(310)는 호스트 시스템(200)의 제1 FRC 디더링부(210)로부터 공급된 제2 영상 데이터(VD2)의 프레임 정보를 생성하는 프레임 판단부에 해당하는 프레임 카운터(312)와, 제2 영상 데이터(VD2)의 화소 위치 정보를 생성하는 제2 화소 위치 판단부에 해당하는 라인 카운터(314) 및 화소 카운터(316)와, 프레임 정보 및 화소 위치 정보와 제2 영상 데이터(VD2)의 컬러별 하위 비트(LB2s)에 기초하여 미리 저장된 다수의 제2 FRC 패턴(P21~P24)으로부터 컬러별 디더값(D2)을 선택하여 출력하는 제2 LUT(318)과, 제2 영상 데이터(VD2)의 컬러별 상위 비트(UB2s)에 제2 LUT(318)로부터의 컬러별 디더값(D2)을 가산하여 제3 영상 데이터(VD3)를 출력하는 가산기(320)를 포함한다.

이러한 제2 FRC 디더링부(310)에서 프레임 카운터(312), 라인 카운터(314), 화소 카운터(316), 가산기(320)는 제1 FRC 디더링부(210)의 프레임 카운터(212), 라인 카운터(214), 화소 카운터(216), 가산기(220)와 동일한 동작을 하므로 상세 설명은 생략한다.

제2 LUT(318)는 제1 LUT(218)에 저장된 다수의 제1 FRC 패턴들(P11~P14)과 다른 다수의 제2 FRC 패턴들(P21~P14)을 포함한다. 다수의 제2 FRC 패턴들(P21~P14)은 전술한 제1 FRC 패턴들(P11~P14)과 유사하게 프레임별로 디더값 [1]의 위치가 다르며, 제2 FRC 패턴들(P21~P14) 각각은 하위 비트(LB2s)의 계조값에 따라 디더값 [1]의 수가 다른 다수의 디더링 블록들을 포함하며, 각 디더링 블록은 도 7과 같이 4*4의 화소 크기를 같거나 다른 화소 크기를 갖을 수 있다.

제1 FRC 디더링부(310)의 프레임 카운터(312)는 호스트 시스템(200)의 제1 FRC 디더링부(210)로부터 공급된 인에이블 신호(EN)에 응답하여 인에이블되어 프레임 수를 카운트하고, 카운트된 프레임 정보를 제2 LUT(318)로 출력한다. 제2 LUT(318)는 프레임 카운터(312)로부터의 프레임 정보에 따라 다수의 제2 FRC 패턴들(P21~P24)을 순차적으로 선택하여 이용한다.

이에 따라, 인에이블 신호(EN)에 의해 제1 및 제2 FRC 디더링부(210, 310)의 프레임 카운트 값, 즉 프레임 정보가 매칭되므로, 특정 구동 상태에서도 제1 FRC 패턴들(P11~P14)의 적용 순서와, 제2 FRC 패턴들(P21~P24)의 적용 순서를 항상 매칭하여 FRC 노이즈를 방지할 수 있다.

한편, 호스트 시스템(200)은 제1 FRC 디더링부(210)로부터 생성된 인에이블 신호(EN)를 도 4와 같이 TTL(Transistor Transistor Logic) 신호를 전송하는 인터페이스에서 어느 하나의 옵션 라인을 할당하여 표시 장치(100)의 제2 FRC 디더링부(310)로 공급할 수 있다.

이와 달리, 호스트 시스템(200)과 표시 장치(100) 사이의 데이터 송수신을 위한 LVDS(Low Voltage Differential Signal) 인터페이스나, DP(Display Port) 또는 eDP (embedded Display Port) 인터페이스 등과 같은 다양한 인터페이스를 통해 인에이블 신호(EN)가 호스트 시스템(200)으로부터 표시 장치(100)에 공급될 수 있다.

DP(Display Port) 또는 eDP(embedded Display Port) 인터페이스는 LVDS 인터페이스와 DVI(Digital Visual Interface)를 통합한 인터페이스 방식으로, 호스트 시스템(200)을 소스부로 이용하고, 표시 장치(100)를 싱크부로 이용하여 양방향 통신을 한다. 호스트 시스템(200)은 메인 링크를 통해 영상 데이터를 표시 장치(100)로 전송하고, 전원 온시 표시 장치(100)의 eDP 환경 설정을 위한 정보인 DPCD(Display Port Configuration Data)를 보조 채널을 통해 표시 장치(100)로 전송한다. 따라서, 호스트 시스템(200)은 제1 FRC 디더링부(210)로부터 공급된 인에이블 신호(EN)를 DPCD에 포함시켜 표시 장치(100)로 전송하고, 타이밍 컨트롤러(300)는 내부 레지스터에 인에이블 신호(EN)를 저장하고 제2 FRC 디더링부(310)로 공급함으로써 제1 FRC 디더링부(210)의 프레임 카운터(212)와 매칭하도록 제2 FRC 디더링부(310)의 프레임 카운터(312)를 인에이블시킬 수 있다.

도 8은 LVDS 인터페이스를 이용하는 호스트 시스템과 표시 장치의 타이밍 컨트롤러를 개략적으로 나타낸 블록도이다.

도 8을 참조하면, 호스트 시스템(200)은 제1 FRC 디더링부(210)로부터의 영상 데이터(VD2) 및 타이밍 신호와 인에이블 신호(EN)를 LVDS 송신부(240)에서 LVDS 포맷으로 변환하여 표시 장치(100)의 타이밍 컨트롤러(300)로 전송한다.

표시 장치(100)의 타이밍 컨트롤러(300)는 LVDS 수신부(340)에서 호스트 시스템(200)으로부터 전송된 LVDS 포맷으로부터 영상 데이터(VD2) 및 타이밍 신호와 인에이블 신호(EN)를 복원하여 제2 FRC 디더링부(330)로 공급한다.

LVDS 송신부(240) 및 수신부(340)는 도 9에 도시된 바와 같이 한 클럭당 한 화소에 해당하는 RGB 단위로 데이터를 송수신한다. 한 클럭당 전송되는 한 화소 단위의 데이터 포맷은 RGB 데이터와, 타이밍 신호(DE, Vsync, Hsync)를 포함하며, LVDS 송신부(240)는 제1 FRC 디더링부(210)로부터 인에이블 신호(EN)가 공급되면, 사용되지 않는 적어도 2개의 비트 중 어느 하나에 인에이블 신호(EN)을 맵핑하여 전송한다.

예를 들면, LVDS 송신부(240)는 영상 데이터(VD2)에서 R/G/B 데이터가 각각 10비트를 갖을 때, 도 9에 도시된 바와 같이, 클럭의 주기(P)당 35비트를 7비트씩 5개로 분리하여 5개의 전송 라인 쌍(A, B, C, D, E)를 통해 전송하고, 1개의 클럭 전송 라인 쌍(CLK)을 통해 클럭을 전송한다. 클럭의 주기(P)당 전송되는 35비트는 10비트의 제1 컬러 데이터[DT10:DT19], 10비트의 제2 컬러 데이터[DT20:DT29], 10비트의 제3 컬러 데이터[DT30:DT39], 1비트의 데이터 인에이블 신호(DE), 1비트의 수직 동기 신호(Vsync), 1비트의 수평 동기 신호(Hsync), 1비트의 인에이블 신호(EN)를 포함한다.

타이밍 컨트롤러(300)는 LVDS 수신부(340)를 통해 공급받은 인에이블 신호(EN)를 FRC 디더링부(310)로 공급함으로써 제1 FRC 디더링부(210)의 프레임 카운터(212)와 매칭하도록 제2 FRC 디더링부(310)의 프레임 카운터(312)를 인에이블시킬 수 있다.

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.

200: 호스트 시스템 210: 제1 FRC 디더링부
100: 표시 장치 300: 타이밍 컨트롤러
310: 제2 FRC 디더링부 20: 데이터 드라이버
30: 게이트 드라이버 40: 표시 패널
212, 312: 프레임 카운터 214, 314: 라인 카운터
216, 316: 화소 카운터 218: 제1 LUT
318: 제2 LUT 220, 320: 가산기
230: 인에이블 신호(EN) 생성부 240: LVDS 송신부
340: LVDS 수신부

Claims

프레임별로 다른 다수의 제1 FRC(Frame Rate Control) 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 제1 FRC 디더링부를 포함하는 호스트 시스템과;
프레임별로 다른 다수의 제2 FRC 패턴을 이용하여 상기 호스트 시스템으로부터 공급된 제2 영상 데이터를 그 제2 영상 데이터의 비트수보다 작은 제3 영상 데이터로 보정하여 출력하며, 상기 호스트 시스템으로부터 공급된 인에이블 신호에 따라 동작 시점이 제어되는 제2 FRC 디더링부를 포함하는 표시 장치를 구비하는 영상 표시 시스템.
청구항 1에 있어서,
상기 인에이블 신호에 의해, 상기 제1 FRC 디더링부에서 상기 다수의 제1 FRC 패턴이 적용되는 순서와, 상기 제2 FRC 디더링부에서 상기 다수의 제2 FRC 패턴이 적용되는 순서를 매칭하는 영상 표시 시스템.
청구항 1에 있어서,
상기 제1 FRC 디더링부는
입력 수직 동기 신호를 카운트하여 상기 다수의 제1 FRC 패턴 중 어느 하나를 선택하기 위한 제1 프레임 정보를 출력하는 제1 프레임 카운터와,
상기 호스트 시스템으로부터 상기 제2 FRC 디더링부의 동작 시점을 제어하기 위한 제어 신호가 입력되면 상기 인에이블 신호를 생성하여 상기 표시 장치로 출력하는 인에이블 생성부를 포함하고,
상기 제2 FRC 디더링부는
상기 호스트 시스템의 인에이블 생성부로부터 상기 인에이블 신호가 공급되면 인에이블되고, 상기 호스트 시스템으로부터 공급된 수직 동기 신호를 카운트하여 상기 다수의 제2 FRC 패턴 중 어느 하나를 선택하기 위한 제2 프레임 정보를 출력하는 제2 프레임 카운터를 포함하고,
상기 인에이블 신호에 의해 상기 제1 프레임 카운터의 제1 프레임 정보와, 상기 제2 프레임 카운터의 제2 프레임 정보가 정해진 순서대로 매칭하는 영상 표시 시스템.
청구항 3에 있어서,
상기 인에이블 신호 생성부는 상기 제어 신호가 입력되고, 제1 프레임 카운터로부터 리셋 신호가 입력될 때, 상기 인에이블 신호를 생성하는 영상 표시 시스템.
청구항 3에 있어서,
상기 인에이블 신호는
상기 호스트 시스템으로부터 상기 표시 장치에 옵션 신호로 공급되거나,
상기 호스트 시스템과 상기 표시 장치 사이의 LVDS(Low Voltage Differential Signal) 인터페이스를 통해 LVDS의 포맷의 적어도 하나의 비트에 맵핑되어 공급되거나,
상기 호스트 시스템과 상기 표시 장치 사이의 eDP(embedded Display Port) 인터페이스를 통해 DPCP(Display Port Configuration Data)에 포함되어 공급되는 영상 표시 시스템.