KR102257202B1 - 복수의 타이밍 컨트롤러 및 이를 이용한 표시 장치 - Google Patents

복수의 타이밍 컨트롤러 및 이를 이용한 표시 장치 Download PDF

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Abstract

본 발명은 복수의 타이밍 컨트롤러들의 FRC 디더링 처리를 동기시켜 FRC 노이즈를 방지할 수 있는 복수의 타이밍 컨트롤러 및 그를 이용한 표시 장치에 관한 것이다.
본 발명의 복수의 타이밍 컨트롤러에서 마스터 타이밍 컨트롤러의 마스터 FRC 디더링부는 주기적으로 카운터 동기 신호를 출력하여 슬레이브 타이밍 컨트롤러의 슬레이브 FRC 디더링부로 공급함으로써 마스터 및 슬레이브 FRC 디더링부들을 동기화시킨다.

Description

복수의 타이밍 컨트롤러 및 이를 이용한 표시 장치{MULTI TIMMING CONTROLLS AND DISPLAY DEVICE USING THE SAME}
본 발명은 표시 장치에 관한 것으로 관한 것으로, 특히 멀티-칩 구조의 타이밍 컨트롤러들의 디더링 처리를 동기화할 수 있는 복수의 타이밍 컨트롤러 및 그를 이용한 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.
표시 장치는 각 화소(서브화소)가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러와, 전원부 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 구동부와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.
고해상도의 표시 장치나 모션 블러 등을 줄이기 위한 고속 프레임 구동 방식의 표시 장치는 타이밍 컨트롤러를 2개 이상 이용하는 멀티-칩 구조의 타이밍 컨트롤러를 이용한다.
복수의 타이밍 컨트롤러 각각은 영상 데이터의 비트수로 결정되는 계조 수보다 계조 표현력을 증가시키기 위하여 프레임 레이트 컨트롤 디더링(Frame Rate Control Dithering; 이하 FRC 디더링) 회로를 포함한다. FRC 디더링 회로는 프레임에 따라 다른 FRC 패턴을 이용하여 영상 데이터의 하위 비트들을 공간적 및 시간적으로 분산시키는 디더링 처리를 수행함으로써 계조값을 미세 조정하여 계조 표현력, 즉 컬러 뎁스(Color Depth)를 증가시킨다.
복수의 타이밍 컨트롤러에 적용되는 FRC 패턴들은 서로 동일하며, 프레임마다 적용되는 FRC 패턴이 변경된다. 그러나, 복수의 타이밍 컨트롤러에 전원이 공급되는 타이밍이 칩 특성에 따라 다르거나, ESD(Electrostatic Discharge) 등과 같은 외부 요인에 의해 복수의 타이밍 컨트롤러에서 프레임마다 변경되는 FRC 패턴이 서로 불일치할 수 있다. 이로 인하여, 복수의 타이밍 컨트롤러에 의해 분할 구동되는 표시 영역들 사이의 경계에서 FRC 패턴의 불일치로 인한 FRC 노이즈가 발생하는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 복수의 타이밍 컨트롤러들의 FRC 디더링 처리를 동기시켜 FRC 노이즈를 방지할 수 있는 복수의 타이밍 컨트롤러 및 그를 이용한 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 복수의 타이밍 컨트롤러에서 하나는 마스터 타이밍 컨트롤러이고, 나머지는 슬레이브 타이밍 컨트롤러이다.
복수의 타이밍 컨트롤러 각각은 프레임별로 다른 다수의 FRC 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 FRC 디더링부를 포함한다.
마스터 타이밍 컨트롤러의 마스터 FRC 디더링부는 주기적으로 카운터 동기 신호를 출력하여 슬레이브 타이밍 컨트롤러의 슬레이브 FRC 디더링부로 공급한다.
마스터 FRC 디더링부는 카운터 동기 신호인 리셋 신호를 슬레이브 슬레이브 FRC 디더링부로 출력하여 마스터 및 슬레이브 FRC 디더링부들을 동기화시킨다.
마스터 및 슬레이브 FRC 디더링부 각각은 입력 수직 동기 신호를 카운트하여 다수의 FRC 패턴 중 어느 하나를 선택하기 위한 프레임 정보를 출력하는 프레임 카운터를 포함한다. 마스터 FRC 디더링부에 내장된 프레임 카운터가 설정값까지 카운트하고 리셋될 때마다 리셋 신호를 출력하여 슬레이브 FRC 디더링부의 프레임 카운터로 공급한다.
본 발명의 실시예에 따른 표시 장치는 표시 패널과, 전술한 복수의 타이밍 컨트롤러와, 복수의 타이밍 컨트롤러로부터 각각 공급되는 영상 데이터를 이용하여 표시 패널의 데이터 라인들을 분할 구동하는 복수의 데이터 구동부를 포함한다.
본 발명에 따른 복수의 타이밍 컨트롤러와 이를 이용한 표시 장치는 마스터 FRC 디더링 회로에서 슬레이브 FRC 디더링 회로에 리셋 신호를 주기적으로 공급함으로써 복수의 FRC 디더링 회로 각각에 적용되는 FRC 패턴을 동기시킬 수 있다. 이에 따라, 복수의 타이밍 컨트롤러에 의해 분할 구동되는 표시 영역들 사이의 경계에서 FRC 패턴 불일치에 의해 발생할 수 있는 노이즈를 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 복수의 타이밍 컨트롤러를 갖는 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 표시 패널로 적용된 액정 패널의 한 서브화소 구성을 예를 들어 나타낸 등가회로도이다.
도 3은 도 1에 도시된 표시 패널로 적용된 OLED의 서브화소 구성을 예를 들어 나타낸 등가회로도이다.
도 4는 도 1에 도시된 복수의 FRC 디더링부에서 FRC 패턴의 동기화 과정을 보여준 예시도이다.
도 5는 도 1에 도시된 복수의 타이밍 컨트롤러에 내장된 복수의 FRC 디더링부의 내부 구성을 나타낸 블록도이다.
도 6은 도 5에 도시된 LUT에 저장된 FRC 패턴들을 나타낸 예시도이다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 복수의 타이밍 컨트롤러를 갖는 표시 장치를 개략적으로 나타낸 블록도이다.
도 1에 도시된 표시 장치는 복수의 타이밍 컨트롤러(100, 200), 복수의 데이터 구동부(10, 20), 복수의 게이트 구동부(30, 40), 표시 패널(50)과, 도시하지 않은 전원부 등을 포함한다. 표시 장치는 2개 이상의 타이밍 컨트롤러를 구비할 수 있으나, 이하에서는 설명의 편의상 2개의 타이밍 컨트롤러(100, 200)를 구비한 경우를 예를 들어 설명한다.
표시 패널(50)은 화소들이 매트릭스 형태로 배열된 화소 어레이를 통해 영상을 표시한다. 화소 어레이의 각 화소는 적색(Red; 이하 R), 녹색(Green; 이하 G), 청색(Blue; 이하 B) 서브화소들로 구성된다. 이와 달리, RGB 서브화소 보다 발광 효율이 높은 백색(White; W) 서브화소를 추가한 R/W/B/G 서브화소들로 구성될 수 있다. 이와 달리, 각 화소는 수 있다. 표시 패널(50)로는 LCD 패널이나 OLED 패널 등이 적용될 수 있다.
예를 들어, 표시 패널(50)이 액정 패널인 경우, R/G/B 또는 R/W/B/G 서브화소들 각각은 도 2에 도시된 바와 같이 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 병렬로 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
이와 달리, 표시 패널(50)이 OLED 패널인 경우, R/G/B 또는 R/W/B/G 서브화소들 각각은 도 3에 도시된 바와 같이, 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, 데이터 라인(DL) 및 게이트 라인(GL)과 접속되고 OLED 소자를 구동하는 화소 회로를 구비한다. 화소 회로는 적어도 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)와 스토리지 커패시터(Cst)를 포함한다. 스위칭 트랜지스터(ST)는 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 신호에 대응하는 전압을 스토리지 커패시터(Cst)에 충전하고, 구동 트랜지스터(DT)는 스토리지 커패시터(Cst)에 충전된 전압에 따라 OLED 소자로 공급되는 전류를 제어하여 OLED 소자의 발광량을 조절한다.
제1 데이터 구동부(10)는 제1 타이밍 컨트롤러(100)로부터 데이터 제어 신호와 제1 표시 영역(DA1)에 대응하는 영상 데이터를 공급받는다. 제2 데이터 구동부(20)는 제2 타이밍 컨트롤러(200)로부터 데이터 제어 신호와 제2 표시 영역(DA2)에 대응하는 영상 데이터를 공급받는다. 데이터 구동부들(10, 20) 각각은 데이터 제어 신호에 따라 구동되어, 자신에게 내장되거나 외부에 별도로 구비된 감마 전압 생성부(도시하지 않음)로부터 공급된 기준 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 아날로그 영상 데이터 신호로 변환한다. 데이터 구동부들(10, 20) 각각은 R/G/B 데이터 각각을 아날로그 R/G/B 신호로 변환하여 표시 패널(50)의 R/G/B 서브화소들과 각각 접속된 데이터 라인들로 각각 공급하거나, R/W/G/B 데이터 각각을 아날로그 R/W/G/B 신호로 변환하여 표시 패널(50)의 R/W/G/B 서브화소들과 각각 접속된 데이터 라인들로 각각 공급한다.
데이터 구동부들(10, 20) 각각은 복수의 데이터 IC(Integrated Circuit)로 구성되고, TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(50)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(50) 상에 실장될 수 있다.
제1 게이트 구동부(30)는 제1 타이밍 컨트롤러(100)로부터 게이트 제어 신호를 공급받고, 제2 게이트 구동부(40)는 제2 타이밍 컨트롤러(200)로부터 게이트 게어 신호를 공급받아 표시 패널(50)의 다수의 게이트 라인을 구동한다. 게이트 구동부들(30, 40) 각각은 게이트 제어 신호에 응답하여 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 제1 게이트 구동부(30)는 표시 패널(50)의 좌측단에서 게이트 라인들과 연결되고, 제2 게이트 구동부(40)는 표시 패널(50)의 우측단에서 게이트 라인들과 연결된다. 제1 및 제2 게이트 구동부(30, 40)는 좌측단과 우측단에서 해당 게이트 라인(GL)에 스캔 펄스를 동시에 공급하여 게이트 라인(GL)의 길이에 따른 스캔 펄스의 지연 및 전압 강하를 최소화한다.
게이트 구동부들(30, 40) 각각은 복수의 게이트 IC로 구성되고 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 표시 패널(50)에 TAB 방식으로 부착되거나, COG 방식으로 표시 패널(50) 상에 실장될 수 있다. 이와 달리, 게이트 구동부(30, 40)는 표시 패널(50)의 화소 어레이를 구성하는 박막 트랜지스터 어레이와 함께 박막 트랜지스터 기판에 형성됨으로써 표시 패널(50)의 비표시 영역에 내장된 GIP(Gate In Panel) 타입으로 구비될 수 있다.
제1 타이밍 컨트롤러(100)는 표시 패널(50)의 제1 표시 영역(DA1)에 대응하는 영상 데이터와 타이밍 신호들을 공급받아 제1 데이터 구동부(10)와 제1 게이트 드라이버(30)를 구동하고, 제2 타이밍 컨트롤러(200)는 표시 패널(50)의 제2 표시 영역(DA2)에 대응하는 영상 데이터와 타이밍 신호들을 공급받아 제2 데이터 구동부(20)와 제2 게이트 드라이버(40)를 구동한다. 타이밍 컨트롤러(100, 200)로 공급되는 타이밍 신호는 도트 클럭(DCLK; 도 4), 데이터 인에이블 신호(DE; 도 4), 수직 동기 신호(Vsync; 도 4), 수평 동기 신호(Hsync; 도 4)를 포함한다.
복수의 타이밍 컨트롤러(100, 200)의 동기를 맞추기 위하여, 하나의 타이밍 컨트롤러(100)는 마스터(Marster)로 동작하고, 나머지 타이밍 컨트롤러(200)는 슬레이브(Slave)로 동작한다. 타이밍 컨트롤러가 3개 이상일 때, 하나의 타이밍 컨트롤러가 마스터가 되고, 나머지 2개의 타이밍 컨트롤러가 슬레이브가 된다.
마스터 타이밍 컨트롤러(100)와 슬레이브 타이밍 컨트롤러(200)의 구성 요소들은 실질적으로 동일하다. 그러나, 마스터 동작과 슬레이브 동작에 따라 동일한 구성 요소가 마스터에서는 동작하나 슬레이브에서는 동작하지 않을 수 있다. 마스터 타이밍 컨트롤러(100)는 슬레이브 타이밍 컨트롤러(200)에 타이밍 신호들(DCLK, DE, Vsync, Hsync)을 제공하여 타이밍 컨트롤러(100, 200)간에 동기를 맞출 수 있다.
마스터 타이밍 컨트롤러(100)는 마스터 FRC 디더링부(110)를 포함하고, 슬레이브 타이밍 컨트롤러(200)는 슬레이브 FRC 디더링부(210)를 포함한다. 마스터 및 슬레이브 FRC 디더링부(110, 210)의 구성 요소들은 실질적으로 동일하며, 프레임별로 설정된 다수의 FRC 패턴들을 동일하게 저장하여 이용한다. 마스터 및 슬레이브 FRC 디더링부(110, 210) 각각은 프레임마다 변경되는 FRC 패턴을 적용하여 입력 영상 데이터를 디더링 처리함으로써 입력 영상 데이터보다 비트수가 감소된 영상 데이터를 출력한다.
특히, 마스터인 FRC 디더링부(110)는 주기적으로 카운터 동기 신호인 리셋 신호(RS)를 생성하여 슬레이브인 FRC 디더링부(210)에 공급함으로써 복수의 FRC 디더링부(110, 210)를 동기화시킨다.
도 4를 참조하면, 마스터 FRC 디더링부(110)와 슬레이브 FRC 디더링부(210) 각각에서 내부 프레임 카운터가 수직 동기 신호(Vsync)를 카운트하고, 카운트한 프레임 정보(1, 2, 3, 4)에 따라 다수의 FRC 패턴들(P1, P2, P3, P4)을 순차적으로 선택하여 영상 데이터에 적용한다.
마스터 FRC 디더링부(110)의 프레임 카운터는 설정값(4)까지 카운트하고 리셋될 때마다 리셋 신호(RS)를 생성하여 카운터 동기 신호로 출력하고, 슬레이브 FRC 디더링부(210)의 프레임 카운터로 공급함으로써 슬레이브 FRC 디더링부(210)의 프레임 카운터도 리셋시킨다.
이에 따라, 복수의 타이밍 컨트롤러(100, 200)에 전원이 공급되는 타이밍이 칩 특성에 따라 다르거나, ESD 등에 의해, 도 4와 같이 마스터 및 슬레이브 FRC 디더링부(110, 210)에서 카운트하는 프레임 정보가 서로 불일치하는 경우가 발생하더라도, 마스터 FRC 디더링부(110)에서 슬레이브 FRC 디더링부(210)에 주기적으로 공급되는 리셋 신호(RS)에 의해 마스터 및 슬레이브 FRC 디더링부(110, 210)의 프레임 카운트 시작 타이밍을 동기화시킬 수 있다.
이에 따라, 마스터 및 슬레이브 FRC 디더링부(110, 210)에서 카운트되는 프레임 정보를 일치시킴으로써 그 프레임 정보에 따라 마스터 및 슬레이브 FRC 디더링부(110, 210)에서 적용되는 FRC 패턴을 일치시킬 수 있다. 따라서, 마스터 및 슬레이브 FRC 디더링부(110, 210)의 FRC 패턴 불일치로 인하여 제1 및 제2 표시 영역(DA1, DA2) 사이의 경계에서 FRC 노이즈가 발생하는 것을 억제할 수 있다.
도 5는 도 1에 도시된 복수의 FRC 디더링부의 내부 구성을 나타낸 블록도이다.
마스터 타이밍 컨트롤러(100)에 내장된 마스터 FRC 디더링부(110)와, 슬레이브 타이밍 컨트롤러(200)에 내장된 슬레이브 FRC 디더링부(210)의 구성 요소들은 동일하다.
구체적으로, 복수의 FRC 디러딩부(110, 210) 각각은, 입력 영상 데이터(VDin)의 프레임 정보를 생성하는 프레임 판단부에 해당하는 프레임 카운터(112)와, 입력 영상 데이터(VDin)의 화소 위치 정보를 생성하는 화소 위치 판단부에 해당하는 라인 카운터(114) 및 화소 카운터(116)와, 프레임 정보 및 화소 위치 정보와 입력 영상 데이터(VDin)의 하위 비트(LBs)에 기초하여 미리 저장된 다수의 FRC 패턴(P1~P1)으로부터 디더값(D)을 선택하여 출력하는 룩-업 테이블(Look-up table; 이하 LUT)(118)과, 입력 영상 데이터(VDin)의 상위 비트(UBs)에 LUT(118)로부터의 디더값(D)을 가산하여 영상 데이터(VDout)를 출력하는 가산기(120)를 구비한다.
영상 데이터(VDin, VDout)는 R, G, B 데이터를 포함하며, 복수의 FRC 디더링부(110, 210) 각각은 R, G, B 데이터를 각각 FRC 디더링 처리한다. 이를 위하여 LUT(118)에는 FRC 패턴들(P1~P4)이 컬러별로 저장될 수 있다.
프레임 판단부에 해당하는 프레임 카운터(112)는 입력된 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 카운팅하고, 카운팅된 프레임 수 정보를 LUT(118)로 출력한다. 특히, 마스터인 FRC 디더링부(110)의 프레임 카운터(112)가 설정값(4)까지 카운트하고 리셋될 때마다 리셋 신호(RS)를 카운터 동기 신호로 출력하여, 슬레이브 FRC 디더링부(210)의 프레임 카운터(112)도 함께 리셋시킨다. 이에 따라, 복수의 FRC 디더링부(110, 210)에서 프레임 카운터들(112)이 동기되어 카운트하는 프레임 정보를 일치시킬 수 있다.
화소 위치 판단부에 해당하는 라인 카운터(114) 및 화소 카운터(116)는 입력된 동기 신호들(Vsync,Hsync,DE,DCLK)를 이용하여, 입력 영상 데이터(VDin)의 화소 위치를 감지하고, 감지된 화소 위치 정보를 LUT(118)로 출력한다.
예를 들면, 라인 카운터(114)는 수직 동기 신호(Vsync)와 데이터 인에이블 신호(DE)가 동시에 인에이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 제1 영상 데이터(VD1)의 화소 세로 위치를 감지하고, 화소 카운터(216)는 데이터 인에이블 신호(DE)의 인에이블 기간에 도트 클럭(DCLK)을 카운팅하여 제1 영상 데이터(VD1)의 가로 위치를 감지하고, 감지된 영상 데이터(VDin)의 화소 위치 정보를 LUT(118)로 출력한다.
LUT(118)에는 다수의 FRC 패턴들(P1~P4)이 저장되어 있다. 예를 들면, 도 6에 도시된 바와 같이 프레임별로 다른 다수의 FRC 패턴들(P1~P1) 각각은 4*4 화소 크기를 갖고, 0, 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8의 계조값에 따라 디더값이 [1](블랙)인 화소 수가 점진적으로 증가하도록 배열된 다수의 디더링 블록들을 포함한다. 4*4 화소 크기의 각 디더링 블록은 [1](블랙) 또는 [0](화이트)의 디더값을 갖고, 디더값 [1]의 수에 비례하여 계조값이 결정된다. 또한, 다수의 FRC 패턴들(P1~P4)은 동일한 계조값에 대하여 디더값이 [1]인 화소들의 위치가 프레임별로 다르게 설정되어 있고, 프레임 카운터(112)로부터의 프레임 정보에 따라 다수의 FRC 패턴들(P1~P4)이 순차적으로 선택된다.
다수의 FRC 패턴들(P1~P4)에서 각 디더링 블록의 4*4 화소 크기와 디더링 비트"1"의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다.
LUT(118)는 프레임 카운터(112)로부터의 프레임 정보에 따라 다수의 FRC 패턴(P1~P4) 중 어느 하나를 선택하고, 선택된 FRC 패턴에서 입력 영상 데이터(VDin)의 하위 비트(LBs) 예를 들어, 각 컬러 데이터의 하위 3비트(LBs)와, 라인 카운터(114) 및 화소 카운터(116)로부터의 화소 위치 정보에 대응하는 디더값(D)을 컬러별로 선택하여 출력한다.
가산기(120)는 입력 영상 데이터(VDin)의 나머지 상위 비트(UBs), 예를 들면 각 컬러 데이터의 상위 10비트(UBs)와, LUT(118)에서 선택되어 공급된 컬러별 디더값(D)을 가산하고, 각 컬러 데이터가 10비트 크기를 갖는 영상 데이터(VDout)를 데이터 구동부로 공급한다.
상술한 바와 같이, 본 발명에 따른 복수의 타이밍 컨트롤러와 이를 이용한 표시 장치는 마스터 FRC 디더링 회로에서 슬레이브 FRC 디더링 회로에 리셋 신호를 주기적으로 공급함으로써 복수의 FRC 디더링 회로 각각에 적용되는 FRC 패턴을 동기시킬 수 있다. 이에 따라, 복수의 타이밍 컨트롤러에 의해 분할 구동되는 표시 영역들 사이의 경계에서 FRC 패턴 불일치에 의해 발생할 수 있는 노이즈를 방지할 수 있다.
이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.
100: 마스터 타이밍 컨트롤러 200: 슬레이브 타이밍 컨트롤러
110: 마스터 FRC 디더링부 210: 슬레이브 FRC 디더링부
10: 제1 데이터 구동부 20: 제2 데이터 구동부
30: 제1 게이트 구동부 40: 제2 게이트 구동부
50: 표시 패널 DA1: 제1 표시 영역
DA2: 제2 표시 영역 RS: 리셋 신호
112: 프레임 카운터 114: 라인 카운터
116: 화소 카운터 118: LUT
120: 가산기

Claims (4)

  1. 복수의 타이밍 컨트롤러에 있어서,
    상기 복수의 타이밍 컨트롤러 중 하나는 마스터 타이밍 컨트롤러이고, 나머지는 슬레이브 타이밍 컨트롤러이고,
    상기 복수의 타이밍 컨트롤러 각각은
    카운트한 프레임 정보에 따라, 다수의 FRC(Frame Rate Control) 패턴들을 순차적으로 선택하여, 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 FRC 디더링부를 포함하고,
    상기 마스터 타이밍 컨트롤러의 마스터 FRC 디더링부는, 상기 슬레이브 타이밍 컨트롤러의 슬레이브 FRC 디더링부에 주기적으로 카운터 동기 신호를 출력하여 상기 프레임별로 적용되는 상기 FRC 패턴을 동기화시키는 복수의 타이밍 컨트롤러.
  2. 청구항 1에 있어서,
    상기 마스터 FRC 디더링부는 상기 카운터 동기 신호인 리셋 신호를 상기 슬레이브 FRC 디더링부로 출력하여 상기 마스터 및 슬레이브 FRC 디더링부들을 동기화시키는 복수의 타이밍 컨트롤러.
  3. 청구항 2에 있어서,
    상기 마스터 및 슬레이브 FRC 디더링부 각각은 입력 수직 동기 신호를 카운트하여 상기 다수의 FRC 패턴 중 어느 하나를 선택하기 위한 프레임 정보를 출력하는 프레임 카운터를 포함하고,
    상기 마스터 FRC 디더링부에 내장된 프레임 카운터가 설정값까지 카운트하고 리셋될 때마다 상기 리셋 신호를 출력하여 상기 슬레이브 FRC 디더링부의 프레임 카운터로 공급하는 복수의 타이밍 컨트롤러.
  4. 표시 패널과,
    청구항 1 내지 3 중 어느 한 청구항에 기재된 상기 복수의 타이밍 컨트롤러와,
    상기 복수의 타이밍 컨트롤러로부터 각각 공급되는 영상 데이터를 이용하여 상기 표시 패널의 데이터 라인들을 분할 구동하는 복수의 데이터 구동부를 포함하는 표시 장치.
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Publication number Priority date Publication date Assignee Title
CN107680554B (zh) * 2017-11-22 2020-04-28 深圳市华星光电技术有限公司 显示装置驱动系统及方法
CN110415661B (zh) * 2019-07-02 2020-12-08 深圳市华星光电技术有限公司 液晶显示装置及其驱动方法
CN110827777B (zh) * 2019-10-18 2020-11-24 深圳市华星光电技术有限公司 显示面板驱动装置及其配置方法
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100995631B1 (ko) * 2004-03-31 2010-11-19 엘지디스플레이 주식회사 액정 표시 장치의 데이터 처리 방법 및 장치
US8610705B2 (en) * 2007-11-12 2013-12-17 Lg Display Co., Ltd. Apparatus and method for driving liquid crystal display device
KR101641532B1 (ko) * 2009-02-10 2016-08-01 삼성디스플레이 주식회사 타이밍 제어방법, 이를 수행하기 위한 타이밍 제어장치 및 이를 갖는 표시장치
KR101642849B1 (ko) * 2009-06-02 2016-07-27 삼성디스플레이 주식회사 구동 장치의 동기화 방법 및 이를 수행하기 위한 표시 장치
KR102057502B1 (ko) * 2013-03-07 2020-01-22 삼성전자주식회사 디스플레이 드라이브 집적회로 및 영상 표시 시스템

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