KR20220160296A - 표시장치 및 이의 구동방법 - Google Patents

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Abstract

본 발명은 영상을 표시하는 표시패널; 상기 표시패널에 데이터전압을 공급하는 데이터 구동부; 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 데이터 구동부는 데이터 래치 동작이 일시 정지되는 표시장치를 제공한다.

Description

표시장치 및 이의 구동방법{Display Device and Driving Method of the same}
본 발명은 표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 전원 노이즈에 의한 문제(래치 불량, 화면이 반짝이는 불량 등)를 해소하여 표시품질을 향상하고, 구동 신뢰성과 구동 안정성을 높이는 것이다.
본 발명은 영상을 표시하는 표시패널; 상기 표시패널에 데이터전압을 공급하는 데이터 구동부; 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 데이터 구동부는 데이터 래치 동작이 일시 정지되는 표시장치를 제공한다.
상기 데이터 구동부는 소스 출력 인에이블 신호의 하강 시점 또는 상승 시점에 대응하여 상기 데이터 래치 동작이 일시 정지될 수 있다.
상기 데이터 래치 동작의 일시 정지는 상기 데이터 구동부 또는 상기 타이밍 제어부로부터 발생된 래치 홀드 신호에 의해 수행될 수 있다.
상기 데이터 구동부는 상기 래치 홀드 신호에 대응하여 상기 데이터 래치 동작을 일시 정지하기 위해 클록신호의 출력을 일시 정지하는 시프트 레지스터를 포함할 수 있다.
상기 시프트 레지스터는 상기 래치 홀드 신호와 래치 클록신호를 논리곱하여 출력하는 앤드 게이트와, 상기 앤드 게이트의 출력과 외부로부터 인가된 펄스를 기반으로 클록신호를 출력하는 플립플롭을 포함할 수 있다.
상기 래치 홀드 신호가 로직로우로 발생된 경우 상기 시프트 레지스터에 연결된 래치는 상기 데이터 래치 동작을 일시 정지시키는 래치 홀드 구간을 가질 수 있다.
상기 시프트 레지스터는 상기 래치 홀드 신호를 반전하여 출력하는 인버터와, 상기 인버터로부터 출력된 래치 홀드 신호와 래치 클록신호를 논리곱하여 출력하는 앤드 게이트와, 상기 앤드 게이트의 출력과 외부로부터 인가된 펄스를 기반으로 클록신호를 출력하는 플립플롭을 포함할 수 있다.
상기 래치 홀드 신호가 로직하이로 발생된 경우 상기 시프트 레지스터에 연결된 래치는 상기 래치 홀드 구간을 가질 수 있다.
다른 측면에서 본 발명은 영상을 표시하는 표시패널, 상기 표시패널에 데이터전압을 공급하는 데이터 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하는 표시장치의 제조방법을 제공한다. 표시장치의 제조방법은 상기 타이밍 제어부와 상기 데이터 구동부 간에 체결된 인터페이스를 통해 콘트롤 패킷과 데이터 패킷을 포함하는 데이터를 상기 데이터 구동부에 전송하는 단계; 및 상기 데이터 패킷이 전송되는 기간 내에 상기 데이터 구동부의 데이터 래치 동작이 일시 정지되도록 래치 홀드 구간을 발생시키는 단계를 포함한다.
상기 래치 홀드 구간을 발생시키는 단계는 상기 데이터 구동부의 출력을 활성화하는 소스 출력 인에이블 신호의 하강 시점 또는 상승 시점에 대응하여 발생될 수 있다.
이상 본 발명은 전원 노이즈에 의한 문제(래치 불량, 화면이 반짝이는 불량 등)를 해소하여 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 AMP의 출력 이상, 블랭크 기간의 증가 및 전송 주파수의 상승(또는 전송 밴드폭 상승) 등을 방지하여 구동 신뢰성과 구동 안정성을 높일 수 있는 효과가 있다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3a 및 도 3b는 게이트인패널 방식 게이트 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 게이트 구동부와 관련된 장치의 구성 예시도들이다.
도 6은 타이밍 제어부에 연결된 데이터 구동부의 내부 블록을 개략적으로 도시한 도면이고, 도 7은 타이밍 제어부와 데이터 구동부 간의 데이터 전송 방식을 간략히 설명하기 위한 도면이다.
도 8은 전원 노이즈에 의한 문제를 설명하기 위한 도면이고, 도 9 및 도 10은 전원 노이즈에 의한 문제를 해결하기 위한 실험예들을 설명하기 위한 도면들이다.
도 11은 본 발명의 제1실시예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도이고, 도 12는 본 발명의 제1실시예에 따른 래치 홀드 방법을 보다 상세히 설명하기 위한 도면이다.
도 13은 본 발명의 제2실시예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도면이고, 도 14는 본 발명의 제2실시예의 제1변형예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도면이고, 도 15는 본 발명의 제2실시예의 제2변형예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도면이다.
도 16은 본 발명의 제3실시예에 따른 데이터 구동부의 내부 블록을 도시한 도면이고, 도 17은 본 발명의 제3실시예에 따른 래치 홀드 신호의 제어 방법을 설명하기 위한 도면이고, 도 18 및 도 19는 본 발명의 제3실시예에 따라 데이터 구동부의 내부 블록의 일부 구성과 래치 홀드에 따른 변화를 설명하기 위한 도면들이다.
도 20 및 도 21은 실험예와 본 발명의 제3실시예 간의 차이를 간략히 비교 설명하기 위한 도면들이다.
도 22는 본 발명의 제4실시예에 따른 래치 홀드 신호의 제어 방법을 설명하기 위한 도면이고, 도 23은 본 발명의 제4실시예에 따라 데이터 구동부의 내부 블록의 일부 구성을 설명하기 위한 도면이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광다이오드 또는 유기 발광다이오드를 기반으로 빛을 직접 발광하는 발광표시장치를 일례로 한다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 발광표시장치는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.
영상 공급부(110)(세트 또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 게이트신호(또는 스캔신호)를 출력할 수 있다. 게이트 구동부(130)는 게이트라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 게이트신호를 공급할 수 있다. 게이트 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1전원과 저전위의 제2전원을 생성하고, 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 출력할 수 있다. 전원 공급부(180)는 제1전원 및 제2전원뿐만아니라 게이트 구동부(130)의 구동에 필요한 전압(예: 게이트하이전압과 게이트로우전압을 포함하는 게이트전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압과 하프드레인전압을 포함하는 드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 게이트신호와 데이터전압을 포함하는 구동신호, 제1전원 및 제2전원 등에 대응하여 영상을 표시할 수 있다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.
예컨대, 하나의 서브 픽셀(SP)은 제1데이터라인(DL1), 제1게이트라인(GL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 연결될 수 있고, 스위칭 트랜지스터, 구동 트랜지스터, 커패시터, 유기 발광다이오드 등으로 이루어진 픽셀회로를 포함할 수 있다. 발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 또한 다양하다. 따라서, 서브 픽셀(SP)을 블록의 형태로 단순 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3a 및 도 3b는 게이트인패널 방식 게이트 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 게이트 구동부와 관련된 장치의 구성 예시도들이다.
도 3a 및 도 3b에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 도 3a와 같이 게이트 구동부(130a, 130b)는 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 도 3b와 같이, 게이트 구동부(130a, 130b)는 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수 있다.
게이트 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수 있다.
도 4에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120) 및 전원 공급부(180)로부터 출력된 신호들 및 전압들을 기반으로 클록신호들(Clks)과 스타트신호(Vst) 등을 생성할 수 있다. 클록신호들(Clks)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성될 수 있다.
시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 신호들(Clks, Vst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 게이트신호들(Gate[1] ~ Gate[m])을 출력할 수 있다. 시프트 레지스터(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성될 수 있다. 따라서, 도 3a 및 도 3b에 도시된 130a와 130b는 시프트 레지스터(131)에 해당할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 독립적으로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
도 6은 타이밍 제어부에 연결된 데이터 구동부의 내부 블록을 개략적으로 도시한 도면이고, 도 7은 타이밍 제어부와 데이터 구동부 간의 데이터 전송 방식을 간략히 설명하기 위한 도면이다.
도 6 및 도 7에 도시된 바와 같이, 타이밍 제어부(120)와 데이터 구동부(140)는 임베디드 클럭(Embedded clock) 방식을 기반으로 하는 EPI 인터페이스(Embedded Clock Point-Point Interface)(EPI)로 각종 신호를 주고 받을 수 있다.
EPI 인터페이스(EPI)를 통해 전달되는 각종 신호에는 데이터 구동부(140)를 제어하기 위한 제어신호들을 포함하는 콘트롤 패킷(CTR), 표시패널에 인가할 데이터신호들을 포함하는 데이터 패킷(Data Packet) 및 한 라인분 데이터신호의 입력 기간을 정의하는 데이터 인에이블신호(DE) 등이 포함될 수 있다. 한편, 데이터 구동부(140)는 콘트롤 패킷(CTR)에 포함된 제어신호를 기반으로 데이터 인에이블신호(DE)를 자체적으로 생성할 수도 있다.
데이터 구동부(140)는 시프트 레지스터(SR), 래치(LAT), DA변환부(DAC) 및 멀티채널 출력부(Multi-Channel Output Circuit) 등을 포함할 수 있다. 시프트 레지스터(SR), 래치(LAT), DA변환부(DAC) 및 멀티채널 출력부(Multi-Channel Output Circuit)는 EPI 인터페이스(EPI)를 통해 전달된 콘트롤 패킷(CTR)과 데이터 패킷(Data Packet)에 포함된 각종 신호들을 기반으로 표시패널에 인가할 데이터신호를 데이터전압으로 변환하여 출력하는 기능 등을 수행할 수 있다. 한편, 도 6에 도시된 데이터 구동부(140)의 내부 블록은 일례에 따라 간략 도시한 것일 뿐, 이에 한정되지 않는다.
한편, 데이터 구동부(140)는 내부 장치의 출력 동작 시(예컨대, 멀티채널 출력부에 포함된 AMP의 데이터전압 출력시), 전원 노이즈가 발생할 수 있다. 이하, 본 발명의 실시예에 따라 전원 노이즈에 의한 문제를 해소하는 방안에 대해 설명한다.
도 8은 전원 노이즈에 의한 문제를 설명하기 위한 도면이고, 도 9 및 도 10은 전원 노이즈에 의한 문제를 해결하기 위한 실험예들을 설명하기 위한 도면들이다.
도 6 및 도 8에 도시된 바와 같이, 소스 출력 인에이블 신호(Source Output Enable, SOE)가 로직하이에서 로직로우로 전환될 때, 데이터전압의 출력을 위해 멀티채널 출력부(Multi-Channel Output Circuit)에 포함된 AMP의 출력 동작이 이루어질 수 있다. 즉, 소스 출력 인에이블 신호(SOE)는 데이터 구동부(140)의 출력(AMP의 출력 동작)을 활성화하는 신호(데이터전압의 출력을 허락하는 신호)이다.
멀티채널 출력부(Multi-Channel Output Circuit)에는 다수의 데이터라인들(DL1 ~ DLn)을 통해 데이터전압을 출력하기 위한 AMP가 다수 포함되어 있다. 그런데, 데이터전압의 출력을 위해 다수의 AMP로부터 출력 동작이 이루어질 경우, 데이터 구동부의 내부에 전원 노이즈(Power Noise)가 발생할 수 있다.
전원 노이즈(Power Noise)는 AMP의 출력이 이루어지지 않는 하이임피던스 구간(Hi-Z 구간)보다 AMP의 출력이 이루어지는 출력 구간에 발생할 가능성이 높다.
이처럼, 데이터 구동부(140)의 내부에 전원 노이즈(Power Noise)가 발생할 때, 래치(LAT)가 동작할 경우, 데이터 패킷(Data Packet)(또는 데이터신호)을 입력받기 위한 데이터 래치가 정상적으로 이루어지지 않고 비정상적으로 이루어질 수 있다. 즉, 전원 노이즈(Power Noise)가 발생할 때 래치(LAT)가 동작할 경우, 데이터 래치(Data Latch) 불량(고주파 전송에서의 화면이 반짝이는 불량)을 유발할 가능성이 높다.
본 출원인은 앞서 설명한 문제를 해소하기 위한 실험을 수행하여, 도 9 및 도 10과 같은 방안을 마련한 바 있다.
도 9의 제1실험예는 데이터 래치 불량 발생을 방지하기 위해, 소스 출력 인에이블 신호의 폭(SOE Width)을 최소화한 것이고, 도 10의 제2실험예는 데이터 래치 불량 발생을 방지하기 위해, 전원 노이즈(Power Noise) 발생 시점에 대응하여 수평 블랭크(H-Blank) 기간을 늘린 것이다.
도 9의 제1실시예와 같이 소스 출력 인에이블 신호의 폭(SOE Width)을 최소화하면, DA 변환부의 노이즈가 유발될 수 있고, 이로 인하여 AMP의 출력 이상이 발생할 수 있는 것으로 확인되었다.
반면, 도 10의 제2실험예와 같이, 수평 블랭크(H-Blank) 기간을 늘리게 되면, 클락 트레이닝이 이루어지는 구간 동안 전원 노이즈(Power Noise)가 발생하게 되므로 데이터 래치 불량 문제를 해소할 수 있는 것으로 확인되었다.
하지만, 제2실험예와 같은 방법은 수평 블랭크(H-Blank) 기간의 증가로 전송 주파수가 상승(또는 전송 밴드폭 상승)하는 등 다른 문제가 유발될 수 있는 바 다음의 실시예들을 제안한다.
도 11은 본 발명의 제1실시예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도이고, 도 12는 본 발명의 제1실시예에 따른 래치 홀드 방법을 보다 상세히 설명하기 위한 도면이다.
도 11에 도시된 바와 같이, 본 발명의 제1실시예에 따르면, 래치는 전원 노이즈(Power Noise) 발생 시점에 대응하여 데이터 래치 동작이 일시 정지되는 래치 홀드(Latch Hold; LH) 구간을 가질 수 있다.
래치 홀드(LH)는 장치의 안정적 동작을 유지하기 위해, 제어신호들을 포함하는 콘트롤 패킷(CTR)보다 데이터신호들을 포함하는 데이터 패킷(Data Packet)의 전송 구간에 발생하는 것이 바람직하다.
도 12에 도시된 바와 같이, 전원 노이즈(Power Noise)는 AMP의 출력이 이루어지지 않는 하이임피던스 구간(Hi-Z 구간)보다 AMP의 출력이 이루어지는 출력 구간에 발생할 가능성이 높다.
따라서, 래치 홀드(LH)는 소스 출력 인에이블 신호(SOE)가 로직하이에서 로직로우 전환되는 기간에 대응하여 발생할 수 있다. 또한, 안정적인 래치 홀드(LH) 동작이 이루어질 수 있도록 소스 출력 인에이블 신호(SOE)가 로직하이에서 로직로우로 떨어지기 직전에 발생할 수 있고, 전원 노이즈(Power Noise)가 사라지고 일정 시간이 경과된 후 종료될 수 있다.
본 발명의 제1실시예를 따르면, 전원 노이즈에 의한 문제(래치 불량)를 해소할 수 있음은 물론이고 실험예에서 유발될 수 있는 AMP의 출력 이상이나 블랭크 기간의 증가로 전송 주파수가 상승(또는 전송 Band Width 상승)하는 등 다른 문제가 유발되는 것을 방지할 수 있다.
도 13은 본 발명의 제2실시예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도면이고, 도 14는 본 발명의 제2실시예의 제1변형예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도면이고, 도 15는 본 발명의 제2실시예의 제2변형예에 따른 래치 홀드 방법을 간략히 설명하기 위한 도면이다.
도 13에 도시된 바와 같이, 본 발명의 제2실시예에 따르면, 래치 홀드(LH) 동작은 전원 노이즈(Power Noise) 발생 시점에 대응하여 이루어질 수 있다. 래치 홀드(LH) 동작은 인위적으로 생성된 래치 홀드 신호(LHS)를 기반으로 수행될 수 있다.
타이밍 제어부나 데이터 구동부는 각각 장치의 동작 타이밍과 관련된 장치를 기반으로 전원 노이즈(Power Noise)를 유발하는 데이터전압의 출력 시점을 알 수 있다. 따라서, 래치 홀드 신호(LHS)는 타이밍 제어부로부터 생성되어 데이터 구동부에 인가되거나 데이터 구동부의 내부에서 자체적으로 생성될 수 있다.
데이터 구동부에 포함된 래치(LAT)는 데이터 래치 동작에 의해 데이터 패킷(Data Packet)에 포함된 데이터신호들을 채널별로 입력받을 수 있다. 그러나 데이터 구동부에 포함된 래치(LAT)는 래치 홀드 신호(LHS)가 로직하이로 발생하면, 로직하이 기간 동안 데이터 래치 동작을 일시 정지할 수 있다. 이후, 래치 홀드 신호(LHS)가 로직로우로 발생하면, 데이터 래치 동작을 재개할 수 있다.
이 때문에, 데이터 패킷(Data Packet)에 포함된 데이터신호들은 제1 내지 제7채널 데이터(Ch1 ~ Ch7)가 전송되다가 래치 홀드(LH) 동작에 의해 일시 정지된 후 제8채널 내지 제9채널 데이터(Ch8 ~ Ch9) 등의 입력으로 이어질 수 있다.
도 14에 도시된 바와 같이, 본 발명의 제2실시예의 제1변형예에 따르면, 래치 홀드(LH) 동작은 소스 출력 인에이블 신호(SOE)가 로직하이에서 로직로우로 전환될 때 발생할 수 있다. 즉, 래치 홀드(LH) 동작은 소스 출력 인에이블 신호가 로직로우로 떨어지는 시점(SOE의 하강 시점)의 주변에 발생할 수 있다.
도 15에 도시된 바와 같이, 본 발명의 제2실시예의 제2변형예에 따르면, 래치 홀드(LH) 동작은 소스 출력 인에이블 신호(SOE)가 로직로우에서 로직하이로 전환될 때 발생할 수 있다. 즉, 래치 홀드(LH) 동작은 소스 출력 인에이블 신호가 로직하이로 올라가는 시점(SOE의 상승 시점)의 주변에 발생(또는 SOE의 상승 시점에 동기하여 발생)할 수 있다.
도 14 및 도 15에서 볼 수 있는 바와 같이, AMP는 소스 출력 인에이블 신호(SOE)가 로직로우로 떨어질 때 출력이 발생하도록 구현되거나 소스 출력 인에이블 신호(SOE)가 로직하이로 올라갈 때 출력이 발생하도록 구현될 수도 있다. 따라서, 래치 홀드(LH) 동작은 전원 노이즈(Power Noise)의 발생 시점, AMP의 출력 시점 또는 이들을 모두 고려한 시점에 발생하도록 제어될 수 있다.
도 16은 본 발명의 제3실시예에 따른 데이터 구동부의 내부 블록을 도시한 도면이고, 도 17은 본 발명의 제3실시예에 따른 래치 홀드 신호의 제어 방법을 설명하기 위한 도면이고, 도 18 및 도 19는 본 발명의 제3실시예에 따라 데이터 구동부의 내부 블록의 일부 구성과 래치 홀드에 따른 변화를 설명하기 위한 도면들이다.
도 16에 도시된 바와 같이, 본 발명의 제3실시예에 따르면, 데이터 구동부(140)는 인터페이스부(EPI RX & CDR), 로직회로부(S2P & LOGIC), 시프트 레지스터(SR), 제1래치(LAT1), 제2래치(LAT2), DA변환부(DAC) 및 멀티채널 출력부(Multi-Channel Output Circuit) 등을 포함할 수 있다.
인터페이스부(EPI RX & CDR)는 타이밍 제어부와의 데이터통신을 위한 통신단자(EPI0A&B, EPI1A&B) 등을 포함할 수 있다. 로직회로부(S2P & LOGIC)는 래치 방향을 선택하기 위한 선택단자(LbR) 등을 포함할 수 있다.
인터페이스부(EPI RX & CDR)는 타이밍 제어부와 체결된 EPI 인터페이스를 통해 데이터를 수신하고 내부 장치에서 활용할 수 있는 형태로 제어신호들과 데이터신호들을 분리할 수 있다.
로직회로부(S2P & LOGIC)는 인터페이스부(EPI RX & CDR)를 통해 전달된 제어신호들을 기반으로 시프트 레지스터(SR), 제1래치(LAT1), 제2래치(LAT2), DA변환부(DAC) 및 멀티채널 출력부(Multi-Channel Output Circuit) 등을 제어할 수 있는 제어신호들과 더불어 데이터신호들을 출력할 수 있다. 또한, 로직회로부(S2P & LOGIC)는 EPI 인터페이스를 통해 전송된 신호를 기반으로 마련된 래치 홀드 신호(LHS)를 시프트 레지스터(SR)에 전달할 수 있다.
이밖에, 데이터 구동부(140)는 DA변환부(DAC)에 제공할 감마전압을 입력받기 위한 감마전압단자(GMA<1:10>), 내부 장치의 동작을 테스트하기 위한 테스트단자들(LITEST, TEST), 내부 장치의 동작 전원을 입력받기 위한 전압단자들(VCCA/R, VSSA/R, VDDH, VSSH) 및 출력단자들(OUT1 ~ OUTn) 등을 포함할 수 있다.
도 17에 도시된 바와 같이, 본 발명의 제3실시예에 따르면, 래치 홀드 신호(LHS)는 소스 출력 인에이블 신호가 로직로우로 떨어지는 시점(SOE의 하강 시점)의 주변에 발생될 수 있다. 또한, 래치 홀드 신호(LHS)가 로직하이로 발생되면, 래치 홀드(LH) 동작이 수행될 수 있다.
래치 홀드 신호(LHS)는 소스 출력 인에이블 신호의 전체 폭(SOE Width)을 기준으로 로직하이에서 로직로우로 떨어지는 시점(신호의 하강 에지) 보다 전에 발생하거나 후에 발생할 수 있다. 래치 홀드 신호(LHS)의 발생 시점(LHS_S[3:0])은 데이터비트의 값에 따라 빨라지거나 느려질 수 있다. 그리고 래치 홀드 신호(LHS)의 폭(LHS_W[5:0])은 데이터비트의 값에 따라 넓어지거나 좁아질 수 있다. 아울러, 래치 홀드 신호(LHS)가 로직하이로 발생하는 래치 홀드(LH) 기간 동안 데이터 패킷(Data Packet) 대신 클록 트레이닝 패턴(CT Pattern)이 발생될 수도 있다.
도 18 및 도 19에 도시된 바와 같이, 본 발명의 제3실시예에 따른 시프트 레지스터(SR)는 인버터(INV), 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn), 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn) 등을 포함할 수 있다. 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 클록단자에 인가된 클록신호에 대응하여 신호를 시프트시키며 출력할 수 있는 D플립플롭으로 구현될 수 있다.
제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 데이터 출력단자(Q)의 출력이 다음단의 데이터 입력단자(D)에 인가되도록 종속적으로 접속될 수 있다. 단, 최상위에 위치하는 제1플립플롭(FF1)은 외부로부터 소스스타트펄스(SSP)와 같은 신호를 입력받을 수 있다. 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn)의 출력단자의 출력이 클록단자에 인가되도록 접속될 수 있다.
본 발명의 제3실시예에 따른 제1래치(LAT1)는 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn) 등을 포함할 수 있다. 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn)는 데이터버스(S2P[Data Bus])에 입력단자가 각각 연결되고 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)의 출력단자에 클록단자가 연결될 수 있다.
제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn)는 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)의 출력단자(Q)로부터 출력된 제1클록신호 내지 제N클록신호(CLK1 ~ CLKn)에 대응하여 데이터버스(S2P[Data Bus])를 통해 전달되는 데이터신호를 픽셀 단위로 저장(한 라인분씩)할 수 있다. 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn)의 동작에 의해 직렬 형태로 전달되는 데이터신호를 병렬 형태로 전환될 수 있다.
이하, 시프트 레지스터(SR) 및 제1래치(LAT1)에 포함된 일부 구성을 일례로 이들의 접속 및 동작 관계를 설명한다. 다만, 시프트 레지스터(SR) 및 제1래치(LAT1)에 포함된 나머지 구성은 이하에서 설명될 일부 구성과 동일한 접속 및 동작 관계를 가지므로 생략한다.
제1플립플롭(FF1)은 소스스타트펄스(SSP)를 전달하는 소스스타트펄스라인에 데이터 입력단자(D)가 연결되고 제2플립플롭(FF2)의 데이터 입력단자(D)에 데이터 출력단자(Q)가 연결될 수 있다. 제1앤드 게이트(AND1)는 시프트 클록신호(LCLK)를 전달하는 시프트 클록신호라인에 제1입력단자가 연결되고 래치 홀드 신호(LHS)를 반전하여 출력하는 인버터(INV)의 출력단자에 제2입력단자가 연결되고 제1플립플롭(FF1)의 클록단자에 출력단자가 연결될 수 있다.
제1플립플롭(FF1)은 소스스타트펄스(SSP)가 로직하이를 유지하는 기간 동안에 발생된 로직하이의 시프트 클록신호(LCLK)(시프트 클록신호의 상승 시점)에 대응하여 로직하이의 제1클록신호(CLK1)를 출력할 수 있다. 제1데이터 레지스터(DR1)는 제1플립플롭(FF1)으로부터 출력된 제1클록신호(CLK1)를 기반으로 데이터버스(S2P[Data Bus])를 통해 전달되는 제1픽셀(Pixel1)의 데이터신호(D0 ~ D5)를 저장할 수 있다.
제2플립플롭(FF2)은 제1플립플롭(FF1)의 데이터 출력단자(Q)에 데이터 입력단자(D)가 연결되고 제3플립플롭(FF3)의 데이터 입력단자(D)에 데이터 출력단자(Q)가 연결될 수 있다. 제2앤드 게이트(AND2)는 시프트 클록신호(LCLK)를 전달하는 시프트 클록신호라인에 제1입력단자가 연결되고 래치 홀드 신호(LHS)를 반전하여 출력하는 인버터(INV)의 출력단자에 제2입력단자가 연결되고 제2플립플롭(FF2)의 클록단자에 출력단자가 연결될 수 있다.
제2플립플롭(FF2)은 소스스타트펄스(SSP)가 로직하이를 유지하는 기간 동안에 인가된 로직하이의 제1클록신호(CLK1)(제1클록신호의 하강 시점)에 대응하여 로직하이의 제2클록신호(CLK2)를 출력할 수 있다. 제2데이터 레지스터(DR2)는 제2플립플롭(FF2)으로부터 출력된 제2클록신호(CLK2)를 기반으로 데이터버스(S2P[Data Bus])를 통해 전달되는 제2픽셀(Pixel2)의 데이터신호(D0 ~ D5)를 저장할 수 있다.
도 17과 같이, 로직로우의 래치 홀드 신호(LHS)는 도 19에서 볼 수 있듯이 인버터(INV)를 거친 후 로직하이의 래치 홀드 신호(iLHS)로 변환되어 출력된다. 그리고 도 17과 같이, 로직하이의 래치 홀드 신호(LHS)는 도 19에서 볼 수 있듯이 인버터(INV)를 거친 후 로직로우의 래치 홀드 신호(iLHS)로 변환되어 출력된다.
따라서, 위와 같은 동작은 인버터(INV)의 입력단자에 전달되는 래치 홀드 신호(LHS)가 로직로우로 인가될 때까지만 가능하다. 한편, 인버터(INV)에 의해 로직로우의 래치 홀드 신호(iLHS)가 발생하면, 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn)는 1이 아닌 0을 출력하게 된다. 앤드 게이트는 양 단자의 입력을 곱하여 출력(논리곱)을 만들기 때문에 어느 한쪽에 로직로우 또는 0이 입력되면 0을 출력하기 때문이다. 그 결과, 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 로직로우의 래치 홀드 신호(iLHS)가 출력되는 래치 홀드(LH) 기간 동안 로직하이의 클록신호들 대신 로직로우의 클록신호들을 출력하게 된다.
도 19는 하나의 예로써, 제2클록신호(CLK2)가 출력된 이후 래치 홀드(LH) 동작에 의해 일정 시간 지연된 후 제3클록신호(CLK3)가 출력되는 모습을 보여준 것이다. 한편, 도 19를 참고하면 알 수 있듯이, 래치 홀드(LH) 기간 동안 임의 데이터신호(임의 Data)가 발생할 수 있으나 로직하이의 클록신호가 발생하지 않은 상태이기 때문에 데이터 레지스터에 저장되지 않는다.
도 20 및 도 21는 실험예와 본 발명의 제3실시예 간의 차이를 간략히 비교 설명하기 위한 도면들이다.
도 20 및 도 21에 도시된 바와 같이, 실험예에 따른 시프트 레지스터(SR)는 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn), 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn) 등을 포함할 수 있다. 또한, 실험예에 따른 제1래치(LAT1)는 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn) 등을 포함할 수 있다.
실험예에 따른 구조는 래치 홀드 신호를 인가받지 않는다. 이 때문에, 래치 홀드 신호(LHS)를 인가받거나 이를 기반으로 래치 홀드(LH) 동작을 수행하는 등 전원 노이즈에 의한 문제를 해소하기 어렵다. 그 결과, 전원 노이즈 발생 시, 도 8에서 언급한 데이터 래치(Data Latch) 불량을 유발할 가능성이 높다.
이하, 제4실시예를 설명하되, 제3실시예 대비 다른 부분을 위주로 설명한다.
도 22는 본 발명의 제4실시예에 따른 래치 홀드 신호의 제어 방법을 설명하기 위한 도면이고, 도 23은 본 발명의 제4실시예에 따라 데이터 구동부의 내부 블록의 일부 구성을 설명하기 위한 도면이다.
도 22에 도시된 바와 같이, 본 발명의 제4실시예에 따르면, 래치 홀드 신호(LHS)는 소스 출력 인에이블 신호가 로직로우로 떨어지는 시점(SOE의 하강 시점)의 주변에 발생될 수 있다. 또한, 래치 홀드 신호(LHS)가 로직로우로 발생되면, 래치 홀드(LH) 동작이 수행될 수 있다. 즉, 제3실시예와 반대되는 형태로 발생된 래치 홀드 신호(LHS)에 의해 래치 홀드(LH) 동작이 수행될 수 있다.
도 23에 도시된 바와 같이, 본 발명의 제4실시예에 따른 시프트 레지스터(SR)는 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn), 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn) 등을 포함할 수 있다. 즉, 본 발명의 제4실시예는 제3실시예와 달리 시프트 레지스터(SR)의 클록단자에 인버터가 포함되지 않는다.
제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 데이터 출력단자(Q)의 출력이 다음단의 데이터 입력단자(D)에 인가되도록 종속적으로 접속될 수 있다. 단, 최상위에 위치하는 제1플립플롭(FF1)은 외부로부터 소스스타트펄스(SSP)와 같은 신호를 입력받을 수 있다. 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn)의 출력단자의 출력이 클록단자에 인가되도록 접속될 수 있다.
본 발명의 제4실시예에 따른 제1래치(LAT1)는 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn) 등을 포함할 수 있다. 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn)는 데이터버스(S2P[Data Bus])에 입력단자가 각각 연결되고 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)의 출력단자에 클록단자가 연결될 수 있다.
제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn)는 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)의 출력단자(Q)로부터 출력된 제1클록신호 내지 제N클록신호(CLK1 ~ CLKn)에 대응하여 데이터버스(S2P[Data Bus])를 통해 전달되는 데이터신호를 픽셀 단위로 저장(한 라인분씩)할 수 있다. 제1데이터 레지스터 내지 제N데이터 레지스터(DR1 ~ DRn)의 동작에 의해 직렬 형태로 전달되는 데이터신호를 병렬 형태로 전환될 수 있다.
이하, 시프트 레지스터(SR) 및 제1래치(LAT1)에 포함된 일부 구성을 일례로 이들의 접속 및 동작 관계를 설명한다. 다만, 시프트 레지스터(SR) 및 제1래치(LAT1)에 포함된 나머지 구성은 이하에서 설명될 일부 구성과 동일한 접속 및 동작 관계를 가지므로 생략한다.
제1플립플롭(FF1)은 소스스타트펄스(SSP)를 전달하는 소스스타트펄스라인에 데이터 입력단자(D)가 연결되고 제2플립플롭(FF2)의 데이터 입력단자(D)에 데이터 출력단자(Q)가 연결될 수 있다. 제1앤드 게이트(AND1)는 시프트 클록신호(LCLK)를 전달하는 시프트 클록신호라인에 제1입력단자가 연결되고 래치 홀드 신호(LHS)를 전달하는 래치 홀드 신호라인에 제2입력단자가 연결되고 제1플립플롭(FF1)의 클록단자에 출력단자가 연결될 수 있다.
제1플립플롭(FF1)은 소스스타트펄스(SSP)가 로직하이를 유지하는 기간 동안에 발생된 로직하이의 시프트 클록신호(LCLK)(시프트 클록신호의 상승 시점)에 대응하여 로직하이의 제1클록신호(CLK1)를 출력할 수 있다. 제1데이터 레지스터(DR1)는 제1플립플롭(FF1)으로부터 출력된 제1클록신호(CLK1)를 기반으로 데이터버스(S2P[Data Bus])를 통해 전달되는 제1픽셀(Pixel1)의 데이터신호를 저장할 수 있다.
제2플립플롭(FF2)은 제1플립플롭(FF1)의 데이터 출력단자(Q)에 데이터 입력단자(D)가 연결되고 제3플립플롭(FF3)의 데이터 입력단자(D)에 데이터 출력단자(Q)가 연결될 수 있다. 제2앤드 게이트(AND2)는 시프트 클록신호(LCLK)를 전달하는 시프트 클록신호라인에 제1입력단자가 연결되고 래치 홀드 신호(LHS)를 전달하는 래치 홀드 신호라인에 제2입력단자가 연결되고 제2플립플롭(FF2)의 클록단자에 출력단자가 연결될 수 있다.
제2플립플롭(FF2)은 소스스타트펄스(SSP)가 로직하이를 유지하는 기간 동안에 인가된 로직하이의 제1클록신호(CLK1)(제1클록신호의 하강 시점)에 대응하여 로직하이의 제2클록신호(CLK2)를 출력할 수 있다. 제2데이터 레지스터(DR2)는 제2플립플롭(FF2)으로부터 출력된 제2클록신호(CLK2)를 기반으로 데이터버스(S2P[Data Bus])를 통해 전달되는 제2픽셀(Pixel2)의 데이터신호를 저장할 수 있다.
도 22 및 도 23을 살펴보면 알 수 있듯이, 로직로우의 래치 홀드 신호(LHS)가 인가되는 경우, 제1앤드 게이트 내지 제N앤드 게이트(AND1 ~ ANDn)는 1이 아닌 0을 출력하게 된다. 그 결과, 제1플립플롭 내지 제N플립플롭(FF1 ~ FFn)은 로직로우의 래치 홀드 신호(LHS)가 출력되는 래치 홀드(LH) 기간 동안 로직하이의 클록신호들 대신 로직로우의 클록신호들을 출력하게 된다.
이상 본 발명은 전원 노이즈에 의한 문제(래치 불량, 화면이 반짝이는 불량 등)를 해소하여 표시품질을 향상할 수 있는 효과가 있다. 본 발명은 AMP의 출력 이상, 블랭크 기간의 증가 및 전송 주파수의 상승(또는 전송 밴드폭 상승) 등을 방지하여 구동 신뢰성과 구동 안정성을 높일 수 있는 효과가 있다.
120: 타이밍 제어부 130: 게이트 구동부
140: 데이터 구동부 150: 표시패널
SR: 시프트 레지스터 LAT1: 제1래치
INV: 인버터 Power Noise: 전원 노이즈
LHS: 래치 홀드 신호 LH: 래치 홀드

Claims (10)

  1. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터전압을 공급하는 데이터 구동부; 및
    상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고,
    상기 데이터 구동부는 데이터 래치 동작이 일시 정지되는 표시장치.
  2. 제1항에 있어서,
    상기 데이터 구동부는
    소스 출력 인에이블 신호의 하강 시점 또는 상승 시점에 대응하여 상기 데이터 래치 동작이 일시 정지되는 표시장치.
  3. 제1항에 있어서,
    상기 데이터 래치 동작의 일시 정지는
    상기 데이터 구동부 또는 상기 타이밍 제어부로부터 발생된 래치 홀드 신호에 의해 수행되는 표시장치.
  4. 제3항에 있어서,
    상기 데이터 구동부는
    상기 래치 홀드 신호에 대응하여 상기 데이터 래치 동작을 일시 정지하기 위해 클록신호의 출력을 일시 정지하는 시프트 레지스터를 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 시프트 레지스터는
    상기 래치 홀드 신호와 래치 클록신호를 논리곱하여 출력하는 앤드 게이트와,
    상기 앤드 게이트의 출력과 외부로부터 인가된 펄스를 기반으로 클록신호를 출력하는 플립플롭을 포함하는 표시장치.
  6. 제5항에 있어서,
    상기 래치 홀드 신호가 로직로우로 발생된 경우
    상기 시프트 레지스터에 연결된 래치는 상기 데이터 래치 동작을 일시 정지시키는 래치 홀드 구간을 갖는 표시장치.
  7. 제4항에 있어서,
    상기 시프트 레지스터는
    상기 래치 홀드 신호를 반전하여 출력하는 인버터와,
    상기 인버터로부터 출력된 래치 홀드 신호와 래치 클록신호를 논리곱하여 출력하는 앤드 게이트와,
    상기 앤드 게이트의 출력과 외부로부터 인가된 펄스를 기반으로 클록신호를 출력하는 플립플롭을 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 래치 홀드 신호가 로직하이로 발생된 경우
    상기 시프트 레지스터에 연결된 래치는 상기 래치 홀드 구간을 갖는 표시장치.
  9. 영상을 표시하는 표시패널, 상기 표시패널에 데이터전압을 공급하는 데이터 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하는 표시장치의 제조방법에 있어서,
    상기 타이밍 제어부와 상기 데이터 구동부 간에 체결된 인터페이스를 통해 콘트롤 패킷과 데이터 패킷을 포함하는 데이터를 상기 데이터 구동부에 전송하는 단계; 및
    상기 데이터 패킷이 전송되는 기간 내에 상기 데이터 구동부의 데이터 래치 동작이 일시 정지되도록 래치 홀드 구간을 발생시키는 단계를 포함하는 표시장치의 구동방법.
  10. 제9항에 있어서,
    상기 래치 홀드 구간을 발생시키는 단계는
    상기 데이터 구동부의 출력을 활성화하는 소스 출력 인에이블 신호의 하강 시점 또는 상승 시점에 대응하여 발생되는 표시장치의 구동방법.
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