KR20200003069A

KR20200003069A - 스캔 드라이브 회로, 어레이 기판과 디스플레이 패널

Info

Publication number: KR20200003069A
Application number: KR1020197035158A
Authority: KR
Inventors: 망 자오
Original assignee: 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2017-04-27
Filing date: 2017-05-26
Publication date: 2020-01-08
Also published as: CN106875917A; WO2018196084A1; JP2020518847A; EP3618048A1; JP7048037B2; US10417977B2; CN106875917B; EP3618048A4; KR102405060B1; US20180330678A1

Abstract

본 발명은 스캔 드라이브 회로, 및 상기 스캔 드라이브 회로를 갖는 어레이 기판과 디스플레이 패널을 개시한다. 상기 스캔 드라이브 회로는 순차적으로 서로 캐스케이드된 n개의 스캔 드라이브 유닛을 포함한다. 각 스캔 드라이브 유닛은 입력 유닛 및 출력 유닛을 포함한다. 입력 유닛은 시작 트리거 신호를 수신하여 출력 유닛으로 전송하고 상기 출력 유닛이 스캔 상태에 있도록 제어하기 위해 사용된다. 스캔 드라이브 유닛은 다이오드 방식으로 연결된 다수의 트랜지스터를 갖는 스캔 신호 변조 유닛을 더 포함하고, 다수의 상기 트랜지스터는 다수의 클럭 신호에 기초하여 클럭 변조 신호를 출력하고, 클럭 변조 신호는 사전결정된 시간대만큼 간격을 둔 적어도 두 개의 제1 전위를 포함한다. 상기 출력 유닛은 상기 클럭 변조 신호에 대응하여 상기 스캔 신호로부터 스캔 드라이브 신호를 출력한다. 스캔 신호는 제1 전위의 두 개의 서브 스캔 신호에 대응하여 하나의 스캔 주기 내의 하나의 픽셀 유닛이 이미지 신호를 수신하도록 제어하는 것을 포함한다.

Description

스캔 드라이브 회로, 어레이 기판과 디스플레이 패널

본 발명은 2017년 4월 27일에 출원된 발명의 명칭 '스캔 드라이브 회로 및 어레이 기판'인 출원 번호 201710290786.9의 선출원에 대해 우선권을 주장하며, 상술한 선출원의 내용은 인용의 방식으로 본 명세서에 포함된다.

본 발명의 디스플레이 분야에 관한 것으로, 특히 디스플레이 장치의 이미지 디스플레이 스캔 드라이브 분야에 관한 것이다.

디스플레이 뷰 색차(color washout)의 문제를 해결하기 위해, 하나의 픽셀을 두 개의 보조 픽셀, 즉 하나의 메인 픽셀과 하나의 보조 픽셀로 분할하고, 두 픽셀의 드라이브 전압이 다른 점을 이용하여, 서로 다른 광학 특성을 형성해 뷰 색차 개선이라는 목적을 달성한다. 이러한 프레임의 픽셀 구조의 드라이브 방식은 주로 서로 다른 데이터 라인을 이용하여 동일한 스캔 주기의 서로 다른 시간에 메인 픽셀과 보조 픽셀에 서로 다른 드라이브 전압을 제공하는 것인데, 이러한 픽셀 구조는 1G2D(1 Gate 2 dots)라 칭할 수 있다. 하지만 앞에서 서술한 1G2D 픽셀 구조의 스캔 드라이브 회로에 의해 출력된 스캔 신호는 2개의 서브 픽셀이 드라이브 전압을 수신하는 시간을 유연하게 조정할 수 없어서, 이와 같은 유형의 구조의 스캔 드라이브 회로 구조가 복잡해지게 된다.

앞에서 서술한 기술적 과제를 해결하고자, 본 발명은 구조가 간단한 스캔 드라이브 회로를 제공하고자 한다.

더 나아가, 본 발명은 앞에서 서술한 스캔 드라이브 회로의 어레이 기판과 디스플레이 패널을 추가적으로 제공하고자 한다.

스캔 드라이브 회로로서, 순차적으로 서로 캐스케이드된 n개의 스캔 드라이브 유닛을 포함하되, 각 스캔 드라이브 유닛은 적어도 시작 트리거단, 스캔 신호 출력단과 다수의 클럭 신호단을 포함하며, 여기서 제i 레벨에 있는 스캔 드라이브 유닛의 시작 트리거단과 제i-1 레벨에 있는 스캔 신호 출력단이 전기적으로 연결되고, 스캔 신호 출력단은 스캔 신호를 출력하기 위해 사용되고 제i+1 레벨의 시작 트리거단과 전기적으로 연결되며, 각 스캔 드라이브 유닛은: 상기 시작 트리거단과 전기적으로 연결되는 입력 유닛; 및 상기 스캔 신호 출력단과 전기적으로 연결되는 출력 유닛을 포함한다. 상기 입력 유닛은 상기 시작 트리거 신호를 수신하고 그것을 상기 출력 유닛으로 전송하며, 상기 출력 유닛이 스캔 상태에 있도록 제어하기 위해 사용된다. 상기 스캔 드라이브 유닛은 다이오드 방식으로 연결된 다수의 트랜지스터를 갖는 스캔 신호 변조 유닛을 더 포함하고, 다수의 상기 트랜지스터는 다수의 상기 클럭 신호단에 연결되고, 및 다수의 클럭 신호에 따라 클럭 변조 신호를 출력하며, 상기 클럭 변조 신호는 사전결정된 시간대만큼 간격을 둔 적어도 두 개의 제1 전위를 포함하며, 상기 출력 유닛이 스캔 상태에 있을 때 상기 클럭 변조 신호에 대응하여 상기 스캔 신호 출력단으로부터 스캔 드라이브 신호를 출력하는데, 상기 스캔 신호는 상기 사전결정된 시간대만큼 간격을 둔 2개의 서브 스캔 신호를 포함하고, 각 서브 스캔 신호는 클럭 변조 신호의 제1 전위에 각각 대응하며, 2개의 상기 서브 스캔 신호는 하나의 스캔 주기 내 하나의 픽셀 유닛이 이미지 신호를 수신하도록 제어하는데 이용되고, 상기 픽셀 유닛은 2개의 서브 픽셀 유닛을 포함하며, n은 1보다 큰 자연수, i는 n보다 작은 자연수이다.

어레이 기판으로서, 상기 어레이 기판은 제1 영역과 제2 영역을 포함하되, 상기 제1 영역은 2n개의 스캔 라인 및 상기 스캔 라인과 전기적으로 연결된 다수의 픽셀 유닛을 포함하며, 상기 2n개의 스캔 라인은 서로 평행하면서 절연되어 순서대로 배열되어 있다. 상기 제2 영역에는 앞에서 서술한 스캔 드라이브 회로가 배치되어 있고, 각 스캔 드라이브 유닛마다 스캔 라인이 전기적으로 연결되어 상기 스캔 신호를 상기 스캔 라인과 전기적으로 연결된 상기 픽셀 유닛으로 출력함으로써, 상기 픽셀 유닛이 디스플레이 예정 이미지 신호를 수신하도록 제어하는데, 여기서 2개의 상기 스캔 드라이브 회로는 상기 2n개 스캔 라인의 서로 마주하는 양 단에 배치되고, 임의로 서로 이웃한 2개의 스캔 라인은 서로 마주하여 배치된 2개의 상기 스캔 드라이브 유닛과 각각 전기적으로 연결되며, 여기서 상기 스캔 드라이브 회로는 상기 픽셀 유닛과 동일한 프로세스에 의해 형성되는 것을 특징으로 한다.

디스플레이 패널로서, 앞에서 서술한 어레이 기판 및 상기 어레이 기판과 정면으로 마주하여 배치되는 대향 기판을 포함하되, 상기 디스플레이 패널은 이미지 디스플레이에 사용되는 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비 디스플레이 영역을 포함하고, 상기 어레이 기판의 제1 영역은 상기 디스플레이 영역에 대응되고, 상기 제2 영역은 상기 비 디스플레이 영역에 대응된다.

종래 기술과 비교했을 때, 스캔 드라이브 회로는 다이오드 방식으로 연결된 적어도 2개의 트랜지스터를 통해 스캔 신호의 파형을 조절하여, 스캔 신호가 1개의 픽셀 유닛 내 2개 서브 픽셀로 하여금 스캔을 더 유연하고 안정적으로 수행하게 하고, 2개 서브 픽셀이 서로 다른 시간대에 디스플레이 예정 이미지 데이터 전압을 수신함으로써 이미지 디스플레이를 수행하게 한다.

본 발명의 실시예의 기술 방안을 더 명확하게 설명하고자, 아래에서는 실시예 중 사용이 필요한 첨부 도면을 간략히 소개할 예정이며, 명백히 볼 수 있듯이, 아래 설명의 첨부 도면은 본 발명의 일부 실시예에 불과하므로, 본 기술분야의 통상의 기술자에게 있어, 창조적 노동을 수행하지 않는다는 것을 전제로, 이와 같은 첨부 도면에 따라 다른 첨부 도면을 또한 획득할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 입체적인 구조 도면이다.
도 2는 도 1에 도시된, 디스플레이 패널의 어레이 기판의 평면 구조를 나타내는 모식도다.
도 3은 도 2에 도시된, 1개의 픽셀 유닛과 데이터 라인, 스캔 라인의 전기적 연결 구조를 나타내는 모식도다.
도 4는 도 2에 도시된, 디스플레이 패널의 스캔 드라이브 회로와 스캔 라인의 연결을 나타내는 모식도다.
도 5는 도 4에 도시된, 스캔 드라이브 회로의 임의의 1개의 스캔 드라이브 유닛(SDn)의 구체적인 회로 구조를 나타내는 모식도다.
도 6은 도 3 내지 도 5에 도시된, 디스플레이 패널의 스캔 드라이브 회로의 스캔 드라이브 유닛(SDn)의 동작 타이밍 시퀀스를 나타내는 도면이다.
도 7은 본 발명의 다른 일 실시예에 따른 스캔 드라이브 유닛(SDi)의 회로 구조를 나타내는 모식도다.

이하 본 발명 실시예의 첨부 도면을 결합해, 본 발명 실시예의 기술 방안을 명확하고 완전하게 설명하며, 분명히, 설명된 실시예는 실시예 전부가 아닌 본 발명의 실시예의 일부에 지나지 않는다. 본 발명의 실시예를 바탕으로, 당업자가 창조적 노동을 수행하지 않는다는 것을 전제로 하여 획득된 다른 실시예는 본 발명이 보호하는 범위에 모두 속한다.

도 1은 본 발명의 실시예에 따른 디스플레이 장치의 입체적인 구조 도면이다. 도 1에 도시된 것처럼, 디스플레이 장치(10)는 디스플레이 패널(11)과 광학 모듈(미도시)를 포함하고, 디스플레이 패널(11)은 이미지용 디스플레이 영역(11a)과 비 디스플레이 영역(11b)을 포함한다. 디스플레이 영역(11a)은 이미지 디스플레이에 사용되고, 비 디스플레이 영역(11b)은 디스플레이 영역(11a) 주위를 둘러싸며 배치되는데, 비 디스플레이 영역(11b)은 비 발광 영역으로, 이미지 디스플레이에 사용되지 않는다. 디스플레이 패널(11)은 어레이 기판(11c)과 대향 기판(11), 그리고 어레이 기판(11c)과 대향 기판(11d) 사이에 개재된 액정층(11e)을 더 포함한다. 본 실시예에서 디스플레이 장치(10) 그리고 디스플레이 패널(11)은 액정을 디스플레이 매체로 한다. 당연하게도, 본 발명의 다른 변형된 실시예에서 디스플레이 장치(10)와 디스플레이 패널(11)이 유기 발광 반도체 재료(Organic Electroluminescence Diode，OLED)를 디스플레이 매체로 할 수도 있으며, 이에 제한되지는 않는다.

도 2를 참조하면, 이는 도 1에 도시된, 디스플레이 패널(11)의 어레이 기판(11c)의 평면 구조를 나타내는 모식도다. 도 2에서 보여지듯, 어레이 기판(11c)의 이미지 디스플레이 영역(11a)에 대응되는 제1 영역(미도시)은 매트릭스로 배열된 다수의 2m * 2n 픽셀 유닛 (Pixel) (110), 2m개의 데이터 라인(Data Line) (120) 및 2n개의 스캔 라인(Scan Line)(130)을 포함하고, m, n은 1보다 큰 자연수다. 여기서 다수의 데이터 라인(120)은 제1 방향(Y)을 따라, 또한 제1 예정 거리만큼 간격을 두고 서로 절연되어 평행으로 배열되고, 다수의 스캔 라인(130)은 제2 방향(X)을 따라, 또한 제2 예정 거리만큼 간격을 둔 채 서로 절연되어 평행으로 배열되며, 그리고 상기 다수의 스캔 라인(130)은 현재 다수의 데이터 라인(120)과 서로 절연되고, 상기 제1 방향(X)은 제2 방향(Y)과 서로 수직이다. 설명의 편의를 위해, 상기 2m개 데이터 라인(120)을 각각 D1, D2 ? D2m-1, D2m으로 정의한다; 상기 2n개 스캔 라인(130)은 각각 G1, G2, ? G2n-1, G2n으로 정의한다. 다수의 상기 픽셀 유닛(110)은 각각 다수의 데이터 라인(120), 스캔 라인(130)이 구성하는 매트릭스에 위치하고, 그리고 대응되는 데이터 라인-(120) 및 스캔 라인(130)과 전기적으로 연결된다.

디스플레이 패널(11)에 대응되는 비 디스플레이 영역(11b), 디스플레이 장치(10)가 추가적으로 포함하는, 픽셀 매트릭스(110)를 구동하여 이미지 디스플레이를 수행하는 제어 회로(101), 데이터 드라이브 회로(Data Driver)(102) 및 스캔 드라이브 회로(Scan Driver)(103)는 어레이 기판(11c)의 제2 영역(미도시)에 설치된다. 데이터 드라이브 회로(102)와 현재 다수의 데이터 라인(120)은 전기적으로 연결되어, 디스플레이 예정인 이미지 데이터를 현재 다수 데이터 라인(120)을 통해 데이터 전압의 형식으로 현재 다수의 픽셀 유닛(110)으로 전송하기 위해 사용된다. 스캔 드라이브 회로(103)는 다수의 스캔 라인(130)과 전기적으로 연결되기 위해 사용되고, 다수의 스캔 라인(130)을 통해 스캔 신호를 출력해 픽셀 유닛(110)이 언제 이미지 데이터를 수신해 이미지 디스플레이를 수행할지 제어하기 위해 사용된다. 제어 회로(101)는 데이터 드라이브 회로(102) 및 스캔 드라이브 회로(103)와 각각 전기적으로 연결되어, 데이터 드라이브 회로(102)와 스캔 드라이브 회로(103)의 동작 타이밍 시퀀스를 제어하기 위해 사용되는데, 즉 대응되는 타이밍 시퀀스 제어 신호를 데이터 드라이브 회로(102) 및 스캔 드라이브 회로(103)로 출력하는 것이다.

본 실시예에서, 스캔 드라이브 회로(103)는 디스플레이 패널(11)의 비 디스플레이 영역(11b)(미도시)에 직접 설치되고, 제어 회로(101)와 데이터 드라이브 회로(102)는 어레이 기판(11c)으로부터 독립되어 다른 캐리어 회로 기판 상에 설치된다. 본 실시예에서, 스캔 드라이브 회로(103)의 회로 소자와 디스플레이 패널(11)의 픽셀 유닛(110)이 동일한 프로세스로 디스플레이 패널(11)에 형성되는데, 즉 GOA(Gate on Array) 기술이다. 이 외에, 픽셀 유닛(110)에 대응하도록 포함되는 박막 트랜지스터, 픽셀 전극 등은 저온 폴리 실리콘(Low Temperature Poly-Silicon) 프로세스로 형성될 수 있고, 당연하게도 스캔 드라이브 회로(103) 역시 저온 폴리 실리콘 프로세스로 형성될 수 있다.

여기에서 설명되어야 할 부분은, 본 실시예에서 디스플레이 패널(11)은 액정 디스플레이 패널을 예시로 설명되며, 동시에 각 픽셀 유닛(110)은 1개의 박막 트랜지스터(Thin Film Transistor，TFT)의 스위칭 소자를 적어도 갖기 때문에, 여기에서 상기 박막 트랜지스터의 게이트(Gate)는 스캔 라인(130)에 전기적으로 연결되고, 소스(Source)는 데이터 라인(120)에 전기적으로 연결되며, 따라서 데이터 라인(120)은 소스 라인(Source Line)으로 불리고, 스캔 라인(130) 또한 게이트 라인(Gate Line)으로 불리고; 마찬가지로, 데이터 드라이브 회로(102)는 소스 드라이브 회로(Source Driver)로, 스캔 드라이브 회로(103) 또한 게이트 드라이브 회로(Gate Driver)로도 불린다는 점이다.

디스플레이 장치(10)는 이미지의 디스플레이를 공동으로 수행하는, 예를 들면 이미지 수신 프로세스 회로(Graphics Processing Unit, GPU), 전원 회로 등 다른 보조 회로가 더 포함되어 있으며, 본 실시예에서는 이에 대해 반복하여 설명하지 않는다는 것이 이해되어야 할 것이다.

더 나아가, 도 3을 참조하면, 도 3은 도 2에 도시된, 1개의 픽셀 유닛(110)의 데이터 라인(120), 스캔 라인(130)과의 전기적 연결 구조를 나타내는 모식도다.

도 3에서 보여지듯, 1개의 픽셀 유닛(110)은 2개의 서브 픽셀을 포함하고, 2개의 상기 서브 픽셀은 각각 제1 서브 픽셀 유닛(111)과 제2 서브 픽셀 유닛(113)으로 정의된다. 여기에서 제1 서브 픽셀 유닛(111)은 스위칭 소자인 제1 박막 트랜지스터(Ta) 및 제1 서브 픽셀(Px1)을 포함하고, 제1 서브 픽셀(Px1)은 제1 박막 트랜지스터(Ta)의 드레인(미도시)과 전기적으로 연결되고, 제1 박막 트랜지스터(Ta)의 소스(미도시)는 데이터 라인(Dj)에 전기적으로 연결되고, 제1 박막 트랜지스터(Ta)의 게이트(미도시)는 스캔 라인(Gi)에 전기적으로 연결된다.

제2 서브 픽셀 유닛(113)은 제2 박막 트랜지스터(Tb) 및 제2 서브 픽셀(Px2)을 포함한다. 제2 서브 픽셀(Px)는 제1 박막 트랜지스터(Ta)의 드레인(미도시)과 전기적으로 연결되고, 제2 박막 트랜지스터(Tb)의 소스(미도시)는 데이터 라인(Dj+1)에 전기적으로 연결되며, 제2 박막 트랜지스터(Tb)의 게이트(미도시) 역시 스캔 라인(Gi)에 전기적으로 연결된다.

프레임 이미지의 하나의 스캔 주기 내에서, 제1 시간대에, 스캔 라인(Gn)이 전송한 스캔 신호(Sc1)는 제1 박막 트랜지스터(Ta)가 온되도록 제어하고, 데이터 라인(Dj) 상의 데이터 전압(이미지 신호)이 제1 서브 픽셀(Px1)로 전송됨으로써, 제1 서브 픽셀(Px)이 이미지 디스플레이를 수행하게 한다. 제2 시간대에, 스캔 라인(Gn)이 전송한 스캔 신호(Sc2)는 제2 박막 트랜지스터(Tb)가 온되도록 제어하고, 데이터 라인(Dj+1) 상의 데이터 전압(이미지 신호)이 제2 서브 픽셀(Px2)로 전송됨으로써, 제2 서브 픽셀(Px1)이 이미지 디스플레이를 수행하게 한다. 여기서 제1 시간대와 제2 시간대 사이는 버퍼링 시간에 의해 이격되어 있어, 2개의 서브 픽셀 유닛이 안정적으로 데이터 전압을 수신할 수 있게 한다. i는 2n보다 작은 자연수, j는 2m보다 작은 자연수다.

도 4를 참조하면, 이는 도 2에 도시된, 디스플레이 패널(11)의 스캔 드라이브 회로(103)와 스캔 라인(130)의 연결을 나타내는 모식도다. 도 4에서 보여지듯, 2개 스캔 드라이브 회로(103)는 어레이 기판(11c)이 대향하는 양측의, 비 디스플레이 영역(11b)에 대응하는 위치에 각각 배치된다.

2개의 상기 스캔 드라이브 회로(103)는 제1 스캔 드라이브 회로(103a)와 제2 스캔 드라이브 회로(103b)로 각각 정의된다. 제1 스캔 드라이브 회로(103a)와 제2 스캔 드라이브 회로(103b)는 n개의 스캔 라인에 각각 전기적으로 연결되는데, 즉 스캔 라인(130)은 두 그룹의 n개 스캔 라인으로 나뉘며, 상기 두 그룹의 스캔 라인은 서로 간격을 두고 배치되고, 상기 두 그룹은 제1 스캔 드라이브 회로(103a)와 제2 스캔 드라이브 회로(103b)에 각각 전기적으로 연결된다. 본 실시예에서 n은 1920이다.

구체적으로는, 각 스캔 드라이브 회로(103)가 n개의 스캔 드라이브 유닛(SD1~SDn)을 포함하는데, n개의 스캔 드라이브 유닛(SD1~SDn)은 각각 n개의 스캔 라인(130)과 전기적으로 연결되고, 그리고 대응되는 n개의 스캔 신호(Sc)를, 대응되는 스캔 라인(130)으로 타이밍 시퀀스에 따라 출력하며, 나아가 그것과 전기적으로 연결되는 픽셀 유닛(110)이 데이터 전압을 수신 가능한 상태에 있도록 제어한다. 상기의 n개 스캔 드라이브 유닛(SD1~SDn)은 순차적으로 서로 캐스케이드되는데, 즉 n-1번째 스캔 드라이브 유닛(SDn-1)의 스캔 출력단(Gn-1)은 n번째 스캔 드라이브 유닛(SDn)의 입력 트리거단(Pin)과 전기적으로 연결되고, n번째 스캔 드라이브 유닛(SDn)의 스캔 출력단(Gn)은 (n+1)번째 스캔 드라이브 유닛(SDn+1)의 입력 트리거단(Pin)에 전기적으로 연결되며, 이는 순차적으로 유추될 수 있으므로, 여기서 반복하여 설명하지 않기로 한다. 당연하게도, 제1 스캔 드라이브 회로(103a)의 경우, 그 스캔 드라이브 유닛(SD1~SDn)은 각각 순차적으로 스캔 라인G1, G2, ? G2n-1과 전기적으로 연결되고, 그리고 대응되는 스캔 신호Sc1, Sc3, ? Sc2n-3, Sc2n-1를 출력한다; 제2 스캔 드라이브 회로(103b)의 경우, 스캔 라인Sc2, Sc4, ? Sc2n-2, Sc2n과 각각 전기적으로 연결된다. 여기서 알 수 있듯, 임의의 서로 이웃한 2개의 스캔 라인(130)은 각각 제1 스캔 드라이브 회로(103a) 및 제2 스캔 드라이브 회로(103b)와 전기적으로 연결되어, 스캔 라인(130)과 스캔 드라이브 회로(103) 연결시 배선의 복잡도와 면적을 효과적으로 줄인다.

제1 스캔 드라이버(103a)는 12개의 신호 제어단을 적어도 포함하고, 그 각각은 시작 신호단(STV_L)，리셋 신호단(Reset), 타이밍 시퀀스 제어 신호단(CT4_L, CT3_L, CT2_L, CT1_L, CC2_L, CC1_L, CK3_L, CK1_L), 고압단(VGH_L), 및 저압단(VGL_L)이다. 여기에서 시작 신호단(STV_L), 리셋 신호단(Reset), 타이밍 시퀀스 제어 신호단(CT4_L, CT3_L, CT2_L, CT1_L, CC2_L, CC1_L, CK3_L, CK1_L)은 모두 제어 회로(101)와 전기적으로 연결되고, 서브 제어 회로(101)가 출력한 제어 신호와 타이밍 시퀀스 신호를 각각 수신한다. 본 실시예에서는 설명의 편의를 위해 출력된 제어 신호와 타이밍 시퀀스 신호의 부호는 동일한 것을 이용한다.

여기에서 타이밍 시퀀스 제어 신호단(CT4_L, CT3_L, CT2_L, CT1_L, CC2_L, CC1_L, CK3_L, CK1_L)은 두 그룹으로 나뉘는데, 여기에서 타이밍 시퀀스 제어 신호단(CT2_L, CT1_L, CC1_L, CK3_L, CK1_L)은 제1 그룹, 타이밍 시퀀스 제어 신호단(CT4_L, CT3_L, CC2_L, CK1_L, CK3_L)은 제2 그룹이 되고, 짝수 레벨의 스캔 드라이브 유닛(SD2i)은 제1 그룹의 클럭 제어 신호단과 전기적으로 연결되고, 홀수 레벨의 스캔 드라이브 유닛(SD2i-1)은 제2 그룹의 클럭 제어 신호단과 전기적으로 연결된다.

같은 논리로, 제 2 스캔 드라이버(103b)는 12개의 신호 제어단을 적어도 포함하는데, 각각은 시작 신호단(STV_R)，리셋 신호단(Reset)，타이밍 시퀀스 제어 신호단(CT4_R, CT3_R, CT2_R, CT1_R, CC2_R, CC1_R, CK4_R, CK2_R), 고압단(VGH_R) 및 저압단(VGL_R)이다. 여기에서 시작 신호단(STV_R), 리셋 신호단 Reset, 타이밍 시퀀스 제어 신호단(CT4_R, CT3_R, CT2_R, CT1_R, CC2_R, CC1_R, CK3_R, CK1_R)은 모두 제어 회로(101)와 전기적으로 연결되고, 서브 제어 회로 (101)에 의해 출력된 제어 신호와 타이밍 시퀀스 신호를 각각 수신한다. 여기에서 고압단(VGH)은 제1 참고 전압의 고압 신호(VGH)를 출력하기 위해 사용되고, 상기 제1 참고 전압은 3.5V이상이다; 저압단(VGL)은 제2 참고 전위의 저압 신호(VGL)을 출력하기 위해 사용되고, 상기 제2 참고 전압은 0V이다. 타이밍 시퀀스 제어 신호단(CC2_L, CC1_L, CC2_R, CC1_R)은 버퍼 클럭 신호단일 수 있고, 그것이 출력한 버퍼 클럭 신호는 대응되는 스캔 드라이브 유닛이 스캔 신호의 출력을 일시 정지하도록 제어하기 위해 사용된다. (CT4_L, CT3_L, CT2_L, CT1_L, CK3_L, CT4_R, CT3_R, CT2_R, CT1_R, CK3_R)은 스캔 클럭 신호단일 수 있고, 그것이 출력한 스캔 클럭 신호는 대응되는 스캔 드라이브 유닛이 스캔 신호를 출력하도록 제어하기 위해 사용된다. (CK1_L)과 (CK3_R)은 풀다운 클럭 신호단으로, 그것이 출력한 풀다운 클럭 신호는 대응되는 스캔 드라이브의 준비 혹은 스캔 드라이브 신호의 출력을 정지하도록 제어한다.

도 5를 참조하면, 도 4에 도시된, 스캔 드라이브 회로의 임의의 1개의 스캔 드라이브 유닛(SDn)의 구체적인 회로 구조를 나타내는 모식도다.

도 5에 도시된 것처럼, 스캔 드라이브 유닛(SDn)은 입력 유닛(100), 풀다운 제어 유닛(200), 전압 안정화 유닛(300), 제1 풀다운 유닛(400), 출력 유닛(500), 스캔 신호 조절 유닛(600) 및 제2 풀다운 유닛(700)을 포함한다. 여기에서 스캔 드라이브 유닛(SDn)은 제1 내지 제17 트랜지스터(T1-T17) 및 커패시터(C1-C4)를 통해 앞에서 언급한 회로 유닛을 각각 구성하고, 이외에 스캔 드라이브 유닛(SDn)은 앞에서 언급한 회로 유닛에 위치하는 출력 제어 포인트(Q(N)), 제1 풀다운 제어 포인트(P(N)), 제1 제어 포인트(H(N)), 신호 조절 출력 포인트(C(N)) 및 제2 풀다운 제어 포인트(T(N))를 더 포함하고 있다. 본 실시 예에서, 제1 내지 제17 트랜지스터(T1-T17)는 모두 N형 MOS 금속-산화물-반도체(N-Metal-Oxide-Semiconductor)이다.

본 실시예에서는 제n 레벨의 스캔 드라이브 유닛(SDn)을 예시로 스캔 드라이브 유닛의 회로 구조를 구체적으로 설명하지만, 다른 스캔 드라이브 유닛의 회로 구조도 동일하다는 점을 이해할 수 있다.

입력 유닛(100)은 시작 트리거 신호(STV-L)를 수신하고, 그리고 대응되는 제어 신호를 시작 트리거 신호에 따라 출력하여, 상위 스캔 드라이브 유닛(SDn-2)이 출력한 스캔 신호(Scn-2)가 전송되도록 한다. 구체적으로는, 입력 유닛(100)이 제1 입력단, 제1 출력단 및 제1 트랜지스터(T1)를 포함하고, 제1 입력단은 스캔 라인(Gn-2)으로 전송되는 스캔 신호(Scn-2)를 수신하기 위해 사용되며, 제1 트랜지스터(T1)의 게이트(미도시)는 제1 입력단에 전기적으로 연결되고, 제1 트랜지스터(T1)의 소스(미도시)는 고압단(VGH)에 전기적으로 연결되며, 제1 트랜지스터(T1)의 드레인(미도시)은 제1 출력단에 전기적으로 연결된다. 여기서 입력 유닛(101)은 제1 입력단에 의해 수신되는 스캔 신호(Scn-2)에 따라, 대응되는 드라이브 신호를 제1 출력단으로부터 출력한다. 여기에서 제1 트랜지스터(T1)는 입력 트랜지스터이다.

풀다운 제어 유닛(200)은 제1 풀다운 유닛(400)의 풀다운 신호의 안정적 출력을 제어하기 위해 사용된다. 구체적으로는, 제어 유닛(200)이 제2 트랜지스터(T2), 제11 트랜지스터(T11)를 포함하고, 여기서 제2 트랜지스터의 게이트(미도시)는 제1 출력단에 전기적으로 연결되며, 제2 트랜지스터(T2)의 소스는 클럭 신호단(CK1)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인은 출력 제어 유닛(400)의 제1 풀다운 제어 포인트(P(N))에 전기적으로 연결된다. 제11 트랜지스터(T11)의 게이트(미도시)는 클럭 신호단(CK1)에 전기적으로 연결되고, 제11 트랜지스터(T11)의 소스는 고압단(VGH)에 전기적으로 연결되며, 제11 트랜지스터(T11)의 드레인은 출력 제어 유닛(400)의 제1 풀다운 제어 포인트(P(N))단에 전기적으로 연결된다. 여기에서 제2 트랜지스터(T11)는 제1 풀다운 제어 트랜지스터이며, 제11 트랜지스터(T11)는 제2 풀다운 제어 트랜지스터이다.

전압 안정화 유닛(300)은 입력 트리거 신호를 더 안정적인 고압 신호로 전환하여 출력 유닛(500)의 출력 제어 포인트(Q(N))로 전송함으로써, 출력 유닛(500)이 스캔 드라이브 신호(Scn)를 스캔 신호 출력단(Gn)으로 안정적으로 출력하게 한다. 구체적으로는, 전압 안정화 유닛(300)이 제3 트랜지스터(T3)를 포함하는데, 여기서 제3 트랜지스터(T3)의 게이트는 고압단 (VGH)에 전기적으로 연결되고, 소스는 출력 유닛(500)의 출력 제어 포인트(Q(N))에 전기적으로 연결되며, 드레인은 제1 출력단에 전기적으로 연결된다. 여기서 제3 트랜지스터(T3)는 전압 안정화 트랜지스터이다.

제1 풀다운 유닛(400)은 풀다운 신호를 제어 출력 유닛(500)으로 출력하여 출력 유닛(500)과 스캔 신호 출력단(Gn)이 스캔 신호(Scn)의 출력을 중지하도록 제어하기 위해 사용된다. 구체적으로는, 제1 풀다운 유닛(400)은 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제12 트랜지스터(T12), 제15 트랜지스터(T15), 제2 커패시터(C2) 및 제3 커패시터(C3)를 포함한다. 여기에서 제9 트랜지스터(T9)가 제1 제어 포인트(H(N))에 전기적으로 연결되는데, 소스는 제1 출력단에 전기적으로 연결되며, 드레인은 제12 트랜지스터(T12)의 소스에 전기적으로 연결된다. 제10 트랜지스터(T10)의 게이트와 드레인은 신호 조절 출력 포인트(C(N))에 직접 전기적으로 연결되고, 제10 트랜지스터(T10)의 소스는 제1 제어 포인트(H(N))에 전기적으로 연결된다. 여기서 제10 트랜지스터(T10)는 다이오드 연결 방식을 채택한다. 제12 트랜지스터(T12)의 게이트는 제1 제어 포인트(P(N))에 전기적으로 연결된다. 여기서, 제13 트랜지스터(T13)는 제1 풀다운 트랜지스터로 기능하고, 제3 커패시터(C3)는 풀다운 유지 커패시터로서 기능한다.

출력 유닛(500)은 출력 제어 포인트(Q(N))에 따라 스캔 신호(Scn)를 안정적으로 출력하기 위해 사용된다. 구체적으로는, 출력 유닛(500)은 제4 트랜지스터(T4) 및 제1 커패시터(C1)를 포함한다. 여기서 제4 트랜지스터(T4)의 게이트는 출력 신호 제어 포인트(Q(N))에 전기적으로 연결되고, 소스는 신호 조절 출력 포인트(C(N))에 전기적으로 연결되며, 드레인은 스캔 신호 출력단(Gn)에 전기적으로 연결된다. 제1 커패시터(C1)는 신호 제어 포인트(Q(N)) 및 스캔 라인 신호 출력 포인트(Gn) 사이에 전기적으로 연결되고, 출력 제어 포인트(Q(N))가 스캔 상태를 유지되도록 하기 위해 사용된다. 여기서 제4 트랜지스터(T4)는 출력 제어 트랜지스터로, 제1 커패시터(C1)는 커패시턴스 유지 커패시터로 기능한다. 이외에, 출력 제어 포인트(Q(N))가 스캔 상태에서 유지될 때, 즉 출력 유닛(500)은 스캔 신호의 출력 상태에 있다.

스캔 신호 변조 유닛(600)은 다수의 타이밍 시퀀스 제어 신호에 따라 클럭 변조 신호를 출력하기 위해 사용되고, 스캔 드라이브 유닛(SDn)이 출력하는 스캔 라인 신호(Scn)의 파형을 제어하기 위해 사용됨으로써, 픽셀 유닛(110)의 2개 서브 픽셀 유닛의 이미지 디스플레이를 스캔 신호(Scn)가 제어할 수 있도록 만든다. 구체적으로는, 스캔 신호 조절 유닛(600)은 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)를 포함한다. 여기에서 제5 트랜지스터(T5)의 게이트와 드레인은 직접 단락되어 동시에 클럭 신호단(CT2)과 전기적으로 연결되고, 소스는 신호 조절 출력 포인트(C(N))에 전기적으로 연결된다; 제6 트랜지스터(T6)의 게이트와 드레인은 직접 단락되어 동시에 클럭 신호단(CT1)과 전기적으로 연결되고, 소스는 신호 조절 출력 포인트(C(N))에 전기적으로 연결된다; 제 7 트랜지스터(T7)의 게이트와 드레인은 직접 단락되어 동시에 클럭 신호단(CT2)과 전기적으로 연결되고, 소스는 신호 조절 출력 포인트(C(N))에 전기적으로 연결되며, 즉 제5 내지 제7 트랜지스터(T5-T7)는 모두 다이오드 연결 방식을 채택한다. 제8 트랜지스터(T8)의 게이트는 클럭 신호단(CC1)에 전기적으로 연결되고, 드레인은 신호 조절 출력 포인트(C(N))에 전기적으로 연결되며, 소스는 고압단(VGH)에 전기적으로 연결된다. 여기에서 제8 트랜지스터(T8)는 버퍼 트랜지스터로 기능한다.

제2 풀다운 유닛(700)은 스캔 신호 출력단(Gn)에 전기적으로 연결되고, 스캔 신호 출력단(Gn)이 스캔 신호(Scn)의 출력을 중지하도록 제어하기 위해 사용되는데, 바꿔 말해, 픽셀 유닛(110)이 비 이미지 디스플레이 기간에 스캔 신호(Scn)가 제어되는 상태에 있게 하여 신호의 안정성을 보장하기 위해 사용된다. 구체적으로는, 풀다운 유닛(700)은 제14 트랜지스터(T14), 제16 트랜지스터(T16), 제17 트랜지스터(T17) 그리고 제4 커패시터(C4)를 포함한다. 여기에서 제14 트랜지스터(T14)의 게이트는 제2 풀다운 제어 포인트(T(N))에 전기적으로 연결되고, 소스는 저압단(VGL)에 전기적으로 연결되며, 드레인은 스캔 라인 신호 출력단(Gn)에 전기적으로 연결된다. 제17 트랜지스터(T17)의 게이트는 시작 트리거 신호를 전기적으로 수신하고, 상기 시작 트리거 신호는 스캔 드라이브 유닛(SDn-1)의 스캔 라인 신호 출력단(Gn-1)에 의해 출력되는 스캔 라인 신호(Scn-2)이다. 제17 트랜지스터(T17)의 소스는 고압단(VGH)에 전기적으로 연결되고, 드레인은 제2 풀다운 제어 포인트(T(N))에 전기적으로 연결된다. 제16 트랜지스터(T16)의 게이트는 클럭 신호단(CK3)에 전기적으로 연결되고, 소스는 저압단(VGL)에 전기적으로 연결되며, 드레인은 제2 풀다운 제어 포인트(T(N))에 전기적으로 연결된다. 여기서 제14 트랜지스터(T14)는 제2 풀다운 트랜지스터로 기능하고, 제17 트랜지스터(T17)는 제3 풀다운 트랜지스터로 기능하며, 제16 트랜지스터(T16)는 제4 풀다운 트랜지스터로 기능한다.

도 6을 참조하면, 도 3 내지 도 5에 도시된, 디스플레이 패널(11)의 스캔 드라이브 회로(103)의, 스캔 라인(130)에 대향하는 좌우 양단에 있는, 2개의 서로 이웃한 스캔 라인(130)에 대응하는, 스캔 드라이브 유닛의 동작 타이밍 시퀀스를 나타내는 도면이다. 여기에서 설명이 필요한 점은, 도 6에 도시된 스캔 드라이브 유닛(SDn)은, 하나의 프레임의 이미지를 디스플레이하는 중에 2개의 서로 이웃한 스캔 라인(SDn), (SDn+1) 상의 1개의 픽셀 유닛(110)을 구동해 이미지 디스플레이를 수행하는 타이밍 시퀀스 도면만을 도시한다는 것이다. 이 외에, 도면의 부호 STV_L, Reset, CT4_L, CT3_L, CT2_L, CT1_L, CC2_L, CC1_L, CK3_L, CK1_L는 좌측의 하나의 스캔 드라이브 유닛의 구동 타이밍 시퀀스를 나타낸다; STV_R, CT4_R, CT3_R, CT2_R, CT1_R, CC2_R, CC1_R, CK4_R, CK2_R은 우측의 하나의 스캔 드라이브 유닛의 구동 타이밍 시퀀스를 나타내며, 앞에서 언급한 부호에 대응되는 회로 파형도는 그것이 신호를 출력하는 파형을 나타낸다. 당연하게도, 스캔 드라이브 회로(SDn)의 파형은 STV_L, Reset, CT2_L, CT1_L, CC1_L, CK3_L, CK1_L을 포함한다.

2개의 스캔 드라이브 유닛의 구동 방식이 동일하기 때문에, 이제 스캔 라인 130 좌측의 스캔 라인 중에서 하나의 스캔 드라이브 유닛(SDn)의 구동 타이밍 시퀀스를 예시로 설명하겠다.

도 6에 도시된 것처럼, 리셋 시간대(Tr)에 리셋단(Reset)이 인에이블 상태에 있으므로, 스캔 드라이브 회로(103)의 스캔 드라이브 유닛(SDn)의 모든 회로 소자가 모두 초기 동작 상태에 있게 된다.

더 나아가, 제1 시간대(t1)에, 즉 시작 트리거 단계에서, 시작 트리거 신호(STV_L)가 고전위 상태에 있고, 여기에서 스캔 드라이브 유닛(SDn)에 대한 시작 트리거 신호(STV_L)는 곧 스캔 드라이브 유닛(SDn-1)의 스캔 드라이브 신호(Gn-2)이다. 동시에, 클럭 신호(CK1_L) 역시 고전위 상태에 있다. 따라서, 도 5와 도 4를 함께 참조하면 알 수 있는 바와 같이, 제1 트랜지스터(T1)는 시작 트리거 신호(STV_L)의 고전위 구동 하에 온 상태가 되고, 고전압 신호(VGH)는 제1 트랜지스터(T1)의 소스를 통해 드레인으로 전송되어, 제1 출력단으로 출력된다. 제1 출력단이 고전위에 있을 때, 전압 안정화 유닛(300)이 제1 출력단의 고전위를 출력 제어 포인트(Q(N))로 전송하고, 출력 제어 포인트(Q(N))가 제1 커패시터(C1)를 거쳐 고전위 상태를 유지함으로써 제4 트랜지스터(T4)가 온 상태에 있게 한다. 이에 따라 클럭 신호(CT1, CT2 및 CK3)는 모두 저전위 상태이고, 따라서 신호 조절 출력 포인트(C(N))가 저전위의 조절 신호를 스캔 신호 출력단(Gn)으로 출력한다.

동시에, 제2 트랜지스터(T2)는 제1 출력단 고전위 제어 하에서 온 상태에 있고, 따라서 클럭 신호(CK1_L)는 제2 트랜지스터(T2)의 소스를 거쳐 제1 풀다운 제어 포인트(P(N))로 전송되고, 제11 트랜지스터(T11)는 고전위의 클럭 신호(CK1_L)의 제어 하에서 온 상태이며, 또한 고전압 신호(VGH)를 제1 제어 포인트(P(N))로 동기화 전송하고, 제3 커패시터는 제1 풀다운 제어 포인트(P(N))의 고전위 상태를 유지하기 위해 사용된다. 제13 트랜지스터(T1)는 고전위의 제1 풀다운 제어 포인트(P(N))의 제어 하에서 온 상태이고, 저전압 신호(VGL)는 제13 트랜지스터(T13)의 소스에서부터 스캔 신호 출력단으로 출력되어, 스캔 신호(Scn)의 안정성을 보장한다.

이 외에, 고전위의 STV_L의 제어 하에서, 제15 트랜지스터(T15)가 온 상태고, 저전압(VGL)은 제15 트랜지스터(T15)의 소스에서부터 제1 제어 포인트(H(N))로 전송됨으로써 제1 제어 포인트(H(N))가 저전위에 있게 한다.

풀다운 유닛(700)에 대응하여, 고전위의 STV_L의 제어 하에서, 제17 트랜지스터(T17)는 온 상태이고, 고전압 신호(VGH)가 제17 트랜지스터의 소스로부터, 드레인과 전기적으로 연결되는 제2 풀다운 제어 포인트(T(N))로 전송되며, 제4 커패시터(C4)는 제2 풀다운 제어 포인트(T(N))의 고전위 상태를 유지한다.

t2 시간대에, 클럭 신호(CK1_L)가 저전위로 급변하고, 클럭 신호(STV_L)는 고전위를 유지함으로써 출력 제어 포인트(Q(N))가 고전위를 유지하게 하며, 온 된 제2 트랜지스터(T2)가 저전위의 클럭 신호(CK1_L)를 제1 풀다운 제어 포인트(P(N))로 전송함으로써, 제1 풀다운 제어 포인트(P(N))가 저전위를 유지하게 한다. 고전압 신호(VGH)는 온 된 제17 트랜지스터(T17)를 통해 풀다운 포인트(T(N))가 고전위를 유지하게 하고, 나아가 스캔 신호 출력단(Gn)이 플로팅 상태 없이 안정적인 저전위 상태를 유지하게 한다.

제3 시간대(t3)에, 시작 트리거 신호(STV_L)의 트리거가 완료되고, 고전위에서 저전위로 급변하며, 동시에 클럭 신호(CK3_L)가 트리거 상태, 즉 고전위 상태에 있다. 제1 트랜지스터(T1)는 오프 상태이고, 출력 제어단(Q(N))은 고전위 상태를 유지한다. 동시에, 제7 트랜지스터(T7)는 온 상태에 있고 내부 저항이 작은 저항 특성을 나타내므로, 신호 조절 포인트(C(N))가 고전위 신호를 출력하게 하며, 그리고 제4 트랜지스터(T4)를 통해 스캔 신호 출력단(Gn)으로 전송되어 스캔 라인 신호 출력단(Gn)이 제3 시간(t3)에 제1 서브 스캔 신호(Sc1)를 출력하게 하는데, 상기 제1 서브 스캔 라인 신호(Sc1)는 제1 서브 픽셀(Px1)을 구동하기 위해 사용되고, 즉 박막 트랜지스터(Ta)를 온 상태로 제어하여, 디스플레이 예정 데이터 전압(Dm)이 제1 서브 픽셀(111)로 전송되게 한다.

이에 따라, 제3 출력단(103)은 출력 제어단(Q(N))의 제어로 고전위 상태이고, 저전위의 클럭 신호(CK1_L)는 제2 트랜지스터(T2)의 소스로부터 제1 풀다운 제어 포인트(P(N))로 전송된다. 이와 동시에, 신호 조절 포인트(C(N))는 고전위 신호를 출력하여 다이오드 연결된 제10 트랜지스터(T10)가 온 상태에 있게 하여, 제1 제어 포인트(H(N))가 고전위 상태에 있게 한다.

풀다운 유닛(700)에 대응하여, 제17 트랜지스터(T17)가 시작 트리거 신호(STV_L)에서 오프 상태이며, 제16 트랜지스터(T16)는 클럭 신호(CK3_L) 제어로 온 상태이며, 저전압 신호는 제16 트랜지스터(T16)의 소스로부터, 그것의 드레인과 전기적으로 연결되는 제2 풀다운 제어 포인트(T(N))로 전송됨으로써, 제2 풀다운 제어 포인트(T(N))가 저전위에 있게 하고, 제14 트랜지스터(T14)가 오프 상태에 있게 한다.

제4 시간대(t4)에서, 클럭 신호(CK3_L)는 저전위로 급변하고, 클럭 신호(CC1_L)는 인에이블 상태로, 즉 클럭 신호(CC1_L)는 고전위로 급변한다. 스캔 신호 조절 유닛(600)의 제8 트랜지스터(T8)는 온 상태고, 저전위(VGL)는 제8 트랜지스터(T8)의 소스에서 그것의 드레인과 전기적으로 연결되는 조절 신호 출력단(C(N))으로 전송된다. 출력 제어 포인트(Q(N))는 고전위로 계속 유지되어, 즉 제4 트랜지스터(T4)가 여전히 온 상태이며, 조절 신호 출력단(C(N))의 저전위는 제4 트랜지스터(T4)를 통해 스캔 신호 출력단(Gn)으로 전송됨으로써, 스캔 신호가 이 시간대에 저전위의 버퍼 스캔 신호(Sct)를 출력하게 하고, 이를 통해 제1 서브 픽셀(Px1)이 데이터 전압 수신을 중지하도록 제어한다. 여기서 상기 제4 시간대(t4)는 앞에서 언급한 사전결정된 시간대다.

제5 시간대(t5)에서, 클럭 신호(CC1_L)는 인에이블 상태를 중지하고 저전위로 급변하며, 클럭 신호(CT1_L)는 인에이블 상태로, 즉 클럭신호(CT1_L)가 고전위로 급변한다. 스캔 신호 조절 유닛(600)의 제6 트랜지스터(T6)는 온 상태이므로, 따라서 고전위의 클럭 신호(CT1_L)는 제6 트랜지스터를 통해 조절 신호 출력단(C(N))으로 전송되고, 나아가 스캔 라인 신호 출력단(Gn)은 제5 시간대(t5)에 제2 서브 스캔 신호(Sc2)를 출력하게 하는데, 상기 제2 서브 스캔 라인 신호(Sc2)는 제2 서브 픽셀(Px2)을 구동하기 위해 사용되어, 박막 트랜지스터(Tb)가 온 상태에 있도록 제어하여, 디스플레이 예정 데이터 전압(Dm+1)이 제1 서브 픽셀(111)로 전송되게 한다.

더 양호하게, 제6 시간대(t6)에, 클럭 신호(CT1_L)는 인에이블 상태를 중지하고 저전위로 급변하고, 클럭 신호(CT2_L)는 인에이블 상태가 되며, 클럭신호(CT1_L)는 고전위로 급변한다. 스캔 신호 조절 유닛(600)의 제5 트랜지스터(T5)는 온 상태이므로, 따라서 고전위의 클럭 신호(CT1_L)는 제5 트랜지스터(T5)를 통해 조절 신호 출력단(C(N))으로 다시 전송되고, 나아가 스캔 라인 신호 출력단(Gn)은 제6 시간대(t6)에 제2 서브 스캔 신호(Sc2)를 여전히 출력하게 하고, 제1 서브 픽셀(111)은 디스플레이 데이터 전압(Dm+1)의 연장을 수신하게 한다.

당연하게도, 제5 시간대(t5)와 제6 시간대(t6)는 2개의 제2 서브 스캔 신호(Sc2)를 연속 출력하여, 그 지속 시간이 제1 서브 스캔 신호(Sc1)의 2배인, 또 다른 1개의 서브 스캔 신호가 되게 한다.

마지막으로, 제7 시간대(t7)에, 클럭 신호(CK1)는 다시 인에이블 상태로, 즉 고전위로 급변하는데, 제1 풀다운 제어 포인트(P(N))는 온 상태의 제2 트랜지스터(T2)를 통해 고전위로 변함으로써, 저전압(VGL)을 온 된 제13 트랜지스터(T13)를 통해 스캔 신호 출력단(Gn)으로 전송함으로써, 하나의 픽셀 유닛(110)의 하나의 프레임 이미지의 구동을 완료한다. 여기에서 설명이 필요한 점은, 시간대 (t1-t7)가 순차적으로 연속되고 시간 간격이 없으며, 시간대(t1-t7)는 하나의 스캔 주기 내의 완전한 스캔 신호를 구성한다는 것이다.

종래 기술과 비교했을 때, 스캔 드라이브 회로(103)는 적어도 2개의 다이오드 방식으로 연결된 트랜지스터를 통해 스캔 신호의 파형을 조절하여 그것이 1개의 픽셀 유닛 중 2개의 서브 픽셀을 더 유연하고 안정적으로 스캔할 수 있게 하고, 상기 사전결정된 시간대만큼 간격을 둔 2개의 서로 다른 시간대 내에서 디스플레이 예정 이미지 데이터 전압을 수신하여 이미지 디스플레이를 수행하게 한다.

도 7을 참조하면, 본 발명의 변형된 일 실시예에 따른 스캔 드라이브 유닛(SDi)의 회로 구조를 나타내는 모식도로, 스캔 드라이브 유닛(SDi)의 회로 구조는 스캔 드라이브 유닛(SDn)의 회로 구조와 전반적으로 동일하며, 구별되는 것은 단지 제1 내지 제17 트랜지스터가 모두 P채널 금속 산화물 반도체(P-channel Metal Oxide Semiconductor, PMOS)라는 점이다.

이상 설명한 내용은 본 발명의 비교적 바람직한 실시예에 불과하여, 당연하게도 이를 토대로 본 발명의 권리 범위로 한정할 수 없음을 이해할 수 있으며, 본 기술 분야의 통상의 기술자는 상술한 실시예들을 구현하는 프로세스의 전부 또는 일부를 이해할 수 있고, 본 발명의 청구 범위에 따라 이루어진 동등한 변경은 여전히 본 발명이 포괄하는 범위 내에 속한다.

Claims

서로 캐스케이드된 n개의 스캔 드라이브 유닛을 포함하는 스캔 드라이브 회로로서,
각 스캔 드라이브 유닛은,
시작 트리거단, 스캔 신호 출력단 및 다수의 클럭 신호단을 적어도 포함하고,
제i레벨의 스캔 드라이브 유닛의 시작 트리거단과 제i-1레벨의 스캔 신호 출력단이 전기적으로 연결되고, 스캔 신호 출력단은 스캔 신호를 출력하기 위해 사용되고 제i+1레벨의 시작 트리거단과 전기적으로 연결되며,
각 스캔 드라이브 유닛은,
상기 시작 트리거단과 전기적으로 연결되는 입력 유닛; 및
상기 스캔 신호 출력단과 전기적으로 연결되는 출력 유닛을 포함하고, 상기 입력 유닛은 상기 시작 트리거 신호를 수신하여 상기 출력 유닛으로 전송하며, 상기 출력 유닛이 스캔 상태에 있도록 제어하고,
상기 스캔 드라이브 유닛은 다이오드 방식으로 연결된 다수의 트랜지스터를 갖는 스캔 신호 변조 유닛을 더 포함하고, 다수의 상기 트랜지스터는 다수의 상기 클럭 신호단에 연결되고, 다수의 클럭 신호에 기초하여 클럭 변조 신호를 출력하며,
상기 클럭 변조 신호는 사전결정된 시간대만큼 간격을 둔 적어도 두 개의 제1 전위를 포함하며, 상기 출력 유닛이 스캔 상태에 있을 때 상기 클럭 변조 신호에 대응하여 상기 스캔 신호 출력단으로부터 스캔 드라이브 신호를 출력하고,
상기 스캔 신호는 상기 사전결정된 시간대만큼 간격을 둔 두 개의 서브 스캔 신호를 포함하고, 각 서브 스캔 신호는 모두 클럭 변조 신호의 제1 전위에 대응하며, 두 개의 상기 서브 스캔 신호는 하나의 스캔 주기 내에서 하나의 픽셀 유닛이 이미지 신호를 수신하도록 제어하고, 상기 픽셀 유닛은 두 개의 서브 픽셀 유닛을 포함하며, n은 1보다 큰 자연수, i는 n보다 작은 자연수인
스캔 드라이브 회로.
제1항에 있어서,
상기 클럭 변조 신호는 사전결정된 시간대만큼 간격을 둔 적어도 두 개의 제1 전위를 포함하고, 각 서브 스캔 신호는 모두 클럭 변조 신호의 제1 전위에 대응하는
스캔 드라이브 회로.
제2항에 있어서,
스캔 신호 변조 유닛은 신호 조절 출력 포인트를 포함하고, 상기 스캔 신호 변조 유닛은 다이오드 방식으로 연결된 적어도 두 개의 트랜지스터와 적어도 하나의 버퍼 트랜지스터를 포함하고,
상기 다이오드 방식으로 연결된 적어도 두 개의 트랜지스터의 소스는 모두 상기 신호 조절 출력 포인트에 전기적으로 연결되고, 드레인은 대응하는 수량의 스캔 클럭 신호단에 각각 전기적으로 연결되고;
상기 버퍼 트랜지스터의 드레인은 상기 신호 조절 출력 포인트에 전기적으로 연결되고 게이트는 버퍼 클럭 신호단에 전기적으로 연결되며, 소스는 제2 전위를 갖는 버퍼 전압단에 전기적으로 연결되고;
상기 스캔 신호 출력단이 로딩하는 스캔 클럭 신호는 상기 적어도 두 개의 트랜지스터를 통해 상기 클럭 변조 신호가 제1 전위를 갖도록 제어하고, 상기 버퍼 클럭단이 로딩하는 버퍼 클럭 신호는 상기 사전결정된 시간대 내에 상기 클럭 변조 신호가 제2 전위를 갖게 하고, 상기 제2 전위는 스캔 신호 출력단이 스캔 신호 출력을 중지하고 버퍼 스캔 신호를 출력하게 하며, 상기 버퍼 스캔 신호는 상기 픽셀 유닛이 이미지 신호 수신을 중지하도록 제어하는
스캔 드라이브 회로.
제3항에 있어서,
상기 스캔 신호 변조 유닛은 다이오드 방식으로 연결된 3개의 트랜지스터를 포함하고,
상기 다이오드 방식으로 연결된 3개의 트랜지스터 중 하나는 상기 사전결정된 시간대 전에 클럭 변조 신호가 제1 전위를 갖도록 제어하고,
상기 다이오드 방식으로 연결된 3개의 트랜지스터 중 다른 두 개는 상기 사전결정된 시간대 이후에 클럭 변조 신호가 제1 전위를 갖도록 제어함으로써, 상기 사전결정된 시간대 전후로 상기 클럭 변조 신호가 제1 전위를 갖는 지속 시간이 다르고, 2개의 상기 서브 스캔 신호의 지속 시간이 다르게 하는
스캔 드라이브 회로.
제4항에 있어서,
상기 출력 유닛은 출력 제어 포인트, 출력 제어 트랜지스터 및 전위 유지 커패시터를 갖고,
상기 출력 제어 포인트는 시작 트리거 신호를 수신하기 위해 사용되고,
상기 전위 유지 커패시터는 출력 제어 포인트가 스캔 상태에서 유지되도록 제어하기 위해 사용되고,
상기 출력 제어 트랜지스터의 게이트는 상기 출력 제어 포인트에 전기적으로 연결되고, 소스는 상기 신호 조절 출력 포인트에 전기적으로 연결되고, 드레인은 상기 스캔 신호 출력단에 전기적으로 연결되며,
상기 출력 제어 포인트가 스캔 상태에 있을 때 상기 출력 제어 트랜지스터가 온 상태에 있고, 상기 클럭 변조 신호에 대응하여 상기 스캔 신호를 출력하는
스캔 드라이브 회로.
제5항에 있어서,
상기 입력 유닛은 입력 트랜지스터를 갖고,
상기 입력 트랜지스터의 게이트는 상기 시작 트리거단에 전기적으로 연결되어 시작 트리거 신호를 수신하기 위해 사용되고,
상기 입력 트랜지스터의 소스는 제1 참고 전압을 수신하고,
시작 트리거 신호가 상기 입력 트랜지스터가 온 되게 제어할 때, 상기 제1 참고 전압은 상기 입력 트랜지스터의 드레인을 통해 출력되고,
상기 제1 참고 전압은 출력 제어 포인트가 스캔 상태에 있도록 제어하기 위해 사용되는
스캔 드라이브 회로.
제6항에 있어서,
상기 스캔 드라이브 유닛은 전압 안정화 유닛을 더 포함하고, 상기 전압 안정화 유닛은 상기 입력 트랜지스터의 드레인과 상기 출력 제어 포인트 사이를 전기적으로 연결하고,
상기 전압 안정화 유닛은 전압 안정화 트랜지스터를 포함하되, 상기 전압 안정화 트랜지스터의 게이트는 제1 참고 전압을 수신하고 상기 전압 안정화 트랜지스터가 제1 참고 전압의 제어 하에서 온 상태에 있게 하고, 상기 전압 안정화 트랜지스터의 소스는 상기 입력 트랜지스터의 드레인에 전기적으로 연결되고, 상기 전압 안정화 트랜지스터의 드레인은 상기 출력 제어 포인트에 전기적으로 연결되는
스캔 드라이브 회로.
제5항에 있어서,
상기 스캔 드라이브 유닛은 제1 풀다운 유닛을 포함하고, 상기 제1 풀다운 유닛은 제1 풀다운 제어 포인트, 제1 풀다운 트랜지스터와 풀다운 유지 커패시터를 포함하고,
상기 제1 풀다운 제어 포인트는 풀다운 제어 신호를 수신하기 위해 사용되고,
상기 제1 풀다운 트랜지스터의 게이트는 상기 제1 풀다운 제어 포인트에 전기적으로 연결되고, 상기 제1 풀다운 트랜지스터의 소스는 제2 참고 전압단에 연결되고, 상기 제2 참고 전압단은 상기 제2 전위를 갖고, 상기 제1 풀다운 트랜지스터의 드레인은 상기 스캔 신호 출력단에 전기적으로 연결되고,
상기 제1 풀다운 제어 신호는 상기 스캔 신호 출력단이 제2 전위를 갖는 버퍼 신호를 출력하도록 제어하기 위해 사용되고, 상기 버퍼 신호는 상기 픽셀 유닛이 데이터 전압 수신을 일시 중지하는 상태에 있도록 제어하는
스캔 드라이브 회로.
제8항에 있어서,
상기 스캔 드라이브 유닛은 풀다운 제어 유닛을 더 포함하고,
상기 풀다운 제어 유닛은 풀다운 제어 신호를 출력하기 위해 사용되고, 상기 풀다운 제어 유닛은 제1 풀다운 제어 트랜지스터와 제2 풀다운 제어 트랜지스터를 포함하고,
제1 풀다운 제어 트랜지스터의 게이트는 상기 출력 제어 포인트에 전기적으로 연결되고, 소스는 풀다운 클럭 신호단에 전기적으로 연결되어 풀다운 클럭 신호를 수신하기 위해 사용되며, 드레인은 상기 제1 제어 포인트에 전기적으로 연결되고;
상기 제2 풀다운 제어 트랜지스터의 게이트는 상기 풀다운 클럭 신호단에 전기적으로 연결되고, 소스는 제1 참고 전압단에 전기적으로 연결되며, 드레인은 상기 제1 제어 포인트에 전기적으로 연결되고;
상기 풀다운 클럭 신호는, 상기 스캔 드라이브 유닛이 상기 시작 트리거 신호를 수신했을 때, 스캔 신호단과 두 개의 스캔 신호 출력을 완료한 후 제1 전위의 인에이블 상태에 있고, 상기 풀다운 클럭 신호는 상기 풀다운 제어 신호가 제1 전위를 갖도록 제어하기 위해 사용되고, 제1 전위를 갖는 상기 제어 신호는 상기 스캔 신호 출력단이 제2 전위를 갖는 버퍼 신호를 출력하도록 제어하는
스캔 드라이브 회로.
제5항에 있어서,
상기 스캔 드라이브 유닛은 제2 풀다운 유닛을 더 포함하고,
상기 제2 풀다운 유닛은 제2 풀다운 제어 포인트, 제2 풀다운 트랜지스터, 제3 풀다운 트랜지스터, 제4 풀다운 트랜지스터와 풀다운 유지 커패시터를 포함하고,
상기 제2 풀다운 제어 포인트가 풀다운 제어 신호를 수신했을 때, 상기 스캔 신호 출력단이 스캔 신호 출력을 중지하도록 제어하고,
제2 풀다운 트랜지스터의 게이트는 상기 제1 제어 포인트에 전기적으로 연결되고, 상기 제2 풀다운 트랜지스터의 소스는 제2 참고 전압단에 전기적으로 연결되고, 상기 제2 풀다운 트랜지스터의 드레인은 상기 스캔 신호 출력단에 전기적으로 연결되고,
상기 풀다운 제어 신호는 상기 스캔 신호 출력단을 제어하기 위해 사용되고, 상기 버퍼 신호는 상기 픽셀 유닛이 데이터 전압 수신을 일시 중지하는 상태에 있도록 제어하고;
제3 풀다운 트랜지스터의 게이트는 시작 트리거단에 전기적으로 연결되고, 상기 제3 풀다운 트랜지스터의 소스는 제1 참고 전압에 전기적으로 연결되고, 상기 제3 풀다운 트랜지스터의 드레인은 제2 풀다운 제어 포인트에 전기적으로 연결되며,
상기 제4 트랜지스터의 게이트는 상기 스캔 클럭 신호단에 전기적으로 연결되고, 상기 제4 트랜지스터의 소스는 제2 참고 전압단에 연결되고, 상기 제4 트랜지스터의 드레인은 상기 제2 풀다운 제어 포인트에 전기적으로 연결되는
스캔 드라이브 회로.
제1항에 있어서,
다수의 상기 스캔 드라이브 유닛은
홀수 레벨의 스캔 드라이브 유닛의 제1 그룹 스캔 드라이브 유닛 및 짝수 레벨의 스캔 드라이브 유닛의 제2 그룹 스캔 드라이브 유닛을 포함하고,
상기 제1 그룹 스캔 드라이브 유닛은 동일한 제1 그룹 클럭 신호단으로 연결되고, 상기 제2 그룹 스캔 드라이브 유닛은 동일한 제2 그룹 클럭 신호단에 연결되며, 상기 제1 그룹 클럭 신호단은 상기 제2 그룹 클럭 신호단과 일부 동일한
스캔 드라이브 회로.
제1 영역과 제2 영역을 포함하는 어레이 기판으로서,
상기 제1 영역은 2n개의 스캔 라인, 및 상기 스캔 라인과 전기적으로 연결되는 다수의 픽셀 유닛을 포함하고,
상기 2n개의 스캔 라인은 서로 평행하면서 절연된 채 순차적으로 배열되어 있고,
상기 제2 영역은 제1항에서 언급된 상기 스캔 드라이브 회로가 배치되어 있고, 각 스캔 드라이브 유닛마다 스캔 라인이 전기적으로 연결되어, 상기 스캔 신호를 스캔 라인 포인트와 전기적으로 연결된 상기 픽셀 유닛으로 출력함으로써, 상기 픽셀 유닛이 디스플레이 예정 이미지 신호를 수신하도록 제어하고,
두 개의 상기 스캔 드라이브 회로는 상기 2n개의 스캔 라인의 서로 마주하는 양 단에 배치되고, 임의로 서로 이웃하는 두 개의 스캔 라인은 서로 마주하여 배치된 두 개의 상기 스캔 드라이브 유닛과 각각 전기적으로 연결되며,
상기 스캔 드라이브 회로는 상기 픽셀 유닛과 동일한 프로세스에 의해 형성되는
어레이 기판.
제12항에 있어서,
상기 클럭 변조 신호는 사전결정된 시간대만큼 간격을 둔 적어도 두 개의 제1 전위를 포함하고, 각 서브 스캔 신호는 클럭 변조 신호의 제1 전위에 모두 대응되는
어레이 기판.
제13항에 있어서,
상기 스캔 신호 변조 유닛은 신호 조절 출력 포인트를 포함하고,
상기 스캔 신호 변조 유닛은 다이오드 방식으로 연결된 적어도 두 개의 트랜지스터와 적어도 하나의 버퍼 트랜지스터를 포함하고,
상기 다이오드 방식으로 연결된 적어도 두 개의 트랜지스터의 소스는 모두 상기 신호 조절 출력 포인트에 전기적으로 연결되고, 드레인은 대응하는 수량의 스캔 클럭 신호단에 각각 전기적으로 연결되고;
상기 버퍼 트랜지스터의 드레인은 상기 신호 조절 출력 포인트에 전기적으로 연결되고, 게이트는 버퍼 클럭 신호단에 전기적으로 연결되며, 소스는 제2 전위를 갖는 버퍼 전압단에 전기적으로 연결되고;
상기 스캔 신호 출력단이 로딩하는 스캔 클럭 신호는 상기 적어도 두 개의 트랜지스터를 통해 상기 클럭 변조 신호가 제1 전위를 갖도록 제어하고,
상기 버퍼 클럭단이 로딩하는 버퍼 클럭 신호는 상기 사전결정된 시간대 내에 상기 클럭 변조 신호가 제2 전위를 갖게 하고,
상기 제2 전위는 스캔 신호 출력단이 스캔 신호 출력을 중지하고 버퍼 스캔 신호를 출력하게 하며, 상기 버퍼 스캔 신호는 상기 픽셀 유닛이 이미지 신호 수신을 중지하도록 제어하는
어레이 기판.
제14항에 있어서,
상기 스캔 신호 변조 유닛은 다이오드 방식으로 연결된 3개의 트랜지스터를 포함하고,
상기 다이오드 방식으로 연결된 3개의 트랜지스터 중 하나는 상기 사전결정된 시간대 이전에 클럭 변조 신호가 제1 전위를 갖도록 제어하고,
상기 다이오드 방식으로 연결된 3개의 트랜지스터 중 다른 2개는 상기 사전결정된 시간대 이후에 클럭 변조 신호가 제1 전위를 갖도록 제어함으로써, 상기 사전결정된 시간대 전후로 상기 클럭 변조 신호가 제1 전위를 갖는 지속 시간이 다르고, 2개의 상기 서브 스캔 신호의 지속 시간이 다르게 하는
어레이 기판.
제15항에 있어서,
상기 제1 영역은 서로 평행하게 절연된 채 순차적으로 배열되는 2m개의 데이터 라인을 포함하고,
상기 데이터 라인의 배치 방향은 상기 스캔 라인의 배치 방향에 수직이고,
다수의 상기 픽셀 유닛은 상기 스캔 라인 및 상기 데이터 라인과 각각 전기적으로 연결되고, 각 픽셀 유닛은 두 개의 서브 픽셀 유닛을 포함하고,
2개의 상기 서브 픽셀 유닛은 동일한 스캔 라인에 연결되고, 서로 이웃한 2개의 데이터 라인에 각각 연결되며,
2개의 상기 서브 픽셀 유닛은 프레임 이미지의 하나의 스캔 주기 내에서 상기 사전결정된 시간대만큼 간격을 두고 두 개의 상기 스캔 신호를 수신하며, m은 1보다 큰 자연수인
어레이 기판.
제16항에 개시된 어레이 기판 및 상기 어레이 기판과 정면으로 마주하여 배치되는 대향 기판을 포함하고,
이미지 디스플레이에 사용되는 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 비 디스플레이 영역을 포함하며,
상기 어레이 기판의 제1 영역은 상기 디스플레이 영역에 대응되고, 상기 제2 영역은 상기 비 디스플레이 영역에 대응되는
디스플레이 패널.