JP7048037B2 - 走査駆動回路、アレイ基板及びディスプレイパネル - Google Patents

Description

本発明は、２０１７年４月２７日に提出された発明の名称を「走査駆動回路及びアレイ基板」とする出願番号２０１７１０２９０７８６．９の先行出願に基づく優先権を主張し、且つ、上記先行出願の内容を導入するように本明細書に組み込まれる。

本発明はディスプレイの分野に関するものであり、特にディスプレイの画像表示走査駆動領域に関するものである。

ディスプレイの視野角における色差（ｃｏｌｏｒ ｗａｓｈｏｕｔ）の問題を解決するために、ピクセルを２つのサブピクセル、即ち、１つのメインピクセルと、１つのサブピクセルとに分割し、２つのピクセルの駆動電圧の差を利用して異なる光学特性を形成することで、視野角における色差を改善する目的が図られてきた。当該アーキテクチャにおけるピクセル構造の駆動方法は主に、異なるデータ線を利用して、同一の走査周期の異なる時間に、メインピクセルとサブピクセルで異なる駆動電圧（画像データ電圧）を提供するものであり、当該ピクセル構造を１Ｇ２Ｄ（１Ｇａｔｅ ２ ｄｏｔｓ）と称することができる。しかしながら、前記１Ｇ２Ｄピクセルアーキテクチャの走査駆動回路（Ｓｃａｎ Ｄｒｉｖｅｒ／Ｇａｔｅ Ｄｒｉｖｅｒ）が出力する走査信号は、２つのサブピクセルが駆動電圧を受ける取る時間を柔軟に調整できず、同様のアーキテクチャを有する走査駆動回路の構造が複雑なものとなる。

上記の技術課題を解決するために、本発明は構造が簡単な走査駆動回路を提供する。

さらに、本発明は前記走査駆動回路を有するアレイ基板及びディスプレイパネルを提供する。

本発明の走査駆動回路は、互いに順次カスケード接続されたｎ個の走査駆動ユニットを含み、前記走査駆動ユニットの各々は少なくとも起動トリガー信号が入力される起動トリガー端と、走査信号出力端と、複数のクロック信号がそれぞれ入力される複数のクロック信号端とを含み、第ｉステージにおける前記走査駆動ユニットの前記起動トリガー端は、第ｉ－１ステージにおける前記走査信号出力端に電気的に接続されており、前記走査信号出力端は走査信号を出力し、且つ第ｉ＋１ステージの前記起動トリガー端に電気的に接続して用いられ、前記走査駆動ユニットの各々は、
前記起動トリガー端と電気的に接続された入力部と；
前記走査信号出力端と電気的に接続された出力部とを含み、前記入力部は前記起動トリガー信号を受信すると、前記起動トリガー信号に対応した制御信号を前記出力部に伝送し、且つ前記出力部が前記走査信号の出力状態となるように制御するのに用いられる。

前記走査駆動ユニットはさらに、複数のダイオード接続されたトランジスタを有する走査信号調整部を含み、前記複数のトランジスタは前記複数のクロック信号端に接続されており、且つ前記複数のクロック信号に応じてクロック調整信号を出力し、前記クロック調整信号は所定期間を隔てた第１電位を少なくとも２つ含み、前記出力部は走査状態時に前記クロック調整信号に応じて前記走査信号出力端から前記走査信号を出力し、前記走査信号は前記所定期間を隔てたサブ走査信号を２つ含み、各々の前記サブ走査信号はいずれも前記クロック調整信号の第１電位に対応しており、前記２つのサブ走査信号は、１つの走査周期内の１つのピクセルユニットが画像信号を受信するように制御するのに用いられ、前記ピクセルユニットは２つのサブピクセルユニットを含み、ｎは１より大きい自然数であり、ｉはｎより小さい自然数である。

本発明のアレイ基板は第１領域と第２領域とを含み、前記第１領域は、２ｎ本の走査線と、前記走査線と電気的に接続されている複数のピクセルユニットとを含み、前記２ｎ本の走査線は相互に平行に且つ絶縁するように順次配列されている。前記第２領域には、上記の走査駆動回路が設けられており、各々の走査駆動ユニットが１本の走査線に電気的に接続されていることで、前記走査信号を前記走査線に電気的に接続されている前記ピクセルユニットに出力して、前記ピクセルユニットが表示されるべき画像信号を受信するように制御することができ、２つの前記走査駆動回路は前記２ｎ本の走査線の対向する両端に配置されており、任意の隣接する２本の走査線はそれぞれ、対向して配置された２つの前記走査駆動ユニットに電気的に接続されており、前記走査駆動回路は前記ピクセルユニットと同一の製造工程を採用して形成される。

本発明のディスプレイパネルは、上記のアレイ基板と、当該アレイ基板と対向して設けられた対向基板とを含み、前記ディスプレイパネルは、画像表示用の表示領域と、前記表示領域を囲む非表示領域とを含み、前記アレイ基板の第１領域は前記表示領域に対応し、前記第２領域は前記非表示領域に対応する。

従来技術と比較して、走査駆動回路がダイオード接続された少なくとも２つのトランジスタを介して走査信号の波形を調整するため、柔軟に且つ安定的に１つのピクセルユニット中の２つのサブピクセルを走査することができ、異なる期間内において、表示されるべき画像のデータ電圧を受け取ることによって画像表示を行なうことができる。

本発明の実施形態における技術案をより明確に説明するために、以下において、実施形態を記述する際に使用される必要な図面についての簡単な紹介を行なう。以下に記述する図面は明らかに、本発明の一部の実施形態を示すものにすぎない。本分野の通常の技術者にとっては、如何なる創造的労力も費やさないことを前提として、これらの図面に基づいてその他の図面を得ることができる。
本発明の一実施形態に係るディスプレイ装置の立体構造概略図である。 図１におけるディスプレイパネル中のアレイ基板を示す平面構造概略図である。 図２における１つのピクセルユニットと、データ線と、走査線との電気的接続を示す構造概略図である。 図２におけるディスプレイパネル中の走査駆動回路と走査線との接続を示す概略図である。 図４における走査駆動回路中の任意の１つの走査駆動ユニットＳＤｎの具体的な回路を示す構造概略図である。 図３～図５におけるディスプレイパネル中の走査駆動回路中の走査駆動ユニットＳＤｎの動作を示すタイムシーケンス図である。 本発明の一変更実施形態に係る走査駆動ユニットＳＤｉの回路を示す構造概略図である。

以下において、本発明の実施形態に係る図面と合わせて、本発明の実施形態における技術案に対する明瞭で且つ完全な記述を行う。明らかに、記述されている実施形態は、本発明の一部の実施形態にすぎず、全ての実施形態ではない。本発明の実施形態に基づいて、本分野の通常の技術者が如何なる創造的労力も費やすことなく得られた他の実施形態は、いずれも本発明の保護範囲に属する。

図１は、本発明の一実施形態中に記載のディスプレイ装置を示す立体構造概略図である。図１に示すように、ディスプレイ装置１０はディスプレイパネル１１と光学モジュール（図示せず）とを含み、ここで、ディスプレイパネル１１は画像用表示領域１１ａと非表示領域１１ｂとを含む。表示領域１１ａは画像表示用であり、非表示領域１１ｂは表示領域１１ａを囲むように表示領域１１ａの周囲に設けられており、非表示領域１１ｂは非発光領域であるため、画像表示用ではない。ここで、ディスプレイパネル１１はさらに、アレイ基板１１ｃ、対向基板１１ｄ、及びアレイ基板１１ｃと対向基板１１ｄとの間で挟持された液晶層１１ｅを含む。本実施形態において、ディスプレイ装置１０及びディスプレイパネル１１は、液晶を表示媒体として用いている。勿論、本発明の他の実施形態では、ディスプレイ装置１０及びディスプレイパネル１１は有機発光半導体材料（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｏｄｅ， ＯＬＥＤ）を表示媒体として用いてもよいが、これに限定されない。

図２を参照されたい。図２は、図１の前記ディスプレイパネル１１中のアレイ基板１１ｃを示す平面構造概略図である。図２に示すように、アレイ基板１１ｃ中、画像表示領域１１ａに対応する第１領域（表示せず）は、複数のアレイ配置された２ｍ＊２ｎのピクセルユニット（Ｐｉｘｅｌ）１１０と、２ｍ本のデータ線（Ｄａｔａ Ｌｉｎｅ）１２０と、２ｎ本の走査線（Ｓｃａｎ Ｌｉｎｅ）１３０とを含み、ｍとｎは１より大きい自然数である。ここで、当該複数のデータ線１２０は、第１方向Ｙに沿って互いに第１の所定距離を隔てて、相互に絶縁するように平行に配置されている。当該複数の走査線１３０は、第２方向Ｘに沿って互いに第２の所定距離を隔てて、相互に絶縁するように平行に配置されている。また、当該複数の走査線１３０と当該複数のデータ線１２０は互いに絶縁しており、前記第１方向Ｘと第２方向Ｙは互いに垂直である。説明の便宜上、前記２ｍ本のデータ線１２０をそれぞれ、Ｄ１、Ｄ２、…、Ｄ２ｍ－１、Ｄ２ｍと定義し；前記２ｎ本の走査線１３０をそれぞれ、Ｇ１、Ｇ２、…、Ｇ２ｎ－１、Ｇ２ｎと定義する。複数の前記ピクセルユニット１１０はそれぞれ、当該複数本のデータ線１２０及び走査線１３０によって構成されたアレイ中に位置しており、且つ対応するデータ線１２０及び走査線１３０に電気的に接続されている。

ディスプレイパネル１１の非表示領域１１ｂに対応して、ディスプレイ装置１０はさらに、ピクセルアレイ１１０を駆動させて画像を表示するための制御回路１０１と、データ駆動回路（Ｄａｔａ Ｄｒｉｖｅｒ）１０２と、走査駆動回路（Ｓｃａｎ Ｄｒｉｖｅｒ）１０３とを、アレイ基板１１ｃに設けられている第２領域（表示せず）に含んでいる。ここで、データ駆動回路１０２は当該複数本のデータ線１２０に電気的に接続されており、これにより、表示用の画像データをデータ電圧の形式で当該複数本のデータ線１２０を介して当該複数のピクセルユニット１１０に伝送することができる。走査駆動回路１０３は当該複数本の走査線１３０と電気的に接続するのに用いられ、これにより、当該複数本の走査線１３０から走査信号が出力されることで、どのようなタイミングでピクセルユニット１１０が画像データを受け取り、画像表示を行なうのかを制御することができる。制御回路１０１は、データ駆動回路１０２及び走査駆動回路１０３にそれぞれ電気的に接続されており、データ駆動回路１０２及び走査駆動回路１０３の動作タイミングを制御するのに用いられ、即ち、対応するタイミング制御信号をデータ駆動回路１０２及び走査駆動回路１０３に出力する。

本実施形態において、走査駆動回路１０３はディスプレイパネル１１の非表示領域１１ｂ（表示せず）中に直接設けられており、制御回路１０１及びデータ駆動回路１０２は即ち、アレイ基板１１ｃから独立して他のキャリア回路基板上に設けられている。本実施形態において、走査駆動回路１０３中の回路素子、及びディスプレイパネル１１中のピクセルユニット１１０は、同一の製造工程によりディスプレイパネル１１中に形成されており、即ち、ＧＯＡ（Ｇａｔｅ ｏｎ Ａｒｒａｙ）技術を用いたものである。また、ピクセルユニット１１０は、含まれている薄膜トランジスタ、ピクセル電極等に対応して、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳ）の製造工程によって形成してもよく、勿論、走査駆動回路１０３も、ＬＴＰＳの製造工程によって同様に形成される。

ここで本実施形態中では、例として、ディスプレイパネル１１を液晶ディスプレイパネルとして説明を行なう。同時に、各ピクセルユニット１１０中は、少なくとも１つの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）のスイッチ素子を含む。このため、ここでの前記ＴＦＴのゲート電極は走査線１３０に電気的に接続されており、ソース電極はデータ線１２０に電気的に接続されている。従って、データ線１２０をソース電極線（Ｓｏｕｒｃｅ Ｌｉｎｅ）と称し、走査線１３０もまたゲート電極線（Ｇａｔｅ Ｌｉｎｅ）と称する。上記と対応して、データ駆動回路１０２をソース電極駆動回路（Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ）と称し、走査駆動回路１０３もまたゲート電極駆動回路（Ｇａｔｅ ｄｒｉｖｅｒ）と称する。

ディスプレイ装置１０はさらに、画像処理回路（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＧＰＵ）、電源回路等と共に、画像表示を遂行するのに用いられる他の補助回路を含むことが理解でき、本実施形態ではそれらについて、さらなる詳述を省略する。

さらに、図３を参照されたい。図３は、図２におけるピクセルユニット１１０の１つと、データ線１２０及び走査線１３０との電気的接続を示す構造概略図である。

図３に示すように、１つのピクセルユニット１１０は２つのサブピクセルを含み、当該２つのサブピクセルをそれぞれ、第１サブピクセルユニット１１１及び第２サブピクセルユニット１１３と定義する。ここで、第１サブピクセルユニット１１１は、スイッチ素子としての第１薄膜トランジスタＴａ及び第１サブピクセルＰｘ１を含む。第１サブピクセルＰｘ１は第１薄膜トランジスタＴａのドレイン電極（表示せず）に電気的に接続されており、第１薄膜トランジスタＴａのソース電極（表示せず）はデータ線Ｄｊ＋１に電気的に接続されており、第１薄膜トランジスタＴａのゲート電極（表示せず）は走査線Ｇｉに電気的に接続されている。

第２サブピクセルユニット１１３は、第２薄膜トランジスタＴｂと、第２サブピクセルＰｘ２とを含む。第２サブピクセルＰｘ２は、第１薄膜トランジスタＴｂのドレイン電極（表示せず）に電気的に接続されており、第２薄膜トランジスタＴｂのソース電極（表示せず）はデータ線Ｄｊに電気的に接続されており、第２薄膜トランジスタＴｂのゲート電極（表示せず）も走査線Ｇｉに電気的に接続されている。

１フレーム画像の１つの走査周期内において、第１期間では、走査線Ｇｎが伝送する走査信号Ｓｃ１は第１薄膜トランジスタＴａの導通を制御し、データ線Ｄｊ＋１上のデータ電圧（画像信号）が第１サブピクセルＰｘ１に伝送されることで、第１サブピクセルＰｘ１は画像を表示できるようになる。第２期間では、走査線Ｇｎが伝送する走査信号Ｓｃ２は第２薄膜トランジスタＴｂの導通を制御し、データ線Ｄｊ上のデータ電圧（画像信号）が第２サブピクセルＰｘ２に伝送されることで、第２サブピクセルＰｘ２は画像を表示できるようになる。ここで、第１期間と第２期間とはバッファ期間で隔てられているため、２つのサブピクセルユニットがデータ電圧を安定して受信するために便利になる。ｉは２ｎより小さい自然数であり、ｊは２ｍより小さい自然数である。

図４を参照されたい。図４は、図２のディスプレイパネル１１において、走査駆動回路１０３と走査線１３０との接続を示す概略図である。図４に示すように、２つの走査駆動回路１０３はそれぞれ、アレイ基板１１ｃの対向する両側で、非表示領域１１ｂに対応する位置に配置されている。

前記２つの走査駆動回路１０３をそれぞれ、第１走査駆動回路１０３ａ及び第２走査駆動回路１０３ｂと定義する。第１走査駆動回路１０３Ｌ及び第２走査駆動回路１０３Ｒの各々はｎ本の走査線に電気的に接続されており、即ち、走査線１３０は２組のｎ本の走査線に分けられており、前記２組の走査線は互いに離間して配置されており、前記２組はそれぞれ第１走査駆動回路１０３ａ及び第２走査駆動回路１０３ｂに電気的に接続されている。本実施形態において、ｎは１９２０である。

具体的には、各走査駆動回路１０３はｎ個の走査駆動ユニットＳＤ１～ＳＤｎを含み、ｎ個の走査駆動ユニットＳＤ１～ＳＤｎはそれぞれｎ本の走査線１３０に電気的に接続されており、且つタイムシーケンスに依拠して、対応するｎ個の走査信号Ｓｃを対応する走査線１３０に出力することで、走査駆動回路と電気的に接続されたピクセルユニット１１０がデータ電圧を受け取れる状態を制御できる。前記ｎ個の走査駆動ユニットＳＤ１～ＳＤｎは、互いに順次カスケード接続されており、即ち、第ｎ－１個の走査駆動ユニットＳＤｎ－１の走査出力端Ｇｎ－１は第ｎ個の走査駆動ユニットＳＤｎの入力トリガー端Ｐｉｎに電気的に接続されており、第ｎ個の走査駆動ユニットＳＤｎの走査出力端Ｇｎは第ｎ＋１個の走査駆動ユニットＳＤｎ＋１の入力トリガー端Ｐｉｎに電気的に接続されており、以下同様であるため、さらなる詳述を省略する。勿論、第１走査駆動回路１０３ａに関しては、各走査駆動ユニットＳＤ１～Ｄｎがそれぞれ走査線Ｇ１、Ｇ３、…、Ｇ２ｎ－１に順次電気的に接続されており、且つ対応する走査信号Ｓｃ１、Ｓｃ３、…、Ｓｃ２ｎ－３、Ｓｃ２ｎ－１を出力する。第２走査駆動回路１０３ｂに関しては、それぞれ走査線Ｇ２、Ｇ４、…、Ｇ２ｎに電気的に接続されており、且つ対応する走査信号Ｓｃ２、Ｓｃ４、…、Ｓｃ２ｎ－２、Ｓｃ２ｎを出力する。明らかに、任意の２本の隣接する走査線１３０はそれぞれ第１走査駆動回路１０３ａ及び第２走査駆動回路１０３ｂに電気的に接続されているため、走査線１３０と走査駆動回路１０３とを接続する際における配線の複雑さ及び面積を効果的に減少させることができる。

第１走査駆動器１０３ａは少なくとも１２個の信号制御端を含み、それぞれ、起動信号端ＳＴＶ＿Ｌ、リセット信号端Ｒｅｓｅｔ、タイミング制御信号端ＣＴ４＿Ｌ、ＣＴ３＿Ｌ、ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＣ２＿Ｌ、ＣＣ１＿Ｌ、ＣＫ３＿Ｌ、ＣＫ１＿Ｌ、高電圧端ＶＧＨ＿Ｌ、及び低電圧端ＶＧＬ＿Ｌである。ここで、起動信号端ＳＴＶ＿Ｌ、リセット信号端Ｒｅｓｅｔ、及びタイミング制御信号端ＣＴ４＿Ｌ、ＣＴ３＿Ｌ、ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＣ２＿Ｌ、ＣＣ１＿Ｌ、ＣＫ３＿Ｌ、ＣＫ１＿Ｌはいずれも制御回路１０１に電気的に接続されており、各々が制御回路１０１から出力される制御信号及びタイミング信号を受信する。本実施形態において、説明の便宜上、出力される制御信号及びタイミング信号には、受信端と同じ符号が用いられる。

ここで、タイミング制御信号端ＣＴ４＿Ｌ、ＣＴ３＿Ｌ、ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＣ２＿Ｌ、ＣＣ１＿Ｌ、ＣＫ３＿Ｌ、ＣＫ１＿Ｌは２つのグループに分けられる。ここで、タイミング制御信号端ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＣ１＿Ｌ、ＣＫ３＿Ｌ、ＣＫ１＿Ｌを第１グループとし、タイミング制御信号端ＣＴ４＿Ｌ、ＣＴ３＿Ｌ、ＣＣ２＿Ｌ、ＣＫ１＿Ｌ、ＣＫ３＿Ｌを第２グループとする。偶数ステージの走査駆動ユニットＳＤ２ｉは第１グループのタイミング制御信号端と電気的に接続され、奇数ステージの走査駆動ユニットＳＤ２ｉ－１は第２グループのタイミング制御信号端と電気的に接続されている。

同様に対応して、第２走査駆動器１０３ｂは少なくとも１２個の信号制御端を含み、それぞれ、起動信号端ＳＴＶ＿Ｒ、リセット信号端Ｒｅｓｅｔ、タイミング制御信号端ＣＴ４＿Ｒ、ＣＴ３＿Ｒ、ＣＴ２＿Ｒ、ＣＴ１＿Ｒ、ＣＣ２＿Ｒ、ＣＣ１＿Ｒ、ＣＫ４＿Ｒ、ＣＫ２＿Ｒ、高電圧端ＶＧＨ＿Ｒ、及び低電圧端ＶＧＬ＿Ｒである。ここで、起動信号端ＳＴＶ＿Ｒ、リセット信号端Ｒｅｓｅｔ、及びタイミング制御信号端ＣＴ４＿Ｒ、ＣＴ３＿Ｒ、ＣＴ２＿Ｒ、ＣＴ１＿Ｒ、ＣＣ２＿Ｒ、ＣＣ１＿Ｒ、ＣＫ４＿Ｒ、ＣＫ２＿Ｒはいずれも制御回路１０１に電気的に接続されており、各々が制御回路１０１から出力される制御信号及びタイミング信号を受信する。ここで、高電圧端ＶＧＨは、第１基準電圧の高電圧信号ＶＧＨを出力するのに用いられ、前記第１基準電圧は３．５Ｖ以上である；低電圧端ＶＧＬは、第２基準電位の低電圧信号ＶＧＬを出力するのに用いられ、前記第２基準電圧は０Ｖである。タイミング制御信号端ＣＣ２＿Ｌ、ＣＣ１＿Ｌ、ＣＣ２＿Ｒ、ＣＣ１＿Ｒはバッファクロック信号端として使用することができ、そこから出力されるバッファクロック信号は、対応する走査駆動ユニットが走査信号を出力するのを一時停止させるように制御するのに用いられる。ＣＴ４＿Ｌ、ＣＴ３＿Ｌ、ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＫ３＿Ｌ、ＣＴ４＿Ｒ、ＣＴ３＿Ｒ、ＣＴ２＿Ｒ、ＣＴ１＿Ｒ、ＣＫ４＿Ｒは走査クロック信号端として使用することができ、そこから出力される走査クロック信号は、対応する走査駆動ユニットが走査信号を出力するのを制御するのに用いられる。ＣＫ１＿Ｌ及びＣＫ２＿Ｒはプルダウンクロック信号端として使用され、そこから出力されるプルダウンクロック信号は、対応する走査駆動ユニットの準備を制御し、又は走査駆動ユニットが走査信号を出力するのを停止させるように制御するのに用いられる。

図５を参照されたい。図５は、図４における走査駆動回路中の任意の１つの走査駆動ユニットＳＤｎを示す具体的な回路構造概略図である。

図５に示すように、走査駆動ユニットＳＤｎは、入力部１００と、プルダウン制御部２００と、レギュレータ部３００と、第１プルダウン部４００と、出力部５００と、走査信号調整部６００と、第２プルダウン部７００とを含む。ここで、走査駆動ユニットＳＤｎは、第１～第１７トランジスタＴ１～Ｔ１７及びキャパシタＣ１～Ｃ４によって、前述の回路ユニットをそれぞれ形成している。また、走査駆動ユニットＳＤｎはさらに、前述の回路ユニット中における、出力制御点Ｑ（Ｎ）と、第１プルダウン制御点Ｐ（Ｎ）と、第１制御点Ｈ（Ｎ）と、信号調整出力点Ｃ（Ｎ）と、第２プルダウン制御点Ｔ（Ｎ）とを含む。本実施形態において、第１～第１７トランジスタＴ１～Ｔ１７は、いずれもＮ型金属－酸化物－半導体（Ｎ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。

本実施形態では、第ｎステージの走査駆動ユニットＳＤｎを例にとり、走査駆動ユニットの回路構造を具体的に説明するが、他の走査駆動ユニットの回路構造も、第ｎステージの走査駆動ユニットＳＤｎの回路構造と同じ構造を有すると理解できる。

入力部１００は、起動トリガー信号ＳＴＶ＿Ｌを受信するのに用いられ、且つ起動トリガー信号に応じて対応する制御信号を出力することで、前ステージにおける走査駆動ユニットＳＤｎ－２から出力された走査信号Ｓｃｎ－２を伝送できるようにするものである。具体的には入力部１００は、第１入力端１０１と、第１出力端１０３と、第１トランジスタＴ１とを含み、第１入力端１０１は走査線Ｇｎ－２に伝送される走査信号Ｓｃｎ－２を受信するのに用いられ、第１トランジスタＴ１のゲート電極（表示せず）は第１入力端１０１に電気的に接続されており、第１トランジスタＴ１のソース電極（表示せず）は高電圧端ＶＧＨに電気的に接続されており、第１トランジスタＴ１のドレイン電極（表示せず）は第１出力端１０３に電気的に接続されていることが理解できる。ここで、入力部１０１は、第１入力端１０１が受信した走査信号Ｓｃｎ－２に応じて、第１出力端１０３から対応する駆動信号を出力する。ここでの第１トランジスタＴ１は入力トランジスタとして機能する。

プルダウン制御部２００は、第１プルダウン部４００がプルダウン信号を安定的に出力するように制御するのに用いられる。具体的には制御部２００は、第２トランジスタＴ２と第１１トランジスタＴ１１とを含み、ここで、第２トランジスタＴ２のゲート電極（表示せず）は第１出力端１０３に電気的に接続されており、第２トランジスタＴ２のソース電極はクロック信号端ＣＫ１に電気的に接続されており、第２トランジスタＴ２のドレイン電極は第１プルダウン部４００の第１プルダウン制御点Ｐ（Ｎ）に電気的に接続されている。第１１トランジスタＴ１１のゲート電極（表示せず）はクロック信号端ＣＫ１に電気的に接続されており、第１１トランジスタＴ１１のソース電極は高電圧端ＶＧＨに電気的に接続されており、第１１トランジスタＴ１１のドレイン電極は第１プルダウン部４００の第１プルダウン制御点Ｐ（Ｎ）端に電気的に接続されている。ここでの第２トランジスタＴ１１は第１プルダウン制御トランジスタとして機能し、第１１トランジスタＴ１１は第２プルダウン制御トランジスタとして機能する。

レギュレータ部３００は、入力されたトリガー信号をより安定した高電圧信号に変換して出力部５００の出力制御点Ｑ（Ｎ）に伝送し、出力部５００が走査駆動信号Ｓｃｎを走査信号出力端Ｇｎに安定的に出力できるようにするのに用いられる。具体的には、レギュレータ部３００は第３トランジスタＴ３を含み、ここで、第３トランジスタＴ３のゲート電極は高電圧端ＶＧＨに電気的に接続されており、ソース電極は出力部５００の出力制御点Ｑ（Ｎ）に電気的に接続されており、ドレイン電極は第１出力端１０３に電気的に接続されている。ここでの第３トランジスタＴ３はレギュレータトランジスタとして機能する。

第１プルダウン部４００は、プルダウン信号を制御出力部５００に出力することで、出力部５００及び走査信号出力端Ｇｎが走査信号Ｓｃｎを出力するのを停止させるように制御する。具体的には第１プルダウン部４００は、第９トランジスタＴ９と、第１０トランジスタＴ１０と、第１２トランジスタＴ１２と、第１３トランジスタＴ１３と、第１５トランジスタＴ１５と、第２キャパシタＣ２と、第３キャパシタＣ３とを含む。ここで、第９トランジスタＴ９は第１制御点Ｈ（Ｎ）に電気的に接続されており、ソース電極は第１出力端１０３に電気的に接続されており、ドレイン電極は第１２トランジスタＴ１２のソース電極に電気的に接続されている。第１０トランジスタＴ１０のゲート電極及びドレイン電極は直接、信号調整出力点Ｃ（Ｎ）に電気的に接続されており、第１０トランジスタＴ１０のソース電極は第１制御点Ｈ（Ｎ）に電気的に接続されている。ここで、第１０トランジスタＴ１０はダイオード接続の形態を採用している。第１２トランジスタＴ１２のゲート電極は、第１プルダウン制御点Ｐ（Ｎ）に接続されている。ここでの第１３トランジスタＴ１３は第１プルダウントランジスタとして機能し、第３キャパシタＣ３はプルダウン維持キャパシタとして機能する。

出力部５００は、出力制御点Ｑ（Ｎ）に応じて走査信号Ｓｃｎを安定的に出力するのに用いられる。具体的には出力部５００は、第４トランジスタＴ４と第１キャパシタＣ１とを含む。ここで、第４トランジスタＴ４のゲート電極は出力信号制御点Ｑ（Ｎ）に電気的に接続されており、ソース電極は信号調整出力点Ｃ（Ｎ）に電気的に接続されており、ドレイン電極は走査信号出力端Ｇｎに電気的に接続されている。第１キャパシタＣ１は、信号制御点Ｑ（Ｎ）と走査信号出力端Ｇｎとの間に電気的に接続されることで、出力制御点Ｑ（Ｎ）を走査状態に維持するのに用いられる。ここでの第４トランジスタＴ４は出力制御トランジスタとして機能し、第１キャパシタＣ１は電位維持キャパシタとして機能する。また、出力制御点Ｑ（Ｎ）が走査状態を維持しているときは、即ち、出力部５００は走査信号の出力状態にある。

走査信号調整部６００は、複数のタイミング制御信号に応じてクロック調整信号を出力し、走査駆動ユニットＳＤｎが出力する走査線信号Ｓｃｎの波形を制御することで、走査信号Ｓｃｎがピクセルユニット１１０中の２つのサブピクセルユニットによる画像表示を制御できるようにする。具体的には走査信号調整部６００は、第５トランジスタＴ５と、第６トランジスタＴ６と、第７トランジスタＴ７と、第８トランジスタＴ８とを含む。ここで、第５トランジスタＴ５のゲート電極及びドレイン電極は互いに直接に短絡接続されており、且つ同時にクロック信号端ＣＴ２に電気的に接続されており、ソース電極は信号調整出力点Ｃ（Ｎ）に電気的に接続されている；第６トランジスタＴ６のゲート電極及びドレイン電極は互いに直接に短絡接続されており、且つ同時にクロック信号端ＣＴ１に電気的に接続されており、ソース電極は信号調整出力点Ｃ（Ｎ）に電気的に接続されている；第７トランジスタＴ７のゲート電極及びドレイン電極は互いに直接に短絡接続されており、且つクロック信号端ＣＫ３に電気的に接続されており、ソース電極は信号調整出力点Ｃ（Ｎ）に電気的に接続されている。すなわち、第５～第７トランジスタＴ５～Ｔ７はいずれもダイオード接続を採用している。第８トランジスタＴ８のゲート電極はクロック信号端ＣＣ１に電気的に接続されており、ドレイン電極は信号調整出力点Ｃ（Ｎ）に電気的に接続されており、ソース電極は高電圧端ＶＧＨに電気的に接続されている。ここでの第８トランジスタＴ８はバッファトランジスタとして機能する。

第２プルダウン部７００は走査信号出力端Ｇｎに電気的に接続されており、走査信号出力端Ｇｎが走査信号Ｓｃｎを出力するのを停止させるように制御し、言い換えれば、ピクセルユニット１１０が非画像表示期間にあるときに、走査信号Ｓｃｎの安定性が保証されるように制御する。具体的には、プルダウン部７００は、第１４トランジスタＴ１４と、第１６トランジスタＴ１６と、第１７トランジスタＴ１７と、第４キャパシタＣ４とを含む。ここで、第１４トランジスタＴ１４のゲート電極は第２プルダウン制御点Ｔ（Ｎ）に電気的に接続されており、ソース電極は低電圧端ＶＧＬに電気的に接続されており、ドレイン電極は走査線信号出力端Ｇｎに電気的に接続されている。第１７トランジスタＴ１７のゲート電極は電気的に起動トリガー信号を受信し、前記起動トリガー信号は走査駆動ユニットＳＤｎ－１中の走査線信号出力端Ｇｎ－１が出力する走査線信号Ｓｃｎ－２である。第１７トランジスタＴ１７のソース電極は高電圧端ＶＧＨに電気的に接続されており、ドレイン電極は第２プルダウン制御点Ｔ（Ｎ）に電気的に接続されている。第１６トランジスタＴ１６のゲート電極はクロック信号端ＣＫ３に電気的に接続されており、ソース電極は低電圧端ＶＧＬに電気的に接続されており、ドレイン電極は第２プルダウン制御点Ｔ（Ｎ）に電気的に接続されている。ここでの第１４トランジスタＴ１４は第２プルダウントランジスタとして機能し、第１７トランジスタＴ１７は第３プルダウントランジスタとして機能し、第１６トランジスタＴ１６は第４プルダウントランジスタとして機能する。

図６を参照されたい。図６は、図３～図５に示すディスプレイパネル１１中の走査駆動回路１０３において、２本の隣接する走査線１３０に対応した左右両端で対向する走査駆動ユニットの動作を示すタイムシーケンス図である。ここで、図６に示す走査駆動ユニットＳＤｎは、１フレームの画像表示において、２本の隣接する走査線ＳＤｎ、ＳＤｎ＋１上の１つのピクセルユニット１１０が画像を表示する際のタイムシーケンスのみを示している。また、図中の記号ＳＴＶ＿Ｌ、Ｒｅｓｅｔ、ＣＴ４＿Ｌ、ＣＴ３＿Ｌ、ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＣ２＿Ｌ、ＣＣ１＿Ｌ、ＣＫ３＿Ｌ、ＣＫ１＿Ｌは、左側の１つの走査駆動ユニットの駆動タイミングを示し；ＳＴＶ＿Ｒ、ＣＴ４＿Ｒ、ＣＴ３＿Ｒ、ＣＴ２＿Ｒ、ＣＴ１＿Ｒ、ＣＣ２＿Ｒ、ＣＣ１＿Ｒ、ＣＫ４＿Ｒ、ＣＫ２＿Ｒは、右側の１つの走査駆動ユニットの駆動タイミングを示し、前述の記号と対応する回路波形図はその出力信号の波形を表している。勿論、走査駆動回路ＳＤｎに対応する波形は、ＳＴＶ＿Ｌ、Ｒｅｓｅｔ、ＣＴ２＿Ｌ、ＣＴ１＿Ｌ、ＣＣ１＿Ｌ、ＣＫ３＿Ｌ、ＣＫ１＿Ｌを含む。

２つの走査駆動ユニットの駆動方式が同一であるため、走査線１３０の左側中の１つの走査駆動ユニットＳＤｎの駆動タイミングを例にとって説明を行なう。

図６に示すように、リセット期間ｔ１では、リセット端Ｒｅｓｅｔがイネーブル状態であるため、走査駆動回路１０３中の走査駆動ユニットＳＤｎにおける全ての回路素子がいずれも初期動作状態にある。

さらに、第２期間ｔ２、即ち、起動トリガー段階では、起動トリガー信号としてのＳＴＶ＿Ｌは高電位状態にある。ここでの走査駆動ユニットＳＤｎに向けての起動トリガー信号ＳＴＶ＿Ｌは即ち、走査駆動ユニットＳＤｎ－１の走査駆動信号Ｇｎ－２である。同時に、クロック信号ＣＫ１＿Ｌも高電位状態にある。従って、図５及び図４の双方を参照して分かるように、第１トランジスタＴ１は起動トリガー信号ＳＴＶ＿Ｌの高電位駆動下においてオンの状態にあるため、高電圧信号ＶＧＨは第１トランジスタＴ１のソース電極を介してドレイン電極に伝送され、即ち、第１出力端１０３に伝送される。第１出力端１０３が高電位にあるとき、レギュレータ部３００は第１出力端１０３の高電位を出力制御点Ｑ（Ｎ）に伝達し、出力制御点Ｑ（Ｎ）は、第１キャパシタＣ１を介して高電位状態を維持することで、第４トランジスタＴ４をオンの状態に至らしめる。それに応じて、クロック信号ＣＴ２、ＣＴ１及びＣＫ３はいずれも低電位状態にあるため、信号調整出力点Ｃ（Ｎ）は低電位の調整信号を走査信号出力端Ｇｎに出力する。

同時に、第２トランジスタＴ２は第１出力端１０３の高電位制御下においてオンの状態にある。このため、クロック信号ＣＫ１＿Ｌは第２トランジスタＴ２のソース電極を介して第１プルダウン制御点Ｐ（Ｎ）に伝送されると共に、第１１トランジスタＴ１１も高電位のクロック信号ＣＫ１＿Ｌの制御下においてオンの状態にあるため、高電圧信号ＶＧＨは同期して第１プルダウン制御点Ｐ（Ｎ）に伝送され、第３キャパシタは第１プルダウン制御点Ｐ（Ｎ）の高電位状態を維持するのに用いられる。第１３トランジスタＴ１３は高電位の第１プルダウン制御点Ｐ（Ｎ）の制御下においてオンの状態にあるため、低電圧信号ＶＧＬは第１３トランジスタＴ１３のソース電極から走査信号出力端に伝送され、走査信号Ｓｃｎの安定性が保証される。

また、高電位のＳＴＶ＿Ｌの制御下において、第１５トランジスタＴ１５はオンの状態にあり、低電圧ＶＧＬが第１５トランジスタＴ１５のソース電極から第１制御点Ｈ（Ｎ）に伝送されることで、第１制御点Ｈ（Ｎ）は低電位となる。

プルダウン部７００に対応して、高電位のＳＴＶ＿Ｌの制御下において、第１７トランジスタＴ１７はオンの状態にあり、高電圧信号ＶＧＨは第１７トランジスタのソース電極からそのドレイン電極に電気的に接続された第２プルダウン制御点Ｔ（Ｎ）に伝送され、第４キャパシタＣ４は第２プルダウン制御点Ｔ（Ｎ）の高電位状態を維持する。

ｔ２期間中、クロック信号ＣＫ１＿Ｌは低電圧に跳躍変化し、クロック信号ＳＴＶ＿Ｌは高電位を維持するため、出力制御点Ｑ（Ｎ）は高電位を維持できるようになり、導通した第２トランジスタＴ２が低電位のクロック信号ＣＫ１＿Ｌを第１プルダウン制御点Ｐ（Ｎ）に伝送することで、第１プルダウン制御点Ｐ（Ｎ）は低電位を維持できるようになる。高電圧信号ＶＧＨは導通した第１７トランジスタＴ１７を介して、プルダウン点Ｔ（Ｎ）が高電位を維持できるようにすることで、走査信号出力端Ｇｎが安定した低電位状態を維持できるようにし、浮いた状態が生じることはない。

第３期間ｔ３において、起動トリガー信号ＳＴＶ＿Ｌはトリガリングを完了させ、高電位から低電位に跳躍変化すると共に、クロック信号ＣＫ３＿Ｌはトリガー状態、即ち、高電位状態にある。第１トランジスタＴ１はオフの状態にあり、出力制御端Ｑ（Ｎ）は高電位を維持する。同時に、第７トランジスタＴ７はオンの状態にあり、且つ内部抵抗が比較的小さいという電気抵抗特性を呈するため、信号調整点Ｃ（Ｎ）が高電位信号を出力できるようになり、且つ当該高電位信号は第４トランジスタＴ４を介して走査信号出力端Ｇｎに伝送され、走査信号出力端Ｇｎが第３期間ｔ３において第１サブ走査信号Ｓｃ１を出力できるようになり、前記第１サブ走査信号Ｓｃ１は即ち、第１サブピクセルＰｘ１を駆動させるのに用いられ、即ち薄膜トランジスタＴａがオンの状態にあるように制御されることとなり、表示されるべきデータ電圧Ｄｍが第１サブピクセル１１１に伝送される。

従って、第３出力端１０３は出力制御端Ｑ（Ｎ）の制御下で高電位の状態にあり、低電位のクロック信号ＣＫ１＿Ｌは第２トランジスタＴ２のソース電極から第１プルダウン制御点Ｐ（Ｎ）に伝送される。それと同時に、信号調整点Ｃ（Ｎ）は高電位信号を出力し、ダイオード接続の第１０トランジスタＴ１０をオンの状態とすることで、第１制御点Ｈ（Ｎ）を高電位状態とする。

プルダウン部７００に対応して、第１７トランジスタＴ１７は起動トリガー信号ＳＴＶ＿Ｌの制御下でオフの状態にあり、第１６トランジスタＴ１６はクロック信号ＣＫ３＿Ｌの制御下でオンの状態にあり、低電圧信号は第１６トランジスタＴ１６のソース電極からそのドレイン電極に電気的に接続された第２プルダウン制御点Ｔ（Ｎ）に伝送され、第２プルダウン制御点Ｔ（Ｎ）は低電位となり、第１４トランジスタＴ１４はオフの状態となる。

第４期間ｔ４において、クロック信号ＣＫ３＿Ｌは低電位に跳躍変化し、クロック信号ＣＣ１＿Ｌはイネーブル状態にあり、即ち、クロック信号ＣＣ１＿Ｌは高電位に跳躍変化する。走査信号調整部６００中の第８トランジスタＴ８はオンの状態にあり、低電位ＶＧＬが第８トランジスタＴ８のソース電極からそのドレイン電極に電気的に接続された調整信号出力端Ｃ（Ｎ）に伝送される。出力制御点Ｑ（Ｎ）が常に高電位に維持されているため、即ち、第４トランジスタＴ４が依然としてオンの状態にあるため、調整信号出力端Ｃ（Ｎ）の低電位は第４トランジスタＴ４を介して走査信号出力端Ｇｎに伝送される。これにより、走査信号が当該期間に低電位のバッファ走査信号Ｓｃｔを出力できるようになり、第１サブピクセルＰｘ１がデータ電圧を受け取るのを停止するように制御することができる。ここで、前記第４期間ｔ４は、前述の予め定められた期間である。

第５期間ｔ５において、クロック信号ＣＣ１＿Ｌはイネーブル状態を停止して低電位に跳躍変化し、クロック信号ＣＴ１＿Ｌはイネーブル状態にあり、即ち、クロック信号ＣＴ１＿Ｌは高電位に跳躍変化する。走査信号調整部６００中の第６トランジスタＴ６はオンの状態にあるため、高電位のクロック信号ＣＴ１＿Ｌは第６トランジスタＴ６を介して調整信号出力端Ｃ（Ｎ）に伝送され、走査線信号出力端Ｇｎが第５期間ｔ５において第２サブ走査信号Ｓｃ２を出力できるようになり、前記第２サブ走査線信号Ｓｃ２は即ち、第２サブピクセルＰｘ２を駆動させるのに用いられ、即ち薄膜トランジスタＴｂがオンの状態にあるように制御されることとなり、表示されるべきデータ電圧Ｄｍ＋１が第１サブピクセル１１１に伝送される。

好ましくは、第６期間Ｔ６において、クロック信号ＣＴ１＿Ｌはイネーブル状態して低電位に跳躍変化し、クロック信号ＣＴ２＿Ｌはイネーブル状態にあり、即ち、クロック信号ＣＴ２＿Ｌは高電位に跳躍変化する。走査信号調整部６００中の第５トランジスタＴ５はオンの状態にあるため、高電位のクロック信号ＣＴ１＿Ｌは第５トランジスタＴ５を介して調整信号出力端Ｃ（Ｎ）に再度伝送され、走査線信号出力端Ｇｎが第６期間ｔ６において依然として第２サブ走査信号Ｓｃ２を出力できるようになり、第１サブピクセル１１１が表示データ電圧Ｄｍ＋１を受け取るのを延長させることができる。

勿論、第５期間ｔ５及び第６期間ｔ６では、連続して２つの第２サブ走査信号Ｓｃ２が出力されているが、１つの連続した期間内に第１サブ走査信号Ｓｃ１の２倍に相当する他のサブ走査信号が出力されているとみなしてもよい。

最後に、第７期間ｔ７において、クロック信号ＣＫ１は再びイネーブル状態になり、即ち、高電位に跳躍変化することで、第１プルダウン制御点Ｐ（Ｎ）はオンの状態にある第２トランジスタＴ２を介して高電位に跳躍変化する。これにより、低電圧ＶＧＬが導通した第１３トランジスタＴ１３を介して走査信号出力端Ｇｎに伝達され、１つのピクセルユニット１１０に対する１フレームの画像駆動が完了する。ここで、期間ｔ１～ｔ７は順次連続しており、時間間隔が空けられておらず、且つ期間ｔ１～ｔ７において、１つの走査周期内の完全な走査信号が形成される。

従来技術と比較して、走査駆動回路１０３がダイオード接続された少なくとも２つのトランジスタを介して走査信号の波形を調整するため、柔軟に且つ安定的に１つのピクセルユニット中の２つのサブピクセルを走査することができ、予め設定した期間を隔てた２つの異なる期間内において、表示されるべき画像のデータ電圧を受け取ることによって画像表示を行なうことができる。

図７を参照されたい。図７は、本発明の一変更実施形態に係る走査駆動ユニットＳＤｉの回路を示す構造概略図である。走査駆動ユニットＳＤｉの回路構造は、走査駆動ユニットＳＤｎの回路構造と基本的に同一であるが、唯一の相違点として、第１～第１７トランジスタＴ１～Ｔ１７はいずれもＰチャネル金属酸化物半導体（Ｐ－ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＰＭＯＳ）である。

上記で開示された実施形態は本発明における比較的好ましい実施形態にすぎず、勿論、本発明の特許請求の範囲を限定するものではないことを理解されたい。本分野の通常の技術者は、上述の実施形態を実施する全ての又は一部の工程、及び本発明の特許請求の範囲に依拠して施す同等の変化が、いずれも本発明の網羅する範囲に属すると理解することができる。

Claims (13)

1. 互いに順次カスケード接続されたｎ個の走査駆動ユニットを含み、前記走査駆動ユニットの各々は少なくとも起動トリガー信号が入力される起動トリガー端と、走査信号出力端と、複数のクロック信号がそれぞれ入力される複数のクロック信号端とを含み、第ｉステージにおける前記走査駆動ユニットの前記起動トリガー端は、第ｉ－１ステージにおける前記走査信号出力端に電気的に接続されており、前記走査信号出力端は走査信号を出力し、且つ第ｉ＋１ステージの前記起動トリガー端に電気的に接続して用いられ、前記走査駆動ユニットの各々は、
   前記起動トリガー端と電気的に接続された入力部と；
   前記走査信号出力端と電気的に接続された出力部とを含み、前記入力部は前記起動トリガー信号を受信すると、前記起動トリガー信号に対応した制御信号を前記出力部に伝送し、且つ前記出力部が前記走査信号の出力状態となるように制御するのに用いられ、
   前記走査駆動ユニットはさらに、ダイオード接続された複数のトランジスタを有する走査信号調整部を含み、前記複数のトランジスタは前記複数のクロック信号端に接続されており、且つ前記複数のクロック信号に応じてクロック調整信号を出力し、前記クロック調整信号は所定期間を隔てた第１電位を少なくとも２つ含み、前記出力部は走査状態時に前記クロック調整信号に応じて前記走査信号出力端から前記走査信号を出力し、前記走査信号は前記所定期間を隔てたサブ走査信号を２つ含み、各々の前記サブ走査信号はいずれも前記クロック調整信号の第１電位に対応しており、前記２つのサブ走査信号は、１つの走査周期内の１つのピクセルユニットが画像信号を受信するように制御するのに用いられ、前記ピクセルユニットは２つのサブピクセルユニットを含み、ｎは１より大きい自然数であり、ｉはｎより小さい自然数であり、
   前記クロック調整信号は前記所定期間を隔てた第１電位を少なくとも２つ含み、各々の前記サブ走査信号はいずれも前記クロック調整信号の第１電位に対応し、
   前記走査信号調整部は信号調整出力点を含み、前記走査信号調整部は、少なくとも２つのダイオード接続のトランジスタと、少なくとも１つのバッファトランジスタとを含み、前記２つのダイオード接続のトランジスタのソース電極はいずれも前記信号調整出力点に電気的に接続されており、ドレイン電極はそれぞれ対応する数の走査クロック信号端に電気的に接続されており；前記バッファトランジスタのドレイン電極は前記信号調整出力点に電気的に接続されており、ゲート電極はバッファクロック信号端に電気的に接続されており、ソース電極は第２電位を有するバッファ電圧端に電気的に接続されており；前記走査クロック信号端に印加する走査クロック信号は、前記少なくとも２つのトランジスタを介して前記クロック調整信号が第１電位を有するように制御し、前記バッファクロック信号端に印加するバッファクロック信号は、前記所定期間内に前記クロック調整信号が第２電位を有するように至らしめ、前記第２電位は前記走査信号出力端が前記走査信号を出力するのを停止させて、代わりにバッファ走査信号を出力させ、前記バッファ走査信号は、前記ピクセルユニットが前記画像信号を受信するのを停止させるように制御することを特徴とする走査駆動回路。
2. 前記走査信号調整部は３つのダイオード接続のトランジスタを含み、前記３つのダイオード接続のトランジスタ中の１つは、前記所定期間の前に前記クロック調整信号が第１電位を有するように制御し、その他の２つのダイオード接続のトランジスタは、前記所定期間の後に前記クロック調整信号が第１電位を有するように制御することで、前記クロック調整信号が前記所定期間の前後において第１電位を有している継続時間を異なるものとし、前記２つのサブ走査信号の継続時間を異なるものとしていることを特徴とする請求項１に記載の走査駆動回路。
3. 前記出力部は、出力制御点と、出力制御トランジスタと、１つの電位維持キャパシタとを有し、前記出力制御点は前記起動トリガー信号に対応した制御信号を受信するのに用いられ、前記電位維持キャパシタは前記出力制御点を前記走査信号の出力状態に維持するのに用いられ、前記出力制御トランジスタのゲート電極は前記出力制御点に電気的に接続されており、ソース電極は前記信号調整出力点に電気的に接続されており、ドレイン電極は前記走査信号出力端に電気的に接続されており、前記出力制御点が前記走査信号の出力状態にあるとき、前記出力制御トランジスタはオンの状態にあり、前記クロック調整信号に応じて前記走査信号が出力されることを特徴とする請求項２に記載の走査駆動回路。
4. 前記入力部は入力トランジスタを有し、前記入力トランジスタのゲート電極は前記起動トリガー端に電気的に接続されており、前記起動トリガー信号を受信するのに用いられ、前記入力トランジスタのソース電極は第１基準電圧を受け取り、前記起動トリガー信号が前記入力トランジスタをオンとなるように制御しているとき、前記第１基準電圧は前記起動トリガー信号に対応した制御信号として前記入力トランジスタのドレイン電極を介して出力され、前記第１基準電圧は前記出力制御点が前記走査信号の出力状態にあるように制御するのに用いられることを特徴とする請求項３に記載の走査駆動回路。
5. 前記走査駆動ユニットはさらにレギュレータ部を含み、前記レギュレータ部は前記入力トランジスタのドレイン電極と前記出力制御点との間に電気的に接続されており、前記レギュレータ部はレギュレータトランジスタを含み、前記レギュレータトランジスタのゲート電極は第１基準電圧を受け取り、且つ前記レギュレータトランジスタは第１基準電圧の制御下においてオンの状態にあり、前記レギュレータトランジスタのソース電極は前記入力トランジスタのドレイン電極に電気的に接続されており、前記レギュレータトランジスタのドレイン電極は前記出力制御点に電気的に接続されていることを特徴とする請求項４に記載の走査駆動回路。
6. 前記走査駆動ユニットはさらに第１プルダウン部を含み、前記第１プルダウン部は、第１プルダウン制御点と、第１プルダウントランジスタと、プルダウン維持キャパシタとを含み、前記第１プルダウン制御点は第１プルダウン制御信号を受信するのに用いられ、前記第１プルダウントランジスタのゲート電極は前記第１プルダウン制御点に電気的に接続されており、前記第１プルダウントランジスタのソース電極は第２基準電圧端に電気的に接続されており、前記第２基準電圧端は前記第２電位を有し、前記第１プルダウントランジスタのドレイン電極は前記走査信号出力端に電気的に接続されており、前記第１プルダウン制御信号は前記走査信号出力端が第２電位を有するバッファ信号を出力するように制御するのに用いられ、前記バッファ信号は、前記ピクセルユニットがデータ電圧の受け取りを一時停止させた状態にあるように制御することを特徴とする請求項３に記載の走査駆動回路。
7. 前記走査駆動ユニットはさらにプルダウン制御部を含み、前記プルダウン制御部は前記第１プルダウン制御信号を出力するのに用いられ、前記プルダウン制御部は第１プルダウン制御トランジスタと第２プルダウン制御トランジスタとを含み、前記第１プルダウン制御トランジスタのゲート電極は前記出力制御点に電気的に接続されており、ソース電極はプルダウンクロック信号端に電気的に接続されており、プルダウンクロック信号を受信するのに用いられ、ドレイン電極は前記第１プルダウン制御点に電気的に接続されており；前記第２プルダウン制御トランジスタのゲート電極は前記プルダウンクロック信号端に電気的に接続されており、ソース電極は第１基準電圧端に電気的に接続されており、ドレイン電極は前記第１プルダウン制御点に電気的に接続されており；前記走査駆動ユニットが前記起動トリガー信号を受信したときに、前記プルダウンクロック信号は、前記走査駆動ユニットが前記起動トリガー信号を受信して、前記走査信号出力端から２つの前記走査信号の出力が完了した後であれば、第１電位のイネーブル状態となり、前記プルダウンクロック信号は前記第１プルダウン制御信号が第１電位を有するように制御するのに用いられ、第１電位を有する前記第１プルダウン制御信号は前記走査信号出力端が第２電位を有するバッファ信号を出力するように制御することを特徴とする請求項６に記載の走査駆動回路。
8. 前記走査駆動ユニットはさらに第２プルダウン部を含み、前記第２プルダウン部は、第２プルダウン制御点と、第２プルダウントランジスタと、第３プルダウントランジスタと、第４プルダウントランジスタと、プルダウン維持キャパシタとを含み、前記第２プルダウン制御点は、プルダウン制御信号を受信したときに、前記走査信号出力端が走査信号を出力するのを停止させるように制御し、前記第２プルダウントランジスタのゲート電極は前記第２プルダウン制御点に電気的に接続されており、前記第２プルダウントランジスタのソース電極は第２基準電圧端に電気的に接続されており、前記第２プルダウントランジスタのドレイン電極は前記走査信号出力端に電気的に接続されており、前記プルダウン制御信号は前記走査信号出力端を制御するのに用いられ、前記走査信号出力端が出力するバッファ信号は前記ピクセルユニットがデータ電圧の受け取りを一時停止させた状態にあるように制御し；前記第３プルダウントランジスタのゲート電極は前記起動トリガー端に電気的に接続されており、前記第３プルダウントランジスタのソース電極は第１基準電圧に電気的に接続されており、前記第３プルダウントランジスタのドレイン電極は前記第２プルダウン制御点に電気的に接続されており、前記第４プルダウントランジスタのゲート電極は前記走査クロック信号端に電気的に接続されており、前記第４プルダウントランジスタのソース電極は第２基準電圧端に電気的に接続されており、前記第４プルダウントランジスタのドレイン電極は前記第２プルダウン制御点に電気的に接続されていることを特徴とする請求項３に記載の走査駆動回路。
9. 複数の前記走査駆動ユニットは、奇数ステージにある走査駆動ユニットの第１グループ走査駆動ユニットと、偶数ステージにある走査駆動ユニットの第２グループ走査駆動ユニットとを含み、前記第１グループ走査駆動ユニットは対応する第１グループクロック信号端に接続されており、前記第２グループ走査駆動ユニットは対応する第２グループクロック信号端に接続されており、前記第１グループクロック信号端は前記第２グループクロック信号端と部分的に同一であることを特徴とする請求項１に記載の走査駆動回路。
10. 第１領域と第２領域とを含むアレイ基板であり、前記第１領域は、２ｎ本の走査線と、前記走査線と電気的に接続されている複数のピクセルユニットとを含み、前記２ｎ本の走査線は相互に平行に且つ絶縁するように順次配列されており、前記第２領域には、請求項１に記載の走査駆動回路が２つ設けられており、各々の走査駆動ユニットが１本の走査線に電気的に接続されていることで、前記走査信号を前記走査線に電気的に接続されている前記ピクセルユニットに出力して、前記ピクセルユニットが表示されるべき画像信号を受信するように制御することができ、２つの前記走査駆動回路は前記２ｎ本の走査線の対向する両端に配置されており、任意の隣接する２本の走査線はそれぞれ、対向して配置された２つの前記走査駆動ユニットに電気的に接続されており、前記走査駆動回路は前記ピクセルユニットと同一の製造工程を採用して形成されることを特徴とするアレイ基板。
11. 前記走査信号調整部は３つのダイオード接続のトランジスタを含み、前記３つのダイオード接続のトランジスタ中の１つは、前記所定期間の前に前記クロック調整信号が第１電位を有するように制御し、その他の２つのダイオード接続のトランジスタは、前記所定期間の後に前記クロック調整信号が第１電位を有するように制御することで、前記クロック調整信号が前記所定期間の前後において第１電位を有している継続時間を異なるものとし、前記２つのサブ走査信号の継続時間を異なるものとしていることを特徴とする請求項１０に記載のアレイ基板。
12. 前記第１領域は、２ｍ本の相互に平行に且つ絶縁するように順次配列されたデータ線を含み、前記データ線が配置されている方向は、前記走査線が配置されている方向と垂直であり、複数の前記ピクセルユニットはそれぞれ前記走査線及び前記データ線に電気的に接続されており、各々のピクセルユニットは２つのサブピクセルユニットを含み、２つの前記サブピクセルユニットは同一の走査線に接続されていると共に、隣接する２本のデータ線にそれぞれ接続されており、２つの前記サブピクセルユニットは１フレーム画像の１つの走査周期内において、前記所定期間を隔てて２つの前記走査信号を受信し、ｍは１より大きい自然数であることを特徴とする請求項１１に記載のアレイ基板。
13. 請求項１２に記載のアレイ基板と、前記アレイ基板と対向して設けられた対向基板とを含むディスプレイパネルであって、前記ディスプレイパネルは、画像表示用の表示領域と、前記表示領域を囲む非表示領域とを含み、前記アレイ基板の第１領域は前記表示領域に対応し、前記第２領域は前記非表示領域に対応すること特徴とするディスプレイパネル。

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