KR20220161903A

KR20220161903A - 표시패널, 표시패널을 포함한 표시장치, 및 이를 이용한 개인 몰입형 시스템

Info

Publication number: KR20220161903A
Application number: KR1020210070214A
Authority: KR
Inventors: 장경진; 김범진; 곽봉춘
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-05-31
Filing date: 2021-05-31
Publication date: 2022-12-07
Also published as: CN115482759A; US20220383803A1

Abstract

본 발명은 표시패널, 표시패널을 포함한 표시장치, 및 이를 이용한 개인 몰입형 시스템에 관한 것으로, 디멀티플렉서로부터 순차적으로 출력되는 데이터 전압을 순차적으로 샘플링한 후에 동시에 복수의 데이터 라인들로 출력하는 샘플 & 홀더, 및 위상이 순차적으로 시프트되는 스캔 펄스에 응답하여 상기 샘플 & 홀더로부터 입력되는 데이터 전압을 상기 데이터 전압을 순차적으로 충전하는 서브 픽셀들을 포함한다.

Description

표시패널, 표시패널을 포함한 표시장치, 및 이를 이용한 개인 몰입형 시스템 {DISPLAY PANEL, DISPLAY DEVICE INCLUDING THE DISPLAY PANEL AND PERSONAL IMMERSION SYSTEM USING THE DISPLAY DEVICE}

본 발명은 표시패널, 표시패널을 포함한 표시장치, 및 이를 이용한 개인 몰입형 시스템에 관한 것이다.

가상 현실 기술은 국방, 건축, 관광, 영화, 멀티미디어, 게임 분야 등에서 가장 빠르고 발전하고 있다. 가상 현실은 입체 영상 기술을 이용하여 실제 환경과 유사하게 느껴지는 특정한 환경, 상황을 의미한다.

개인 몰입형 장치는 HMD(Head Mounted Display), FMD(Face Mounted Display), EGD(Eye Glasses-type Display) 등 다양한 형태로 개발되고 있다. 개인 몰입형 장치는 가상 현실(Virtual　Reality, VR) 기기 또는 증강 현실(Augmented Reality, AR) 기기로 나뉘어진다.

개인 몰입형 장치에서 사용자의 눈과 표시패널 간의 거리가 좁기 때문에 표시패널은 고해상도의 픽셀들이 배치된 경박 단소한 패널로 제작된다. 이러한 표시패널은 픽셀 데이터를 구동 신호가 인가되는 많은 패드들(Pad)을 포함하고, 해상도가 증가할수록 더 많은 패드들이 필요하다. 픽셀들을 구동하기 위한 드라이브 IC(Integrated Circuit)의 출력 패드들은 이방성 전도 필름(anisotropic conductive film, 이하 "ACF"라 함)을 사이에 두고 표시패널에 접착된다. 이 때, 드라이브 IC의 출력 패드들과 표시패널의 패드들은 단락(short circuit)과 같은 전기적인 접촉 불량 없이 1:1로 접착되어야 한다.

개인 몰입형 장치의 표시패널은 그 크기가 작고 고해상도의 픽셀들이 배치되기 때문에 많은 패드들이 고밀도로 배치된다. 그 결과, 개인 몰입형 장치의 표시패널은 패드들 간의 피치(pitch)가 미세하여 전기적인 접촉 불량 없이 표시패널과 드라이브 IC를 접착하기가 어렵다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 전기적인 접촉 불량 없이 고해상도 표시패널에 드라이브 IC를 접착할 수 있는 표시패널, 표시패널을 포함한 표시장치, 및 이를 이용한 개인 몰입형 시스템을 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시패널은 데이터 전압을 M(M은 2 이상의 양의 정수) 개의 출력 단자를 통해 순차적으로 출력하는 디멀티플렉서; 상기 디멀티플렉서의 출력 단자들 각각에 연결되어 상기 디멀티플렉서의 출력 단자들로부터의 데이터 전압을 순차적으로 샘플링한 후에 동시에 출력하는 M 개의 샘플 & 홀더; 및 위상이 순차적으로 시프트되는 스캔 펄스에 응답하여 M 개의 데이터 라인들을 통해 상기 샘플 & 홀더들 중 어느 하나로부터 순차적으로 입력되는 데이터 전압을 충전하는 N(N은 2 이상의 양의 정수) 개의 서브 픽셀들을 포함한다.

본 발명의 일 실시예에 따른 표시장치는 상기 표시패널; 입력 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 디멀티플렉서에 공급하는 드라이브 IC; 및 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부를 포함한다.

본 발명의 일 실시예에 따른 개인 몰입형 시스템은 좌안 영상이 표시되는 제1 표시패널; 우안 영상이 표시되는 제2 표시패널; 상기 좌안 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 제1 표시패널에 공급하는 제1 드라이브 IC; 상기 제1 표시패널에 스캔 펄스를 순차적으로 공급하는 제1 게이트 구동부; 상기 우안 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 제2 표시패널에 공급하는 제2 드라이브 IC; 및 상기 제2 표시패널에 스캔 펄스를 순차적으로 공급하는 제2 게이트 구동부를 포함한다.

상기 제1 및 제2 표시패널들 각각은 상기 디멀티플렉서와 상기 샘플 & 홀더들을 포함한다.

본 발명은 표시패널 상에 형성된 디멀티플렉싱부를 이용하여 표시패널에 형성된 데이터 패드들의 개수를 저감하고 데이터 패드들 간의 피치(pitch)를 넓힐 수 있다. 그 결과, 개인 몰입형 표시장치에서 고해상도의 픽셀 어레이가 형성되는 작은 표시패널에서 전기적인 접촉 불량 없이 데이터 패드들에 드라이브 IC들을 접착할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시장치에서 소스 드라이브 IC의 채널들과 표시패널의 픽셀들의 연결 구조를 보여 주는 도면이다.
도 2는 도 2에 도시된 서브 픽셀들에 연결된 데이터 라인들과 게이트 라인들을 개략적으로 보여 주는 도면이다.
도 3은 도 2에 도시된 서브 픽셀들에 인가되는 데이터 전압과 스캔 펄스를 보여 주는 파형도이다.
도 4 내지 도 6은 본 발명의 실시예에 따른 픽셀 회로들을 보여 주는 회로도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 샘플 & 홀더를 상세한 보여 주는 회로도들이다.
도 8은 표시장치의 구동 타이밍을 보여 주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 표시패널과 디스플레이 구동부를 개략적으로 보여 주는 도면이다.
도 10은 실리콘 백플레인을 바탕으로 제작된 표시패널의 화면과 데이터 패드 영역을 보여 주는 도면이다.
도 11은 본 발명의 일 실시예에 따른 표시패널의 구조와 표시패널의 입력 신호를 개략적으로 보여 주는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 드라이브 IC를 보여 주는 회로도이다.
도 13은 디멀티플렉싱부, 제2 제어부, 및 게이트 구동부를 보여 주는 도면이다.
도 14a 및 도 14b는 도 11 내지 도 13에 도시된 디스플레이 구동부의 동작을 보여 주는 파형도들이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 개인 몰입형 시스템을 보여 주는 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동 장치는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 단결정 실리콘 웨이퍼상의 MOS FET(Metal Oxide Field Effect Transistor), 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 n 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. MOSFET(Metal-Oxide-Semiconductor field-effect Transistor)의 경우, 바디(body) 전극이 추가될 수 있다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압이고, 게이트 오프 전압은 게이트 하이 전압일 수 있다.

이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1 내지 도 3을 참조하면, 본 발명의 표시장치는 입력 영상을 표시하는 표시패널(PNL)과, 표시패널(PNL)에 데이터 전압을 공급하는 소스 드라이브 IC(SDIC)를 포함한다. 이하에서, 소스 드라이브 IC를 "드라이브 IC"로 약칭한다.

표시패널(PNL)은 복수의 데이터 라인들(DL0~DL3), 복수의 게이트 라인들(GL0~GL2), 및 데이터 라인들(DL0~DL3)과 게이트 라인들(GL0~GL2)에 연결되어 매트릭스 형태로 배치된 픽셀들을 포함한다.

픽셀들 각각은 컬러 구현을 위하여 적색(Red, R) 서브 픽셀, 녹색(Green, G) 서브 픽셀, 청색(Blue, B) 서브 픽셀을 포함할 수 있다. 픽셀들 각각은 백색(White, W) 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(SP0~SP11) 각각은 픽셀 회로를 포함한다.

표시패널(PNL)은 데이터 패드들(PAD)을 통해 드라이브 IC(SDIC)의 출력 단자들에 연결된 데이터 인입 노드들(FI0~FI3), 데이터 인입 노드들(FI0~FI3)과 데이터 라인들(DL0~DL3) 사이에 배치된 적어도 하나의 디멀티플렉싱부(DMSHA)를 더 포함한다. 데이터 라인들(DL0~DL3) 각각은 동일한 픽셀 라인(LINE(0))에 배치된 이웃한 M(M은 2 이상의 양의 정수) 개의 서브 픽셀들(SP0~SP11)에 연결된다.

M=4이고 N=3(N은 2 이상의 양의 정수)인 경우, 제1 데이터 라인(DL0)은 제1 내지 제3 서브 픽셀들(SP0~SP2)에 연결되고, 제2 데이터 라인(DL1)은 제4 내지 제6 서브 픽셀들(SP3~SP5)에 연결된다. 제3 데이터 라인(DL3)은 제7 내지 제9 서브 픽셀들(SP6~SP8)에 연결되고, 제4 데이터 라인(DL3)은 제10 내지 제12 서브 픽셀들(SP9~SP11)에 연결된다.

드라이브 IC(SDIC)는 ACF를 사이에 두고 표시패널(PNL)에 접착되어 데이터 패드들(PAD)에 전기적으로 연결된다. 드라이브 IC(SDIC)의 출력 단자들 각각은 표시패널(PNL)의 대응하는 데이터 패드(PAD)에 ACF의 도전볼들을 통해 접촉되어 전기적으로 연결된다.

드라이브 IC(SDIC)의 채널들(CH0~CH3)은 디지털 신호로 수신되는 입력 영상의 픽셀 데이터(DATA)를 데이터 전압(Vdata)으로 변환한다. 드라이브 IC(SDIC)의 채널들(CH0~CH3) 각각은 시프트 레지스터(shift register)의 신호 전달부(SR), 래치(Latch, LAT), 디지털 아날로그 변환기(Digital to analog converter, 이하 "DAC"라 함), 및 출력 버퍼(AMP)를 포함한다.

드라이브 IC(SDIC)는 채널들(CH0~CH3) 각각에서 1 수평 기간(1H) 동안 1 픽셀 라인(LINE(0))에 배치된 M*N(M과 N 각각은 2 이상의 양의 정수) 개의 서브 픽셀들(SP0~SP11)에 인가될 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 드라이브 IC(SDIC)의 채널들(CH0~CH3)은 표시패널(PNL) 상의 데이터 패드들과 1:1로 연결되어 대응하는 데이터 인입 노드들(FI0~FI3)에 연결된다.

드라이브 IC(SDIC)의 시프트 레지스터는 입력 영상의 픽셀 데이터(DATA)를 순차적으로 시프트하는 신호 전달부들(SR)을 포함한다. 래치(LAT)는 신호 전달부(SR)로부터 수신된 데이터를 샘플링한 후에 다른 채널들의 래치(LAT)와 함께 샘플링된 데이터를 동시에 출력한다.

DAC는 래치(LAT)로부터 출력된 픽셀 데이터와, 감마 보상 전압을 입력 받는다. DAC는 래치(LAT)로부터의 픽셀 데이터를 감마 보상 전압으로 변환하여 픽셀 데이터의 계조값에 대응하는 데이터 전압(Vdata)을 출력한다. DAC로부터 출력된 데이터 전압(Vdata)은 출력 버퍼(SA)를 통해 출력될 수 있다.

M은 디멀티플렉싱부(DMSHA)의 출력 단자 개수이다. N은 디멀티플렉싱부(DMSHA)의 한 출력 채널에 공통으로 연결되어 데이터 전압(Vdata)이 순차적으로 충전되는 서브 픽셀들(SP0~SP11)의 개수이다. 도 1의 예에서, M=4, N=3이다. M*N 개의 서브 픽셀들은 4*3=12 이다. M*N 개의 서브 픽셀들에 데이터 전압을 인가하기 위한 데이터 라인들(DL0~DL3)의 개수는 (M*N)/N이고, 도 1의 예에서 4 개이다.

M=4이고 N=3인 경우, 드라이브 IC(SDIC)의 한 채널은 1 수평 기간(1H) 동안 제1 내지 제12 서브 픽셀들(SP0~SP11)에 기입될 제1 내지 제12 데이터 전압(Vdata)을 순차적으로 출력할 수 있다.

디멀티플렉싱부(DMSHA)는 드라이브 IC(SDIC)의 한 채널로부터 순차적으로 입력되는 M 개의 데이터 전압(Vdata)을 홀드(hold)하여 동시에 출력한다. 디멀티플렉싱부(DMSHA)는 한 개의 입력 단자와 M 개의 출력 단자를 포함한다. 디멀티플렉싱부(DMSHA)의 출력 단자들은 대응하는 데이터 라인들(DL0~DL3)에 연결된다.

디멀티플렉싱부(DMSAH)는 하나의 입력 단자를 통해 드라이브 IC(SDIC)로부터 순차적으로 입력되는 M*N 개의 서브 픽셀들(SP0~SP11)에 대응하는 데이터 전압(Vdata)을 순차적으로 샘플링한 후에, M 개의 데이터 라인들(DL0~DL3)에 동시에 출력한다.

M*N 개의 서브 픽셀들(SP0~SP11)은 1 수평 기간(H) 동안 위상이 시프트되는 스캔 펄스들(SCAN0~SCAN2)에 응답하여 디멀티플렉싱부(DMSHA)로부터 입력되는 데이터 전압을 충전한다. 따라서, 1 픽셀 라인(LINE(0))에 배치된 M*N 개의 서브 픽셀들(SP0~SP11)을 구동하기 위해 필요한 드라이브 IC(SDIC)의 채널 개수와 출력 단자 개수가 1/(M*N)로 감소될 수 있다.

디멀티플렉싱부(DMSHA)는 1: M 디멀티플렉서(DEMUX)와, 1:M 디멀티플렉서(DEMUX)의 출력 단자와 대응하는 데이터 라인들(DL0~DL3) 사이에 연결된 M 개의 샘플 & 홀더(SHA0~SHA3)를 포함한다.

표시패널(PNL) 상에 복수의 1 : M 디멀티플렉서들(DEMUX)이 배치될 수 있다. 예를 들어, 제1 1:M 디멀티플렉서(DEMUX)는 제1 데이터 인입 노드(FI0)에 연결되고, 도면에서 생략된 제2 1: M 디멀티플렉서는 제2 데이터 인입 노드(FI1)에 연결될 수 있다. 이 경우, 복수 개의 1:M 디멀티플렉서들은 동기되어 각각 드라이브 IC(SDIC)로부터 순차적으로 입력되는 M 개의 데이터 전압을 샘플 & 홀더들(SHA0~SHA3)에 공급한다.

디멀티플렉싱부(DMSHA)의 출력 단자들은 데이터 라인들(DL0~DL3)을 통해 M*N 개의 서브 픽셀들(SP0~SP11)에 연결될 수 있다.

1: M 디멀티플렉서(DEMUX)는 대응하는 데이터 인입 노드(FI0~FI3)에 연결된 입력 단자와, 대응하는 샘플 & 홀더(SHA0~SHA3)의 입력 단자에 연결된 M 개의 출력 단자들을 포함한다. 1: M 디멀티플렉서(DEMUX)는 드라이브 IC(SDIC)의 한 채널로부터 순차적으로 수신되는 M*N 개의 서브 픽셀들(SP0~SP11)에 대응한 데이터 전압(Vdata)을 M 개의 샘플 & 홀더(SHA0~SHA3)에 순차적으로 출력한다. 1: M 디멀티플렉서(DEMUX)는 제1 1/N 수평 기간 동안 데이터 전압(Vdata)을 M 개의 샘플 & 홀더들(SHA0~SHA3)에 순차적으로 공급한 후에, 제2 1/N 수평 기간 동안 데이터 전압(Vdata)을 M 개의 샘플 & 홀더들(SHA0~SHA3)에 순차적으로 공급한다. 그리고 1: M 디멀티플렉서(DEMUX)는 제N 1/N 수평 기간 동안 데이터 전압(Vdata)을 M 개의 샘플 & 홀더들(SHA0~SHA3)에 순차적으로 공급할 수 있다.

샘플 & 홀더들(SHA0~SHA3)은 1:M 디멀티플렉서(DEMUX)로부터 입력되는 데이터 전압(Vdata)을 순차적으로 커패시터에 샘플링하고, 샘플링된 데이터 전압(Vdata)을 동시에 데이터 라인들(DL0~DL3)에 순차적으로 공급할 수 있다. 예를 들어, 샘플 & 홀더들(SHA0~SHA3)은 제1 1/N 수평 기간 동안 제1, 제4, 제7 및 제10 데이터 전압들(Vdata)을 동시에 출력한 후, 제2 1/N 수평 기간 동안 제2, 제5, 제8 및 제11 데이터 전압들(Vdata)을 동시에 출력한 다음, 제N 1/N 수평 기간 동안 제3, 제6, 제9 및 제12 데이터 전압들(Vdata)을 동시에 출력할 수 있다.

위상이 순차적으로 시프트되는 N 개의 스캔 펄스(SCAN0~SCAN2)가 게이트 라인들(GL0~GL2)을 통해 서브 픽셀들(SP1~SP12)에 인가된다. 예를 들어, 제1 스캔 펄스(SCAN0)가 제1 1/N 수평 기간 동안 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압(Vdata)에 동기되는 게이트 온 전압의 펄스로 발생될 수 있다. 이어서, 제2 스캔 펄스(SCAN1)가 제2 1/N 수평 기간 동안 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압(Vdata)에 동기되는 게이트 온 전압의 펄스로 발생될 수 있다. 이어서, 제N 스캔 펄스가 제1 1/N 수평 기간 동안 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압(Vdata)에 동기되는 게이트 온 전압의 펄스로 발생될 수 있다.

M=4 이고 N=3일 때, 제1 내지 제3 스캔 펄스(SCAN0~SCAN2)가 1 수평 기간(1H) 동안 순차적으로 발생될 수 있다. 제1 스캔 펄스(SCAN0)는 제1 1/3 수평 기간(1/3 H) 동안 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압에 동기되어 4 개의 서브 픽셀들(SP0, SP3, SP6, SP9)에 인가될 수 있다. 제2 스캔 펄스(SCAN1)는 제2 1/3 수평 기간(1/3 H) 동안 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압에 동기되어 다른 4 개의 서브 픽셀들(SP1, SP4, SP7, SP10)에 인가될 수 있다. 제3 스캔 펄스(SCAN2)는 제3 1/3 수평 기간(1/3 H) 동안 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압에 동기되어 또 다른 4 개의 서브 픽셀들(SP2, SP5, SP8, SP11)에 인가될 수 있다.

게이트 구동부는 시프트 레지스터(Shift register)를 이용하여 1 수평 기간(H) 동안 제1 스캔 펄스(SCAN0), 제2 스캔 펄스(SCAN1), 및 제3 스캔 펄스(SCAN2) 순으로 스캔 펄스를 시프트한다. 또한, 게이트 구동부는 매 수평 기간마다 스캔 펄스들(SCAN0~SCAN2)을 시프트시킨다. 도 2에서 "SCAN0(0)~SCAN2(0)"는 제1 픽셀 라인(LINE(0))에 인가되는 스캔 펄스들이다. "SCAN0(1)~SCAN2(1)"는 제2 픽셀 라인(LINE(1))에 인가되는 스캔 펄스들이다. "SCAN0(L-1)~SCAN2(L-1)"는 제L 픽셀 라인(LINE(L-1))에 인가되는 스캔 펄스들이다.

1 수평 기간(1H) 동안 제1 샘플 & 홀더(SHA0)로부터 순차적으로 출력되는 제1 내지 제3 데이터 전압들(Vdata)은 대응하는 데이터 라인(DL0)을 통해 제1 내지 제3 서브 픽셀들(SP0~SP2)에 순차적으로 충전될 수 있다. 1 수평 기간(1H) 동안 제2 샘플 & 홀더(SHA1)로부터 순차적으로 출력되는 제4 내지 제6 데이터 전압들(Vdata)은 대응하는 데이터 라인(DL1)을 통해 제4 내지 제6 서브 픽셀들(SP3~SP5)에 순차적으로 충전될 수 있다. 1 수평 기간(1H) 동안, 제3 샘플 & 홀더(SHA2)로부터 순차적으로 출력되는 제7 내지 제9 데이터 전압들(Vdata)은 대응하는 데이터 라인(DL2)을 통해 제7 내지 제9 서브 픽셀들(SP6~SP8)에 충전될 수 있다. 1 수평 기간(1H) 동안, 제4 샘플 & 홀더(SHA3)로부터 순차적으로 출력되는 제10 내지 제12 데이터 전압들(Vdata)은 대응하는 데이터 라인(DL3)을 통해 제10 내지 제12 서브 픽셀들(SP9~SP11)에 충전될 수 있다.

드라이브 IC(SDIC)는 1 수평 기간(1H) 동안 채널당 M*N 개의 픽셀 데이터를 출력하여 표시패널(PNL)에 전달하고, 표시패널(PNL) 상의 디멀티플렉싱부(DMSHA)는 드라이브 IC(SDIC)로부터의 데이터 전압을 디멀티플렉싱한다. 드라이브 IC(SDIC)의 한 채널로부터 출력된 M*N 개의 픽셀 데이터가 M*N 개의 서브 픽셀들(SP0~SP11)에 순차적으로 기입될 수 있다.

도 1 내지 도 3의 예에서, 디멀티플렉싱부(DMSHA)는 데이터 전압(Vdata)을 1:4(M=4) 디밀티플렉싱하고, 서브 픽셀들은 디멀티플렉싱부(DAMSH)로부터 순차적으로 입력되는 데이터 전압(Vdata) 각각을 1:3(N=3)으로 디멀티플렉싱한다. 그 결과, 드라이브 IC(SDIC)로부터 출력된 데이터 전압(Vdata)은 1:12로 디멀티플렉싱되어 서브 픽셀들(SP0~SP11)에 충전되기 때문에 드라이브 IC(SDIC)의 채널 개수가 1/12로 감소되고, 그 만큼 표시패널(PNL) 상에 배치되는 데이터 패드들(PAD)의 개수가 감소될 있다. 따라서 표시패널(PNL)의 한정된 패드 영역에 배치되는 데이터 패드들(PAD)간의 피치(pitch)가 증가될 수 있다.

드라이브 IC(SDIC)의 데이터 출력 단자들과 표시패널(PNL)의 데이터 패드들(PAD)의 개수가 1/ M*N 개로 감소되면, 고해상도의 표시패널(PNL)에서 데이터 패드들(PAD) 간의 피치를 크게 할 수 있다. 데이터 패드들(PAD) 간의 피치가 충분히 확보되면, 드라이브 IC(SDIC)와 표시패널(PNL)의 본딩 공정에서 전기적인 접촉 불량 없이 드라이브 IC(SDIC)의 출력 단자들과 표시패널(PNL)의 데이터 패드들(PAD)이 접착될 수 있다.

표시패널(PNL)의 백플레인(backplane)은 실리콘 웨이퍼(Silicon Wafer)를 기반으로 제작될 수 있다. 백플레인은 기판(substrate)으로 해석될 수 있다. 가상 현실(VR) 시스템에서 사용되는 실리콘 백플레인의 경우, 현재의 노광 공정에서 원 샷(Onet shot)으로 제작될 수 있는 표시패널(PNL)의 크기가 최대 32x24 mm² 이다. 이러한 실리콘 백플레인의 회로층에 디멀티플렉서, 샘플 & 홀더들, 및 픽셀 회로가 배치된 회로층을 포함할 수 있다. 표시패널(PNL) 상에 배치된 디멀티플렉싱부(DMSHA)로 인하여, 고해상도 픽셀 어레이의 데이터 라인들에 연결된 데이터 패드들 간의 피치가 증가될 수 있다.

하나의 샘플 & 홀더(SHA0~SHA3)에 연결된 서브 픽셀들(SP0~SP11)은 동일한 컬러의 서브 픽셀들이거나 서로 다른 컬러의 서브 픽셀들일 수 있다. 예를 들어, 제1 샘플 & 홀더(SHA0)에 R, G 및 B 서브 픽셀들이 연결되거나, 이웃한 픽셀들의 R 서브 픽셀들이 연결될 수 있다. 제2 샘플 & 홀더(SHA1)에 다른 픽셀의 R, G 및 B 서브 픽셀들이 연결되거나, 이웃한 픽셀들의 G 서브 픽셀들이 연결될 수 있다. 제3 샘플 & 홀더(SHA2)에 또 다른 픽셀들의 R, G 및 B 서브 픽셀들이 연결되거나, 이웃한 픽셀들의 B 서브 픽셀들이 연결될 수 있다. 이웃한 동일 컬러의 서브 픽셀들에 인가되는 데이터 전압(Vdata) 차이가 적기 때문에 하나의 샘플 & 홀더(SHA0~SHA3)에 연결된 서브 픽셀들의 데이터 전압 충전 지연을 줄일 수 있다.

서브 픽셀들 각각에 형성된 픽셀 회로는 도 4 내지 도 6에 도시된 회로로 구현될 수 있으나, 이에 한정되지 않는다.

도 4를 참조하면, 픽셀 회로는 발광 소자(ED)), 발광 소자(ED))에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(DL)을 구동 소자(DT)의 게이트에 연결하는 스위치 소자(M01), 및 구동 소자(DT)의 게이트와 구동 소자(DT)의 제2 전극 사이에 연결된 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자(M01) 각각은 트랜지스터들로 구현될 수 있다.

픽셀 구동 전압(VDD)은 전원 라인(PL)을 통해 구동 소자(DT)의 제1 전극에 인가된다. 스위치 소자(M01)는 게이트 라인(GL)을 통해 인가되는 스캔 펄스(SCAN)의 게이트 온 전압에 따라 턴-온(turn-on)되어 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 구동 소자(DT)의 게이트와 커패시터(Cst)에 공급한다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(ED))에 전류를 공급하여 발광 소자(ED))를 구동한다.

발광 소자(ED))의 애노드는 구동 소자(DT)의 제2 전극에 연결되고, 그 캐소드는 저전위 전압원(VSS)에 연결된다. 발광 소자(ED))는 애노드와 캐소드 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다. 커패시터(Cst)는 구동 소자(DT)의 게이트와 제2 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 유지한다.

도 5에 도시된 바와 같이, 픽셀 회로는 제2 스위치 소자(M02)를 더 포함할 수 있다. 제2 스위치 소자(M02)는 발광 제어 신호(EM)에 응답하여 픽셀 구동 전압(VDD)과 발광 소자(ED)) 사이의 전류 패스(current path)를 스위칭한다. 제2 스위치 소자(M02)는 발광 소자(ED))가 구동될 때 발광 제어 신호(EM)의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압(VDD)과 발광 소자(ED)) 사이의 전류 패스를 형성한다.

표시패널(PNL)의 백플레인(back plane)은 실리콘 웨이퍼(Silicon Wafer)를 기반으로 제작될 수 있다. 이하에서, 실리콘 웨이퍼로부터 제작된 백플레인을 “실리콘 백플레인”으로 칭한다. 이러한 실리콘 백플레인 상의 회로층에 형성된 픽셀 회로를 구성하는 트랜지스터들은 도 6에 도시된 바와 같이 소스, 드레인, 게이트, 및 바디 전극을 포함한 4 전극 MOSFET로 구현될 수 있다.

도 6을 참조하면, 픽셀 회로(PIX)는 발광 소자(ED)), 발광 소자(ED))에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(DL)을 구동 소자(DT)의 게이트에 연결하는 제1, 스위치 소자(M1), 스캔 펄스(SCAN)에 응답하여 발광 소자(ED))의 애노드와 저전위 전압원(VSSP)에 연결된 제2 스위치 소자(M2), 및 구동 소자(DT)의 게이트와 구동 소자(DT)의 제2 전극 사이에 연결된 커패시터(Cst)를 포함한다. 제3 스위치 소자(M3)는 표시패널(PNL) 상에서 화면(AA) 밖에 배치되어 발광 제어 신호(EM)에 응답하여 1 픽셀 라인에 인가되는 픽셀 구동 전압(VDDP)을 스위칭한다.

구동 소자(DT)와 스위치 소자들(M1, M2, M3) 각각은 MOSFET으로 구현될 수 있다. MOSFET의 바디 전극에 저전위 전압원(VSSP)이 연결될 수 있다.

픽셀 구동 전압(VDDP)은 구동 소자(DT)의 제1 전극에 인가된다. 발광 소자(ED))의 애노드는 구동 소자(DT)의 제2 전극, 커패시터(Cst), 및 제2 스위치 소자(M2)의 제2 전극에 연결된다. 발광 소자(ED))의 캐소드는 저전위 전압원(VCOM)에 연결된다.

제2 스위치 소자(M2)는 스캔 펄스(SCAN)가 인가되는 게이트, 저전위 전압(VSSP) 또는 도면에서 생략된 센싱 회로에 연결된 제1 전극, 및 발광 소자(ED))의 애노드에 연결된 제2 전극을 포함할 수 있다. 구동 소자(DT)의 제2 전극에 0V이 인가되고, 구동 소자(DT)의 게이트에 데이터 전압(Vdata)이 인가될 수 있다. 이러한 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(ED))에 흐르는 전류가 결정된다. 한편, 제2 스위치 소자(M2)는 테스트 공정에서 구동 소자(DT) 또는 발광 소자(ED))의 전기적 특성을 센싱할 때 턴-온되어 픽셀 회로를 센싱 회로에 연결할 수 있다.

제3 스위치 소자(M3)는 발광 소자(ED))가 구동될 때 발광 제어 신호(EM)의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압(VDD)을 1 픽셀 라인의 서브 픽셀들(SP0~SP11)에 인가한다. 제3 스위치 소자(M3)는 발광 소자(ED))가 구동되지 않을 때 발광 소자(ED))의 애노드를 저전위 전압원(VSSP)에 연결하여 발광 소자(ED))의 애노드를 방전시킬 수 있다.

샘플 & 홀더들(SHA0~SHA3) 각각은 도 7a 내지 도 7c와 같은 더블 버퍼링(Double buffering) 회로로 구현될 수 있다. 샘플 & 홀더들(SHA0~SHA3) 각각은 두 개의 커패시터들과 스위치 소자들을 이용하여 디멀티플렉서(DEMUX)로부터의 데이터 전압(Vdata)을 입력 받아 샘플링함과 동시에 데이터 라인들(DL0~DL3)에 데이터 전압(Vdata)을 출력할 수 있다.

도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 샘플 & 홀더(SHA)를 상세한 보여 주는 회로도들이다.

도 7a 내지 도 7c를 참조하면, 샘플 & 홀더(SHA)는 입력 버퍼(AMP1), 제1 커패시터(CHO), 제2 커패시터(CHE), 제1 스위치 소자(SWO), 제2 스위치 소자들(SWE), 및 출력 버퍼(AMP2)를 포함할 수 있다.

제1 커패시터(CH0)는 제1 스위치 소자(SW0)와 기저 전압원(GND) 사이에 연결될 수 있다. 제2 커패시터(CHE)는 제2 스위치 소자(SWE)와 기저 전압원(GND) 사이에 연결될 수 있다.

샘플 & 홀더(SHA)의 입력 신호는 디멀티플렉서(DEMUX)로부터 출력되는 데이터 전압(Vin)이다. 샘플 & 홀더(SHA)의 출력 전압(Vout)은 커패시터들(CHO, CHE)에 홀드된 후에 서브 픽셀들(SP0~SP11)에 충전될 데이터 전압(Vdata)이다.

입력 및 출력 버퍼들(AMP1, AMP2) 각각은 연산 증폭기(Operational Amplifier, OP AMP)로 구현될 수 있다. 입력 버퍼(AMP1)의 반전 입력 단자(-)는 출력 단자에 연결된다. 입력 버퍼(AMP1)의 비반전 입력 단자(+)에 입력 신호(Vin)가 인가된다. 입력 버퍼(AMP1)의 출력 단자는 제1 및 제2 스위치 소자들(SWO, SWE)에 연결된다.

출력 버퍼(AMP2)의 반전 입력 단자(-)는 출력 단자에 연결된다. 출력 버퍼(AMP2)의 비반전 입력 단자(+)에 스위치 소자들(SW0, SWE)이 연결된다. 출력 버퍼(AMP2)의 출력 단자는 데이터 라인들(DL0~DL3)에 연결된다.

상기 제1 및 제2 스위치들(SWO, SWE)은 입력 버퍼(AMP1)의 출력 단자와 출력 버퍼(AMP2)의 입력 단자에 교대로 연결될 수 있다.

제1 스위치 소자(SWO)는 도 13에 도시된 바와 같이 데이터 입력 타이밍을 정의하는 1 bit의 제어 신호(HCO_IN)와, 데이터 출력 타이밍을 정의하는 1 bit의 제어 신호(HCO_OUT)를 입력받는다. 하나의 1:M 디멀티플렉서(DEMUX)에 연결된 복수 개의 샘플 & 홀더들(SHA0~SHA3)에서 HCO_IN은 샘플 & 홀더들(SHA0~SHA3)이 입력 전압(Vin)을 순차적으로 샘플링할 수 있도록 샘플 & 홀더들(SHA0~SHA3) 각각에 개별로 입력될 수 있다. HCO_OUT은 샘플 & 홀더들(SHA0~SHA3)로부터 출력 전압(Vout)이 동시에 발생되도록 샘플 & 홀더들(SHA0~SHA3)에 공통으로 입력될 수 있다. 제1 커패시터(CHO)는 제1 스위치 소자(SWO)와 데이터 라인들(DL0~DL3)을 통해 2 수평 기간(2H) 주기로 서브 픽셀들(SP0~SP11)에 연결될 수 있다.

제1 스위치 소자(SWO)는 입력 버퍼(AMP1)의 출력 단자에 연결된 제1 단자, 제1 커패시터(CHO)에 연결된 제2 단자, 출력 버퍼(AMP)의 비반전 입력 단자(+)에 연결된 제3 단자, 및 제어 신호(HCO_IN, HCO_OUT)가 인가되는 제어 단자를 포함한다.

제1 스위치 소자(SWO)의 입출력 타이밍은 제2 스위치 소자(SWE)와 교번될 수 있다. 제1 스위치 소자(SWO)는 제1 커패시터(CHO)에 데이터 전압(Vdata)을 제1 커패시터(CHO)에 공급하고, 제1 커패시터(CHO)에 의해 홀드된 전압을 출력 버퍼(AMP2)에 공급할 수 있다. 제1 스위치 소자(SW0)는 제어 신호(HCO_IN, HCO_OUT)에 응답하여 제1 커패시터(CHO)를 전압이 인가되지 않는 플로팅 노드(floating node), 또는 기저 전압원(GND)에 연결할 수 있다.

제1 스위치 소자(SWO)는 제어 신호(HCO_IN, HCO_OUT)의 논리값에 따라 아래의 표 1과 같이 동작할 수 있다.

HCO_OUT	HCO_IN	Function
0	0	Float
0	1	Input
1	0	Output
1	1	Not available

제1 스위치 소자(SWO)는 제어 신호가 HCO_OUT=0, HCO_IN=0 일 때 도 7a에 도시된 바와 같이 제1 커패시터(CH0)를 플로팅 노드에 연결할 수 있다. 제1 스위치 소자(SWO)는 제어 신호가 HCO_OUT=0, HCO_IN=1 일 때 도 7b에 도시된 바와 같이 제1 커패시터(CH0)를 입력 버퍼(AMP1)의 출력 단자에 연결한다. 이 때, 데이터 전압(Vdata)이 제1 커패시터(CHO)에 충전된다. 제1 스위치 소자(SWO)는 제어 신호가 HCO_OUT=1, HCO_IN=0 일 때 도 7c에 도시된 바와 같이 제1 커패시터(CH0)를 출력 버퍼(AMP2)의 비반전 입력 단자(+)에 연결한다. 이 때, 제1 커패시터(CH0)에 충전된 전압 즉, 홀드된 데이터 전압(Vdata)이 출력 버퍼(AMP2)를 통해 데이터 라인(DL0~DL3)에 공급된다.

제1 스위치 소자(SWO)는 제어 신호가 HCO_IN=1, HCO_OUT=1 일 때 기능이 미정의되거나, 이전 상태를 유지하거나 혹은 제1 커패시터(CHO)를 기저 전압원(GND)에 연결하여 제1 커패시터(CHO)를 리셋(reset)할 수 있다.

제2 스위치 소자(SWE)는 도 13에 도시된 바와 같이 데이터 입력 타이밍을 정의하는 1 bit의 제어 신호(HCE_IN)와, 데이터 출력 타이밍을 정의하는 1 bit의 제어 신호(HCE_OUT)를 입력받는다. 하나의 1:M 디멀티플렉서(DEMUX)에 연결된 복수 개의 샘플 & 홀더들(SHA0~SHA3)에서 HCE_IN은 샘플 & 홀더들(SHA0~SHA3)이 입력 전압을 순차적으로 샘플링할 수 있도록 샘플 & 홀더들(SHA0~SHA3) 각각에 개별로 입력될 수 있다. HCE_OUT은 샘플 & 홀더들(SHA0~SHA3)로부터 출력 전압(Vout)이 동시에 발생되도록 샘플 & 홀더들(SHA0~SHA3)에 공통으로 입력될 수 있다. 제2 커패시터(CHE)는 제2 스위치 소자(SWE)와 데이터 라인들(DL0~DL3)을 통해 2 수평 기간(2H) 주기로 서브 픽셀들(SP0~SP11)에 연결될 수 있다.

제2 스위치 소자(SWE)는 입력 버퍼(AMP1)의 출력 단자에 연결된 제1 단자, 제2 커패시터(CHE)에 연결된 제2 단자, 출력 버퍼(AMP)의 비반전 입력 단자(+)에 연결된 제3 단자, 및 제어 신호(HCE_IN, HCE_OUT)가 인가되는 제어 단자를 포함한다.

제2 스위치 소자(SWE)는 제2 커패시터(CHE)에 데이터 전압(Vdata)을 제2 커패시터(CHE)에 공급하고, 제2 커패시터(CHE)에 의해 홀드된 전압을 출력 버퍼(AMP2)에 공급할 수 있다. 제2 스위치 소자(SWE)는 제어 신호(HCE_IN, HCE_OUT)에 응답하여 제2 커패시터(CHE)를 전압이 인가되지 않는 플로팅 노드(floating node), 또는 기저 전압원(GND)에 연결할 수 있다.

제2 스위치 소자(SWE)는 2 bit의 제어 신호(HCE_IN, HCE_OUT)의 논리값에 따라 아래의 표 2과 같이 동작할 수 있다.

HCE_OUT	HCE_IN	Function
0	0	Float
0	1	Input
1	0	Output
1	1	Not available

제2 스위치 소자(SWE)는 제어 신호가 HCE_OUT=0, HCE_IN=0 일 때 도 7a에 도시된 바와 같이 제2 커패시터(CHE)를 플로팅 노드에 연결할 수 있다. 제2 스위치 소자(SWE)는 제어 신호가 HCE_OUT=0, HCE_IN=1 일 때 도 7c에 도시된 바와 같이 제2 커패시터(CHE)를 입력 버퍼(AMP1)의 출력 단자에 연결한다. 이 때, 데이터 전압(Vdata)이 제2 커패시터(CHE)에 충전된다. 제2 스위치 소자(SWE)는 제어 신호가 HCE_OUT=1, HCE_IN=0 일 때 도 7b에 도시된 바와 같이 제2 커패시터(CHE)를 출력 버퍼(AMP2)의 비반전 입력 단자(+)에 연결한다. 이 때, 제2 커패시터(CHE)에 충전된 전압 즉, 홀드된 데이터 전압(Vdata)이 출력 버퍼(AMP2)를 통해 데이터 라인(DL0~DL3)에 공급된다.

제2 스위치 소자(SWE)는 제어 신호가 HCE_IN=1, HCE_OUT=1 일 때 기능이 미정의되거나, 이전 상태를 유지하거나 혹은, 제2 커패시터(CHE)를 기저 전압원(GND)에 연결하여 제2 커패시터(CHE)를 리셋할 수 있다.

도 8은 표시장치의 구동 타이밍을 보여 주는 도면이다.

도 8을 참조하면, 1 프레임 기간(1 Frame)은 입력 영상의 픽셀 데이터가 디스플레이 구동부에 수신되는 액티브 기간(Active interval, AT)과, 픽셀 데이터가 디스플레이 구동부에 픽셀 데이터가 수신되지 않는 수직 블랭크 기간(Vertical Blank period, VB)으로 나뉘어진다.

수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 수평 동기신호(Hsync)와 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다. 디스플레이 구동부는 1 수평 기간 동안 표시패널의 1 픽셀 라인에 배치된 서브 픽셀들에 픽셀 데이터를 기입한다. 데이터 인에이블 신호(DE)는 픽셀들에 기입될 픽셀 데이터를 포함한 유효 데이터 구간을 정의한다. 데이터 인에이블 신호(DE)의 펄스는 표시패널(100)의 픽셀들에 기입될 픽셀 데이터와 동기된다.

수평 블랭크 기간(HB)은 1 수평 기간 내에 픽셀 데이터가 없는 기간이다. 제I(I는 양의 정수) 픽셀 라인의 서브 픽셀들에 기입되는 1 라인 데이터와, 제I+1 픽셀 라인의 서브 픽셀들에 기입될 1 라인 데이터 사이에 수평 블랭크 기간(HB)이 존재한다.

도 9는 본 발명의 일 실시예에 따른 표시패널과 디스플레이 구동부를 개략적으로 보여 주는 도면이다.

도 9를 참조하면, 본 발명의 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하는 디스플레이 구동부를 포함한다.

표시패널(PNL)은 길이(X), 폭(Y) 및 두께(Z)를 가지며, 유리, 플라스틱, 실리콘 웨이퍼를 기반으로 제작되는 백플레인 상에 회로층과 발광 소자층이 적층된 구조를 갖는다. 표시패널(PNL)의 화면(AA)은 데이터 라인들과 게이트 라인들이 교차되고, 데이터 라인들과 게이트 라인들에 의해 정의된 매트릭스 형태로 배치된 픽셀들을 포함한다.

픽셀들 각각은 컬러 구현을 위한 R 서브 픽셀, G 서브 픽셀, 및 B 서브픽셀을 포함하고, W 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 회로층 상에 형성되어 발광 소자(ED))를 구동하는 픽셀 회로를 포함한다.

디스플레이 구동부는 데이터 라인들을 구동하기 위한 데이터 구동부를 포함한 드라이브 IC(SDIC)와, 게이트 라인들을 구동하기 위한 게이트 구동부(GIP), 및 드라이브 IC(SDIC)와 게이트 구동부(GIP)를 제어하기 위한 타이밍 콘트롤러(Timing controller, TCON)를 포함한다.

드라이브 IC(SDIC)는 타이밍 콘트롤러(TCON)로부터 입력 영상의 픽셀 데이터를 수신 받아 픽셀 데이터(DATA)를 데이터 전압(Vdata)으로 변환하여 데이터 라인들에 공급한다. 드라이브 IC(SDIC)의 데이터 출력 단자들은 ACF를 사이에 두고 도 10에 도시된 표시패널(PNL)의 패드 영역(PAL)에 접착된다. 표시패널(PNL)의 패드 영역(PAL)은 도 10에 도시된 바와 같이 드라이브 IC(SDIC)의 데이터 출력 단자들에 전기적으로 연결되는 데이터 패드들(PAD)을 포함한다.

표시패널(PNL)은 도 10에 도시된 패드 영역(PAL)과 화면(AA) 사이에 배치된 디멀티플렉싱부(DMSHA)를 포함한다. 디멀티플렉싱부(DMSHA)는 패드 영역(PAL)의 데이터 패드들(PAD)에 연결된 1:M 디멀티플렉서(DEMUX)와, 1:M 디멀티플렉서(DEMUX)의 출력 단자들과 데이터 라인들(DL0~DL3) 사이 마다 배치된 샘플 & 홀더들(SHA0~SHA3)을 포함한다.

표시패널(PNL)의 화면 해상도가 K*L(K와 L 각각은 2 이상의 양의 정수)인 경우, 요구되는 데이터 패드들의 개수는 (3*K) / (M*N) 이다. 여기서, 3*K는 1 픽셀이 3 개의 서브 픽셀들 예를 들어, RGB 서브 픽셀들을 포함할 때 서브 픽셀들의 개수가 수평 해상도에 곱해진 값이다. 화면의 수직 해상도가 L 즉, L개의 픽셀 라인들(LINE(0)~LINE(L-1))이 화면(AA)에 배치될 때 도 12 및 도 13에 도시된 SCAN0(L-1:0), SCAN1(L-1:0), SCAN2(L-1:0), 및 EM(L-1:0)는 게이트 구동부(GIP)로부터 발생되는 게이트 신호들을 나타낸다. 이 게이트 신호들 SCAN0(L-1:0), SCAN1(L-1:0), SCAN2(L-1:0), 및 EM(L-1:0)은 각 픽셀 라인(LINE(0)~LINE(L-1))의 서브 픽셀들(SP0~SP11)에 연결된 게이트 라인들(G0~G2)을 통해 제1 내지 제L 픽셀 라인(LINE(0)~LINE(L-1))에 순차적으로 인가된다. 디스플레이 구동부는 프로그래시브 스캔(progressive scan) 또는 인터레이스(interlace) 스캔 방식으로 매 수평 기간마다 1 픽셀 라인씩 픽셀 데이터를 픽셀 라인들(LINE(0)~LINE(L-1))의 서브 픽셀들에 기입할 수 있다.

픽셀 라인들(LINE(0)~LINE(L-1)) 각각은 게이트 구동부(GIP)로부터 순차적으로 발생되는 스캔 펄스들(SCAN0~SCAN2)에 응답하여 1:N 디멀티플렉서로 동작하면서 대응하는 샘플 & 홀더(SHA)로부터 출력되는 데이터 전압을 충전한다.

게이트 구동부(GIP)는 화면(AA)의 픽셀 어레이와 함께 표시패널(PNL)의 회로층 상에 형성될 수 있다. 표시패널(PNL)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL0~GL2)에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식에서, 타이밍 콘트롤러(TCON)의 제어 하에 화면(AA)의 픽셀 어레이를 사이에 두고 분리된 양측의 게이트 구동부들(GIP)이 동기되어 하나의 게이트 라인 양측 끝단에 게이트 신호가 동시에 인가될 수 있다. 다른 실시예로, 게이트 구동부(GIP)는 표시패널(PNL)의 좌우측 베젤들 중 어느 일측에 배치되어 게이트 라인들(GL0~GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 게이트 구동부(GIP)는 타이밍 콘트롤러(TCON)의 제어 하에 시프트 레지스터를 이용하여 게이트 신호를 시프트시킬 수 있다. 게이트 신호는 스캔 펄스(SCAN0~SCAN2)와 발광 제어 신호(EM)를 포함할 수 있다. 게이트 구동부(GIP)를 구성하는 회로 소자들 예를 들어, 트랜지스터와 커패시터, 그리고 배선들 중 적어도 일부가 화면(AA)의 픽셀 어레이 내에 분산 배치되어 베젤(Bezel) 크기가 감소될 수 있다.

표시패널(PNL)은 도 10에 도시된 바와 같이, 화면(AA) 밖에 배치된 패드 영역(PAL), 베젤 마진 영역(Bezel margin region, BZM), 및 스크라이브 래인(Scribe lane, SL) 영역을 포함할 수 있다. 베젤 마진 영역(BZM)에 게이트 구동부와, 그 게이트 구동부에 연결되는 배선들이 형성될 수 있고 추가로 더미 픽셀이나 센서가 배치될 수 있다.

가상 현실(VR) 시스템에서, 좌안용 표시패널과 우안용 표시패널 각각이 실리콘 백플레인 기반으로 제작될 수 있다. 이 경우, 표시패널(PNL)의 수평 길이(HL)는 32,000μm이고, 수직 길이(또는 폭, VL)는 24,000μm 일 수 있다. 여기서, 베젤 마직 영역(BZM)의 좌우 폭 각각은 1,300μm로 확보되고, 스크라이브 래인(SL)의 좌우 폭 각각은 400μm로 확보되고 추가로, 씰링(Seal ring)의 좌우 폭 각각이 10μm, 다이 에지 룰(die edge rule) 각각이 6μm로 확보될 때, 패드 영역(PAL)의 길이는 31,168μm이다. 다이 에지 룰은 씰링과 패드 영역(PAL) 간의 공정 마진 영역이다. 이러한 표시패널(PNL)에서 화면의 픽셀 해상도가 3000*2400일 때, 3000 개의 데이터 패드들(PAD)이 패드 영역(PAL)에 형성되면 데이터 패드들(PAD) 간의 피치(pitch)가 10μm 정도로 좁기 때문에 드라이브 IC(SDIC)와 표시패널(PNL) 간의 본딩 공정에서 단락(short circuit) 등의 전기적인 불량이 초래될 수 있다.

본 발명은 디멀티플렉싱부(DMSHA)를 드라이브 IC(SDIC)의 채널들 각각에 대응하도록 표시패널(PNL) 상에 형성함으로써 고해상도 픽셀 어레이에서 요구되는 데이터 패드들(PAD)의 개수를 1/(M*N)로 줄임으로써 데이터 패드들(PAD) 간의 피치를 충분히 넓게 확보할 수 있다. 디멀티플렉싱부(DMSHA)는 전술한 바와 같이 디멀티플렉서(DEMUX)와, 샘플 & 홀더(SHA0~SHA2)를 이용하여 드라이브 IC(SDIC)로부터 순차적으로 출력되는 데이터 전압을 샘플링하여 홀드한 후에 픽셀들에 순차적으로 인가한다.

도 11은 본 발명의 일 실시예에 따른 표시패널의 구조와 표시패널의 입력 신호를 개략적으로 보여 주는 도면이다. 도 12는 본 발명의 다른 실시예에 따른 드라이브 IC를 보여 주는 회로도이다. 도 13은 디멀티플렉싱부, 제2 제어부, 및 게이트 구동부를 보여 주는 도면이다.

도 11 내지 도 12를 참조하면, SR000, SR001,...,SR248, 및 SR249는 R 서브 픽셀들에 기입될 픽셀 데이터이다. SG000, SG001,...,SG248, 및 SG249는 G 서브 픽셀들에 기입될 픽셀 데이터이다. SB000, SB001,...,SB248, 및 SB249는 B 서브 픽셀들에 기입될 픽셀 데이터이다. 드라이브 IC(SDIC)는 이러한 픽셀 데이터를 타이밍 콘트롤러(TCON)로부터 수신 받아 데이터 전압으로 변환하여 디멀티플렉싱부 (DMSHA)에 공급한다.

드라이브 IC(SDIC)는 기수 번째 픽셀 라인의 픽셀 데이터를 시프트하는 제1 시프트 레지스터(SRO), 우수 번째 픽셀 라인의 픽셀 데이터를 시프트하는 제2 시프트 레지스터(SRE), 제1 시프트 레지스터(SRO)로부터 출력되는 기수 번째 픽셀 라인의 픽셀 데이터를 멀티플렉싱하는 복수의 제1 멀티플렉서(MUX:ODD000~MUX:ODD249), 제2 시프트 레지스터(SRE)로부터 출력되는 우수 번째 픽셀 라인의 픽셀 데이터를 멀티플렉싱하는 복수의 제2 멀티플렉서(MUX:EVEN000~MUX:EVEN249), 제1 및 제2 멀티플렉서들(MUX:ODD000~MUXODD249, MUX:EVEN000~MUXEVEN249)로부터의 픽셀 데이터들을 멀티플렉싱하는 복수의 제3 멀티플렉서들(MX000~MX249), 및 채널들 각각에 배치된 DAC 및 출력 버퍼(AMP)를 포함한다.

제3 멀티플렉서들(MX000~MUX249)은 제1 및 제2 멀티플렉서들(MUX:ODD000~MUXODD249, MUX:EVEN000~MUXEVEN249)로부터의 데이터를 순차적으로 선택하여 DAC들로 분배한다.

제1 멀티플렉서 (MUX:ODD000), 제2 멀티플렉서들(MUX:EVEN000) 및 제3 멀티플렉서(MX000)를 통해 순차적으로 선택된 M*N 개의 픽셀 데이터들(R000, G000, B000)은 3 개 채널의 DAC에 제공될 수 있다. 제1 채널 DAC는 픽셀 데이터(R000)를 데이터 전압(Vdata)으로 변환할 수 있다. 제2 채널의 DAC는 픽셀 데이터(G000)를 데이터 전압(Vdata)으로 변환할 수 있다. 제3 채널의 DAC는 픽셀 데이터(B000)를 데이터 전압(Vdata)으로 변환할 수 있다.

드라이브 IC(SDIC)는 인터페이스 수신부(EPI RX), 제1 제어부(TG), 및 레벨 시프터(Level shifter,LS)를 더 포함할 수 있다.

타이밍 콘트롤러(TCON)는 픽셀 데이터에 클럭을 인코딩하여 클럭이 내장된 픽셀 데이터를 드라이브 IC(SDIC)에 전송할 수 있다.

드라이브 IC(SDIC)의 인터페이스 수신부(EPI RX)는 타이밍 콘트롤러(TCON)로부터 수신된 기수 번째 픽셀 라인의 픽셀 데이터를 제1 시프트 레지스터(SRO)에 공급하고, 우수 번째 픽셀 라인의 픽셀 데이터를 제1 시프트 레지스터(SRO)에 공급할 수 있다.

제1 제어부(TG)는 드라이브 IC(SDIC)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호를 발생한다. 데이터 타이밍 제어 신호는 드라이브 IC(SDIC)의 시프트 레지스터(SRO, SRE)를 제어하는 클럭, 멀티플렉서들(MUX:ODD000~MUX:EVEN249, MX000~MX249)의 동작 타이밍을 제어하기 위한 클럭, DAC 클럭 등을 포함할 수 있다.

제1 제어부(TG)는 디멀티플렉서(DEMUX)의 동작 타이밍을 제어하는 DEMUX 클럭(DCLK)과, 게이트 구동부(GIP)의 동작 타이밍을 제어하기 위한 게이트 제어 신호를 발생한다. 게이트 제어 신호는 게이트 스타트 펄스(GSP)와 게이트 시프트 클럭(GSC)을 포함할 수 있다. 게이트 구동부(GIP)의 시프트 레지스터는 게이트 스타트 펄스(GSP)에 응답하여 스캔 펄스(SCAN0~SCAN2)를 출력하기 시작하고, 게이트 시프트 클럭(GSC)이 입력될 때 마다 스캔 펄스(SCAN0~SCAN2)를 시프트할 수 있다.

표시패널(PNL)은 게이트 제어 신호(GSP, GSC)와 DEMUX 클럭(DCLK)을 입력 받아 디멀티플렉싱부(DEMUX)의 동작 타이밍을 제어하는 제2 제어부(SHAC)를 더 포함할 수 있다.

게이트 스타트 펄스(GSP)는 1 프레임 기간 동안 1 회 발생하여 1 프레임 기간을 지시할 수 있다. 게이트 시프트 클럭(GSC)은 1 수평 기간을 정의할 수 있다. DEMUX 클럭(DCLK)은 디멀티플렉서(DEMUX)의 스위치 타이밍을 정의한다. 제2 제어부(SHAC)는 GSP, GSC, 및 DCLK 등의 타이밍 신호를 입력 받아 매 프레임 기간과 매 수평 기간마다 드라이브 IC(SDIC)와 게이트 구동부(GIP)와 동기되도록 디멀티플렉싱부(DMSHA)의 동작 타이밍을 제어할 수 있다. 제2 제어부(SHAC)로부터 출력되는 게이트 제어 신호(GSP', GSC')는 도 14a에 도시된 바와 같이 제1 제어부(TG)로부터 발생되는 그 것(GSP, GSC)에 비하여 지연될 수 있다.

제1 제어부(TG)로부터 출력되는 게이트 제어 신호(GSP, GSC)와 DEMUX 클럭(DCLK)의 전압은 저전압의 디지털 로직 전압이기 때문에 고전압으로 구동되는 게이트 구동부(GIP)와 제2 제어부(SHAC)의 구동에 요구되는 전압으로 변환될 수 있다. 레벨 시프터(LS)는 제1 제어부(TG)로부터 저전압 신호로 입력되는 게이트 제어 신호와 DMSHA 제어 신호의 전압을 고전압의 게이트 온 전압과 게이트 오프 전압으로 변환한다. 레벨 시프터(LS)로부터 출력된 게이트 제어 신호(GSP, GSC)는 게이트 구동부(GSP)와 제2 제어부(SHAC)에 입력된다. 레벨 시프터(LS)로부터 출력된 DEMUX 클럭(DCLK)은 제2 제어부(SHAC)에 입력된다. 도 14b에서 SCAN0(0)~SCAN2(0)는 제1 픽셀 라인(LINE(0))에 인가되는 스캔 펄스들이다. 제2 픽셀 라인(LINE(1))에 인가되는 스캔 펄스들은 도 14b에서 생략되었으나, SCAN0(0)~SCAN2(0)에 이어서 제2 픽셀 라인(LINE(1))의 서브 픽셀들(SP0~SP11)에 연결된 게이트 라인들에 인가된다.

도 13에 도시된 바와 같이, 하나의 1:M 디멀티플렉서(DEMUX)에 네 개의 샘플 & 홀더들(SHA0~SHA3)이 연결되는 경우, HCO_IN과 HCE_IN은 샘플 & 홀더들(SHA0~SHA3) 각각에 개별 입력되기 때문에 각각 4 bit 신호(HCO_IN(3:0), HCO_IN(4:0))로 발생될 수 있다. HCO_OUT과 HCE_OUT은 샘플 & 홀더들(SHA0~SHA3)에 공통으로 입력되기 때문에 1 bit 신호로 발생될 수 있다.

도 14a 및 도 14b는 도 11 내지 도 13에 도시된 디스플레이 구동부의 동작을 보여 주는 파형도들이다.

도 14a 및 도 14b를 참조하면, RXX는 R 서브 픽셀들에 기입될 픽셀 데이터(DATA)이고, GXX는 G 서브 픽셀들에 기입될 픽셀 데이터(DATA)이다. BXX는 B 서브 픽셀들에 기입될 픽셀 데이터(DATA)이다.

드라이브 IC(SDIC)는 픽셀 데이터를 카운트하기 위한 내부 카운터(Internal counter)를 포함한다.

디멀티플렉서(DEMUX)는 픽셀 데이터에 동기되는 DEMUX 클럭(DCLK)에 응답하여 픽셀 데이터(DATA)의 데이터 전압(Vdata)을 멀티플렉싱하여 샘플 & 홀더들(SHA0~SHA2)에 순차적으로 공급할 수 있다. 샘플 & 홀더들(SHA0~SHA3)은 HCO_OUT=1과 HCE_OUT=1에 응답하여 커패시터들(CHO, CHE)에 에 충전된 데이터 전압(Vdata)을 동시에 출력할 수 있다. 서브 픽셀들(SP0~SP11)은 스캔 펄스(SCAN0~SCAN2)에 응답하여 샘플 & 홀더들(SHA0~SHA3)로부터 출력되는 데이터 전압(Vdata)을 순차적으로 충전할 수 있다.

발광 제어 신호(EM(0), EM(1))는 서브 픽셀들의 발광 기간 동안 게이트 온 전압으로 발생되고, 복수의 픽셀 라인들(LINE(0)~LINE(L-1))의 서브 픽셀들(SP0~SP11)에 동시에 인가될 수 있다. 발광 제어 신호(EM(0), EM(1))는 픽셀 라인들(LINE(0)~LINE(L-1))의 스캔 방향을 따라 시프트되어 서브 픽셀들(SP0~SP11)의 점소등 기간을 매 프레임 기간마다 롤링 셔터(rolling sutter) 방법으로 제어할 수 있다.

스마트폰과 같은 모바일 단말 시스템을 이용하여 개인 몰입형 시스템을 구현할 수 있다. 이 경우, 하나의 표시패널의 화면 상에 좌안용 영상과 우안용 영상이 함께 표시될 수 있다. 스마트폰의 경우, 파셜 모드(partial mode)의 일 예로 VR 모드를 지원하고 있다. 스마트 폰의 VR 모드에서 하나의 표시패널에 좌안용 영상과 우안용 영상이 분리되어 함께 표시될 수 있다.

본 발명의 표시장치는 VR 또는 AR과 같은 개인 몰입형 시스템에 적용 가능하다. 본 발명의 개인 몰입형 시스템은 좌안 영상이 표시되는 제1 표시패널, 우안 영상이 표시되는 제2 표시패널, 상기 좌안 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 제1 표시패널에 공급하는 제1 드라이브 IC, 상기 제1 표시패널에 스캔 펄스를 순차적으로 공급하는 제1 게이트 구동부, 상기 우안 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 제2 표시패널에 공급하는 제2 드라이브 IC, 및 상기 제2 표시패널에 스캔 펄스를 순차적으로 공급하는 제2 게이트 구동부를 포함할 수 있다. 제1 및 제2 표시패널들 각각은 디멀티플렉서, 샘플 & 홀더들, 및 서브 픽셀들의 픽셀 회로가 배치된 회로층을 포함할 수 있다. 이를 도 15 및 도 16을 결부하여 설명하기로 한다.

도 15 및 도 16을 참조하면, 본 발명의 표시장치는 표시패널(100), 시스템 제어부(300), 디스플레이 구동부(200) 등을 구비한다.

시스템 제어부(300)는 센서(310), 카메라(320) 등에 연결된다. 시스템 제어부(300)는 메모리나 외부 비디오 소스와 연결되는 외부 기기 인터페이스, 사용자 명령을 수신하는 유저 인터페이스(User interface), 전원을 생성하는 전원부 등을 더 포함한다. 외부 기기 인터페이스, 유저 인터페이스, 전원부 등은 도면에서 생략되어 있다. 외부 기기 인터페이스는 Universal serial bus(USB), High definition　multimedia interface (HDMI) 등 공지된 다양한 인터페이스 모듈로 구현될 수 있다.

센서(310)는 자이로 센서, 가속도 센서 등 다양한 센서를 포함한다. 센서(310)는 각종 센서들의 출력을 시스템 제어부(300)로 전송한다. 시스템 제어부(300)는 센서(310)의 출력을 수신하여 사용자의 움직임과 동기하여 화면(AA)에 표시되는 영상의 픽셀 데이터를 이동시킬 수 있다.

디스플레이 구동부(200)는 전술한 드라이브 IC(SDIC), 게이트 구동부(GIP), 및 디멀티플렉싱부(DMSHA)를 포함할 수 있다. 디스플레이 구동부(200)는 시스템 제어부(300)로부터 입력 영상의 픽셀 데이터가 수신되면, 픽셀 데이터를 표시패널(100)의 픽셀들에 기입한다.

표시패널(PNL)은 도 16에 도시된 바와 같이 좌안 영상이 표시되는 제1 표시패널(100A)과, 우안 영상이 표시되는 제2 표시패널(100B)을 포함할 수 있다.

표시패널들(100A, 100B)은 데이터 라인들(DL), 게이트 라인들(GL), 픽셀들(101)을 포함한다. 표시패널들(100A, 100B)의 화면은 영상이 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 스캐닝 방향을 따라 시프트되는 스캔 펄스에 의해 순차적으로 스캐닝되어 픽셀 데이터가 기입되는 픽셀 라인들(LINE(0)~LINE(L-1))을 포함한다.

디스플레이 구동부(200)에서, 데이터 구동부(111, 112)와 게이트 구동부(121, 122)는 표시패널(100A, 100B) 별로 분리되고, 타이밍 콘트롤러(TCON)는 표시패널들(100A, 100A)의 디스플레이 구동부(200)에 공유될 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

PNL: 표시패널 SP0~SP11: 서브 픽셀
DMSHA: 디멀티플렉싱부 DEMUX: 디멀티플렉서
PAL: 패드 영역 PAD: 데이터 패드
SRE, SRO: 시프트 레지스터 DAC: 디지털 아날로그 변환기
MUX, MX: 멀티플렉서 TG: 제1 제어부
LS: 레벨 시프터 SHAC: 제2 제어부

Claims

데이터 전압을 M(M은 2 이상의 양의 정수) 개의 출력 단자를 통해 순차적으로 출력하는 디멀티플렉서;
상기 디멀티플렉서의 출력 단자들 각각에 연결되어 상기 디멀티플렉서의 출력 단자들로부터의 데이터 전압을 순차적으로 샘플링한 후에 동시에 출력하는 M 개의 샘플 & 홀더; 및
위상이 순차적으로 시프트되는 스캔 펄스에 응답하여 M 개의 데이터 라인들을 통해 상기 샘플 & 홀더들 중 어느 하나로부터 순차적으로 입력되는 데이터 전압을 충전하는 N(N은 2 이상의 양의 정수) 개의 서브 픽셀들을 포함하는 표시패널.
제 1 항에 있어서,
상기 표시패널은,
상기 데이터 전압을 입력 받는 복수의 데이터 패드들을 포함한 데이터 패드 영역; 및
상기 디멀티플렉서에 대응하는 데이터 패드를 상기 디멀티플렉서의 입력 단자에 연결하는 데이터 인입 노드를 더 포함하고,
상기 샘플 & 홀더들의 출력 단자 각각이 M 개의 데이터 라인들에 연결되는 표시패널.
제 1 항에 있어서,
상기 표시패널의 해상도가 K*L(K와 L 각각은 2 이상의 양의 정수)이고,
상기 데이터 패드들의 개수가 (3*K) / (M*N) 인 표시패널.
제 1 항에 있어서,
한 개의 샘플 & 홀더에 연결된 상기 서브 픽셀들은,
1 수평 기간 동안 상기 데이터 전압을 충전하는 적어도 제1, 제2 및 제3 서브 픽셀을 포함하고,
상기 제1 서브 픽셀은,
제1 스캔 펄스에 응답하여 제1 데이터 전압을 충전하고,
상기 제2 서브 픽셀은,
상기 제1 스캔 펄스 후에 발생되는 제2 스캔 펄스에 응답하여 제2 데이터 전압을 충전하고,
상기 제3 서브 픽셀은,
상기 제2 스캔 펄스 후에 발생되는 제3 스캔 펄스에 응답하여 제2 데이터 전압을 충전하는 표시패널.
제 1 항에 있어서,
상기 샘플 & 홀더들 각각은
상기 디멀티플렉서로부터의 상기 데이터 전압을 입력 받아 샘플링함과 동시에 상기 데이터 라인들에 상기 데이터 전압을 출력하는 표시패널.
제 5 항에 있어서,
상기 샘플 & 홀더들 각각은,
상기 데이터 전압을 입력 받는 입력 버퍼;
상기 데이터 전압을 충전하는 제1 커패시터;
상기 데이터 전압을 충전하는 제2 커패시터;
상기 데이터 전압을 상기 제1 커패시터에 공급하는 제1 스위치 소자;
상기 데이터 전압을 상기 제2 커패시터에 공급하는 제2 스위치 소자; 및
상기 제1 및 제2 스위치 소자를 통해 상기 제1 및 제2 커패시터들에 충전된 전압을 상기 데이터 라인들로 출력하는 출력 버퍼를 포함하고,
상기 제1 및 제2 스위치들은 상기 입력 버퍼의 출력 단자와 상기 출력 버퍼의 입력 단자에 교대로 연결되는 표시패널.
제 6 항에 있어서,
상기 샘플 & 홀더들 각각은,
입력 타이밍을 제어하는 제1 제어 신호를 개별로 입력 받고,
출력 타이밍을 제어하는 제2 제어 신호를 공통으로 입력 받는 표시패널.
제 1 항에 있어서,
상기 표시패널은,
상기 디멀티플렉서와 상기 샘플 & 홀더들의 동작 타이밍을 제어하는 제어부를 더 포함하는 표시패널.
제 8 항에 있어서,
상기 표시패널은,
상기 서브 픽셀들에 게이트 신호를 순차적으로 공급하는 게이트 구동부를 더 포함하고,
상기 제어부는,
상기 게이트 구동부의 동작 타이밍을 제어하는 표시패널.
제 1 항에 있어서,
상기 표시패널은,
실리콘 백플레인; 및
상기 디멀티플렉서, 상기 샘플 & 홀더들, 및 상기 서브 픽셀들의 픽셀 회로가 배치된 회로층을 포함하는 표시패널.
복수의 데이터 라인들, 상기 데이터 라인들과 교차되는 복수의 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들에 연결된 복수의 서브 픽셀들, 데이터 전압을 M(M은 2 이상의 양의 정수) 개의 출력 단자를 통해 순차적으로 출력하는 디멀티플렉서, 상기 디멀티플렉서의 출력 단자들에 각각 연결되어 상기 디멀티플렉서의 출력 단자들로부터의 데이터 전압을 순차적으로 샘플링한 후에 동시에 출력하는 M 개의 샘플 & 홀더를 포함한 표시패널;
입력 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 디멀티플렉서에 공급하는 드라이브 IC; 및
상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부를 포함하고,
N(N은 2 이상의 양의 정수) 개의 상기 서브 픽셀들이
위상이 순차적으로 시프트되는 상기 스캔 펄스에 응답하여 M 개의 데이터 라인들을 통해 상기 샘플 & 홀더들 중 어느 하나로부터 순차적으로 공급 받는 데이터 전압을 충전하는 표시장치.
제 11 항에 있어서,
상기 드라이브 IC는
기수 번째 픽셀 라인의 픽셀 데이터를 시프트하는 제1 시프트 레지스터;
우수 번째 픽셀 라인의 픽셀 데이터를 시프트하는 제2 시프트 레지스터;
상기 제1 시프트 레지스터들로부터 입력 받은 픽셀 데이터를 멀티플렉싱하는 복수의 제1 멀티플렉서;
상기 제2 시프트 레지스터들로부터 입력 받은 픽셀 데이터를 멀티플렉싱하는 복수의 제2 멀티플렉서;
상기 제1 및 제2 멀티플렉서들로부터 입력 받은 픽셀 데이터를 멀티플렉싱하는 복수의 제3 멀티플렉서;
상기 드라이브 IC의 채널들 각각에 배치되어 상기 제3 멀티플렉서들로부터의 픽셀 데이터를 상기 데이터 전압으로 변환하는 복수의 디지털 아날로그 변환기; 및
상기 드라이브 IC의 채널들 각각에 배치되어 상기 디지털 아날로그 변환기들로부터의 상기 데이터 전압을 상기 디멀티플렉서에 공급하는 출력 버퍼를 포함하는 표시장치.
제 11 항에 있어서,
상기 표시패널의 해상도가 K*L(K와 L 각각은 2 이상의 양의 정수)이고,
상기 데이터 패드들의 개수가 (3*K) / (M*N) 인 표시장치.
제 11 항에 있어서,
상기 드라이브 IC는,
상기 디멀티플렉서, 상기 샘플 & 홀더들, 및 상기 게이트 구동부를 제어하는 제어 신호를 발생하는 제1 제어부; 및
상기 제1 제어부로부터 입력 받은 제어 신호의 전압을 변환하는 레벨 시프터를 더 포함하는 표시장치.
제 14 항에 있어서,
상기 표시패널은,
상기 레벨 시프터로부터의 제어 신호를 입력 받아 상기 디멀티플렉서, 상기 샘플 & 홀더들, 및 상기 게이트 구동부의 동작 타이밍을 제어하는 제2 제어부를 더 포함하는 표시장치.
좌안 영상이 표시되는 제1 표시패널;
우안 영상이 표시되는 제2 표시패널;
상기 좌안 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 제1 표시패널의 데이터 라인들에 공급하는 제1 드라이브 IC;
상기 제1 표시패널의 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 제1 게이트 구동부;
상기 우안 영상의 픽셀 데이터를 상기 데이터 전압으로 변환하여 상기 제2 표시패널의 데이터 라인들에 공급하는 제2 드라이브 IC; 및
상기 제2 표시패널의 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 제2 게이트 구동부를 포함하고,
상기 제1 및 제2 표시패널들 각각은,
복수의 데이터 라인들;
상기 데이터 라인들과 교차되는 복수의 게이트 라인들;
상기 데이터 라인들과 상기 게이트 라인들에 연결된 복수의 서브 픽셀들;
상기 데이터 전압을 M(M은 2 이상의 양의 정수) 개의 출력 단자를 통해 순차적으로 출력하는 디멀티플렉서; 및
상기 디멀티플렉서의 출력 단자들에 각각 연결되어 상기 디멀티플렉서의 출력 단자들로부터의 데이터 전압을 순차적으로 샘플링한 후에 동시에 출력하는 M 개의 샘플 & 홀더를 포함하고,
상기 제1 및 제2 표시패널들 각각에서 N(N은 2 이상의 양의 정수) 개의 상기 서브 픽셀들이,
위상이 순차적으로 시프트되는 상기 스캔 펄스에 응답하여 상기 샘플 & 홀더들 중 어느 하나로부터 입력되는 데이터 전압을 순차적으로 충전하는 개인 몰입형 시스템.
제 16 항에 있어서,
상기 제1 및 제2 표시패널들 각각은,
상기 디멀티플렉서, 상기 샘플 & 홀더들, 및 상기 서브 픽셀들의 픽셀 회로가 배치된 회로층을 포함하는 개인 몰입형 시스템.