KR100633537B1

KR100633537B1 - 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털아날로그 회로 및 이의 구현 방법과 이를 이용한 데이터구동회로

Info

Publication number: KR100633537B1
Application number: KR1020050071257A
Authority: KR
Inventors: 손영석; 김상경; 조규형
Original assignee: 한국과학기술원
Priority date: 2005-08-04
Filing date: 2005-08-04
Publication date: 2006-10-13
Also published as: JP4685709B2; US20070030192A1; JP2007041537A; US7339511B2

Abstract

본 발명은 시분할 개념(Time Division)과 샘플링 모드 아날로그 가산(Sampling Mode Analog Adding)의 개념을 데이터 구동 IC에 적용하여 고해상도 구동을 위해 칩의 면적이 증가하는 현상을 방지할 수 있도록 한 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로 및 이의 구현방법과 이를 이용한 데이터 구동회로를 제공한다.

이러한 본 발명은 n-bit의 해상도를 가지는 아날로그 출력을 발생시키기 위하여 n-bit의 디지털 입력 데이터를 MSB 그룹과 LSB 그룹으로 나눈 후, 각 그룹에 해당하는 아날로그 출력을 나누어진 각 디지털 입력 데이터에 따라서 순차적으로 생성하도록 하고, 순차적으로 발생한 각 아날로그 데이터를 샘플링 및 모두 합하여 최종 n-bit 해상도의 아날로그 출력을 발생시키도록 한 구조로, 각 아날로그 데이터의 순차적 발생은 주요 하드웨어의 공유를 가능하게 함으로 채널 DAC를 매우 적은 면적으로 구현 가능하게 한다.

시분할 샘플링 DAC, 평판 디스플레이 드라이버, 해상도, MUX

Description

평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로 및 이의 구현 방법과 이를 이용한 데이터 구동회로{TIME DIVISION SAMPLING DAC FOR FLAT PANEL DISPLAY DRIVERS AND EMBODIMENT METHOD OF IT AND DATA DRIVING CIRCUIT USING OF IT}

도 1은 종래의 데이터 구동회로의 채널 DAC의 구조도.

도 2는 종래의 데이터 구동회로의 구성도.

도 3은 본 발명에 따른 평판 디스플레이 구동용 시분할 샘플링을 이용한 DAC의 구조도.

도 4는 도 3의 시분할 샘플링 DAC를 이용한 데이터 구동회로의 구성도.

도 5는 본 발명의 동작 타이밍도.

도 6은 도 3의 기준신호 선택기의 동작 타이밍도 및 레벨도.

도 7은 본 발명의 동작 절차 개념도.

도 8은 도 3의 시분할 샘플링 DAC를 이용한 데이터 구동회로의 다른 실시 예도.

도 9 및 도 10은 본 발명의 샘플링 모드 아날로그 가산기의 구성 예도.

<도면의 주요부분에 대한 부호의 설명>

110 : 타이밍 신호 발생기 120 : 데이터 선택기

130-1,130-2,...,130-k : 기준신호 발생기 140 : 기준신호 선택기

150 : 감마 보정부 160 : MUX

170 : 샘플링 모드 아날로그 가산기 180 : 타이밍 콘트롤러

190 : 쉬프트 레지스터 200 : 샘플링 래치

210 : 홀딩 래치

본 발명은 평판 디스플레이 구동을 위한 디지털 아날로그 회로(이하, DAC라 칭함)에 관한 것으로, 특히 시분할 개념(Time Division)과 샘플링 모드 아날로그 가산(Sampling Mode Analog Adding)의 개념을 데이터 구동 IC의 구조에 적용하여 고해상도 구동을 위해 칩의 면적이 증가하는 현상을 방지할 수 있도록 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로 및 이의 구현방법과 이를 이용한 데이터 구동회로에 관한 것이다.

도 1은 종래의 데이터 구동 회로의 채널 DAC 구성을 나타낸 것으로, n-bit 디지털 데이터 입력(n-bit Wide Digital Data Input)과 2ⁿ개의 아날로그 입력을 가지는 2ⁿ:1 MUX(10), 2ⁿ개의 서로 다른 신호 크기의 출력을 가지는 기준 신호원(20), 상기 기준 신호원(20)의 감마특성을 보정하기 위한 감마 보정부(30)로 구성되며, 이를 이용한 데이터 구동기의 구조는 도 2와 같다.

도 2에서 각 데이터 채널의 MUX(10-1),...,(10-n)는 기준 신호원(20)의 출력들을 신호선(21)을 통해 아날로그 입력으로써 공유한다. MUX(10-1),...,(10-n)의 출력은 도시하지 않은 디스플레이 패널로 직접 입력되거나, 역시 도시하지 않은 버퍼를 거쳐 디스플레이 패널에 입력 될 수 있다.

통상적으로 기준 신호원(20)의 출력이 디스플레이 패널을 직접 구동할 경우, 기준 신호원(20)들 출력에 버퍼를 두며, MUX(10-1),...,(10-n)의 출력에 버퍼를 둘 경우에는 기준 신호원(20)의 출력에 버퍼를 두지 않을 수도 있다. 이러한 구조적 결정은 구동대상이 되는 디스플레이 패널의 정전용량에 따라서 이루어진다.

n-bit의 해상도를 가지는 임의 신호(전압 또는 전류)를 데이터 구동회로의 각 채널에서 동시에 출력시키기 위한 구조로 상기의 도 2와 같은 형태를 취하는 것이 일반적이며, n-bit 해상도로 구동하는 데이터 구동기의 경우, 각 채널의 MUX(10-1),...,(10-n)는 n-bit 디지털 데이터 입력과 2ⁿ개의 아날로그 입력을 가지며, 디지털 입력 데이터는 MUX(10-1),...,(10-n)의 제어입력 신호로써 2ⁿ개의 기준 신호들 중 한 개를 MUX(10-1),...,(10-n)의 출력으로 내보는 기능을 하며, PTL(Pass Transistor Logic)이라고 부르기도 한다. 디지털 입력 데이터와 아날로그 출력 신호의 관계는 정해진 매핑 테이블(Mapping Table)에 따른다.

감마 보정부(30)는 디지털 입력과 출력의 관계를 디스플레이 패널의 특성에 따라 조정할 수 있도록 하며, 입력 디지털 코드 값과 출력의 크기 관계는 LCD 패널을 구동하는 경우 선형적이지는 않으며, 감마 보정부(30)는 이러한 관계를 부분적으로 튜닝할 수 있는 기능을 행한다.

한편, 종래의 평판 디스플레이를 위한 데이터 구동기(또는 Source Driver)는 다수의 출력(Data Channel)을 독립적으로 가지고 있어야 한다. 평판 디스플레이의 해상도 규격에 따라서 요구되는 데이터 채널의 개수가 정해지며, 데이터 구동기의 출력 개수가 부족할 경우 여러 개의 데이터 구동기를 병렬로 연결하여 고해상도의 평판 디스플레이를 구동하기도 한다.

종래의 채널 DAC로 데이터 구동기를 제작할 경우, 각 채널 마다 있는 MUX와 기준 신호원으로부터 출력되는 신호들을 각 데이터 채널에 공급하기 위한 신호선들은 데이터 구동기 IC의 상당한 면적을 차지한다. 또한, 색 해상도(Color Depth)를 높이기 위해서 디지털 데이터 비트수를 증가시킬 경우, MUX의 크기와 신호선 들의 수는 기하급수적으로 증가하게 된다.

결국, 종래의 채널 DAC구조를 사용하게 되면 색 해상도를 높이기 위해서 데이터 구동기를 구성하는 면적이 증가함으로 데이터 구동기의 집적도를 상당부분 포기해야 하는 상황이 발생한다. 즉, 고해상도 구현시 동일 데이터 채널 수를 유지하기 위해서는 데이터 구동기의 크기가 증가하는 비용 또는 IC 제작시의 디자일 룰(Design Rule) 축소와 같은 비용을 지불해야만 하는 상황이 발생한다.

즉, 색 해상도를 높이기 위해서는 데이터 구동기 IC의 크기가 증가할 수밖에 없으며, 이는 결국 데이터 구동기 IC의 가격 경쟁력 저하를 유발하게 되는 요인이 된다.

본 발명은 이러한 문제점을 감안한 것으로, 본 발명의 목적은 입력 디지털 데이터를 그룹으로 나누어 각 그룹에 해당하는 아날로그 출력을 나누어진 각 디지털 입력 데이터에 따라서 순차적으로 생성하고, 순차적으로 발생한 각 아날로그 데이터를 샘플링한 후, 합하여 최종 원하는 해상도의 아날로그 출력을 발생시킬 수 있도록 함으로써 각 아날로그 데이터의 순차적 발생을 통해 하드웨어 공유를 가능하게 하여 고해상도 구동을 위해 구동 칩의 면적이 증가하는 현상을 방지함으로써 구동 칩의 면적을 줄일 수 있도록 한 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로 및 이의 구현 방법과 이를 이용한 데이터 구동회로를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로는, 회로 각부의 동작 타이밍을 제공하거나 또는 동기를 맞추기 위한 타이밍 신호 발생수단; n-bit의 디지털 데이터를 입력으로 받아 이를 k개의 그룹으로 분할하고 상기 타이밍 신호 발생기로부터의 타이밍 신호에 따라서 분할된 디지털 입력 데이터를 출력시키는 데이터 선택수 단; 2^n/k개의 아날로그 기준신호를 출력하는 k개의 그룹으로 나누어진 기준신호 발생수단; 상기 k개의 기준신호 발생수단들의 출력들을 입력으로 하여 상기 타이밍 신호 발생수단으로부터의 타이밍 신호에 따라서 선택된 2^n/k개의 아날로그 기준신호만을 출력시키는 기준신호 선택수단; 상기 데이터 선택수단으로부터 입력된 n/k-bit 디지털 데이터를 제어 입력으로 하여 상기 기준신호 선택수단으로부터 입력된 기준신호들 중 한 개를 출력시키는 MUX; 및 상기 타이밍 신호 발생수단의 타이밍에 따라 상기 MUX의 출력을 샘플링 및 저장하는 샘플링 모드 아날로그 가산수단;을 포함하는 것을 특징으로 한다.

본 발명의 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로의 구현 방법은, n-bit 디지털 데이터 입력으로부터 n-bit 해상도를 가지는 아날로그 신호를 발생시키기 위한 방법에 있어서, n-bit의 디지털 입력 데이터를 1보다 큰 소정 개수의 디지털 데이터 그룹으로 형성하며, 각 디지털 데이터 그룹에 해당하는 아날로그 값을 시간적으로 분할하고, 시간에 따라 분할되어 생성되는 아날로그 값들을 샘플링 및 저장하고, 샘플링 및 저장된 값을 모두 가산하여 최종 아날로그 출력신호가 n-bit 해상도를 가지도록 함을 특징으로 한다.

본 발명에 따른 데이터 구동회로는, 시분할 샘플링을 이용한 디지털 아날로그 회로를 평판 디스플레이 구동용 데이터 구동회로에 적용함에 있어, 데이터 구동회로의 출력이 소정 개수의 출력 채널을 가지는 경우, 데이터 선택수단, MUX 및 샘플링 모드 아날로그 가산수단을 각각의 데이터 채널의 기본 구성단위로 하고, 기준 신호 선택수단의 출력을 각 데이터 채널의 MUX의 입력으로 공유하도록 하여 상기 소정 개수의 각 데이터 채널이 최종적인 아날로그 신호를 출력하도록 된 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 단, 하기 실시 예는 본 발명을 예시하는 것일 뿐 본 발명의 내용이 하기 실시 예에 한정되는 것은 아니다.

도 3은 본 발명에 따른 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로의 구성도를 도시한 것이다.

도시한 바와 같이, 회로 각부의 동작 타이밍을 제공하거나 동기(Synchronization)를 맞추기 위한 타이밍 신호를 발생하는 타이밍 신호 발생기(110), n-bit의 디지털 데이터를 입력으로 받아 이를 k개의 그룹으로 분할하고 상기 타이밍 신호 발생기(110)로부터의 타이밍 신호에 따라서 분할된 입력 디지털 데이터를 출력시키는 데이터 선택기(120), 2^n/k개의 아날로그 기준신호를 출력하는 k개의 그룹으로 나누어진 기준신호 발생기(130-1),(130-2),...,(130-k), 상기 기준신호 발생기(130-1),(130-2),...,(130-k)의 감마특성을 보정하기 위한 감마 보정부(140), 상기 k개의 기준신호 발생기(130-1),(130-2),...,(130-k)들의 출력(k×2^n/k개의 출력 레벨들)들을 입력으로 하여 상기 타이밍 신호 발생기(110)로부터의 타이밍 신호에 따라서 선택된 하나의 기준신호 그룹의 신호(2^n/k개의 출력 레벨들)만을 출력시키는 기준신호 선택기(150), 상기 데이터 선택기(120)로부터 입력된 n/k-bit 디지털 데이터를 제어 입력으로 하여 상기 기준신호 선택기(150)로부터 입력된 기준신호들 중 한 개를 선택하여 출력시키는 MUX(160), 상기 타이밍 신호 발생기(110)의 타이밍에 따라 MUX(160)의 출력을 샘플링 및 저장(Sample and Store)하는 샘플링 모드 아날로그 가산기(170)로 구성된다.

상기 타이밍 신호 발생기(110)는 자체적으로 타이밍을 발생하거나 또는 타이밍 콘트롤러로부터의 제어신호를 받아 타이밍을 발생하도록 구성되며, 상기 감마 보정부(140)는 기준신호 발생기(130-1),(130-2),...,(130-k) 각각에 대하여 구성되거나 또는 기준신호 발생기(130-1),(130-2),...,(130-k) 전체에 대하여 하나만 구성될 수 있다.

이와 같이 구성된 본 발명은 디지털 입력 데이터로부터 아날로그 출력 전압(또는 전류)을 발생시키기 위하여 기준 신호들의 집합과 입력 디지털 데이터를 k개의 그룹으로 나누고, 적절한 타이밍을 발생시켜서 각 타이밍에 따라서 순차적으로 기준 신호 그룹이 한 개씩 기준신호 선택기(150)의 출력으로 보내어지고, 동시에 출력으로 보내어진 기준 신호들 중 한 개가 k개로 나누어진 각 입력 디지털 데이터 값에 의해 선택되도록 하고, 이 값을 MUX(160)를 통해 샘플링 모드 아날로그 가산기(170)로 입력시키고, 샘플링 모드 아날로그 가산기(170)는 입력된 값을 샘플링하여 저장하도록 하며, 이 과정을 k번 반복하여 최종적인 n-bit 해상도를 가지는 아날로그 신호를 생성하도록 함에 그 기술적 원리가 있다.

이러한 본 발명에서 n-bit의 디지털 데이터가 입력될 때, 데이터 선택기(120)는 n-bit의 입력 디지털 데이터를 k개의 그룹으로 분할하고, 타이밍 신호 발 생기(110)로부터의 타이밍에 따라서 분할된 입력 디지털 데이터를 MUX(160)의 제어 입력으로 전달하게 된다.

그리고 기준신호 선택기(150)는 타이밍 신호 발생기(110)로부터의 타이밍에 따라 각각 2^n/k개의 아날로그 기준신호를 출력시키는 k개의 그룹으로 나누어진 기준신호 발생기(130-1),(130-2),...,(130-k) 중 선택된 하나의 기준신호 발생기로부터의 2^n/k개의 아날로그 기준신호를 출력시키게 된다.

이에 따라 MUX(160)는 데이터 선택기(120)로부터 출력된 n/k-bit의 디지털 데이터를 제어입력으로 받아들여 기준신호 선택기(150)로부터의 2^n/k개의 아날로그 입력신호들 중 1개를 출력시키게 되며, 상기 샘플링 모드 아날로그 가산기(170)는 타이밍 신호 발생기(110)의 타이밍에 따라 MUX(160)의 출력을 저장하고 더하여 최종적인 출력이 n-bit의 해상도를 갖도록 한다.

도 4는 도 3의 시분할 샘플링 DAC를 이용한 데이터 구동회로를 도시한 것으로, 통상 평판 디스플레이용(특히 TFT LCD 패널 또는 OLED 패널) 구동 칩셋(Chip Set)은 일반적으로 게이트 드라이버 IC(또는 스캔 드라이버 IC), 타이밍 콘트롤러, 그래픽 램(GRAM) 그리고 데이터 드라이버 IC(또는 소우스 드라이버 IC)로 구성되어 이 4개의 IC가 한 개의 IC로 집적되거나 또는 그 일부의 칩들이 집적될 수도 있으나, 본 발명에서는 이들 칩셋중 도 4의 데이터 구동회로와 같이, 타이밍 콘트롤러(180)와 데이터 드라이버만을 도시하여 설명하며, 게이트 드라이버 IC 및 그래픽 메모리의 동작은 통상적인 동작을 한다고 가정한다. 또한, 본 발명에서 데이터 선 택기(120), MUX(160), 샘플링 모드 아날로그 가산기(170)는 각 데이터 채널을 구성하는 기본 회로 단위(A)가 된다.

본 발명의 시분할 샘플링 DAC의 동작 및 본 발명의 DAC를 채널 DAC에 응용한 데이터 구동회로의 동작을 도 5 및 도 6의 타이밍도를 참조로 보다 상세히 설명하며, 이는 n=4, k=2의 경우를 예로 들었다.

도 5에서 P1는 단일 프레임 타임(Single Frame Time)을 표시한 것으로, 통상적으로 평판 디스플레이 패널은 프레임 단위로 표시정보를 갱신하며, 이때 갱신주기를 프레임 타임이라 한다.

프레임 타임(또는 period) P1은 본 발명의 DAC 구조 및 구동회로에서는 시분할 샘플링을 통한 아날로그 데이터 발생 기간(P2), 평판 디스플레이 패널에 발생한 아날로그 데이터를 기입하는 데이터 프로그램 기간(P3), 유효 디스플레이 구간(Valid Display Period : P4)으로 구성된다. P2의 구간이 시분할 샘플링 DAC 동작에 의해 데이터 구동기의 출력 레벨을 정의하는 구간이 된다. 도 5에서 P2가 프레임 타임의 대부분을 차지하는 것처럼 보이나, 이는 설명의 편의를 위해 이와 같이 도시한 것이며, 통상적으로 효율적인 디스플레이 시스템에서는 P4가 프레임 타임의 대부분을 차지하며 본 발명의 경우도 마찬가지이다.

도 5에서 P2(P5+P6)동안의 도 3의 DAC 동작은 다음과 같다.

먼저, 4-bit의 입력 데이터(n=4)를 MSB 1그룹 2-bit과 LSB 1그룹 2-bit 두개로 (k=2)나누고, Time 1에서 시작해서 P5동안 MSB 2-bit가 MUX(160)의 제어단자로 입력되고, 기준신호 발생기(150)는 도 6의 MSB에 해당하는 4-레벨의 아날로그 신호를 MUX(160)의 아날로그 입력으로 출력시키고, MUX(160)는 MSB 데이터에 따라서 입력된 4-레벨의 아날로그 신호들 중 한 개를 샘플링 모드 아날로그 가산기(170)의 입력으로 출력시키고, 샘플링 모드 아날로그 가산기(170)는 입력된 신호를 샘플링하고 저장하면 P5가 종료되고 Time 2에 이른다.

Time 2에서 시작해서 P6동안은 LSB 2-bit 데이터가 상기 MSB 2-bit 데이터와 동일한 과정을 거쳐 P6가 종료되고 Time3에 이른다.

도 6은 기준신호 선택기(150)의 시간에 따른 출력 타이밍도를 나타낸 것으로, MSB에 해당하는 아날로그 출력을 MUX(160)의 출력으로부터 샘플링 및 저장하고, Time 2에서 LSB에 해당하는 아날로그 출력을 MUX(160)의 출력으로부터 샘플링 및 저장하고, 이 두신호의 합을 출력 인에이블(Output Enable) 신호에 의해 샘플링 모드 아날로그 가산기(170)의 최종출력이 되도록 한다.

한편, 도 4에서 쉬프트 레지스터(190)와 샘플링 래치(200)는 RGB 각 데이터가 시리얼(Serial)로 외부 클럭에 동기되어 입력될 때, 시리얼 데이터를 n-비트 패러럴(Parallel) 데이터가 되도록 하고, 홀딩 래치(210)는 패러럴로 변환된 데이터가 프레임 타임 동안 유지되도록 한다.

도 7은 본 발명의 DAC의 동작 절차에 대한 개념도로, 붙여진 번호순서에 따라 동작을 하게 된다. 즉 1, 2, 3, 4, 5, 6, 7의 순서에 따라 동작하며, 입력 데이터 선택, DA변환, 샘플링 및 저장을 행하는 1~3동작에서 사용되는 블록은 4~6에서 재사용될 수 있는 것이 본 발명의 특징이자 장점인 것이다. 그리고 신호 레벨의 셋팅을 고려하여 4~6의 동작(LSB 그룹 동작)을 먼저 한 후, 1~3의 동작(MSB 그룹 동작)을 하고 7의 동작을 하여도 관계없다.

도 8은 본 발명의 DAC를 이용한 데이터 구동회로의 다른 실시 예로, 타이밍 콘트롤러(180)의 제어에 따라 타이밍 신호를 발생하는 타이밍 신호 발생기(110)로부터의 타이밍 신호에 따라 홀딩 래치(210)의 동작을 조정하거나 또는 그래픽 메모리(미도시)의 데이터 폭(Data Width) 및 타이밍을 조정하여 도 4의 데이터 선택기(120)를 제거하여 보다 간결한 구조를 구현할 수 있도록 한 실시 예이다.

홀딩 래치(210)의 동작을 조정할 경우에 대하여 간략히 살펴보면, 홀딩 래치(210)가 도 4의 데이터 선택기(120)의 기능을 겸할 수 있도록 홀딩 래치(210)에서 데이터가 유지되는 시간을 조정하여 데이터 선택기(120)에서 선택적으로 입력 디지털 데이터를 출력하는 것과 마찬가지로 데이터가 선택적으로 출력될 수 있도록 한다.

한편, 본 발명에서 n이 홀수이고, k가 짝수인 경우 또는 n이 짝수이고, k가 홀수인 경우 등 정확히 그룹이 나눠지지 않는 상황이 발생할 경우에 대하여 설명한다.

이 경우 문제가 되는 부분은 도 3의 데이터 선택기(120), 기준신호 선택기(150), MUX(160)이다.

이 경우 비트수 기준으로 가장 큰 그룹에 알맞도록 기준신호 선택기(150), 데이터 선택기(120), MUX(160)의 크기를 정하면 된다.

비트수 기준으로 큰 쪽을 LSB 그룹으로 처리하고 비트수 기준으로 작은 그룹에 해당하는 그룹의 처리는 LSB쪽을 쓰고 MSB쪽을 사용치 않으면 되며, 남게 되는 1-bit 데이터를 MSB로 할 수도 있고, LSB로 할 수 있다.

예를 들어 n=9, k=2인 경우, 데이터 비트를 4-bit(MSB 그룹), 5-bit(LSB 그룹)로 두 그룹으로 나누고, 회로를 5-bit 처리용으로 만들고 MSB 그룹의 4-bit는 5-bit 처리회로의 최상위 MSB 1비트를 사용하지 않으면 된다.

한편, 본 발명의 시분할 샘플링 DAC를 이용한 최종 출력의 형태는 전류 또는 전압으로 할 수 있다.

TFT LCD 구동기의 경우 출력 형태는 전압을 취하지만 AMOLED 구동기의 경우 전류를 취하기도 하며 전압을 취하기도 하는데, 전류 출력 형태와 전압 출력 형태에 있어 상기 샘플링 모드 아날로그 가산기(170)의 형태만 달라질 뿐이다.

상기 샘플링 모드 아날로그 가산기(170)가 전류 출력 형태를 가지는 경우, 도 9 및 도 10과 같이 구현될 수 있다.

도 9는 전류 출력이 싱크 타입(Sink Type)인 경우로, NMOS 트랜지스터(M_LSB),(M_MSB)를 PMOS 트랜지스터로 변환하면 소스 타입(Source Type)이 가능하다.

LSEN(LSB에 해당하는 아날로그 전압신호가 입력되면 인에이블되는 신호), MSEN(MSB에 해당하는 아날로그 전압신호가 입력되면 인에이블되는 신호), OEN(최종 출력시 인에이블되는 신호)에 각각 연결된 MOS 트랜지스터들(M1-M3)은 스위치의 기능을 하며, NMOS 또는 PMOS로 모두 구현가능하다. 여기서, 상기 LSEN, MSEN, OEN은 상기 타이밍 신호 발생기(110)로부터의 타이밍 신호에 따라 인에이블된다.

이의 동작을 살펴보면, 먼저 LSB에 해당하는 아날로그 전압신호가 입력되면 상기 LSEN이 인에이블되어 MOS 트랜지스터(M1)가 턴-온되며, 이에 따라 NMOS 트랜지스터(M_LSB)에 해당하는 전류가 출력되도록 하는 전압이 캐패시터(C_LSB)에 저장되고, LSEN이 디스에이블되어 MOS 트랜지스터(M1)가 턴-오프된다.

이후, MSB 데이터가 상기 MSEN의 인에이블에 따라 동일한 방법으로 캐패시터(C_MSB)에 저장되고 난 후, 상기 OEN이 인에이블되어 MOS 트랜지스터(M3)가 턴-온되어 MSB와 LSB에 해당하는 전류의 합인 최종 출력을 얻게 되며, 최종 출력 라인은 도시하지는 않았지만 MOS 트랜지스터(M3)의 드레인 단이다.

이에 대한 상보적 동작을 하는 회로도 상기 NMOS 트랜지스터(M_LSB),(M_MSB)를 PMOS 트랜지스터로 변환하면 간단히 구현될 수 있다.

상기 도 9는 DAC로부터 입력되는 신호가 전압인 경우이며, 전류 입력인 경우 도 10과 같이 구성될 수 있다.

도 10은 도 9에 비해 상기 LSEN, MSEN 신호 입력단에 MOS 트랜지스터(M4,M5)가 추가 구성된 것으로, 그 상세한 동작은 상기 전압 입력인 경우와 동일하므로 이에 대한 설명은 생략한다.

상기와 같은 본 발명의 개념을 적용하면 n-bit 해상도(Resolution)를 가지는 아날로그 데이터를 출력시키기 위해 필요한 MUX의 크기 및 기준 신호선의 수가 적용하지 않은 구조의 것보다 1/(2^(n-n/k))배로 작아지게 된다.

예를 들어, n=10, k=2를 가정하면 n/k=5, n-n/k=5임으로 각 데이터 채널 마 다 32(2⁵):1 MUX만으로 회로를 구현할 수 있고 기준 신호선의 수도 256개에서 32개로 줄어들게 된다.

본 발명을 이용하지 않는 경우는 1024(2¹⁰):1 MUX가 각 데이터 채널마다 있어야 함으로 고해상도 구동회로 제작이 현실적으로 의미가 없게 된다.

상술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.

이상에서 살펴본 바와 같이, 본 발명은 다음과 같은 효과를 갖는다.

첫째, 시분할 샘플링 DAC구조를 이용하여 DAC구현에 이용할 경우, 회로의 크기를 줄일 수 있음과 동시에 정밀도를 높일 수 있게 된다.

둘째, 해상도 변경없이 데이터 구동 칩(Data Driver IC)을 제작함에 있어, 본 발명의 시분할 샘플링 DAC를 데이터 구동에 적용하면, 구동 칩의 전체 면적에서 많은 부분을 차지하는 MUX(또는 PTL)의 크기를 2^(n-n/k)분의 1로 줄일 수 있어 구동 칩의 크기를 크게 줄일 수 있음으로 칩의 가격 경쟁력에 큰 기여를 할 수 있다.

셋째, 데이터 구동 칩을 제작함에 있어, 본 발명의 시분할 샘플링 DAC 구동 방식 및 회로구조를 이용하면 기준 신호선의 개수를 2ⁿ개에서 2^n/k개로 줄일 수 있어, 기준 신호선들의 라우팅(Routing) 면적을 2^(n-n/k)분의 1로 작게 할 수 있고, 동시에 라우팅 면적이 좁아짐으로 인해서 간섭(Interference) 효과를 크게 줄일 수 있게 되어 경제적 측면 및 성능 측면에서 모두 개선된 효과를 얻을 수 있다. n=10, k=2를 가정하면 n/k=5, n-n/k=5임으로 기준 신호선의 개수는 1024(2¹⁰)개에서 32(2⁵)개로 줄고, 라우팅 면적은 32(2⁵)분의 1로 줄일 수 있게 된다.

넷째, 해상도 변경 없이 구동 칩 제작에 시분할 샘플링 DAC 구동방식을 적용하면, 각 데이터 채널의 MUX 및 기준신호선 라우팅에 필요하였던 면적이 최소 2^(n/2)분의 1이 되기 때문에(k≥2), 고해상도 구현 시 발생하는 칩 면적의 증가로 인한 문제를 해소할 수 있게 된다. 일 예로, n=8에서 n=10으로 해상도를 증가시킬 때 본 발명의 시분할 샘플링 DAC 구동방식을 적용하지 않은 경우는 256:1비의 MUX, 256개의 기준 신호선에서 1024:1비의 MUX, 1024개의 기준 신호선 개수가 필요하고, 면적의 증가분은 768:1 MUX 면적과 768개의 기준 신호선을 위한 공간이 된다. 그러나 k=2인 경우의 본 발명의 시분할 샘플링 DAC 구동방식을 적용하면 면적의 증가분은 16:1 MUX 면적과 16개의 기준 신호선을 위한 공간 밖에 되지 않는다.

Claims

회로 각부의 동작 타이밍을 제공하거나 또는 동기를 맞추기 위한 타이밍 신호를 발생하는 타이밍 신호 발생수단;

n-bit의 디지털 데이터를 입력으로 받아 이를 소정 개수(k)의 그룹으로 분할하고 상기 타이밍 신호 발생기로부터의 타이밍 신호에 따라서 분할된 디지털 입력 데이터를 출력시키는 데이터 선택수단;

2^n/k개의 아날로그 기준신호를 출력하는 소정 개수(k)의 그룹으로 나누어진 기준신호 발생수단;

상기 기준신호 발생수단들의 출력들을 입력으로 하여 상기 타이밍 신호 발생수단으로부터의 타이밍 신호에 따라서 선택된 2^n/k개의 아날로그 기준신호만을 출력시키는 기준신호 선택수단;

상기 데이터 선택수단으로부터 입력된 n/k-bit 디지털 데이터를 제어 입력으로 하여 상기 기준신호 선택수단으로부터 입력된 기준신호들 중 한 개를 출력시키는 MUX; 및

상기 타이밍 신호 발생수단의 타이밍에 따라 상기 MUX의 출력을 샘플링 및 저장하는 샘플링 모드 아날로그 가산수단;

을 포함하는 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로.
제 1 항에 있어서, 상기 데이터 선택수단은 n-bit의 입력 디지털 데이터를 MSB와 LSB 그룹으로 분할하는 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로.
제 2 항에 있어서, 상기 샘플링 모드 아날로그 가산수단은 그 출력이 전류 출력 형태를 갖는 경우,

LSB에 해당하는 아날로그 전압신호에 대응되는 전류 출력을 위한 제1 MOS트랜지스터;

MSB에 해당하는 아날로그 전압신호에 대응되는 전류 출력을 위한 제2 MOS 트랜지스터;

상기 제1, 제2 MOS 트랜지스터의 전류 출력에 해당하는 전압이 저장되는 제1, 제2 캐패시터;

LSB에 해당하는 아날로그 전압신호가 입력되면 인에이블되는 신호 및 MSB에 해당하는 아날로그 전압신호가 입력되면 인에이블되는 신호에 따라 스위칭되어 상기 제1, 제2 캐패시터에의 전압의 저장이 가능토록 하는 제1, 제2 스위칭 소자; 및

샘플링 모드 아날로그 가산수단의 최종 출력을 위해 인에이블되는 신호에 따라 스위칭 되어 상기 LSB와 MSB에 해당하는 전류의 합인 최종 출력이 가능토록 하 는 제3 스위칭 소자;

를 포함하는 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로.
제 3 항에 있어서, 상기 제1-제3 스위칭 소자는 MOS 트랜지스터인 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로.
제 3 항에 있어서, 상기 LSB에 해당하는 아날로그 전압신호가 입력되면 인에이블되는 신호, MSB에 해당하는 아날로그 전압신호가 입력되면 인에이블되는 신호 및 샘플링 모드 아날로그 가산수단의 최종 출력을 위해 인에이블되는 신호는 상기 타이밍 신호 발생수단으로부터의 타이밍 신호에 따라 인에이블되는 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로.
제 1 항에 있어서, 상기 n은 홀수, k는 짝수이거나 n은 짝수, k는 홀수인 경우와 같이 정확히 그룹이 나누어지지 않은 경우, 입력 디지털 데이터의 비트수 기준으로 가장 큰 그룹에 알맞도록 상기 데이터 선택수단, 기준신호 선택수단 및 MUX의 크기를 정하도록 된 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링 을 이용한 디지털 아날로그 회로.
제 1 항에 있어서, 상기 k는 적어도 2 이상인 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로.
n-bit 디지털 데이터 입력으로부터 n-bit 해상도를 가지는 아날로그 신호를 발생시키기 위한 방법에 있어서,

n-bit의 디지털 입력 데이터를 1보다 큰 소정 개수의 디지털 데이터 그룹으로 형성하며, 각 디지털 데이터 그룹에 해당하는 아날로그 값을 시간적으로 분할하고, 시간에 따라 분할되어 생성되는 아날로그 값들을 샘플링 및 저장하고, 샘플링 및 저장된 값을 모두 가산하여 최종 아날로그 출력신호가 n-bit 해상도를 가지도록 함을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로의 구현 방법.
제 8 항에 있어서, 상기 디지털 데이터 그룹은 n-bit의 디지털 입력 데이터가 MSB와 LSB 그룹으로 분할된 것을 특징으로 하는 평판 디스플레이 구동용 시분할 샘플링을 이용한 디지털 아날로그 회로의 구현 방법.
제 1 항에 따른 디지털 아날로그 회로를 평판 디스플레이 구동용 데이터 구동회로에 적용함에 있어,

데이터 구동회로의 출력이 소정 개수의 출력 채널을 가지는 경우, 상기 데이터 선택수단, MUX 및 샘플링 모드 아날로그 가산수단을 각각의 데이터 채널의 기본 구성단위로 하고, 상기 기준신호 선택수단의 출력을 각 데이터 채널의 MUX의 입력으로 공유하도록 하여 상기 소정 개수의 각 데이터 채널이 최종적인 아날로그 신호를 출력하도록 된 것을 특징으로 하는 데이터 구동회로.
제 1 항에 따른 디지털 아날로그 회로를 평판 디스플레이 구동용 데이터 구동회로에 적용함에 있어,

데이터 구동회로의 출력이 소정 개수의 출력 채널을 가지는 경우, 상기 MUX 및 샘플링 모드 아날로그 가산수단을 각각의 데이터 채널의 기본 구성단위로 하고, 타이밍 콘트롤러의 제어에 따라 타이밍 신호를 발생하는 상기 타이밍 신호 발생수단으로부터의 타이밍 신호에 따라, 상기 MUX에 디지털 데이터를 입력하게 되는 홀딩 래치의 동작을 조정하거나 또는 그래픽 메모리의 데이터 폭 및 타이밍을 조정하여 상기 MUX에 디지털 입력 데이터가 선택적으로 입력되도록 하며, 상기 기준신호 선택수단의 출력을 각 데이터 채널의 MUX의 입력으로 공유하도록 하여 상기 소정 개수의 각 데이터 채널이 최종적인 아날로그 신호를 출력하도록 된 것을 특징으로 하는 데이터 구동회로.