KR100690434B1 - 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법 - Google Patents

디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법 Download PDF

Info

Publication number
KR100690434B1
KR100690434B1 KR1020060000272A KR20060000272A KR100690434B1 KR 100690434 B1 KR100690434 B1 KR 100690434B1 KR 1020060000272 A KR1020060000272 A KR 1020060000272A KR 20060000272 A KR20060000272 A KR 20060000272A KR 100690434 B1 KR100690434 B1 KR 100690434B1
Authority
KR
South Korea
Prior art keywords
node
capacitor
switch
digital data
period
Prior art date
Application number
KR1020060000272A
Other languages
English (en)
Inventor
우쫑위엔
최윤경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060000272A priority Critical patent/KR100690434B1/ko
Priority to US11/644,991 priority patent/US7425913B2/en
Priority to JP2006354899A priority patent/JP4832282B2/ja
Priority to TW096100076A priority patent/TWI333336B/zh
Application granted granted Critical
Publication of KR100690434B1 publication Critical patent/KR100690434B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/667—Recirculation type
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

입력 시리얼 디지털 데이터의 논리 레벨 비교에 의한 커패시터들의 역할 교환 방식으로 INL과 DNL을 개선할 수 있는 전하 재분배 디지털-아날로그 변환기가 개시된다. 상기 디지털-아날로그 변환기는 제1커패시터, 제2커패시터, 및 다수개의 스위치들을 구비한다. 제1커패시터와 제2커패시터 중에서 어느 하나는 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨에 기초하여 충전 커패시터로 사용되고 다른 하나의 커패시터는 저장 커패시터로 사용된다. 즉, 상기 제1커패시터가 충전 커패시터로 사용되는 경우에는 상기 제2커패시터는 저장 커패시터로 사용되고, 상기 제2커패시터가 충전 커패시터로 사용되는 경우에는 상기 제1커패시터는 저장 커패시터로 사용된다. 제 i번째 논리 레벨과 제 (i+1)번째 논리 레벨이 같은 경우는 각 커패시터의 역할을 바꾸어주고, 다른 경우에는 각 커패시터의 역할을 그대로 유지한다. 이와 같은 스킴에 따라 전하 재분배 디지털-아날로그 변환기의 INL과 DNL은 획기적으로 개선된다.
시리얼 전하 재분배 디지털-아날로그 변환기, cyclic D/A converter

Description

디지털 아날로그 변환기, 데이터 라인 드라이버, 디스플레이 장치, 및 그 방법{Digital to analog converter, data line driver, and display device and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 시리얼 전하 재분배 디지털-아날로그 변환기와 출력 버퍼의 회로도를 나타낸다.
도 2는 본 발명의 실시예에 따른 충전 커패시터 교환 방법을 수행할 수 있는 시리얼 전하 재분배 디지털-아날로그 변환기의 회로도를 나타낸다.
도 3은 도 2에 도시된 스위칭 신호 발생기의 회로도를 나타낸다.
도 4는 도 2와 도 3에 도시된 스위칭 신호 발생기의 출력파형들을 나타낸다.
도 5는 본 발명의 실시예에 따른 충전 커패시터 교환 방법을 수행하는 시리얼 전하 재분배 디지털-아날로그 변환기와 버퍼의 회로도를 나타낸다.
도 6은 본 발명의 실시예에 따른 충전 커패시터 교환 방법을 수행하는 시리얼 전하 재분배 디지털-아날로그 변환기의 스위칭 제어 신호들의 파형들을 나타낸다.
도 7a는 종래의 시리얼 전하 재분배 디지털-아날로그 변환기의 INL(integral nonlinearity)특성을 나타낸다.
도 7b는 본 발명에 따른 시리얼 전하 재분배 디지털-아날로그 변환기의 INL특성을 나타낸다.
도 8a는 종래의 시리얼 전하 재분배 디지털-아날로그 변환기의 DNL (differential nonlinearity)특성을 나타낸다.
도 8b는 본 발명에 따른 시리얼 전하 재분배 디지털-아날로그 변환기의 DNL특성을 나타낸다.
도 9는 본 발명에 따른 시리얼 전하 재분배 디지털-아날로그 변환기를 구비하는 디스플레이 장치를 나타낸다.
도 10은 본 발명의 실시예에 따른 시리얼 전하 재분배 디지털-아날로그 변환방법을 나타내는 흐름도이다.
도 11은 본 발명의 다른 실시예에 따른 시리얼 전하 재분배 디지털-아날로그 변환방법을 나타내는 흐름도이다.
본 발명은 디지털-아날로그 변환에 관한 것으로, 보다 상세하게는 전하 재분배를 위한 커패시터들과 스위치들을 사용한 디지털-아날로그 변환장치와 그 방법에 관한 것이다.
순환 디지털-아날로그 변환기(cyclic digital-analog converter)라고도 불리 는 시리얼 전하 재분배 디지털-아날로그 변환기(serial charge-redistribution digital-analog converter)는 직렬로 전송된 데이터를 한번에 한 비트씩 변환한다.
도 1은 종래의 시리얼 전하 재분배 디지털-아날로그 변환기와 출력 버퍼의 회로도를 나타낸다.
도 1에 도시된 바와 같이 시리얼 전하 재분배 DAC(20)은 제1커패시터(C1), 제2커패시터(C2), 및 다수의 스위치들(S1 내지 S5)을 구비한다. 상기 제1커패시터(C1)의 커패시턴스와 상기 제2커패시터(C2)의 커패시턴스는 동일한 것이 바람직하다. 상기 제1커패시터(C1)는 충전 커패시터(charge capacitor)로 고정되어 사용되고 상기 제2커패시터(C2)는 저장 커패시터(storage capacitor)로 고정되어 사용된다.
시리얼 전하 재분배 DAC(20)의 동작 초기에 제4스위치(S4)의 턴-온에 의하여 제2커패시터(C2)에 충전된 전하는 방전된다.
제3스위치(S3)가 개방된 상태, 즉 충전 단계(charging phase)에서 입력 디지털 데이터가 "1"일 때 제1스위치(S1)가 턴-온되고, 입력 디지털 데이터가 "0"일 때 제2스위치(S2)가 턴-온된다. 따라서 제1커패시터(C1)는 입력 디지털 데이터가 "1"일 때 제1전원(VREF)에 의하여 충전되고, 입력 디지털 데이터가 "0"일 때 제2전원(VSS)에 의하여 충전된다.
상기 제3스위치(S3)가 단락된 상태, 즉 전하 재분배 단계(charge redistribution)에서, 제1커패시터(C1)의 전하와 제2커패시터(C2)의 전하는 단락된 제3스위치(S3)를 통해 상호 재분배된다. 상술한 바와 같이 충전 단계와 전하 재분 배 단계는 LSB(least significant bit)로부터 MSB(most significant bit)까지 계속으로 수행되고, 최종 전압출력은 출력버퍼(30)에 의하여 샘플되고 홀드된다(sample and hold).
제1커패시터(C1)의 커패시턴스와 제2커패시터(C2)의 커패시턴스의 부정합과 제5스위치(S5)에 의하여 유발되는 전하 주입에러(charge injection error)는 시리얼 전하 재분배 DAC(20)의 성능을 저하시키는 주요한 요소가 된다. 전압에 종속적인 전하 주입에러를 감소시키는 것은 상당히 어렵다.
또한, 제1커패시터(C1)의 커패시턴스와 제2커패시터(C2)의 커패시턴스의 부정합은 시리얼 전하 재분배 DAC(20)의 INL(integral nonlinearity)와 DNL (differential nonlinearity)에 상당한 나쁜 영향을 미친다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 커패시터들의 부정합과 전하 주입에러에 좋은 면역력을 갖는 고속 디지털 아날로그 변환기, 디지털 아날로그 변환방법, 상기 디지털 아날로그 변환기를 구비하는 데이터 라인 드라이버, 및 상기 디지털 아날로그 변환기를 구비하는 디스플레이 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 전하 재분배 디지털-아날로그 변환기는 제1커패시터, 제2커패시터 및 다수개의 스위치들을 구비한다. 상기 제1커패시터와 상기 제2커패시터 중에서 어느 하나는 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨에 기초하여 충전 커패시터로 사용되고 다른 하나는 저장커패시터로 사용된다. 상기 제1커패시터가 충전 커패시터로 사용되는 경우에는 상기 제2커패시터는 저장 커패시터로 사용되고, 상기 제2커패시터가 충전 커패시터로 사용되는 경우에는 상기 제1커패시터는 저장 커패시터로 사용된다.
제 i번째 논리 레벨과 제 (i+1)번째 논리 레벨이 같은 경우는 각 커패시터의 역할(충전 또는 저장)을 바꾸어주고 다른 경우에는 역할을 그대로 유지한다. 이와 같은 스킴에 따라 전하 재분배 디지털-아날로그 변환기의 INL과 DNL은 획기적으로 개선된다.
상기 기술적 과제를 달성하기 위한 전하 재분배 디지털-아날로그 변환기는 각각이 제1전원과 제2전원 중에서 어느 하나와 제1노드와 제2노드 중에서 어느 하나 사이에 접속된 다수의 스위치들; 상기 제1노드와 상기 제2전원 사이에 접속된 제1커패시터; 상기 제2노드와 상기 제2전원 사이에 접속된 제2커패시터; 상기 제1노드와 상기 제2노드 사이에 접속된 전하 재분배 스위치; 및 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨 중에서 적어도 하나에 기초하여 상기 다수의 스위치들 중에서 어느 하나의 스위치만을 턴-온시키기 위한 제1스위칭 제어신호를 발생하는 스위칭 신호 발생기를 구비한다.
상기 기술적 과제를 달성하기 위한 전하 재분배 디지털-아날로그 변환기는 제1전원에 접속된 제1단자와 제1노드 사이에 접속된 제1스위치, 상기 제1단자와 제2노드 사이에 접속된 제2스위치, 제2전원에 접속된 제2단자와 상기 제1노드 사이에 접속된 제3스위치, 상기 제2단자와 상기 제2노드 사이에 접속된 제4스위치, 상기 제2단자와 상기 제1노드 사이에 접속된 제1커패시터, 상기 제2단자와 상기 제2노드 사이에 접속된 제2커패시터, 상기 제1노드와 상기 제2노드 사이에 접속된 제5스위치, 및 스위칭 신호 발생기를 구비한다.
상기 스위칭 신호 발생기는 충전 단계에서는 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨 중에서 적어도 하나에 기초하여 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 제1단자와 상기 제2단자 중에서 어느 하나를 접속시키기 위한 제1스위칭 제어신호를 상기 제1스위치 내지 제4스위치 중의 어느 하나로 출력하고, 전하 재분배 단계에서는 상기 제1노드와 상기 제2노드를 접속시키기 위한 제2스위칭 제어신호를 상기 제5스위치로 출력한다.
상기 스위칭 신호 발생기는 상기 제i번째 주기에 입력된 디지털 데이터에 기초하여 상기 제1스위치 또는 상기 제3스위치를 턴-온시키기 위한 펄스 형태의 상기 제1스위칭 제어신호를 상기 제1스위치 또는 상기 제3스위치로 출력하고, 상기 제i번째 주기에 입력된 디지털 데이터의 논리 레벨과 동일한 논리 레벨을 갖는 디지털 데이터가 상기 (i+1)번째 주기에 입력되는 경우 상기 제2스위치 또는 상기 제4스위치를 턴-온시키기 위한 펄스 형태의 상기 제1스위칭 제어신호를 상기 제2스위치 또는 상기 제4스위치로 출력한다.
상기 기술적 과제를 달성하기 위한 전하 재분배 디지털-아날로그 변환 방법은 제i(i는 자연수)번째 주기에 입력된 디지털 데이터의 레벨에 기초하여 제1커패 시터와 제2커패시터 중에서 상기 제1커패시터를 제1전압 또는 제2전압으로 충전하는 제1충전 단계, 상기 제1커패시터의 전하와 상기 제2커패시터의 전하를 재분배하는 전하 재분배 단계, 및 상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨을 비교하고, 그 비교결과에 기초하여 상기 제1커패시터 또는 상기 제2커패시터를 상기 제1전압 또는 상기 제2전압으로 충전하는 제2충전 단계를 구비한다.
상기 제2충전 단계는 상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 상기 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨이 동일한 경우, 상기 제2커패시터를 상기 제1전압 또는 상기 제2전압으로 충전하는 단계이다.
상기 제i번째 주기에 입력된 디지털 데이터는 LSB이다. 상기 제1충전단계, 상기 전하 재분배 단계, 및 상기 제2충전단계는 상기 제 (i+1)번째 주기에 입력된 디지털 데이터가 MSB가 될 때까지 수행된다.
본 발명에 따른 데이터 라인 드라이버와 디스플레이 장치는 본 발명에 따른 전하 재분배 디지털-아날로그 변환기를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 충전 커패시터 교환 방법을 수행할 수 있는 시리얼 전하 재분배 디지털-아날로그 변환기의 회로도를 나타낸다. 도 2를 참조하면, 시리얼 전하 재분배 디지털-아날로그 변환기는 제1커패시터(C1), 제2커패시터(C2), 다수의 스위치들(SW1 내지SW5), 및 스위칭 신호 발생기(45)를 구비한다.
제1스위치(SW1)는 제1전원(SV1)에 접속된 제1단자(41)와 제1노드(N1) 사이에 접속되고 스위칭 제어신호(S1_1)에 응답하여 스위칭되고, 제2스위치(SW2)는 상기 제1단자(41)와 제2노드(N2)사이에 접속되고 스위칭 제어신호(S1_2)에 응답하여 스위칭된다. 즉 제1스위치(SW1) 또는 제2스위치(SW2)는 입력 디지털 데이터(DATA)가 "1"일 때 활성화되는 스위칭 제어신호(S1_1, 또는 S1_2)에 응답하여 턴-온 된다.
제3스위치(SW3)는 제2전원(SV2)에 접속된 제2단자(43)와 제1노드(N1)사이에 접속되고 스위칭 제어신호(S0_1)에 응답하여 스위칭되고, 제4스위치(SW4)는 제2단자(43)와 제2노드(N2) 사이에 접속되고 스위칭 제어신호(S0_2)에 응답하여 스위칭된다. 즉 제3스위치(SW3) 또는 제4스위치(SW4)는 입력 디지털 데이터(DATA)가 "0"일 때 활성화되는 스위칭 제어신호(S0_1, 또는 S0_2)에 응답하여 턴-온 된다. 제2전원(SV2)은 접지일 수 있으나 이에 한정되는 것은 아니다.
제1커패시터(C1)는 제1노드(N1)와 제2단자(43)사이에 접속된다. 제 (i+1)번째 충전 단계에서, 제1커패시터(C1)는 제i (i는 자연수)번째 주기에 입력된 디지털 데이터(DATA)의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨에 기초하여 충전 커패시터 또는 저장 커패시터로 사용된다.
제2커패시터(C2)는 제2노드(N2)와 제2단자(43)사이에 접속된다. 제 (i+1)번 째 충전 단계에서, 제2커패시터(C2)는 제i번째 주기에 입력된 디지털 데이터(DATA)의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨에 기초하여 충전 커패시터 또는 저장 커패시터로 사용된다. 제1커패시터(C1)가 충전 커패시터로 사용되는 경우 제2커패시터(C2)는 저장 커패시터로 사용되고, 제2커패시터(C2)가 충전 커패시터로 사용되는 경우 제1커패시터(C1)는 저장 커패시터로 사용된다.
제5스위치(SW5)는 제1노드(N1)와 제2노드(N2)사이에 접속된다.
충전 단계에서, 스위칭 신호 발생기(45)는 제i (i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨에 기초하여 제1노드(N1)와 제2노드(N2) 중에서 어느 하나와 제1단자(41)와 제2단자(43) 중에서 어느 하나를 접속시키기 위한 스위칭 제어신호(S0_1, S0_2, S1_1, 또는 S1_2)를 제1스위치 내지 제4스위치(SW1 내지SW4) 중의 어느 하나로 출력한다.
또한, 전하 재분배 단계에서 스위칭 신호 발생기(45)는 제1노드(N1)와 제2노드(N2)를 접속시키기 위한 스위칭 신호(S2)를 제5스위치(SW5)로 출력한다.
스위칭 신호 발생기(45)는 클락 신호(CLK)와 입력 디지털 데이터(DATA)의 논리 레벨이 기초하여 스위칭 제어신호 (S0_1, S0_2, S1_1, S1_2, 또는 S2)를 발생한다. 다수의 스위치들(SW1 내지SW5) 각각은 전송 게이트 또는 CMOS 전송 게이트로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 3은 도 2에 도시된 스위칭 신호 발생기의 회로도를 나타낸다. 도 3을 참 조하면, 스위칭 신호 발생기(45)는 쉬프터(50), 데이터 천이 검출기(52), 논리 게이트(54), 제1래치(56), 제2래치(58), 인버터(59), 제1 스위칭신호 발생기(60), 제2 스위칭신호 발생기(62) 및 제3 스위칭 신호 발생기(64)를 구비한다.
쉬프터(50)는 다수의 쉬프트 레지스터들(미도시)을 구비하며, 병렬로 입력된 디지털 데이터(DATA)를 클락 신호(CLK)에 응답하여 한 비트씩 쉬프트시켜 출력한다.
데이터 천이 검출기(52)는 쉬프터(50)로부터 출력된 디지털 데이터(Di)의 천이(transition)를 검출하고, 그 결과에 따른 신호(DTD)를 출력한다. 예컨대, 쉬프터(50)로부터 출력된 디지털 데이터(Di)가 "0"에서 "1"로 천이하거나 "1"에서 "0"으로 천이하는 경우 데이터 천이 검출기(52)는 하이 레벨(또는 데이터 "1")을 갖는 신호를 출력하고, 그 이외의 경우에는 로우 레벨(또는 데이터"0")을 갖는 신호를 출력한다.
배타 논리합 게이트로 구현될 수 있는 논리 게이트(54)는 데이터 천이 검출기(52)로부터 출력된 신호(DTD)와 제2래치(58)로부터 출력된 신호를 수신하여 이들을 논리연산하고, 그 결과에 따른 신호를 제1래치(56)로 출력한다. 상기 제1래치(56)는 직렬로 접속된 두 개의 인버터들로 구현된다.
제2래치(58)는 클락 신호(CLK)에 응답하여 제1래치(56)의 출력신호를 래치한다. 제2래치(58)는 D-플립 플롭으로 구현될 수 있으나 이에 한정되는 것은 아니다. 인버터(59)는 제1래치(56)의 출력신호를 반전시킨다.
제 1스위칭신호 발생기(60)는 제1래치(56)의 출력신호와 클락 신호(CLK)에 응답하여 제1스위치(SW1) 또는 제3스위치(SW3)의 스위칭 동작을 제어하기 위한 스위칭 제어신호(S0_1 또는 S1_1)를 발생한다.
제2 스위칭신호 발생기(62)는 인버터(59)의 출력신호와 클락 신호(CLK)에 응답하여 제2스위치(SW2) 또는 제4스위치(SW4)의 스위칭 동작을 제어하기 위한 스위칭 제어신호(S0_2 또는 S1_2)를 발생한다.
제3 스위칭 신호 발생기(64)는 클락 신호(CLK)에 응답하여 제5스위치(SW5) 의 스위칭 동작을 제어하기 위한 스위칭 제어신호(S2)를 발생한다. 상기 스위칭 제어신호(S2)는 클락 신호(CLK)와 동일한 위상을 갖는 신호이거나 반대되는 위상을 갖는 신호일 수 있다.
도 4는 도 2와 도 3에 도시된 스위칭 신호 발생기의 출력 파형들을 나타낸다. 도 2 내지 도 4를 참조하여 스위칭 신호 발생기(45)의 동작을 상세히 설명하면 다음과 같다.
첫 번째 주기(T1)에서, 스위칭 신호 발생기(45)는 디지털 데이터(DATA) "1"을 수신하고, 제1스위치(SW1)을 턴-온시키기 위한 스위칭 제어신호(S1_1)를 활성화시킨다. 따라서 충전 단계에서 제1커패시터(C1)는 제1전원(SV1)에 의하여 충전되고, 전하 재분배 단계에서 제1커패시터(C1)와 제2커패시터(C2)는 전하 재분배 동작을 수행한다. 이때 제1커패시터(C1)는 충전 커패시터로 사용된다.
두 번째 주기(T2)에서, 스위칭 신호 발생기(45)는 디지털 데이터(DATA) "1"을 수신하고, 첫 번째 주기(T1)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")과 두 번째 주기(T2)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")을 비교한다.
첫 번째 주기(T1)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")과 두 번째 주기(T2)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")이 서로 동일한 경우, 스위칭 신호 발생기(45)는 제2스위치(SW2)을 턴-온시키기 위한 스위칭 제어신호(S1_2)를 활성화시킨다. 따라서 충전 단계에서 제2커패시터(C2)는 제1전원(SV1)에 의하여 충전되고, 전하 재분배 단계에서 제1커패시터(C1)는 제2커패시터(C2)와 전하 재분배 동작을 수행한다. 이때 제2커패시터(C2)는 충전 커패시터로 사용된다.
즉, 첫 번째 주기(T1)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")과 두 번째 주기(T2)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")이 서로 동일한 경우, 두 번째 주기에서 충전 커패시터는 제1커패시터(C1)에서 제2커패시터(C2)로 변경된다.
세 번째 주기(T3)에서, 스위칭 신호 발생기(45)는 디지털 데이터(DATA) "0"을 수신하고, 두 번째 주기(T2)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")과 세 번째 주기(T3)에 입력된 디지털 데이터(DATA)의 논리 레벨("0")을 비교한다.
두 번째 주기(T2)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")과 세 번째 주기(T3)에 입력된 디지털 데이터(DATA)의 논리 레벨("0")이 서로 다르므로, 스위칭 신호 발생기(45)는 제4스위치(SW4)를 턴-온시키기 위한 스위칭 제어신호(S0_2)를 활성화시킨다. 따라서 충전 단계에서 제2커패시터(C2)는 제2전원(SV2)에 의하여 충전되고, 전하 재분배 단계에서 제1커패시터(C1)는 제2커패시터(C2)와 전하 재분배 동작을 수행한다. 세 번째 주기에서 제2커패시터(C2)는 충전 커패시터로 다시 사용된다.
즉, 두 번째 주기(T2)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")과 세 번째 주기(T3)에 입력된 디지털 데이터(DATA)의 논리 레벨("0")이 서로 다르므로, 충전 커패시터는 제2커패시터(C2)로 그대로 유지된다.
세 번째 주기(T3) 내지 여섯 번째 주기(T6)에 순차적으로 입력된 디지털 데이터(DATA)의 논리 레벨은 각각 "0"이고, 인접하는 두 주기들(T3과 T4, T4와 T5, 및 T5와 T6)동안에 각각 입력된 디지털 데이터의 논리 레벨들이 서로 동일하므로, 네 번째 주기(T4)에서는 제1커패시터(C1)가 충전 커패시터로 사용되고, 다섯 번째 주기(T5)에서는 제2커패시터(C2)가 충전 커패시터로 사용되고, 여섯 번째 주기(T6)에서는 제1커패시터(C1)가 다시 충전 커패시터로 사용된다.
또한, 여섯 번째 주기(T6)에 입력된 디지털 데이터(DATA)의 논리 레벨("0")과 일곱 번째 주기(T7)에 입력된 디지털 데이터(DATA)의 논리 레벨("1")이 서로 다르므로, 제1커패시터(C1)가 다시 충전 커패시터로 사용된다.
일곱 번째 주기(T7) 내지 아홉 번째 주기(T9)를 참조하면, 인접하는 두 디지털 데이터 비트들("1")이 서로 동일하므로, 제1커패시터(C1)와 제2커패시터(C2)는 번갈아 충전 커패시터가 된다.
도 5는 본 발명의 실시예에 따른 충전 커패시터 교환 방법을 수행하는 시리얼 전하 재분배 디지털-아날로그 변환기와 버퍼의 회로도를 나타낸다. 도 6은 본 발명의 실시예에 따른 충전 커패시터 교환 방법을 수행하는 시리얼 전하 재분배 디지털-아날로그 변환기에 대한 스위칭 제어 신호들의 파형들을 나타낸다.
도 4, 도 5 및 도 6을 참조하여 디지털 아날로그 변환 동작을 설명하면 다음 과 같다.
전하 재분배 디지털-아날로그 변환기가 충전 단계를 수행할 때, 각 스위치(SW6, SW7, 및 SW11)은 활성화된 스위칭 제어신호(S6, S7, 및 S11)에 응답하여 턴-온되고, 각 스위치 (SW5, SW8, SW9, 및 SW10)은 비활성화된 스위칭 제어신호(S5, S8, S9, 및 S10)에 응답하여 턴-오프된다.
충전 단계에서, 제1커패시터(C1)가 충전 커패시터로 사용될 때, 제1스위치(SW1) 또는 제3스위치(SW3)는 스위칭 신호 발생기(82)로부터 출력된 스위칭 제어신호(S0_1 또는 S1_1)에 응답하여 턴-온 된다. 즉, 입력 디지털 데이터(DATA)의 레벨이 "1"인 경우 제1스위치(SW1)가 턴-온되므로 제1커패시터(C1)는 기준전압(VREF)에 의하여 충전되고, 입력 디지털 데이터(DATA)의 레벨이 "0"인 경우 제3스위치(SW3)가 턴-온되므로 제1커패시터(C1)는 접지 전원(VSS)에 의하여 충전된다. 이때 제2스위치(SW2)와 제4스위치(SW4)는 턴-오프 상태를 유지한다.
전하 재분배 단계 경과 후, 제1커패시터(C1)와 제2커패시터(C2)의 출력전압(Vn)은 수학식 1과 같이 표현된다.
Figure 112006000169961-pat00001
여기서, VREF는 기준전압이고, dn은 현재 주기에 입력된 디지털 데이터이고, Vn-1은 이전 주기까지 입력된 디지털 데이터에 의하여 결정되어 제2커패시터(C2)에 저장되어 있던 전압을 나타낸다.
또한, 충전 단계에서, 제2커패시터(C2)가 충전 커패시터로 사용될 때, 제2스위치(SW2) 또는 제4스위치(SW4)는 스위칭 신호 발생기(82)로부터 출력된 스위칭 제어신호(S0_2 또는 S1_2)에 응답하여 턴-온 된다. 즉, 입력 디지털 데이터(DATA)의 레벨이 "1"인 경우 제2스위치(SW2)가 턴-온되어 제2커패시터(C2)는 기준전압에 의하여 충전되고, 입력 디지털 데이터(DATA)의 레벨이 "0"인 경우 제4스위치(SW4)가 턴-온되므로 제2커패시터(C2)는 접지 전원(VSS)에 의하여 충전된다. 이때 제1스위치(SW1)와 제3스위치(SW3)는 턴-오프 상태를 유지한다.
전하 재분배 단계 경과 후, 제1커패시터(C1)와 제2커패시터(C2)의 출력전압(Vn)은 수학식 2과 같이 표현된다.
Figure 112006000169961-pat00002
여기서
Figure 112006000169961-pat00003
라고 가정하면, 제1커패시터(C1)와 제2커패시터(C2)의 출력전압(Vn)은 수학식 3과 같이 표현된다.
Figure 112006000169961-pat00004
Sn이 "1"인 경우는 제1커패시터(C1)가 충전 커패시터로 사용되고, Sn이 "-1"인 경우는 제2커패시터(C2)가 충전 커패시터로 사용된다.
도 2 내지 도 4를 참조하여 설명된 본 발명의 스킴에 따른 스위칭 방법은 커 패시터들(C1과 C2)의 부정합에 따라 발생된 1차 에러(first order error)를 감소시킬 수 있음을 나타낸다. 즉, 본 발명에 따른 스킴은 연속적으로 입력되는 디지털 데이터의 레벨이 동일한 경우 충전 커패시터를 변경하여 부정합에 의하여 발생되는 1차 에러를 중화시키는 것이다.
Figure 112006000169961-pat00005
수학식 4를 참조하면, n번째 주기에 입력된 디지털 데이터(dn)에 의하여 결정된 전압(Vn)은 (n-1)번째 주기에 입력된 디지털 데이터(dn -1)와 (n-2)번째 주기까지 입력된 디지털 데이터에 의하여 결정된 전압(Vn -2) 등의 함수로 표현된다.
제1커패시터(C1)와 제2커패시터(C2)의 출력 전압(Vn)의 제1차 에러(σ)는 수학식 5와 같이 표현된다.
Figure 112006000169961-pat00006
만일, dn = dn-1인 경우 Sn = -Sn -1로 해주면(즉, 충전 커패시터를 바꾸어 주면), 제1차 에러(σ)는 제거됨을 알 수 있다.
한편, dn ≠ dn -1인 경우는 Sn = Sn -1로 하면(즉, 충전 커패시터를 바꾸어주지 않으면), 제1차 에러(σ)는 수학식 6과 같이 표현된다.
Figure 112006000169961-pat00007
그러나, Sn=-Sn -1로 해주면(즉, 충전 커패시터를 바꾸어 주면), 제1차 에러(σ)는 수학식 7과 같이 표현된다.
Figure 112006000169961-pat00008
수학식 6과 수학식 7을 비교하면, dn ≠ dn -1인 경우 커패시터들(C1과 C2)의 부정합에 의하여 발생된 에러는 Sn = Sn - 1 로 해주는 경우(즉, 충전 커패시터를 바꾸어 주지 않는 경우)가 Sn=Sn-1로 해주는 경우(즉, 충전 커패시터를 바꾸어 주는 경우)보다 항상 작아진다. 그 이유는 Vn -2 또는 (VREF-Vn -2)의 크기가 항상 VREF보다 작기 때문이다.
수학식 1 내지 수학식 7을 통하여 분석한 바와 같이 본 발명에 따른 스위칭 시이퀀스 스킴은 다음과 같이 표현될 수 있다.
(i)번째 주기에서, 제1커패시터(C1)와 제2커패시터(C2) 중에서 어느 하나가 충전 커패시터로 할당된다.
(i+1)번째 주기에서 수학식 8에 따른 스위칭이 이루어질 수 있도록 한다.
Figure 112006000169961-pat00009
그리고, 충전 단계와 전하 재분배 단계가 MSB까지 모두 종료된 후(즉, 디지털-아날로그 변환이 종료된 후)에는, 도 4와 도 6에 도시된 바와 같이 전하 재분배 동작에 관계되는 모든 스위치들(SW1 내지 SW7)과 스위치(SW11)는 턴-오프되고, 최종 결과가 저장되어 있는 제2커패시터(C2)를 버퍼(80)의 출력단자와 입력단자(-)를 연결시켜서 결과가 출력될 수 있도록 한다. 이는 스위치(SW9 및 SW10)를 턴-온시킴으로써 구현할 수 있다. 계산된 결과는 이 방법에 의하여 손실 없이 출력된다. 도 5에 도시된 구조에 의하여 전하 주입에러는 감소한다.
도 7a는 종래의 충전 커패시터가 고정된 시리얼 전하-재분배 디지털-아날로그 변환기의 INL(integral nonlinearity)특성을 나타내고, 도 7b는 본 발명에 따른 전하-재분배 디지털-아날로그 변환기의 INL특성을 나타낸다.
도 7a와 도 7b를 참조하면, 커패시터들(C1과 C2) 사이의 부정합이 0.1%일 때, 본 발명에 따른 시리얼 전하 재분배 DAC의 INL 평균(RMS)은 종래의 시리얼 전하 재분배 DAC의 INL 평균에 비하여 13.4% 개선됨을 알 수 있다.
도 8a는 종래의 시리얼 전하-재분배 디지털-아날로그 변환기의 DNL (differential nonlinearity)특성을 나타내고, 도 8b는 본 발명에 따른 시리얼 전 하-재분배 디지털-아날로그 변환기의 DNL특성을 나타낸다.
도 8a와 도 8b를 참조하면, 본 발명에 따른 시리얼 전하 재분배 DAC의 DNL 평균의 종래의 시리얼 전하 재분배 DAC의 DNL 평균에 비하여 99.6% 감소함을 알 수 있다. 즉, 본 발명에 따른 시리얼 전하 재분배 DAC의 최대 DNL은 종래의 시리얼 전하 재분배 DAC의 최대 DNL에 비하여 1%정도이다.
도 9는 본 발명에 따른 시리얼 전하 재분배 디지털-아날로그 변환기를 구비하는 디스플레이 장치를 나타낸다. 9를 참조하면, 디스플레이 장치(90)는 디스플레이 패널(92), 데이터 라인 드라이버(또는 소스 드라이버; 100), 게이트 드라이버(또는 스캔 라인 드라이버; 130), 및 타이밍 컨트롤러(140)를 구비한다.
디스플레이 패널(92)은 다수의 데이터 라인들(Y1, Y2, ..., Yn, n은 자연수), 다수의 스캔 라인들(G1, G2, ..., Gm, m은 자연수), 및 다수의 픽셀 전극들(미도시)을 구비하며 디지털 영상 데이터에 상응하는 영상을 디스플레이한다.
데이터 라인 드라이버(100)는 상기 다수의 데이터 라인들(Y1, Y2, ..., Yn)각각을 구동한다. 데이터 라인 드라이버(100)는 데이터 래치(102), 디지털 아날로그 블락(104), 및 다수의 출력버퍼들(121, 122, ..., 12n, n은 자연수)을 구비한다.
데이터 래치(102)는 입력된 디지털 영상 데이터(DATA)를 래치한다. 디지털 아날로그 블락(104)은 본 발명의 실시예에 따른 다수의 단위 전하 재분배 디지털-아날로그 변환기들(111, 112, ..., 11n)을 구비하며, 다수의 단위 전하 재분배 디지털-아날로그 변환기들(111, 112, ..., 11n) 각각은 입력 디지털 데이터(DATA)에 상응하는 아날로그 전압을 발생한다. 다수의 단위 전하 재분배 디지털-아날로그 변환기들(111, 112, ..., 11n) 각각의 구조는 도 2에 도시된 전하 재분배 디지털-아날로그 변환기의 구조와 동일하다.
다수의 출력버퍼들(121, 122, ..., 12n) 각각은 상기 다수의 단위 전하 재분배 디지털-아날로그 변환기들(111, 112, ..., 11n) 중에서 대응되는 단위 전하 재분배 디지털-아날로그 변환기로부터 출력된 출력신호를 버퍼링한다.
타이밍 컨트롤러(140)는 데이터 라인 드라이버(100) 또는 게이트 드라이버(130)의 동작을 제어하기 위한 제어신호들을 출력한다.
도 10은 본 발명의 실시예에 따른 시리얼 전하 재분배 디지털-아날로그 변환방법을 나타내는 흐름도이다. 도 2와 도 10을 참조하여 본 발명에 따른 시리얼 전하 재분배 디지털-아날로그 변환방법을 설명하면 다음과 같다.
초기에 제1커패시터(C1)가 충전 커패시터로 사용된다고 가정한다.
제1충전 단계에서, 제 i(예컨대, i=1)번째 주기에 입력된 디지털 데이터(DATA)의 레벨에 기초하여 제1커패시터(C1)와 제2커패시터(C2) 중에서 제1커패시터(C1)를 제1전압(SV1) 또는 제2전압(SV2)으로 충전한다(S10).
제 i(i=1)번째 주기에 입력된 디지털 데이터(DATA)가 "1"인 경우 제1커패시터(C1)는 제1전압(SV1)으로 충전되고, 입력된 디지털 데이터(DATA)가 "0"인 경우 제1커패시터(C1)는 제2전압(SV2)으로 충전된다.
전하 재분배 단계에서, 제1커패시터(C1)와 제2커패시터(C2)사이의 전하가 재분배된다(S20).
제2충전 단계에서, 상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 제(i+1)번째 주기에 입력된 디지털 데이터의 레벨을 비교하고, 그 비교결과에 기초하여 제1커패시터(C1) 또는 제2커패시터(C2)를 제1전압(SV1) 또는 제2전압(SV2)으로 충전한다(S30).
제2충전 단계에서, 상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 상기 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨이 동일한 경우, 제2커패시터(C2)가 충전 커패시터로 사용된다. 따라서 제2커패시터(C2)는 제1전압(SV1) 또는 제2전압(SV2)으로 충전된다. 그러나, 상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 상기 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨이 서로 다른 경우 제1커패시터(C1)가 충전 커패시터로 사용된다. 따라서 제1커패시터(C1)는 제1전압(SV1) 또는 제2전압(SV2)으로 충전된다.
본 발명에 따른 시리얼 전하 재분배 디지털-아날로그 변환방법은 제i번째 주기에 입력된 디지털 데이터의 레벨과 상기 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨을 비교하고, 그 비교결과에 기초하여 충전 커패시터를 교환하는 방법을 사용한다.
도 11은 본 발명의 다른 실시예에 따른 시리얼 전하 재분배 디지털-아날로그 변환방법을 나타내는 흐름도이다.
제i번째 충전 단계에서, 제1커패시터(C1)를 충전 커패시터로서 사용하고 제2커패시터(C2)를 저장 커패시터로서 사용하고(S110), 전하 재분배단계에서 상기 제1커패시터(C1)에 저장된 전하와 상기 제2커패시터(C2)에 저장된 전하를 재분배하고 (S120), 제 (i+1)번째 충전단계에서 제i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨이 동일한 경우, 상기 제2커패시터(C2)를 충전 커패시터로서 사용하고 상기 제1커패시터(C1)를 저장 커패시터로서 사용한다(S130).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전하 재분배 디지털 아날로그 변환기와 전하 재분배 디지털 아날로그 변환기를 구비하는 장치는 커패시터들의 부정합에 따라 발생된 INL과 DNL을 개선하는 효과가 있다.
상술한 바와 같이 본 발명에 따른 전하 재분배 디지털 아날로그 변환기와 전하 재분배 디지털 아날로그 변환기를 구비하는 장치는 전하 주입 에러를 감소시키는 효과가 있다.

Claims (20)

  1. 각각이 제1전원과 제2전원 중에서 어느 하나와 제1노드와 제2노드 중에서 어느 하나 사이에 접속된 다수의 스위치들;
    상기 제1노드와 상기 제2전원 사이에 접속된 제1커패시터;
    상기 제2노드와 상기 제2전원 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 전하 재분배 스위치; 및
    제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨 중에서 적어도 하나에 기초하여 상기 다수의 스위치들 중에서 어느 하나의 스위치만을 턴-온시키기 위한 제1스위칭 제어신호를 발생하는 스위칭 신호 발생기를 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  2. 제1항에 있어서, 상기 스위칭 제어신호 발생기는 전하 재분배 단계에서 상기 전하 재분배 스위치를 턴-온시키기 위한 제2스위칭 제어신호를 발생하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  3. 제2항에 있어서, 상기 제2스위칭 제어신호는 상기 스위칭 제어신호 발생기로 입력된 클락신호에 동기되어 발생되는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  4. 제1전원에 접속된 제1단자와 제1노드 사이에 접속된 제1스위치;
    상기 제1단자와 제2노드 사이에 접속된 제2스위치;
    제2전원에 접속된 제2단자와 상기 제1노드 사이에 접속된 제3스위치;
    상기 제2단자와 상기 제2노드 사이에 접속된 제4스위치;
    상기 제2단자와 상기 제1노드 사이에 접속된 제1커패시터;
    상기 제2단자와 상기 제2노드 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 제5스위치; 및
    충전 단계에서는 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제(i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨 중에서 적어도 하나에 기초하여 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 제1단자와 상기 제2단자 중에서 어느 하나를 접속시키기 위한 제1스위칭 제어신호를 상기 제1스위치 내지 제4스위치 중의 어느 하나로 출력하고, 전하 재분배 단계에서는 상기 제1노드와 상기 제2노드를 접속시키기 위한 제2스위칭 제어신호를 상기 제5스위치로 출력하는 스위칭 신호 발생기를 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  5. 제4항에 있어서,
    상기 스위칭 신호 발생기는 상기 제i번째 주기에 입력된 디지털 데이터에 기초하여 상기 제1스위치 또는 상기 제3스위치를 턴-온시키기 위한 펄스 형태의 상기 제1스위칭 제어신호를 상기 제1스위치 또는 상기 제3스위치로 출력하고, 상기 제i번째 주기에 입력된 디지털 데이터의 논리 레벨과 동일한 논리 레벨을 갖는 디지털 데이터가 상기 (i+1)번째 주기에 입력되는 경우 상기 제2스위치 또는 상기 제4스위치를 턴-온시키기 위한 펄스 형태의 상기 제1스위칭 제어신호를 상기 제2스위치 또는 상기 제4스위치로 출력하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  6. 제1전원에 접속된 제1단자와 제1노드 사이에 접속된 제1스위치;
    상기 제1단자와 제2노드 사이에 접속된 제2스위치;
    제2전원에 접속된 제2단자와 상기 제1노드 사이에 접속된 제3스위치;
    상기 제2단자와 상기 제2노드 사이에 접속된 제4스위치;
    상기 제2단자와 상기 제1노드 사이에 접속된 제1커패시터;
    상기 제2단자와 상기 제2노드 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 제5스위치;
    제1래치;
    클락신호에 응답하여 상기 제1래치의 출력신호를 래치하기 위한 제2래치;
    상기 클락신호에 응답하여 입력 디지털 데이터의 천이를 검출하는 데이터 천이 검출기;
    상기 데이터 천이 검출기의 출력신호와 상기 제2래치의 출력신호를 논리연산하고 그 결과에 따른 신호를 상기 제1래치로 출력하기 위한 논리 게이트;
    상기 클락신호와 상기 제1래치의 출력신호에 응답하여 상기 제1스위치 또는 제3스위치의 스위칭 동작을 제어하기 위한 제1스위칭 제어신호를 출력하는 제1스위칭 신호 발생기;
    상기 제1래치의 출력신호를 반전시키기 위한 인버터; 및
    상기 클락신호와 상기 인버터의 출력신호에 응답하여 상기 제2스위치 또는 제4스위치의 스위칭 동작을 제어하기 위한 제2스위칭 제어신호를 출력하는 제2스위칭 신호 발생기를 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  7. 제6항에 있어서, 상기 논리 게이트는 배타 논리합 게이트로 구현되는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  8. 제6항에 있어서, 상기 전하 재분배 디지털-아날로그 변환기는 상기 클락신호에 동기되고 상기 제5스위치의 스위칭 동작을 제어하기 위한 제3스위칭 제어신호를 출력하는 제3스위칭 신호 발생기를 더 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환기.
  9. 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 레벨에 기초하여 제1커패시터와 제2커패시터 중에서 상기 제1커패시터를 제1전압 또는 제2전압으로 충전하는 제1충전 단계;
    상기 제1커패시터의 전하와 상기 제2커패시터의 전하를 재분배하는 전하 재분배 단계; 및
    상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨을 비교하고, 그 비교결과에 기초하여 상기 제1커패시터 또는 상기 제2커패시터를 상기 제1전압 또는 상기 제2전압으로 충전하는 제2충전 단계를 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환 방법.
  10. 제9항에 있어서, 상기 제2충전 단계는,
    상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 상기 제 (i+1)번째 주기에 입력된 디지털 데이터의 레벨이 동일한 경우, 상기 제2커패시터를 상기 제1전압 또는 상기 제2전압으로 충전하는 단계인 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환 방법.
  11. 제9항에 있어서, 상기 제i번째 주기에 입력된 디지털 데이터는 LSB인 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환 방법.
  12. 제9항에 있어서, 상기 제1충전단계, 상기 전하 재분배 단계, 및 상기 제2충전단계는 상기 제 (i+1)번째 주기에 입력된 디지털 데이터가 MSB가 될 때 까지 수행되는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환 방법.
  13. 각각이 제1전원과 제2전원 중에서 어느 하나와 제1노드와 제2노드 중에서 어느 하나 사이에 접속된 다수의 스위치들;
    상기 제1노드와 상기 제2전원 사이에 접속된 제1커패시터;
    상기 제2노드와 상기 제2전원 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 전하 재분배 스위치;
    제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨 중에서 적어도 하나에 기초하여 상기 다수의 스위치들 중에서 어느 하나의 스위치만을 턴-온시키기 위한 제1스위칭 제어신호를 발생하는 스위칭 신호 발생기; 및
    데이터 라인을 구동하기 위하여 상기 제2커패시터에 저장된 전하에 기초하여 발생된 전압을 버퍼링하기 위한 버퍼를 구비하는 것을 특징으로 하는 데이터 라인 드라이버.
  14. 제1전원에 접속된 제1단자와 제1노드 사이에 접속된 제1스위치;
    상기 제1단자와 제2노드 사이에 접속된 제2스위치;
    제2전원에 접속된 제2단자와 상기 제1노드 사이에 접속된 제3스위치;
    상기 제2단자와 상기 제2노드 사이에 접속된 제4스위치;
    상기 제2단자와 상기 제1노드 사이에 접속된 제1커패시터;
    상기 제2단자와 상기 제2노드 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 제5스위치;
    충전 단계에서는 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨 중에서 적어도 하나에 기초하여 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 제1단자와 상기 제2단자 중에서 어느 하나를 접속시키기 위한 제1스위칭 제어신호를 상기 제1스위치 내지 제4스위치 중의 어느 하나로 출력하고 전하 재분배 단계에서는 상기 제1노드와 상기 제2노드를 접속시키기 위한 제2스위칭 제어신호를 상기 제5스위치로 출력하는 스위칭 신호 발생기; 및
    데이터 라인을 구동하기 위하여 상기 제2커패시터에 저장된 전하에 기초하여 발생된 전압을 버퍼링하기 위한 버퍼를 구비하는 데이터 라인 드라이버.
  15. 제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 레벨에 기초하여 제1커패시터와 제2커패시터 중에서 상기 제1커패시터를 제1전압 또는 제2전압으로 충전하는 제1충전 단계;
    상기 제1커패시터의 전하와 상기 제2커패시터의 전하를 재분배하는 전하 재분배 단계;
    상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 제(i+1)번째 주기에 입력된 디지털 데이터의 레벨을 비교하고, 그 비교결과에 기초하여 상기 제1커패시터 또는 상기 제2커패시터를 상기 제1전압 또는 상기 제2전압으로 충전하는 제2충전 단계; 및
    디스플레이 장치의 데이터 라인을 구동하기 위하여 상기 제2커패시터에 저장 된 전하에 기초하여 발생된 전압을 버퍼링하는 단계를 구비하는 것을 특징으로 하는 디스플레이 장치의 데이터 라인 구동방법.
  16. 제15항에 있어서, 상기 제2충전단계는,
    상기 제i번째 주기에 입력된 디지털 데이터의 레벨과 제(i+1)번째 주기에 입력된 디지털 데이터의 레벨이 동일한 경우, 상기 제2커패시터를 상기 제1전압 또는 상기 제2전압으로 충전하는 단계인 것을 특징으로 하는 디스플레이 장치의 데이터 라인 구동방법.
  17. 디스플레이 장치에 있어서,
    다수의 데이터 라인들과 다수의 스캔 라인들을 구비하는 디스플레이 패널;
    상기 다수의 데이터 라인들을 구동하기 위한 데이터 라인 드라이버; 및
    상기 다수의 스캔 라인들을 구동하기 위한 스캔 라인 드라이버를 구비하며,
    상기 데이터 라인 드라이버는,
    각각이 입력 디지털 데이터에 상응하는 아날로그 전압을 발생하는 다수의 단위 전하 재분배 디지털-아날로그 변환기들; 및
    각각이 상기 다수의 단위 전하 재분배 디지털-아날로그 변환기들 중에서 대응되는 단위 전하 재분배 디지털-아날로그 변환기의 출력신호를 버퍼링하는 다수의 출력버퍼들을 구비하며,
    상기 다수의 단위 전하 재분배 디지털-아날로그 변환기들 각각은,
    각각이 제1전원과 제2전원 중에서 어느 하나와 제1노드와 제2노드 중에서 어느 하나 사이에 접속된 다수의 스위치들;
    상기 제1노드와 상기 제2전원 사이에 접속된 제1커패시터;
    상기 제2노드와 상기 제2전원 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 전하 재분배 스위치; 및
    상기 입력 디지털 데이터 중에서 제i(i는 자연수)번째 주기에 입력된 디지털 데이터 비트의 논리 레벨과 제(i+1)번째 주기에 입력된 디지털 데이터 비트의 논리 레벨에 기초하여 상기 다수의 스위치들 중에서 어느 하나의 스위치만을 턴-온시키기 위한 제1스위칭 제어신호를 발생하는 스위칭 신호 발생기를 구비하는 것을 특징으로 하는 디스플레이 장치.
  18. 디스플레이 장치에 있어서,
    다수의 데이터 라인들과 다수의 스캔 라인들을 구비하는 디스플레이 패널;
    상기 다수의 데이터 라인들을 구동하기 위한 데이터 라인 드라이버; 및
    상기 다수의 스캔 라인들을 구동하기 위한 스캔 라인 드라이버를 구비하며,
    상기 데이터 라인 드라이버는,
    각각이 입력 디지털 데이터에 상응하는 아날로그 전압을 발생하는 다수의 단위 전하 재분배 디지털-아날로그 변환기들; 및
    각각이 상기 다수의 단위 전하 재분배 디지털-아날로그 변환기들 중에서 대응되는 단위 전하 재분배 디지털-아날로그 변환기의 출력신호를 버퍼링하는 다수의 출력버퍼들을 구비하며,
    상기 다수의 단위 전하 재분배 디지털-아날로그 변환기들 각각은,
    제1전원에 접속된 제1단자와 제1노드 사이에 접속된 제1스위치;
    상기 제1단자와 제2노드 사이에 접속된 제2스위치;
    제2전원에 접속된 제2단자와 상기 제1노드 사이에 접속된 제3스위치;
    상기 제2단자와 상기 제2노드 사이에 접속된 제4스위치;
    상기 제2단자와 상기 제1노드 사이에 접속된 제1커패시터;
    상기 제2단자와 상기 제2노드 사이에 접속된 제2커패시터;
    상기 제1노드와 상기 제2노드 사이에 접속된 제5스위치; 및
    충전 단계에서는 상기 입력 디지털 데이터 중에서 제i(i는 자연수)번째 주기에 입력된 디지털 데이터 비트의 논리 레벨과 제(i+1)번째 주기에 입력된 디지털 데이터 비트의 논리 레벨에 기초하여 상기 제1노드와 상기 제2노드 중에서 어느 하나와 상기 제1단자와 상기 제2단자 중에서 어느 하나를 접속시키기 위한 제1스위칭 제어신호를 상기 제1스위치 내지 제4스위치 중의 어느 하나로 출력하고, 전하 재분배 단계에서는 상기 제1노드와 상기 제2노드를 접속시키기 위한 제2스위칭 제어신호를 상기 제5스위치로 출력하는 것을 특징으로 하는 스위칭 신호 발생기를 구비하는 것을 특징으로 하는 디스플레이 장치.
  19. 제1커패시터를 충전 커패시터로서 사용하고 제2커패시터를 저장 커패시터로서 사용하는 단계; 및
    제 i(i는 자연수)번째 주기에 입력된 디지털 데이터의 논리 레벨과 제 (i+1)번째 주기에 입력된 디지털 데이터의 논리 레벨이 동일한 경우, 상기 제2커패시터를 충전 커패시터로서 사용하고 상기 제1커패시터를 저장 커패시터로서 사용하는 단계를 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환방법.
  20. 제19항에 있어서, 상기 전하 재분배 디지털-아날로그 변환방법은,
    상기 제1커패시터에 저장된 전하와 상기 제2커패시터에 저장된 전하를 재분배하는 단계를 더 구비하는 것을 특징으로 하는 전하 재분배 디지털-아날로그 변환방법.
KR1020060000272A 2006-01-02 2006-01-02 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법 KR100690434B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060000272A KR100690434B1 (ko) 2006-01-02 2006-01-02 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법
US11/644,991 US7425913B2 (en) 2006-01-02 2006-12-26 Bit-adjacency capacitor-switched DAC, method, driver and display device
JP2006354899A JP4832282B2 (ja) 2006-01-02 2006-12-28 循環デジタル−アナログ変換器、ディスプレイ装置及びその方法
TW096100076A TWI333336B (en) 2006-01-02 2007-01-02 Bit-adjacency capacitor-switched dac, method, driver and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060000272A KR100690434B1 (ko) 2006-01-02 2006-01-02 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법

Publications (1)

Publication Number Publication Date
KR100690434B1 true KR100690434B1 (ko) 2007-03-12

Family

ID=38102584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060000272A KR100690434B1 (ko) 2006-01-02 2006-01-02 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법

Country Status (4)

Country Link
US (1) US7425913B2 (ko)
JP (1) JP4832282B2 (ko)
KR (1) KR100690434B1 (ko)
TW (1) TWI333336B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100947249B1 (ko) 2007-08-28 2010-03-11 한국전자통신연구원 디지털-아날로그 변환기 및 그것을 이용한 아날로그-디지털변환기
KR101723624B1 (ko) * 2015-10-08 2017-04-06 동국대학교 산학협력단 싸이클릭 디지털-아날로그 변환기의 코어 회로 및 이를 포함하는 디지털-아날로그 변환기

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945514B1 (ko) * 2007-03-27 2010-03-09 삼성전자주식회사 파이프라인 구조의 싸이클릭 디지털 투 아날로그 변환기
JP5566211B2 (ja) * 2010-07-15 2014-08-06 ローム株式会社 スイッチドキャパシタ型ｄ／ａコンバータ
CN102385830A (zh) * 2010-09-03 2012-03-21 奇美电子股份有限公司 缓冲装置及显示系统
US8284089B2 (en) 2010-12-09 2012-10-09 Stmicroelectronics Asia Pacific Pte Ltd Cyclic digital-to-analog converter (DAC) with capacitor swapping
US10498228B1 (en) * 2010-12-20 2019-12-03 Anadyne, Inc. Sub-circuit with cyclically swapped standby circuits
TWI482438B (zh) * 2012-09-26 2015-04-21 Realtek Semiconductor Corp 連續漸進式數位類比轉換器及其方法
KR102642577B1 (ko) * 2016-12-12 2024-02-29 엘지디스플레이 주식회사 외부 보상용 드라이버 집적회로와 그를 포함한 표시장치, 및 표시장치의 데이터 보정방법
EP3657682B1 (en) 2018-11-26 2021-07-07 Nxp B.V. Digital to analog and analog to digital converter
US11431348B2 (en) * 2020-02-21 2022-08-30 Semiconductor Components Industries, Llc Two-capacitor digital-to-analog converter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803462A (en) 1987-08-11 1989-02-07 Texas Instruments Incorporated Charge redistribution A/D converter with increased common mode rejection
US4831381A (en) 1987-08-11 1989-05-16 Texas Instruments Incorporated Charge redistribution A/D converter with reduced small signal error
JP2001094426A (ja) 1999-09-21 2001-04-06 Texas Instr Japan Ltd Ｄ／ａ変換方法及びｄ／ａコンバータ
JP2003228341A (ja) 2002-02-04 2003-08-15 Toshiba Corp 信号処理回路および表示装置
WO2005015532A1 (en) 2003-08-08 2005-02-17 Koninklijke Philips Electronics N.V. Circuit for signal amplification and use of the same in active matrix devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0946230A (ja) * 1995-07-27 1997-02-14 Yamaha Corp Ｄ／ａコンバータ
US5923275A (en) * 1997-10-22 1999-07-13 National Semiconductor Corporation Accurate charge-dividing digital-to-analog converter
JP2000049612A (ja) * 1998-08-03 2000-02-18 Hitachi Ltd Ｄ／ａ変換器
JP3564347B2 (ja) * 1999-02-19 2004-09-08 株式会社東芝 表示装置の駆動回路及び液晶表示装置
US6225931B1 (en) * 1999-08-30 2001-05-01 Industrial Technology Research Institute D/A converter with a gamma correction circuit
US6359475B1 (en) * 2000-08-30 2002-03-19 Microchip Technology Incorporated High-speed, low-power sample and hold circuit
JP2002297363A (ja) * 2001-03-28 2002-10-11 Ricoh Co Ltd 画像出力装置、画像出力方法、画像出力方法をコンピュータに実行させるプログラム、およびそのプログラムを記録したコンピュータ読み取り可能な記録媒体
US6838930B2 (en) * 2001-11-28 2005-01-04 Freescale Semiconductor, Inc. Switched capacitor amplifier with high throughput architecture
US6778121B2 (en) * 2002-06-13 2004-08-17 Engim, Inc. High linearity digital-to-analog converter
US6924760B1 (en) * 2004-02-27 2005-08-02 Standard Microsystems Corporation Highly accurate switched capacitor DAC
GB2425416B (en) * 2005-04-19 2009-10-14 Wolfson Microelectronics Plc Improved switched capacitor DAC
KR100660886B1 (ko) * 2005-11-08 2006-12-26 삼성전자주식회사 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803462A (en) 1987-08-11 1989-02-07 Texas Instruments Incorporated Charge redistribution A/D converter with increased common mode rejection
US4831381A (en) 1987-08-11 1989-05-16 Texas Instruments Incorporated Charge redistribution A/D converter with reduced small signal error
JP2001094426A (ja) 1999-09-21 2001-04-06 Texas Instr Japan Ltd Ｄ／ａ変換方法及びｄ／ａコンバータ
JP2003228341A (ja) 2002-02-04 2003-08-15 Toshiba Corp 信号処理回路および表示装置
WO2005015532A1 (en) 2003-08-08 2005-02-17 Koninklijke Philips Electronics N.V. Circuit for signal amplification and use of the same in active matrix devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100947249B1 (ko) 2007-08-28 2010-03-11 한국전자통신연구원 디지털-아날로그 변환기 및 그것을 이용한 아날로그-디지털변환기
KR101723624B1 (ko) * 2015-10-08 2017-04-06 동국대학교 산학협력단 싸이클릭 디지털-아날로그 변환기의 코어 회로 및 이를 포함하는 디지털-아날로그 변환기

Also Published As

Publication number Publication date
US7425913B2 (en) 2008-09-16
US20070216563A1 (en) 2007-09-20
TW200733573A (en) 2007-09-01
JP2007184930A (ja) 2007-07-19
TWI333336B (en) 2010-11-11
JP4832282B2 (ja) 2011-12-07

Similar Documents

Publication Publication Date Title
KR100690434B1 (ko) 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법
US5332997A (en) Switched capacitor D/A converter
JP3781160B2 (ja) 非線形デジタル−アナログコンバータおよびディスプレイ
US5903234A (en) Voltage generating apparatus
US8970639B2 (en) Two-stage DAC architecture for LCD source driver utilizing one-bit serial charge redistribution DAC
US7339511B2 (en) Time division sampling digital to analog converter for driving flat panel display, method of implementing the same, and data driver circuit using the same
US7375670B1 (en) Digital-to-analog converter
US20120139771A1 (en) Differential successive approximation analog to digital converter
TWI413957B (zh) 主動式矩陣陣列裝置
JP4648779B2 (ja) ディジタル・アナログ変換器
US7675450B1 (en) Digital-to-analog converter (DAC) for high frequency and high resolution environments
US6747625B1 (en) Digital driving circuit for liquid crystal display
US10804917B1 (en) SAR ADC and a reference ripple suppression circuit adaptable thereto
US8223056B2 (en) Cyclic digital to analog converter
US6927723B2 (en) A/D converter and A/D conversion method
KR100723509B1 (ko) 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법
JP4408932B2 (ja) デジタルアナログ変換器
JPH04135323A (ja) ディジタルアナログ変換回路
US5686918A (en) Analog-to-digital converter with digital-to-analog converter and comparator
KR100375203B1 (ko) 디지털-아날로그 변환방법 및 그 장치
JP4237347B2 (ja) Ｄ／ａ変換方法及びｄ／ａコンバータ
JP2001517415A (ja) 連続近似レジスタ（ｓａｒ）アナログ／デジタル（ａ／ｄ）コンバータの低電圧動作のためのドライバ回路および方法
TWI717900B (zh) 循續漸近式類比至數位轉換器及其參考漣波抑制電路
US20130222168A1 (en) Switched current-cell with intermediate state
CN110932730B (zh) 连续逼近暂存器模拟数字转换器的控制电路及控制方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 14