JP2003228341A - 信号処理回路および表示装置 - Google Patents

信号処理回路および表示装置

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JP2003228341A
JP2003228341A JP2002027128A JP2002027128A JP2003228341A JP 2003228341 A JP2003228341 A JP 2003228341A JP 2002027128 A JP2002027128 A JP 2002027128A JP 2002027128 A JP2002027128 A JP 2002027128A JP 2003228341 A JP2003228341 A JP 2003228341A
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Abstract

(57)【要約】 【課題】低消費電力または回路規模を増大させることな
く安定に動作させる。 【解決手段】信号処理回路はデジタル映像信号を受け取
るバス配線ＤＢと、このバス配線ＤＢ上のデジタル映像
信号を順次サンプリングして並列的に出力するデータレ
ジスタ６とを備え、このデータレジスタ６はデジタル映
像信号の信号電圧をそれぞれビット単位にレベル変換す
る複数のサンプリングラッチ１０を含む。特に、各サン
プリングラッチ１０は複数の容量素子Ｃ１，Ｃ２、およ
び複数の容量素子Ｃ１，Ｃ２を並列に接続してバス配線
ＤＢの対応ビット線からの信号電圧を複数の容量素子Ｃ
１，Ｃ２にそれぞれ保持させるサンプル状態およびこの
サンプル状態に続いて複数の容量素子Ｃ１，Ｃ２を直列
に接続して電荷の再配分によりレベル加算させた信号電
圧を複数の容量素子Ｃ１，Ｃ２から出力する出力状態を
設定する接続制御回路ＳＷＣを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル映像信号
をサンプリングする信号処理回路に関し、例えばデジタ
ル映像信号の信号電圧をサンプリングすると共により大
きな電圧振幅にレベル変換する信号処理回路およびこの
信号処理回路を備えた表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置は
軽量、薄型かつ低消費電力であり、ＣＲＴ並みあるいは
それ以上の解像度で鮮明な画像を表示可能なことから情
報機器端末や薄型テレビジョンなどのモニタディスプレ
イとして広く利用されている。典型的なアクティブマト
リクス型液晶表示装置は、画像を表示する液晶表示パネ
ル並びにこの液晶表示パネルの動作を制御する表示制御
回路により構成される。
【０００３】液晶表示パネルは、マトリクス状に配置さ
れる複数の表示画素、これら表示画素の行に沿って配置
される複数の走査線、これら表示画素の列に沿って配置
される複数の信号線、これら信号線および走査線の交差
位置近傍にそれぞれ配置される複数の画素スイッチを備
える。各画素スイッチは例えばアモルファスシリコンあ
るいはポリシリコンのような半導体薄膜を用いた薄膜ト
ランジスタであり、対応走査線からの走査信号に応答し
て対応信号線の電位を対応表示画素に印加する。表示画
素は画素電極および対向電極間に液晶層を挟持した構造
を有し、対向電極電位に対して画素電極に印加される信
号線電位により液晶層の光透過率を設定する。表示制御
回路は、垂直走査期間毎に複数の走査線に順次走査信号
を供給する走査線駆動回路、走査信号が１走査線に供給
される水平走査期間毎に映像信号を複数の信号線に供給
する信号線駆動回路、これら走査線駆動回路および信号
線駆動回路の動作を制御する液晶コントローラを備え
る。走査線駆動回路および信号線駆動回路は通常ドライ
バＩＣチップとして液晶表示パネルの端部に実装され
る。
【０００４】近年では、液晶表示パネルの外部回路との
接続端子群の占有面積に依存した有効画面領域の制約を
緩和しながら製造コストを低減するため、上述のドライ
バＩＣチップを実装する代わりに走査線駆動回路や信号
線駆動回路を画素スイッチと同様に例えば薄膜トランジ
スタで構成して液晶表示パネルと一体化する駆動回路内
蔵型液晶表示パネルの開発が進んでいる。信号線駆動回
路は液晶コントローラから複数の信号線に対して直列に
発生され液晶表示パネルの外部配線端子に供給されるデ
ジタル映像信号を受け取り、この外部配線端子にバス配
線を介して接続される複数のサンプリングラッチを用い
てデジタル映像信号を順次サンプリングし、これらサン
プル結果に基づいて複数の信号線を並列的に駆動する。
【０００５】
【発明が解決しようとする課題】ところで、一般に液晶
コントローラ等の外部回路は、単結晶シリコンから成る
ＩＣチップで構成され、３．３Ｖ程度の電圧振幅で駆動
される。これに対して、ポリシリコンのような半導体薄
膜を用いた薄膜トランジスタで構成される信号線駆動回
路は、その閾値の問題から外部回路よりも大きい振幅、
例えば５Ｖ程度の電圧振幅で駆動する必要がある。この
ため、外部回路から３．３Ｖ振幅で入力されるディジタ
ル映像信号を５Ｖ振幅にレベル変換させる必要がある。
従来、様々なレベル変換方式がこの信号線駆動回路のた
めに考えられている。バス配線の数を低減するために正
相のデジタル映像信号だけが液晶コントローラから供給
される場合には、例えばインバータを用いたレベルシフ
タを外部配線端子付近においてバス配線に挿入し、この
レベルシフタでレベル変換されたデジタル映像信号を複
数のサンプリングラッチに配給することが考えられる。
しかし、この方式では、レベルシフタが大きな寄生容量
を持つバス配線の電位を５Ｖ付近まで遷移させる必要が
あるために消費電力の増大を招く。バス配線上の電圧振
幅を３．３Ｖに維持する場合には、例えば複数のインバ
ータがレベルシフタとしてこれらサンプリングラッチと
バス配線との間に配置される。この方式では、信号線駆
動回路がこれらインバータ間において避けることが困難
な閾値のばらつきによって誤動作する可能性がある。こ
の誤動作は各インバータの前段に閾値キャンセル回路を
付加しさらにこの閾値キャンセル回路用に基準電圧を用
意することにより防止できるが、これは回路規模および
消費電力の増大を招く。
【０００６】本発明の目的は、低消費電力あるいは回路
規模を増大させることなく安定に動作可能な信号処理回
路およびこの信号処理回路を備えた表示装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明によれば、デジタ
ル映像信号を受け取るバス配線と、このバス配線上のデ
ジタル映像信号を順次サンプリングして並列的に出力す
るデータレジスタとを備え、このデータレジスタはデジ
タル映像信号の信号電圧をそれぞれビット単位にレベル
変換する複数のサンプリングラッチを含み、各サンプリ
ングラッチは複数の容量素子、およびこれら複数の容量
素子を並列に接続してバス配線の対応ビット線からの信
号電圧を複数の容量素子にそれぞれ保持させるサンプル
状態およびこのサンプル状態に続いて複数の容量素子を
直列に接続して電荷の再配分によりレベル加算させた信
号電圧を複数の容量素子から出力する出力状態を設定す
る接続制御回路を含む信号処理回路が提供される。
【０００８】また、本発明によれば、複数の表示画素部
と、前記複数の表示画素部に接続される複数の信号線
と、複数の信号線を映像信号に対応して駆動する信号線
駆動回路とを備え、この信号線駆動回路が上述の信号処
理回路を含む表示装置が提供される。
【０００９】これら信号処理回路および表示装置では、
各サンプリングラッチの接続制御回路が複数の容量素子
を並列に接続してバス配線の対応ビット線からの信号電
圧を複数の容量素子にそれぞれ保持させるサンプル状態
およびこのサンプル状態に続いて複数の容量素子を直列
に接続して電荷の再配分によりレベル加算させた信号電
圧を複数の容量素子から出力する出力状態を設定する。
この場合、寄生容量の大きなバス配線をレベル変換のた
めに駆動する必要がないため消費電力の増大を防止でき
る。また、データレジスタがレベル変換を兼ねてバス配
線上の映像信号を順次のサンプリングし並列的に出力す
るため回路規模の増大も防止できる。さらに、データレ
ジスタからの出力用にインバータ回路を設けても、上述
の構成ではインバータ回路が自身の閾値に近いレベルで
入力する信号電圧のレベル変換を行なう必要がないた
め、閾値のばらつきによる影響を受けずに動作する。従
って、信号処理回路の動作を安定化できる。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態に係る
液晶表示装置について図面を参照して説明する。
【００１１】図１はこの液晶表示装置の概略的な構造を
示す。この液晶表示装置は、複数の表示画素ＰＸが表示
領域ＤＳに配置された液晶表示パネル１およびこの液晶
表示パネル１から独立したＰＣＢやＦＰＣ等の外部駆動
基板上に配置されるＩＣチップからなる液晶コントロー
ラ２を備える。液晶表示パネル１は、例えば液晶層ＬＱ
がアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構
造を有する。
【００１２】アレイ基板ＡＲは、ガラス基板上にマトリ
クス状に配置される複数の画素電極ＰＥ、複数の画素電
極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ1〜
Ｙm）、複数の画素電極ＰＥの列に沿って形成される複
数の信号線Ｘ（Ｘ1〜Ｘn）、信号線Ｘ1〜Ｘnおよび走査
線Ｙ1〜Ｙmの交差位置にそれぞれ隣接して配置され各々
対応走査線Ｙからの走査信号に応答して対応信号線Ｘか
らの映像信号電圧を取り込んで対応画素電極ＰＥに供給
する画素スイッチＷ、走査線Ｙ1〜Ｙmを駆動する走査線
駆動回路３、並びに信号線Ｘ1〜Ｘnを駆動する信号線駆
動回路４を含む。各画素スイッチＷはＮチャネルポリシ
リコン薄膜トランジスタ(ＴＦＴ)で構成され、走査線駆
動回路３および信号線駆動回路４は画素スイッチＷと一
体的にガラス基板上に形成される複数のＮおよびＰチャ
ネルポリシリコン薄膜トランジスタの組み合わせで構成
される。対向基板ＣＴは複数の画素電極ＰＥに対向して
配置されコモン電位に設定される単一の対向電極および
カラーフィルタを含む。各表示画素ＰＸは画素電極ＰＥ
および対向電極、並びにこれらの間に挟持された液晶層
ＬＱの液晶材料により構成される。
【００１３】液晶コントローラ２は、例えば４ビットの
デジタル映像信号ＤＡＴＡ（Ｄ０〜Ｄ３）をこの映像信
号ＤＡＴＡに同期した様々な制御信号と共に出力する。
これら制御信号は垂直スタートパルスおよび垂直クロッ
ク信号のような水平走査制御信号ＹＣＴ、並びに水平ス
タートパルスＳＴＨ、水平クロック信号ＣＫＨ、ラッチ
信号ＬＴ、ロード信号ＬＯＡＤのような水平走査制御信
号を含む。垂直スタートパルスおよび垂直クロック信号
は垂直走査制御信号ＹＣＴとして走査線駆動回路３に供
給され、デジタル映像信号ＤＡＴＡ、水平スタートパル
スＳＴＨ、水平クロック信号ＣＫＨ、ラッチ信号ＬＴ、
ロード信号ＬＯＡＤは水平走査制御信号として信号線駆
動回路４に供給される。
【００１４】水平スタート信号ＳＴＨは１水平走査期間
（１Ｈ）毎に発生されるパルスであり、水平クロック信
号ＣＫＨは各水平走査期間において信号線数分発生され
るパルスであり、垂直スタート信号は１垂直走査期間毎
に発生されるパルスであり、垂直クロック信号ＣＨＶは
各垂直走査期間において走査線数分発生されるパルスで
あり、ラッチ信号ＬＴは１水平走査期間毎にデジタル映
像信号ＤＡＴＡのサンプル結果をラッチさせる信号であ
り、ロード信号ＬＯＡＤは１水平走査期間毎に複数の信
号線Ｘの並列的な駆動を許可する信号である。また、液
晶コントローラ２は階調基準電圧ＶＲＥＦを発生する電
源回路を有する。この階調基準電圧ＶＲＥＦは信号線駆
動回路４に供給される。
【００１５】走査線駆動回路３は垂直スタートパルスを
垂直クロック信号に同期してシフトさせることにより複
数の走査線Ｙ1〜Ｙmを順次選択し、画素スイッチＷを導
通させる走査信号を選択走査線に出力する。信号線駆動
回路４は水平スタート信号ＳＴＨを水平クロック信号Ｃ
ＫＨに同期してシフトすることにより複数の信号線Ｘ１
〜Ｘｎを順次選択し、アレイ基板ＡＲ上のバス配線ＤＢ
を介して供給される映像信号ＤＡＴＡに基づいて信号線
Ｘ１〜Ｘｎを並列的に駆動する。
【００１６】信号線駆動回路４はシフトレジスタ５、デ
ータレジスタ６、およびＤ／Ａコンバータ７、出力バッ
ファ回路８を含む。シフトレジスタ５は水平スタート信
号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトす
ることによりサンプリング信号Ｓ１〜Ｓｎを順次発生す
る。データレジスタ６は、サンプリング信号Ｓ１〜Ｓｎ
の制御によりバス配線ＤＢからデジタル映像信号ＤＡＴ
Ａを順次信号線数分だけサンプリングし、ラッチ信号Ｌ
Ｔの制御により保持する。Ｄ／Ａコンバータ７は階調基
準電圧ＶＲＥＦに基づく加算型容量ＤＡＣで構成され、
サンプリングされたディジタル映像信号ＤＡＴＡに対応
する階調基準電圧ＶＲＥＦを対応する容量に順次印加す
ることで所望の階調電圧を発生させる。これにより、デ
ータレジスタ６からの並列的に出力される映像信号ＤＡ
ＴＡにそれぞれ対応してこれら階調電圧を選択的に出力
することによりデジタル・アナログ変換を行う。このＤ
／Ａコンバータ７は、上記の構成の他に、例えば階調基
準電圧ＶＲＥＦを対応するディジタル映像信号ＤＡＴＡ
に基づいて抵抗分圧することにより所定数の階調電圧を
発生させる、抵抗型ＤＡＣで構成することもできる。出
力バッファ回路８はロード信号の制御によりＤ／Ａコン
バータ７からのアナログ映像信号電圧を並列的に複数の
信号線Ｘ１〜Ｘｎに出力する。
【００１７】図２はデータレジスタ６の詳細な回路構成
を示す。データレジスタ６は、この実施形態では、信号
線Ｘ分のディジタル映像信号ＤＡＴＡが水平走査期間に
順番にシリアルに入力されることから、信号線Ｘ１〜Ｘ
ｎに割り当てられるｎ個のラッチ回路９で構成される。
サンプリング信号Ｓ１〜Ｓｎはこれらラッチ回路９にそ
れぞれ供給され、ラッチ信号ＬＴはこれらラッチ回路９
に共通に供給される。各ラッチ回路９は４ビットの映像
信号ＤＡＴＡをビット単位にサンプリングするために４
個のサンプリングラッチ１０を含む。
【００１８】各サンプリングラッチ１０は第１および第
２容量素子Ｃ１，Ｃ２と、これら容量素子Ｃ１，Ｃ２を
並列に接続してバス配線ＤＢのビット線Ｄ０〜Ｄ３の対
応する１本、例えばビット線Ｄ０からの信号電圧を容量
素子Ｃ１，Ｃ２にそれぞれ保持させるサンプル状態およ
びこのサンプル状態に続いて容量素子Ｃ１，Ｃ２を直列
に接続して電荷の再配分によりレベル加算させた信号電
圧を容量素子Ｃ１，Ｃ２から出力する出力状態を設定す
る接続制御回路ＳＷＣと、出力状態で容量素子Ｃ１，Ｃ
２から出力される信号電圧により動作するインバータ回
路ＩＮＶを含む。ここでは、インバータ回路ＩＮＶが１
個のインバータで構成されるが、複数のインバータ回路
を縦列に接続した構成であってもよい。
【００１９】接続制御回路ＳＷＣはサンプル信号Ｓ１か
らＳｎのうちの１つ、例えばサンプル信号Ｓ１により制
御されサンプル状態で導通する第１から第３スイッチ素
子ＳＷ１，ＳＷ２，ＳＷ３およびラッチ信号ＬＴにより
制御され出力状態で導通する第４および第５スイッチ素
子ＳＷ４，ＳＷ５を含む。容量素子Ｃ２は一端において
スイッチ素子ＳＷ１を介してビット線Ｄ０に接続される
と共に他端において基準電位端子ＧＮＤに接続される。
容量素子Ｃ１は一端においてスイッチ素子ＳＷ１，ＳＷ
２を介してビット線Ｄ０に接続されさらにスイッチ素子
ＳＷ５を介してインバータ回路ＩＮＶの入力端に接続さ
れると共に、他端においてスイッチ素子ＳＷ３を介して
基準電位端子ＧＮＤに接続されさらにスイッチ素子ＳＷ
４を介して上述した容量素子Ｃ２の一端に接続される。
【００２０】次に、上述のサンプリングラッチ１０の動
作を説明する。例えばサンプル信号Ｓ１がシフトレジス
タ５から出力されたとき、スイッチ素子ＳＷ１〜ＳＷ５
が図２に示すサンプル状態となる。すなわち、スイッチ
素子ＳＷ１〜ＳＷ３だけが導通し、バス配線ＤＢのビッ
ト線Ｄ０からの信号電圧がスイッチＳＷ１を介して容量
素子Ｃ２の一端に印加されると共に、スイッチＳＷ１お
よびＳＷ２を介して容量素子Ｃ１の一端に印加される。
このとき、スイッチＳＷ３を容量素子Ｃ１の他端を基準
電源端子ＧＮＤに接続するため、容量素子Ｃ１，Ｃ２は
互いに並列な関係となる。サンプル信号Ｓの信号電圧が
３．３Ｖであるとすると、容量素子Ｃ１，Ｃ２はそれぞ
れ３．３Ｖまで電荷を蓄積する。スイッチ素子ＳＷ１〜
ＳＷ３がサンプル信号Ｓ１の出力停止に伴って非導通と
なると、容量素子Ｃ１，Ｃ２が３．３Ｖの電圧を保持し
て電気的にフローティングされる。
【００２１】続いて、ラッチ信号ＬＴが液晶コントロー
ラ２から出力されると、スイッチ素子ＳＷ１〜ＳＷ５が
図３に示す出力状態となる。すなわち、スイッチ素子Ｓ
Ｗ４，ＳＷ５だけが導通し、容量素子Ｃ１，Ｃ２は互い
に直列な関係となる。これにより、電荷が容量素子Ｃ
１，Ｃ２間で再配分される。容量素子Ｃ１，Ｃ２が同一
容量値であれば、この電荷の再配分により１．６５Ｖが
３．３Ｖにレベル加算され、４．９５Ｖの信号電圧とし
てインバータ回路ＩＮＶに出力される。
【００２２】ちなみに、信号電圧が０Ｖであった場合に
は、スイッチ素子ＳＷ１〜ＳＷ５がサンプル状態から出
力状態に遷移しても、インバータ回路ＩＮＶに入力され
る信号電圧は０Ｖのままとなる。また、容量素子Ｃ２の
容量値を容量素子Ｃ１の容量値よりも大きくすれば、レ
ベル加算の結果としてインバータ回路ＩＮＶに入力され
る信号電圧をさらに高にレベルにシフトさせることが可
能である。
【００２３】図４はスイッチ素子ＳＷ１〜ＳＷ５の構成
例を示す。スイッチ素子ＳＷ１〜ＳＷ５はいずれも一対
のＰおよびＮチャネル薄膜トランジスタで構成されるト
ランスファゲートで構成することができるが、ここでは
スイッチ素子ＳＷ１だけが基準電位の給電用であるため
単一のＮチャネル薄膜トランジスタで構成している。
【００２４】本実施形態では、表示装置がデジタル映像
信号を受け取るバス配線ＤＢと、バス配線ＤＢ上のデジ
タル映像信号ＤＡＴＡを順次サンプリングして並列的に
出力するデータレジスタ６を少なくとも含む信号処理回
路を備える。データレジスタ６はデジタル映像信号の信
号電圧をそれぞれビット単位にレベル変換する複数のサ
ンプリングラッチ１０を含み、各サンプリングラッチ１
０の接続制御回路ＳＷＣが容量素子Ｃ１，Ｃ２を並列に
接続してバス配線ＤＢの対応ビット線からの信号電圧を
容量素子Ｃ１，Ｃ２にそれぞれ保持させるサンプル状態
およびこのサンプル状態に続いて容量素子Ｃ１，Ｃ２を
直列に接続して電荷の再配分によりレベル加算させた信
号電圧を容量素子Ｃ１，Ｃ２から出力する出力状態を設
定する。この場合、寄生容量の大きなバス配線ＤＢをレ
ベル変換のために駆動する必要がないため消費電力の増
大を防止できる。また、データレジスタ６がレベル変換
を兼ねてバス配線ＤＢ上の映像信号ＤＡＴＡを順次のサ
ンプリングし並列的に出力するため回路規模の増大も防
止できる。さらに、データレジスタ６からの出力用にイ
ンバータ回路ＩＮＶを設けても、上述の構成ではインバ
ータ回路ＩＮＶが自身の閾値に近いレベルで入力する信
号電圧のレベル変換を行なう必要がないため、閾値のば
らつきによる影響を受けずに動作する。従って、信号処
理回路の動作を安定化できる。
【００２５】尚、本発明は上述の実施形態に限定され
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。
【００２６】図２に示すサンプリングラッチ１０は例え
ば図５に示すように変形してもよい。図５では、第３容
量素子Ｃ３が設けられ、接続制御回路ＳＷＣがサンプル
状態で導通する第６および第７スイッチ素子ＳＷ６，Ｓ
Ｗ７、並びに出力状態で導通する第８スイッチ素子ＳＷ
８をさらに含む。バス配線ＤＢのビット線Ｄ０はスイッ
チ素子ＳＷ１，ＳＷ６および容量素子Ｃ３を介して基準
電位端子ＧＮＤに接続され、容量素子Ｃ２の他端はスイ
ッチ素子ＳＷ７を介して基準電位端子ＧＮＤに接続され
さらにスイッチ素子ＳＷ８および容量素子Ｃ３を介して
基準電位端子ＧＮＤに接続される。このように容量素子
Ｃ３を追加した構成では、低電圧振幅の信号について
も、レベルシフトすることが可能である。ここで、容量
素子Ｃ１〜Ｃ３の容量値が全て等しいとすれば、３．３
Ｖの信号電圧を約５．８Ｖにレベルシフトすることがで
きる。
【００２７】また、上述の実施形態では液晶表示装置に
ついて説明したが、本発明は有機ＥＬ表示装置等にも適
用可能である。
【００２８】
【発明の効果】以上のように本発明によれば、低消費電
力あるいは回路規模を増大させることなく安定に動作可
能な信号処理回路およびこの信号処理回路を備えた表示
装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶表示装置の概略
的な構造を示す図である。
【図２】図１に示すデータレジスタの詳細な回路構成を
示す図である。
【図３】図２に示す接続制御回路がサンプル状態から出
力状態に遷移したときの動作を説明するための図であ
る。
【図４】図２に示す第１から第５スイッチ素子の構成例
を示す図である。
【図５】図２に示すサンプリングラッチの変形例を示す
図である。
【符号の説明】
４…信号線駆動回路 ６…データレジスタ １０…サンプリングラッチ Ｃ１，Ｃ２…容量素子 ＤＢ…バス配線 ＳＷＣ…接続制御回路 ＰＸ…表示画素 Ｘ…信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｚ Ｆターム(参考） 5C006 AA01 AA16 AF83 BB16 BC12 BC20 BF03 BF04 BF11 BF27 BF34 BF37 BF43 BF46 EB05 FA41 FA47 5C058 AA08 BA02 BA26 BB05 BB06 BB25 5C080 AA10 BB05 DD22 DD26 DD28 EE29 FF11 JJ02 JJ03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 デジタル映像信号を受け取るバス配線
    と、前記バス配線上のデジタル映像信号を順次サンプリ
    ングして並列的に出力するデータレジスタとを備え、前
    記データレジスタはデジタル映像信号の信号電圧をそれ
    ぞれビット単位にレベル変換する複数のサンプリングラ
    ッチを含み、各サンプリングラッチは複数の容量素子、
    並びに前記複数の容量素子を並列に接続して前記バス配
    線の対応ビット線からの信号電圧を前記複数の容量素子
    にそれぞれ保持させるサンプル状態およびこのサンプル
    状態に続いて前記複数の容量素子を直列に接続して電荷
    の再配分によりレベル加算させた信号電圧を前記複数の
    容量素子から出力する出力状態を設定する接続制御回路
    を含むことを特徴とする信号処理回路。
  2. 【請求項２】 前記サンプリングラッチは前記出力状態
    で前記複数の容量素子から出力される信号電圧により動
    作するインバータ回路を含むことを特徴とする請求項１
    に記載の信号処理回路。
  3. 【請求項３】 前記複数の容量素子は第１および第２容
    量素子を含み、前記接続制御回路は前記サンプル状態で
    導通する第１から第３スイッチ素子および前記出力状態
    で導通する第４および第５スイッチ素子を含み、前記第
    ２容量素子は一端において前記第１スイッチ素子を介し
    て前記ビット線に接続されると共に他端において基準電
    位端子に接続され、前記第１容量素子は一端において前
    記第１および第２スイッチ素子を介して前記ビット線に
    接続されさらに前記第５スイッチ素子を介して前記イン
    バータ回路の入力端に接続されると共に他端において前
    記第３スイッチ素子を介して前記基準電位端子に接続さ
    れさらに前記第４スイッチ素子を介して前記第２容量素
    子の前記一端に接続されることを特徴とする請求項２に
    記載の信号処理回路。
  4. 【請求項４】 前記第１、第２、第４および第５スイッ
    チ素子の各々は一対のＰおよびＮチャネル薄膜トランジ
    スタで構成されるトランスファゲートであり、前記第３
    スイッチ素子は単一のＮチャネル薄膜トランジスタであ
    ることを特徴とする請求項３に記載の信号処理回路。
  5. 【請求項５】 前記複数の容量素子はさらに第３容量素
    子を含み、前記接続制御回路は前記サンプル状態で導通
    する第６および第７スイッチ素子並びに出力状態で導通
    する第８スイッチ素子を含み、前記ビット線は前記第１
    および第６スイッチ素子および前記第３容量素子を介し
    て前記基準電位端子に接続され、前記第２容量素子の他
    端は前記第７スイッチ素子を介して前記基準電位端子に
    接続されさらに前記第８スイッチ素子および前記第３容
    量素子を介して前記基準電位端子に接続されることを特
    徴とする請求項３に記載の信号処理回路。
  6. 【請求項６】 さらに前記データレジスタから並列的に
    出力されるデジタル映像信号をアナログ形式の階調電圧
    にそれぞれ変換するＤ／Ａコンバータを備えることを特
    徴とする請求項１に記載の信号処理回路。
  7. 【請求項７】 複数の表示画素部と、前記複数の表示画
    素部に接続される複数の信号線と、前記複数の信号線を
    映像信号に対応して駆動する信号線駆動回路とを備え、
    前記信号線駆動回路は請求項１に記載の信号処理回路を
    含むことを特徴とする表示装置。
  8. 【請求項８】 ディジタル入力配線に一方の電極が接続
    され他方の電極が所定の電位に接続された第１容量と、
    ディジタル入力配線に一方の電極が接続され他方の電極
    が前記第１容量の一方の電極に接続されると共に所定の
    電位に接続された第２容量とを備えた信号処理回路であ
    って、ディジタル入力信号を前記第１容量と前記第２容
    量に電気的に独立して書き込む書込モードと、前記第１
    容量の一方の電極を前記第２容量の他方の電極に電気的
    に接続することで前記第１容量の一方の電極の電位を調
    整する電位調整モードとを実現するスイッチ回路群を含
    むことを特徴とする信号処理回路。
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