JPH02276420A - スイツチトキヤパシタ方式出力電圧制御回路 - Google Patents
スイツチトキヤパシタ方式出力電圧制御回路Info
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- JPH02276420A JPH02276420A JP1078463A JP7846389A JPH02276420A JP H02276420 A JPH02276420 A JP H02276420A JP 1078463 A JP1078463 A JP 1078463A JP 7846389 A JP7846389 A JP 7846389A JP H02276420 A JPH02276420 A JP H02276420A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 162
- 230000000737 periodic effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイツチトキャパシタ方式の出力電圧制御回路
に関し、特に少ない素子数で高い昇圧比または降圧比が
得られ、小型軽量化が可能となる出力電圧制御回路に関
するものである。
に関し、特に少ない素子数で高い昇圧比または降圧比が
得られ、小型軽量化が可能となる出力電圧制御回路に関
するものである。
従来の昇圧制御を行うスイッチトキャバシタ方式出力電
圧制御回路を第１１図に示し、その動作説明に供するタ
イムチャートおよび回路図をそれぞれ第１２図および第
１３図に示す。第１１図において、８１〜８５Ｎ−２は
スイッチ、Ｃ４〜ＣＮはキャパシタ、１は入力電圧端子
、２は出力電圧端子、３は入出力共通の端子である。
圧制御回路を第１１図に示し、その動作説明に供するタ
イムチャートおよび回路図をそれぞれ第１２図および第
１３図に示す。第１１図において、８１〜８５Ｎ−２は
スイッチ、Ｃ４〜ＣＮはキャパシタ、１は入力電圧端子
、２は出力電圧端子、３は入出力共通の端子である。
第１２図は、上記スイッチ８１〜スイツチ８３Ｎ−２の
スイッチングのタイミング波形を表わし、図中の（＆）
はスイッチＳ、、Ｋ（Ｋ＝１．２．３・−・）とスイッ
チ８５Ｎ−２のタイムチャートであり、（ｂ）はスイッ
チＳ とスイッチＳ 以外のスイッチ３０Ｋ
５Ｎ−２のタイムチャートでち
る。そしてこの回路においては図中の（１）と（２）で
示す２通りのタイミングでスイッチングされている。。
スイッチングのタイミング波形を表わし、図中の（＆）
はスイッチＳ、、Ｋ（Ｋ＝１．２．３・−・）とスイッ
チ８５Ｎ−２のタイムチャートであり、（ｂ）はスイッ
チＳ とスイッチＳ 以外のスイッチ３０Ｋ
５Ｎ−２のタイムチャートでち
る。そしてこの回路においては図中の（１）と（２）で
示す２通りのタイミングでスイッチングされている。。
第１３図（＆）と（ｂ）は、それぞれタイミング（１）
と（２）のとき第１１図で示す回路の入力電圧端子１に
印加された入力電圧ｖ１が、キャパシタＣ１〜ＣＮに光
電される様子とそのときの出力電圧ｖ１を示している。
と（２）のとき第１１図で示す回路の入力電圧端子１に
印加された入力電圧ｖ１が、キャパシタＣ１〜ＣＮに光
電される様子とそのときの出力電圧ｖ１を示している。
以上のように構成された従来の回路についてその動作を
説明する。まず、第１２図においてタイミング（１）の
ときは、スイッチＳ３．につま夛Ｓ５＋８６、Ｓ９・・
・とスイッチＳ！ｌＮ−２がｒＯＦＦｊ Ｌ他のスイッ
チは「ＯＮ」状態となっているので、第１１図で示され
た回路は等価的に第１３図（−）のタイミング（１）で
示された回路のように、キャパシタＣ１〜ＣＮ−１が並
列に接続されたものになる。そしてこのとき、入力電圧
端子１に入力電圧Ｖ、が印加されているので、キャパシ
タＣ４〜Ｃ，１が入力電圧ｖ１で充電されることになる
。
説明する。まず、第１２図においてタイミング（１）の
ときは、スイッチＳ３．につま夛Ｓ５＋８６、Ｓ９・・
・とスイッチＳ！ｌＮ−２がｒＯＦＦｊ Ｌ他のスイッ
チは「ＯＮ」状態となっているので、第１１図で示され
た回路は等価的に第１３図（−）のタイミング（１）で
示された回路のように、キャパシタＣ１〜ＣＮ−１が並
列に接続されたものになる。そしてこのとき、入力電圧
端子１に入力電圧Ｖ、が印加されているので、キャパシ
タＣ４〜Ｃ，１が入力電圧ｖ１で充電されることになる
。
次に、第１２図においてタイミング（２）のときは、ス
イッチ８５に＋８３Ｎ−２がｒＯＮＪ Ｌ他のスイッチ
はｒＯＦＦＪ状態となっているので、第１１図で示され
た回路は等価的に第１３図（ｂ）のタイミング（２）で
示された回路のように、キャパシタＣ１〜ｃＮ−ｊとキ
ャパシタＣＭが直列に接続されたものになる。
イッチ８５に＋８３Ｎ−２がｒＯＮＪ Ｌ他のスイッチ
はｒＯＦＦＪ状態となっているので、第１１図で示され
た回路は等価的に第１３図（ｂ）のタイミング（２）で
示された回路のように、キャパシタＣ１〜ｃＮ−ｊとキ
ャパシタＣＭが直列に接続されたものになる。
そしてこのとき、キャパシタ０１〜ＣＮ−１は入力電圧
ｖ１で充電されているので、キャパシタＣＮが電圧ＮＶ
１で充電されることになる。そしてこのタイミング（１
） 、 （２）を交互に操シ返すスイッチング動作によ
ってキャパシタ０１〜ＣＭに充電を行ない、出力電圧端
子２から入力電圧Ｖ、ｉＮ倍に昇圧した出力電圧ｖ ２
＝ＮＶ １が得られるものとなる。
ｖ１で充電されているので、キャパシタＣＮが電圧ＮＶ
１で充電されることになる。そしてこのタイミング（１
） 、 （２）を交互に操シ返すスイッチング動作によ
ってキャパシタ０１〜ＣＭに充電を行ない、出力電圧端
子２から入力電圧Ｖ、ｉＮ倍に昇圧した出力電圧ｖ ２
＝ＮＶ １が得られるものとなる。
次に、従来の降圧制御を行うスイツチトキヤパシタ方式
出力電圧制御回路を第１４図に示し、その動作説明に供
するタイムチャートおよび回路図をそれぞれ第１５図お
よび第１６図に示す。第１４図において、３１は入力電
圧端子、３２は出力電圧端子、３３は入出力共通の端子
、８１〜ＢＡＮ−’１はスイッチでおる。セしてＣ１〜
ＣＮはキャパシタで、Ｃ１が初段、ＣＭが最終段に相当
するキャパシタである。
出力電圧制御回路を第１４図に示し、その動作説明に供
するタイムチャートおよび回路図をそれぞれ第１５図お
よび第１６図に示す。第１４図において、３１は入力電
圧端子、３２は出力電圧端子、３３は入出力共通の端子
、８１〜ＢＡＮ−’１はスイッチでおる。セしてＣ１〜
ＣＮはキャパシタで、Ｃ１が初段、ＣＭが最終段に相当
するキャパシタである。
第１５図はスイッチ８１〜スイッチ８５Ｎ−２のスイッ
チングのタイミング波形を表わし、図中の（＆）はスイ
ッチＳ１とスイッチ５ｓ−ｘ（Ｋ＝’ ｔ２＋３・・・
）のタイムチャートであＬ（ｂ）はスイッチＳ１ とス
イッチＳ、、に以外のスイッチのタイムチャートである
。そしてこの回路においては図中のｉｌ＋と（２）で示
す２通りのタイミングでスイッチングされている。
チングのタイミング波形を表わし、図中の（＆）はスイ
ッチＳ１とスイッチ５ｓ−ｘ（Ｋ＝’ ｔ２＋３・・・
）のタイムチャートであＬ（ｂ）はスイッチＳ１ とス
イッチＳ、、に以外のスイッチのタイムチャートである
。そしてこの回路においては図中のｉｌ＋と（２）で示
す２通りのタイミングでスイッチングされている。
第１６図（＆）はタイミング（１）のときの第１４図の
回路の等価回路図、第１６図（ｂ）はタイミング（２）
のときの第１４図の回路の等価回路図である。
回路の等価回路図、第１６図（ｂ）はタイミング（２）
のときの第１４図の回路の等価回路図である。
以上のように構成された従来の回路についてその動作を
説明する。まず、第１５図において、タイミング（１）
のときは、スイッチＳ１とスイッチＳ３．Ｋ、すなわち
スイッチＳ、、Ｓ６．Ｓ、、・・・８ ！５Ｎ−３がｒ
ＯＮ」Ｌ、他のスイッチはｒＯＦＦＪとなっているので
、第１４図の回路は等価的に第１６図（ａ）のタイミン
グ１１＋で示された回路のように直列に接続された千ヤ
パシタ０１〜ＣＭを入力電圧端子３１に印加された入力
電圧ｖ１で充電したものになる。すなわち、各キャパシ
タＣ，，Ｃ２，Ｃｓ。
説明する。まず、第１５図において、タイミング（１）
のときは、スイッチＳ１とスイッチＳ３．Ｋ、すなわち
スイッチＳ、、Ｓ６．Ｓ、、・・・８ ！５Ｎ−３がｒ
ＯＮ」Ｌ、他のスイッチはｒＯＦＦＪとなっているので
、第１４図の回路は等価的に第１６図（ａ）のタイミン
グ１１＋で示された回路のように直列に接続された千ヤ
パシタ０１〜ＣＭを入力電圧端子３１に印加された入力
電圧ｖ１で充電したものになる。すなわち、各キャパシ
タＣ，，Ｃ２，Ｃｓ。
” ” ＋ＣＮ−１、ｃＮの電圧をそれぞれＶＣ１１ｖ
Ｃ２１ｖｃ５．・・・ＶＣ（Ｎ−１） ＋ Ｖｃｗとす
れば、入力電圧Ｖ、は Ｖ１＝Ｖｃ１＋Ｖｃ２”ｃ３＋１１＋Ｖｃ（Ｎ−Ｑ＋Ｖ
ｃＮ （１）となり、入力電圧Ｖ、は各キャパシタ
の電圧の和に等しくなる。
Ｃ２１ｖｃ５．・・・ＶＣ（Ｎ−１） ＋ Ｖｃｗとす
れば、入力電圧Ｖ、は Ｖ１＝Ｖｃ１＋Ｖｃ２”ｃ３＋１１＋Ｖｃ（Ｎ−Ｑ＋Ｖ
ｃＮ （１）となり、入力電圧Ｖ、は各キャパシタ
の電圧の和に等しくなる。
次に、第１５図においてタイミング（２）のときは、ス
イッチＳ１ とスイッチｓ５−にとが「ＯＦＦ」し、他
のスイッチは「ＯＮ」と表っているので、第１４図の回
路は等価的に第１６図伽）のタイミング（２）で示され
た回路のように入力′電圧ｖ１がキャパシタから切り離
されてキャパシタＣへ〜ＣＮが並列に接続されたものに
なる。そして、このとき出力電圧端子３２から得られる
出力電圧ｖ２は各キャパシタＣ１〜ＣＮの電圧と等しく
なる。すなわち、出力電圧ｖ２は ｖ２＝■ｃ１＝Ｖｃｚ＝ｖｃｓ＝””ｖｃ（Ｎ−１）＝
ＶｃＮ（２１従って、出力電圧ｖ２は（１１式と（２）
式とから出力電圧ｖ２＝ｖ１／Ｎ となシ、入力電圧ｖ
１の１／Ｎ倍の出力電圧が得られることになる。
イッチＳ１ とスイッチｓ５−にとが「ＯＦＦ」し、他
のスイッチは「ＯＮ」と表っているので、第１４図の回
路は等価的に第１６図伽）のタイミング（２）で示され
た回路のように入力′電圧ｖ１がキャパシタから切り離
されてキャパシタＣへ〜ＣＮが並列に接続されたものに
なる。そして、このとき出力電圧端子３２から得られる
出力電圧ｖ２は各キャパシタＣ１〜ＣＮの電圧と等しく
なる。すなわち、出力電圧ｖ２は ｖ２＝■ｃ１＝Ｖｃｚ＝ｖｃｓ＝””ｖｃ（Ｎ−１）＝
ＶｃＮ（２１従って、出力電圧ｖ２は（１１式と（２）
式とから出力電圧ｖ２＝ｖ１／Ｎ となシ、入力電圧ｖ
１の１／Ｎ倍の出力電圧が得られることになる。
このような従来のスイッチトー？ヤパシタ方式出力電圧
制御回路では、入力電圧より高い昇圧電圧または低い降
圧電圧が必要な場合、キャパシタやスイッチの素子数が
多くなって小型化、軽量化および低消費電力化が困難に
なるという問題があった。
制御回路では、入力電圧より高い昇圧電圧または低い降
圧電圧が必要な場合、キャパシタやスイッチの素子数が
多くなって小型化、軽量化および低消費電力化が困難に
なるという問題があった。
こめような課題を解決するために本発明のスイツチトキ
ャパシタ方式出力電圧制御回路は、入力電圧を印加する
入力電圧端子と昇圧された出力電圧を得る出力電圧端子
との間にＮ個のキャパシタとこのキャパシタの接続制御
を行う３Ｎ−２個のスイッチとを設け、入力電圧端子側
に設けられた初段のキャパシタから出力電圧端子側に設
けられた最終段のキャパシタまで、順次、キャパシタご
とに充電制御を行う第一のスイッチング手段と、充電さ
れたキャパシタの充電電圧に基づいて次段のキャパシタ
への充電を行う第２のスイッチング手段と、上記最終段
のキャパシタの充電終了後初段のキャパシタに充電を行
う周期的な第３のスイッチング手段とを備えたものであ
る。
ャパシタ方式出力電圧制御回路は、入力電圧を印加する
入力電圧端子と昇圧された出力電圧を得る出力電圧端子
との間にＮ個のキャパシタとこのキャパシタの接続制御
を行う３Ｎ−２個のスイッチとを設け、入力電圧端子側
に設けられた初段のキャパシタから出力電圧端子側に設
けられた最終段のキャパシタまで、順次、キャパシタご
とに充電制御を行う第一のスイッチング手段と、充電さ
れたキャパシタの充電電圧に基づいて次段のキャパシタ
への充電を行う第２のスイッチング手段と、上記最終段
のキャパシタの充電終了後初段のキャパシタに充電を行
う周期的な第３のスイッチング手段とを備えたものであ
る。
また、入力電圧を印加する入力電圧端子と降圧された出
力電圧を得る出力電圧端子との間にＮ個のキャパシタと
このキャパシタの接続制御を行う３Ｎ−２個のスイッチ
とを設け、Ｎ個のキャパシタを直列に接続して入力電圧
によって充電を行ったのち入力電圧を切り離す第４のス
イッチング手段と、直列に接続されたキャパシタの中で
初段の第１のキャパシタから頭に１個ずつ選択する第５
のスイッチング手段と、選択されたキャパシタと後段に
直列に接続されたキャパシタとを並列に接続したのちこ
の選択されたキャパシタを切り離す第６のスイッチング
手段と、第５．第６のスイッチング手段に基づいて最終
的に第Ｎ−１段のキャパシタと第Ｎ段のキャパシタとが
並列に接続されたのち第４のスイッチング手段によるス
イッチング動作を行う周期的な第７のスイッチング手段
とを備えたものである。
力電圧を得る出力電圧端子との間にＮ個のキャパシタと
このキャパシタの接続制御を行う３Ｎ−２個のスイッチ
とを設け、Ｎ個のキャパシタを直列に接続して入力電圧
によって充電を行ったのち入力電圧を切り離す第４のス
イッチング手段と、直列に接続されたキャパシタの中で
初段の第１のキャパシタから頭に１個ずつ選択する第５
のスイッチング手段と、選択されたキャパシタと後段に
直列に接続されたキャパシタとを並列に接続したのちこ
の選択されたキャパシタを切り離す第６のスイッチング
手段と、第５．第６のスイッチング手段に基づいて最終
的に第Ｎ−１段のキャパシタと第Ｎ段のキャパシタとが
並列に接続されたのち第４のスイッチング手段によるス
イッチング動作を行う周期的な第７のスイッチング手段
とを備えたものである。
はじめに、初段のキャパシタが入力電圧で充電される。
そしてこの充電が終了すると、次に接続された次段のキ
ャパシタが、入力電圧と充電された初段のキャパシタの
電圧との和の電圧で充電される。このようにして順次最
終段のキャパシタまで充電されると、出力電圧端子から
入力電圧を２Ｎ−１倍に昇圧した出力電圧が得られる。
ャパシタが、入力電圧と充電された初段のキャパシタの
電圧との和の電圧で充電される。このようにして順次最
終段のキャパシタまで充電されると、出力電圧端子から
入力電圧を２Ｎ−１倍に昇圧した出力電圧が得られる。
また、第４のスイッチング手段はＮ個のキャパシタを直
列に接続しこれを入力電圧で充電する。
列に接続しこれを入力電圧で充電する。
次に第５のスイッチング手段はこの入力電圧を切り離し
まず初段のキャパシタを選択する。そして第６のスイッ
チング手段は選択された初段のキャパシタと後段の直列
に接続されたキャパシタとを並列に接続し、その後初段
のキャパシタを切り離す。これが終了後筒５のスイッチ
ング手段は第２段のキャパシタを選択する。こうして第
５．第６のスイッチング手段によって最終的に、第Ｎ−
１段のキャパシタと第Ｎ段のキャパシタとが並列に接続
されたのち、第７のスイッチング手段は再び第４のスイ
ッチング手段によるスイッチング動作に戻るようにスイ
ッチング制御する。そしてこの結果、入力電圧の１／２
Ｎ−１倍の出力電圧が得られる。
まず初段のキャパシタを選択する。そして第６のスイッ
チング手段は選択された初段のキャパシタと後段の直列
に接続されたキャパシタとを並列に接続し、その後初段
のキャパシタを切り離す。これが終了後筒５のスイッチ
ング手段は第２段のキャパシタを選択する。こうして第
５．第６のスイッチング手段によって最終的に、第Ｎ−
１段のキャパシタと第Ｎ段のキャパシタとが並列に接続
されたのち、第７のスイッチング手段は再び第４のスイ
ッチング手段によるスイッチング動作に戻るようにスイ
ッチング制御する。そしてこの結果、入力電圧の１／２
Ｎ−１倍の出力電圧が得られる。
〔実施例〕。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の昇圧制御を行うスイツチトキヤパシタ
方式出力電圧制御回路の一実施例を示す回路図である。
方式出力電圧制御回路の一実施例を示す回路図である。
同図は、第１１図の従来のスイツチトキヤパシタ方式出
力電圧制御回路と同様な構成であるので、同一符号を付
してその説明は省略する。
力電圧制御回路と同様な構成であるので、同一符号を付
してその説明は省略する。
第２図はこの回路の動作説明に供するタイムチャートで
ある。図中の（、）〜（ｈ）は各スイッチのタイミング
チャートで６９、それぞれ（＆）はスイッチｓ、＋ｓ２
、（ｂ）はスイッチＪ、（ｃ）はスイッチｓ４．ｓ５、
（ｄ）はスイッチ８６．（ｅ）はスイッチＳ７＋Ｓａ、
（ｆ）はスイッチｓ９、（ｇ）はスイッチＪＮ−５＋
８５Ｎ−４、（ｈ）はスイッチ８５Ｎ−５＊ ８５Ｎ−
２がそれぞれ０Ｎ１０ＦＦするタイミングを示している
。そしてこの実施例の場合、図中の（１）〜（へ）で示
すＮ通シのタイミングでスイッチングされている。
ある。図中の（、）〜（ｈ）は各スイッチのタイミング
チャートで６９、それぞれ（＆）はスイッチｓ、＋ｓ２
、（ｂ）はスイッチＪ、（ｃ）はスイッチｓ４．ｓ５、
（ｄ）はスイッチ８６．（ｅ）はスイッチＳ７＋Ｓａ、
（ｆ）はスイッチｓ９、（ｇ）はスイッチＪＮ−５＋
８５Ｎ−４、（ｈ）はスイッチ８５Ｎ−５＊ ８５Ｎ−
２がそれぞれ０Ｎ１０ＦＦするタイミングを示している
。そしてこの実施例の場合、図中の（１）〜（へ）で示
すＮ通シのタイミングでスイッチングされている。
第３図は、本発明の動作説明に供する等価回路図であシ
、同図の（ａ）〜（、）はそれぞれタイミング（１）〜
■のとき、第１図で示す回路の入力電圧端子１に印加さ
れた入力電圧Ｖ、が、キャパシタＣ４〜ＣＮに充電され
る様子とそのときの出力電圧■２を示している。
、同図の（ａ）〜（、）はそれぞれタイミング（１）〜
■のとき、第１図で示す回路の入力電圧端子１に印加さ
れた入力電圧Ｖ、が、キャパシタＣ４〜ＣＮに充電され
る様子とそのときの出力電圧■２を示している。
以上のように構成された本発明の実施例についてその動
作を説明する。第２図において、タイミング（１）のと
きはスイッチＳ、、Ｓ２が「ｏＮ」し他のスイッチはｒ
ＯＦＦＪ状態となっているので、第１図の回路は等価的
に第３図（＆）のタイミング（１）で示された回路とな
る。このとき、キャパシタｃ１は入力電圧端子１と接続
され、印加された入力電圧ｖ１ によって充電される。
作を説明する。第２図において、タイミング（１）のと
きはスイッチＳ、、Ｓ２が「ｏＮ」し他のスイッチはｒ
ＯＦＦＪ状態となっているので、第１図の回路は等価的
に第３図（＆）のタイミング（１）で示された回路とな
る。このとき、キャパシタｃ１は入力電圧端子１と接続
され、印加された入力電圧ｖ１ によって充電される。
そして他のキャパシタは入力電圧端子１と接続されてい
ないので充電されない。
ないので充電されない。
キャパシタＣ１への充電が終了すると、次のタイミング
（２）となりこのときはスイッチＳ、、Ｓ４゜Ｓ５がｒ
ＯＮＪＬ他はｒＯＦｉｉ’ｊ状態となっているので、第
１図の回路は等価的に第３図（ｂ）のタイミング（２）
で示された回路となる。このときキャパシタＣ２は、キ
ャパシタＣ１、および入力電圧端子１と直列に接続され
、入力電圧ｖ１と充電されたキャパシタＣ１の電圧Ｖ、
との和の電圧２Ｖ、にょって充電される。このキャパシ
タｃ２の充電が終了すると、さらに次のタイミング（３
）となり、キャパシタＣ３は上記と同様にして電圧４ｖ
１によって充電される。
（２）となりこのときはスイッチＳ、、Ｓ４゜Ｓ５がｒ
ＯＮＪＬ他はｒＯＦｉｉ’ｊ状態となっているので、第
１図の回路は等価的に第３図（ｂ）のタイミング（２）
で示された回路となる。このときキャパシタＣ２は、キ
ャパシタＣ１、および入力電圧端子１と直列に接続され
、入力電圧ｖ１と充電されたキャパシタＣ１の電圧Ｖ、
との和の電圧２Ｖ、にょって充電される。このキャパシ
タｃ２の充電が終了すると、さらに次のタイミング（３
）となり、キャパシタＣ３は上記と同様にして電圧４ｖ
１によって充電される。
こうしてキャパシタは、１個づつ順次２倍に昇圧された
充電電圧で充電され、タイミング■まで到達し、その結
果、キャパシタｃＮは、入力電圧ｖ１とキャパシタＣ１
〜ＣＮ−１に充電された電圧の総和電圧２トドＶ、で充
電される。このようなタイミング（１）〜（へ）を周期
的に繰シ返してキャパシタＣ１〜ＣＮに充電を行うこと
によって、出力゛１圧ｖ２＝２トドｖ１ が得られるこ
とＫなる。
充電電圧で充電され、タイミング■まで到達し、その結
果、キャパシタｃＮは、入力電圧ｖ１とキャパシタＣ１
〜ＣＮ−１に充電された電圧の総和電圧２トドＶ、で充
電される。このようなタイミング（１）〜（へ）を周期
的に繰シ返してキャパシタＣ１〜ＣＮに充電を行うこと
によって、出力゛１圧ｖ２＝２トドｖ１ が得られるこ
とＫなる。
第４図は本発明の昇圧制御を行うスイツチトキヤパシタ
方式出力電圧制御回路の他の実施例で、４個のキャパシ
タＣ１〜Ｃ４とスイッチ素子として低オン抵抗で高速動
作が可能なＭＯＳＦＥＴ（以下、ＦＥＴという）を１０
個（３Ｘ４−２＝１０ ）使用して入力電圧を８倍（２
４−１＝ｓ ） に昇圧した出力電圧を得る昇圧回路
の回路図である。同図において、１１〜２０はＦＥＴ、
φ、〜φ６ はそれぞれＦＩＴのゲートに入力される信
号であシ、そして２１は入力電圧端子、２２は出力電圧
端子、２３は入出力共通端子である。
方式出力電圧制御回路の他の実施例で、４個のキャパシ
タＣ１〜Ｃ４とスイッチ素子として低オン抵抗で高速動
作が可能なＭＯＳＦＥＴ（以下、ＦＥＴという）を１０
個（３Ｘ４−２＝１０ ）使用して入力電圧を８倍（２
４−１＝ｓ ） に昇圧した出力電圧を得る昇圧回路
の回路図である。同図において、１１〜２０はＦＥＴ、
φ、〜φ６ はそれぞれＦＩＴのゲートに入力される信
号であシ、そして２１は入力電圧端子、２２は出力電圧
端子、２３は入出力共通端子である。
第５図はこの回路の動作説明に供するタイムチャートで
あシ、同図の（＆）〜（ｆ）は、それぞれ上記のＦＥＴ
のゲートに入力される信号（φ、）〜（φ６）のタイミ
ング波形を示す。この実施例の場合、図中の（１）〜（
４）で示す４通シのタイミングでスイッチングされてい
る。
あシ、同図の（＆）〜（ｆ）は、それぞれ上記のＦＥＴ
のゲートに入力される信号（φ、）〜（φ６）のタイミ
ング波形を示す。この実施例の場合、図中の（１）〜（
４）で示す４通シのタイミングでスイッチングされてい
る。
以上のように構成された本発明の実施例についてその動
作を説明する。まず第５図において、タイミング（１）
ではφ、のみが「ＯＮ」しているので、第４図でこの信
号φ、がゲートに入力されるＦＥＴ１１とＦＥＴ１２が
ｒＯＮＪして、その結果キャパシタＣ１が入力電圧によ
って充電される。次に、タイミング（２）ではφ２とφ
５がｒＯＮＪ しているので、この信号φ２とφ３が
ゲートに入力される１’ＫＴ１３とＦＥＴ１４．ＦＥＴ
１５がｒＯＮＪｌ、て、その結果、キャパシタＣ２はキ
ャパシタＣ１および入力電圧端子２１と直列に接続され
て、入力電圧と入力電圧に等しいキャパシタＣ４の充電
電圧、すなわち入力電圧の２倍の電圧で充電される。そ
して、次のタイミング（３）のときも同様にして、キャ
パシタｃ５は入力電圧の４倍の電圧で充電される。こう
してタイミング（４）のときは、キャパシタｃ４は入力
電圧の８倍の電圧で充電されることになシ、このような
スイッチング動作（１）〜（４）を繰シ返して、入力電
圧を８倍に昇圧した電圧が得られることになる。
作を説明する。まず第５図において、タイミング（１）
ではφ、のみが「ＯＮ」しているので、第４図でこの信
号φ、がゲートに入力されるＦＥＴ１１とＦＥＴ１２が
ｒＯＮＪして、その結果キャパシタＣ１が入力電圧によ
って充電される。次に、タイミング（２）ではφ２とφ
５がｒＯＮＪ しているので、この信号φ２とφ３が
ゲートに入力される１’ＫＴ１３とＦＥＴ１４．ＦＥＴ
１５がｒＯＮＪｌ、て、その結果、キャパシタＣ２はキ
ャパシタＣ１および入力電圧端子２１と直列に接続され
て、入力電圧と入力電圧に等しいキャパシタＣ４の充電
電圧、すなわち入力電圧の２倍の電圧で充電される。そ
して、次のタイミング（３）のときも同様にして、キャ
パシタｃ５は入力電圧の４倍の電圧で充電される。こう
してタイミング（４）のときは、キャパシタｃ４は入力
電圧の８倍の電圧で充電されることになシ、このような
スイッチング動作（１）〜（４）を繰シ返して、入力電
圧を８倍に昇圧した電圧が得られることになる。
次に第６図は、本発明の降圧制御を行うスイッチトー？
ヤパシタ方式出力電圧制御回路の一実施例を示す回路図
である。同図は、第１４図の従来のスイツチトキャパシ
タ方式出力電圧制御回路と同様な構成であるので、同一
符号を付してその説明は省略する。
ヤパシタ方式出力電圧制御回路の一実施例を示す回路図
である。同図は、第１４図の従来のスイツチトキャパシ
タ方式出力電圧制御回路と同様な構成であるので、同一
符号を付してその説明は省略する。
第７図はこの回路の動作説明に供するタイムチャートで
、図中の（ａ）〜（ｈ）は各スイッチのタイムチャート
である。すなわち、（ム）はスイッチｓ、＋８５ｓ（ｂ
ＨスイッチＳ２．Ｓ４、（ｃ）はスイッチＳ５．Ｓ７、
（ｄ）はスイッチＳａ＋Ｓ、ｏ（図示せず）、（、）は
スイッチＳ６、（ｆ）はスイッチＳ、（図示せず）、（
ｇ）はスイッチＳ、２（図示せず）、（ｈ）はスイッチ
８５Ｎ４がそれぞれｒＯＮＪ、ｒＯＦＦＪ するタイ
ミング波形を示している。そしてこの実施例の場合、図
中の（１）〜韓で示すＮ通シのタイミングでスイッチン
グされている。
、図中の（ａ）〜（ｈ）は各スイッチのタイムチャート
である。すなわち、（ム）はスイッチｓ、＋８５ｓ（ｂ
ＨスイッチＳ２．Ｓ４、（ｃ）はスイッチＳ５．Ｓ７、
（ｄ）はスイッチＳａ＋Ｓ、ｏ（図示せず）、（、）は
スイッチＳ６、（ｆ）はスイッチＳ、（図示せず）、（
ｇ）はスイッチＳ、２（図示せず）、（ｈ）はスイッチ
８５Ｎ４がそれぞれｒＯＮＪ、ｒＯＦＦＪ するタイ
ミング波形を示している。そしてこの実施例の場合、図
中の（１）〜韓で示すＮ通シのタイミングでスイッチン
グされている。
第８図は本発明の動作説明に供する第６図の回路の等価
回路図であり、第８図（、）〜（ｅ）の等価回路図はそ
れぞれ第７図のタイミング（１）〜ＵＫ対応している。
回路図であり、第８図（、）〜（ｅ）の等価回路図はそ
れぞれ第７図のタイミング（１）〜ＵＫ対応している。
以上のように構成された本発明の実施例についてその動
作を説明する。第７図において、タイミング（１）のと
きスイッチＳ、＋８３＋８６＋Ｓ９＋Ｓ、２＋・・・＊
ｓ、Ｎ−５がｒＯＮＪＬ他のスイッチは「０ＦＦＪ
となっているので、第６図の回路は、等価的に第８図（
ａ）のタイミング（１）で示された回路のようになり、
直列に接続されたキャパシタＣｆ−Ｃにを入力電圧端子
３１に印加された入力電圧ｖ１で充電したものになる。
作を説明する。第７図において、タイミング（１）のと
きスイッチＳ、＋８３＋８６＋Ｓ９＋Ｓ、２＋・・・＊
ｓ、Ｎ−５がｒＯＮＪＬ他のスイッチは「０ＦＦＪ
となっているので、第６図の回路は、等価的に第８図（
ａ）のタイミング（１）で示された回路のようになり、
直列に接続されたキャパシタＣｆ−Ｃにを入力電圧端子
３１に印加された入力電圧ｖ１で充電したものになる。
すなわち、各キャパシタＣ，，Ｃ２，Ｃ，・” ’ ”
＋ ｃＮ−２ｅＣＮ−１・Ｃ，の電圧を、それぞれｖ
ｃｌ ｔ”Ｃ２＋ｖＣ３＋ ” ” Ｖ＋ ＣＭ
−２＋ Ｖｃ（ト１）＋Ｖｃ＊ とすれば・入力電圧ｖ１はｖ
１＝ｖｃ１＋ｖｃ２＋ｖｃ３＋・・・・＋ｖｃＮ−２＋
Ｖｃ （Ｎ＋ １ ）＋ＶＣＮ （３
）とな９、入力電圧Ｖ、は各キャパシタの電圧の和に等
しくなる。
＋ ｃＮ−２ｅＣＮ−１・Ｃ，の電圧を、それぞれｖ
ｃｌ ｔ”Ｃ２＋ｖＣ３＋ ” ” Ｖ＋ ＣＭ
−２＋ Ｖｃ（ト１）＋Ｖｃ＊ とすれば・入力電圧ｖ１はｖ
１＝ｖｃ１＋ｖｃ２＋ｖｃ３＋・・・・＋ｖｃＮ−２＋
Ｖｃ （Ｎ＋ １ ）＋ＶＣＮ （３
）とな９、入力電圧Ｖ、は各キャパシタの電圧の和に等
しくなる。
次に第７図において、タイミング（２）のトキハ、スイ
ッチＳ ２ ＃ Ｓ４１ Ｓ６１ ｓ９＋ Ｓ１２ ’
・・・・ｔＳＳＭ−５がｒＯＮＪ Ｌ他のスイッチは「
ＯＦＦ」となっているので、第６図の回路は等価的に第
８図〜）のタイミング（２）で示された回路のようＫな
シ、初段のキャパシタＣ１と直列に接続されたキャパシ
タＣ２〜Ｃ８とを並列に接続し九ものになる。そしてこ
のときのキャパシタＣ４Ω電圧ｖ９．はｖＣｌ：ｖＣ２
＋ｖＣ５＋１＠十ｖＣ（Ｎ−２）十ｖｃ（Ｎ−１）＋Ｖ
ｃＮ （４）となり、キャパシタ
０２〜ＣＭの電圧の和に等しい。
ッチＳ ２ ＃ Ｓ４１ Ｓ６１ ｓ９＋ Ｓ１２ ’
・・・・ｔＳＳＭ−５がｒＯＮＪ Ｌ他のスイッチは「
ＯＦＦ」となっているので、第６図の回路は等価的に第
８図〜）のタイミング（２）で示された回路のようＫな
シ、初段のキャパシタＣ１と直列に接続されたキャパシ
タＣ２〜Ｃ８とを並列に接続し九ものになる。そしてこ
のときのキャパシタＣ４Ω電圧ｖ９．はｖＣｌ：ｖＣ２
＋ｖＣ５＋１＠十ｖＣ（Ｎ−２）十ｖｃ（Ｎ−１）＋Ｖ
ｃＮ （４）となり、キャパシタ
０２〜ＣＭの電圧の和に等しい。
次に同様に第７図において、タイミング（３）のときは
第８図（Ｃ）に示すような接続になり、キャパシタＣ２
の電圧ＶＣ２は次のようになる。
第８図（Ｃ）に示すような接続になり、キャパシタＣ２
の電圧ＶＣ２は次のようになる。
Ｖｃ２＝Ｖｃ５＋６” 十ｖｃ（Ｎ−ｚ）＋Ｖｃ（ト１
）＋Ｖ、）１（５） 同様に第２図において、タイミング（Ｎ−１）のときは
第８図（ｄ）に示すような接続になり、キャパシタ０Ｎ
−２の電圧”Ｃ（Ｎ−２）は次のようになる。
）＋Ｖ、）１（５） 同様に第２図において、タイミング（Ｎ−１）のときは
第８図（ｄ）に示すような接続になり、キャパシタ０Ｎ
−２の電圧”Ｃ（Ｎ−２）は次のようになる。
ＶＣ（Ｎ−２）＝ＶＣ（Ｎ−１）＋ＶＣＮ
（６）同様に、第７図におけるタイミングＮのとき
は第８図（・）に示すような接続になシ、キャパシタＣ
Ｎ−１の電圧ＶＣ（Ｎ−１）は次のようになる。
（６）同様に、第７図におけるタイミングＮのとき
は第８図（・）に示すような接続になシ、キャパシタＣ
Ｎ−１の電圧ＶＣ（Ｎ−１）は次のようになる。
ＶＣ（Ｎ−１）＝ＶＣＮ＝Ｖ２ （
７）この結果、電圧Ｗｅ（Ｎ−１）は出力電圧端子３２
から得られる出力電圧ｖ２と最終段のキャパシタｃＭの
電圧ＶＣＮとに等しくなる。従って、（３）〜（７）式
から入力電圧Ｖ、と出力電圧ｖ２の関係 ｖ２− ’／２Ｎ−１が得られる。
７）この結果、電圧Ｗｅ（Ｎ−１）は出力電圧端子３２
から得られる出力電圧ｖ２と最終段のキャパシタｃＭの
電圧ＶＣＮとに等しくなる。従って、（３）〜（７）式
から入力電圧Ｖ、と出力電圧ｖ２の関係 ｖ２− ’／２Ｎ−１が得られる。
すなわち、Ｎ個のキャパシタと３Ｎ−２個のスイッチを
用いて入力電圧の１ ／２ Ｎ −１倍の出力電圧が得
られることになシ、従来の１／Ｎ倍の出力電圧に比較し
て高い降圧比の出力電圧が得られるものとなる。
用いて入力電圧の１ ／２ Ｎ −１倍の出力電圧が得
られることになシ、従来の１／Ｎ倍の出力電圧に比較し
て高い降圧比の出力電圧が得られるものとなる。
次に第９図は本発明の降圧制御を行うスイツチトキヤパ
シタ方式出力電圧制御回路の他の実施例を示す回路図で
ある。すなわち、４個のキャパシタＣ１〜Ｃ４と１０個
（３Ｘ４−２）のＦＥＴとを使用して、入力電圧を１７
８倍（１／２４−１）に降圧した出力電圧を得る降圧回
路図である。
シタ方式出力電圧制御回路の他の実施例を示す回路図で
ある。すなわち、４個のキャパシタＣ１〜Ｃ４と１０個
（３Ｘ４−２）のＦＥＴとを使用して、入力電圧を１７
８倍（１／２４−１）に降圧した出力電圧を得る降圧回
路図である。
同図において、４１〜５０はＦＥＴ、５１は入力電圧端
子、５２は出力電圧端子、５３は入出力共通端子、φ、
〜φ５はＦＥＴのゲートに入力される信号、φ１．φ５
は信号φ１．φ５の反転信号である。
子、５２は出力電圧端子、５３は入出力共通端子、φ、
〜φ５はＦＥＴのゲートに入力される信号、φ１．φ５
は信号φ１．φ５の反転信号である。
尚、ＦＥＴ４１は反転信号φ、のときのみ「ＯＮ」する
ＦＥＴ、ＦＥＴ４９紘信号φ５以外のとき「ＯＮ」する
ＦＥＴである。
ＦＥＴ、ＦＥＴ４９紘信号φ５以外のとき「ＯＮ」する
ＦＥＴである。
第１０図はこの回路の動作説明に供するタイムチャート
であシ、同図の（ａ）〜（ｆ）は、それぞれＦＥＴのゲ
ートに入力される信号φ、〜φ５のタイミング波形を示
す。この実施例の場合、図中の（１）〜（４）で示す４
通りのタイミングでスイッチングされている。
であシ、同図の（ａ）〜（ｆ）は、それぞれＦＥＴのゲ
ートに入力される信号φ、〜φ５のタイミング波形を示
す。この実施例の場合、図中の（１）〜（４）で示す４
通りのタイミングでスイッチングされている。
以上のように構成された本発明の実施例についてその動
作を説明する。まず第１０図において、タイミング（１
）のときは信号φ、と信号φ４とが「ＯＮ」し、他の信
号は「ＯＦＦ」しているので、ＦＥＴ４１．４３．４６
．４９がｒＯＮＪＬ他のＦＩＴはｒＯＦＦＪとなってい
る。
作を説明する。まず第１０図において、タイミング（１
）のときは信号φ、と信号φ４とが「ＯＮ」し、他の信
号は「ＯＦＦ」しているので、ＦＥＴ４１．４３．４６
．４９がｒＯＮＪＬ他のＦＩＴはｒＯＦＦＪとなってい
る。
そして入力電圧端子５１に印加される入力電圧をＶ、と
し、キャパシタＣ４，Ｃ２，ｃ５．Ｃ４ｔＤ電圧をそれ
ぞれｖＣ１＋ ｖＣ２＊ ｖＣ５＋ ｖＣ４とすれば１
ｖ１＝Ｖｃ １＋Ｖｃ ２ ＋Ｖｃ ｓ 十Ｖｃ ａ
（８）となる。
し、キャパシタＣ４，Ｃ２，ｃ５．Ｃ４ｔＤ電圧をそれ
ぞれｖＣ１＋ ｖＣ２＊ ｖＣ５＋ ｖＣ４とすれば１
ｖ１＝Ｖｃ １＋Ｖｃ ２ ＋Ｖｃ ｓ 十Ｖｃ ａ
（８）となる。
次に同様に、第１０図におけるタイミング（２）のとき
、キャパシタＣ１の電圧ｖｃ、は次のようになる。
、キャパシタＣ１の電圧ｖｃ、は次のようになる。
ＶＣＩ ”ｖＣ２＋ｖｃ Ｓ ＋ ｖｃ ４同様に、第
１θ図におけるタイミング（３）のときキャパシタ０２
の電圧ＶＣ２は次のようになる。
１θ図におけるタイミング（３）のときキャパシタ０２
の電圧ＶＣ２は次のようになる。
ＶＣ２”ＶＣ！Ｓ＋ｖＣ４
ａ〔
同様に、第１０図におけるタイミング（４）のときキャ
パシタＣ３の電圧ｖｃ３は ＶＣ５−ＶＣ４ αυ とな）、これが出力電圧端子５２から得られる出力電圧
ｖ２に等しいものとなシ、従って（８）〜ａυ式からｖ
２；ｖ１／８となって入力電圧の１７８倍の出力電圧が
得られることになシ従来の出力電圧ｌ／４に比較して２
倍の降圧比の出力電圧が得られるものとなる。
パシタＣ３の電圧ｖｃ３は ＶＣ５−ＶＣ４ αυ とな）、これが出力電圧端子５２から得られる出力電圧
ｖ２に等しいものとなシ、従って（８）〜ａυ式からｖ
２；ｖ１／８となって入力電圧の１７８倍の出力電圧が
得られることになシ従来の出力電圧ｌ／４に比較して２
倍の降圧比の出力電圧が得られるものとなる。
以上説明したように本発明のスイツチトキャパシタ方式
出力電圧制御回路によれば、入力電圧を印加する入力電
圧端子と昇圧された出力電圧を得る出力電圧端子の間に
、Ｎ個のキャパシタとこのキャパシタの接続制御を行う
３Ｎ−２個のスイッチとを設け、このスイッチは入力電
圧端子側に設けられた初段のキャパシタから順次キャパ
シタごとに充電制御を行い、かつ充電されたキャパシタ
の電圧の和の電圧によシ次段のキャパシタの充電を行う
スイッチング手段を有しているので、回路を構成する争
ヤパシタおよびスイッチ等の素子を追加することなく、
高い昇圧電圧が得られるという効果がある。
出力電圧制御回路によれば、入力電圧を印加する入力電
圧端子と昇圧された出力電圧を得る出力電圧端子の間に
、Ｎ個のキャパシタとこのキャパシタの接続制御を行う
３Ｎ−２個のスイッチとを設け、このスイッチは入力電
圧端子側に設けられた初段のキャパシタから順次キャパ
シタごとに充電制御を行い、かつ充電されたキャパシタ
の電圧の和の電圧によシ次段のキャパシタの充電を行う
スイッチング手段を有しているので、回路を構成する争
ヤパシタおよびスイッチ等の素子を追加することなく、
高い昇圧電圧が得られるという効果がある。
また、入力電圧を印加する入力電圧端子と降圧され九出
力電圧を得る出力電圧端子との間にＮ個のキャパシタと
３Ｎ−２個のスイッチとを設け、Ｎ個のキャパシタを直
列に接続して入力電圧による充電を行った後、この入力
電圧を切り離し直列に接続されたキャパシタの中で初段
の第１のキャパシタから順次１個づつキャパシタをとシ
だしてこのキャパシタと後段のキャパシタとを並列に接
続し、この接続が終了後このとシ出されたキャパシタを
切り離して、最終的に第Ｎ−１段のキャパシタと最終段
の第Ｎのキャパシタとを並列に接続するように上記スイ
ッチのスイッチング手段を構成しているので、回路を構
成するキャパシタおよびスイッチ等の素子を追加するこ
となく高い降圧比の電圧が得られるという効果がある。
力電圧を得る出力電圧端子との間にＮ個のキャパシタと
３Ｎ−２個のスイッチとを設け、Ｎ個のキャパシタを直
列に接続して入力電圧による充電を行った後、この入力
電圧を切り離し直列に接続されたキャパシタの中で初段
の第１のキャパシタから順次１個づつキャパシタをとシ
だしてこのキャパシタと後段のキャパシタとを並列に接
続し、この接続が終了後このとシ出されたキャパシタを
切り離して、最終的に第Ｎ−１段のキャパシタと最終段
の第Ｎのキャパシタとを並列に接続するように上記スイ
ッチのスイッチング手段を構成しているので、回路を構
成するキャパシタおよびスイッチ等の素子を追加するこ
となく高い降圧比の電圧が得られるという効果がある。
第１図は本発明の昇圧制御を行うスイツチトキヤパシタ
方式出力電圧制御回路の一実施例を示す回路図、第２図
はこの回路のタイムチャート、第３図はこの回路の動作
説明に供する等価回路図、第４図は本発明の昇圧制御を
行うスイツチトキヤパシタ方式出力電圧制御回路の他の
実施例を示す回路図、第５図はそのタイムチャートであ
る。第６図は本発明の降圧制御を行うスイツチトキヤパ
シタ方式出力電圧制御回路の一実施例を示す回路図、第
７図はこの回路のタイムチャート、第８図はこの回路の
動作説明に供する等価回路図、第９図は本発明の降圧制
御を行うスイツチトキヤパシタ方式ａカ電圧制御回路の
他の実施例を示す回路図、第１０図はそのタイムチャー
トである。第１１図は従来の昇圧制御を行うスイッチト
キャノくシタ方式出力電圧制御回路図、第１２図はその
タイムチャート、第１３図はその動作説明に供する等価
回路図である。第１４図は従来の降圧制御を行うスイツ
チトキャパシタ方式出力電圧制御回路図、第１５図はそ
のタイムチャート、第１６図はその動作説明に供する等
価回路図である。 １．３１・・・・入力電圧端子、２，３２＠・・・出力
電圧端子、３．３３−＠Φ・入出力共通端子、８１〜５
ＳＮ−２・・・・スイッチ、０１〜ＣＮ・・・・會ヤパ
シタ。 第１図 第２図
方式出力電圧制御回路の一実施例を示す回路図、第２図
はこの回路のタイムチャート、第３図はこの回路の動作
説明に供する等価回路図、第４図は本発明の昇圧制御を
行うスイツチトキヤパシタ方式出力電圧制御回路の他の
実施例を示す回路図、第５図はそのタイムチャートであ
る。第６図は本発明の降圧制御を行うスイツチトキヤパ
シタ方式出力電圧制御回路の一実施例を示す回路図、第
７図はこの回路のタイムチャート、第８図はこの回路の
動作説明に供する等価回路図、第９図は本発明の降圧制
御を行うスイツチトキヤパシタ方式ａカ電圧制御回路の
他の実施例を示す回路図、第１０図はそのタイムチャー
トである。第１１図は従来の昇圧制御を行うスイッチト
キャノくシタ方式出力電圧制御回路図、第１２図はその
タイムチャート、第１３図はその動作説明に供する等価
回路図である。第１４図は従来の降圧制御を行うスイツ
チトキャパシタ方式出力電圧制御回路図、第１５図はそ
のタイムチャート、第１６図はその動作説明に供する等
価回路図である。 １．３１・・・・入力電圧端子、２，３２＠・・・出力
電圧端子、３．３３−＠Φ・入出力共通端子、８１〜５
ＳＮ−２・・・・スイッチ、０１〜ＣＮ・・・・會ヤパ
シタ。 第１図 第２図
Claims (2)
- （１）入力電圧端子と出力電圧端子との間にＮ個のキャ
パシタと３Ｎ−２個のスイッチとを接続し、このスイツ
チのスイッチング動作による前記キャパシタの接続制御
に基づいて前記入力電圧端子に印加された入力電圧の電
圧制御を行い、前記出力電圧端子から昇圧された出力電
圧を得るスイツチトキヤパシタ方式出力電圧制御回路に
おいて、前記入力電圧端子側に接続された前記Ｎ個のキ
ャパシタの中に初段のキャパシタから前記出力電圧端子
側に接続された前記Ｎ個のキャパシタの中の最終段のキ
ャパシタまで、順次、キャパシタごとに、充電制御を行
う第１のスイッチング手段と、充電されたキャパシタの
充電電圧に基づいて次段のキャパシタの充電を行う第２
のスイッチング手段と、 前記最終段のキャパシタの充電終了後前記初段のキャパ
シタに充電を行う周期的な第３のスイッチング手段と、 を備え、前記入力電圧の２＾Ｎ＾−＾１倍の出力電圧を
得るようにしたことを特徴とするスイツチトキヤパシタ
方式出力電圧制御回路。 - （２）入力電圧端子と出力電圧端子との間にＮ個のキャ
パシタと３Ｎ−２個のスイッチとを接続し、このスイッ
チのスイッチング動作による前記キャパシタの接続制御
に基づいて前記入力電圧端子に印加された入力電圧の電
圧制御を行い、前記出力電圧端子から降圧された出力電
圧を得るスイッチトキヤパシタ方式出力電圧制御回路に
おいて、前記Ｎ個のキャパシタを直列に接続し、これと
前記入力電圧端子とを並列に接続して前記入力電圧によ
つてこのキャパシタへの充電を行うとともに充電が終了
後直列に接続された前記キャパシタと入力電圧端子とを
切り離す第４のスイッチング手段と、 第４のスイッチング手段によつて切り離されたキャパシ
タの中で前記入力電圧端子側に接続された初段の第１の
キャパシタから順次キャパシタを個別に選択する第５の
スイッチング手段と、第５のスイッチング手段によつて
選択されたキャパシタと後段の直列に接続されたキャパ
シタとを並列に接続したのち、前記選択されたキャパシ
タの後段の直列に接続されたキャパシタとを切り離す第
６のスイッチング手段と、 前記第５のスイッチング手段および第６のスイッチング
手段によるスイッチング動作に基づいて第Ｎ−１段のキ
ャパシタと最終段の第Ｎのキャパシタとが並列に接続さ
れたのち、前記第４のスイッチング手段によるスイッチ
ング動作を行う周期的な第７のスイツチング手段と を備え、前記入力電圧の１／２＾Ｎ＾−＾１倍の出力電
圧を得るようにしたことを特徴とするスイツチトキャパ
シタ方式出力電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078463A JP2844650B2 (ja) | 1989-01-21 | 1989-03-31 | スイツチトキヤパシタ方式出力電圧制御回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP570589 | 1989-01-21 | ||
| JP1-5705 | 1989-01-21 | ||
| JP1078463A JP2844650B2 (ja) | 1989-01-21 | 1989-03-31 | スイツチトキヤパシタ方式出力電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276420A true JPH02276420A (ja) | 1990-11-13 |
| JP2844650B2 JP2844650B2 (ja) | 1999-01-06 |
Family
ID=26339690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078463A Expired - Lifetime JP2844650B2 (ja) | 1989-01-21 | 1989-03-31 | スイツチトキヤパシタ方式出力電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844650B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003228341A (ja) * | 2002-02-04 | 2003-08-15 | Toshiba Corp | 信号処理回路および表示装置 |
| KR100520892B1 (ko) * | 2002-11-22 | 2005-10-11 | 전자부품연구원 | 직렬/병렬 연결이 가능한 가변 콘덴서 어레이 모듈 |
| JP2011258589A (ja) * | 1999-12-14 | 2011-12-22 | Takion Co Ltd | Ｌｅｄランプ装置 |
| JP2013034298A (ja) * | 2011-08-01 | 2013-02-14 | Institute Of National Colleges Of Technology Japan | Ｄｃ／ｄｃ変換器及び電源モジュール |
-
1989
- 1989-03-31 JP JP1078463A patent/JP2844650B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258589A (ja) * | 1999-12-14 | 2011-12-22 | Takion Co Ltd | Ｌｅｄランプ装置 |
| JP2003228341A (ja) * | 2002-02-04 | 2003-08-15 | Toshiba Corp | 信号処理回路および表示装置 |
| KR100520892B1 (ko) * | 2002-11-22 | 2005-10-11 | 전자부품연구원 | 직렬/병렬 연결이 가능한 가변 콘덴서 어레이 모듈 |
| JP2013034298A (ja) * | 2011-08-01 | 2013-02-14 | Institute Of National Colleges Of Technology Japan | Ｄｃ／ｄｃ変換器及び電源モジュール |
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| Publication number | Publication date |
|---|---|
| JP2844650B2 (ja) | 1999-01-06 |
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