JP2000242209A - デジタルアナログ変換回路およびこれを搭載した液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 選択スイッチ、ラッチ回路およびデコード回
路からなる階調選択ユニットを各階調ごとに設けると、
回路素子数が非常に多くなり、非常に大きな回路面積が
必要となるため、ＬＣＤパネルの額縁が広くなる。 【解決手段】 駆動回路一体型液晶表示装置における基
準電圧選択型ＡＤ変換回路において、例えば３ビット
（ｂ２，ｂ１，ｂ０）のデータ信号の各ビットの論理に
対応した極性の３個のアナログスイッチの各々を、各ビ
ットの論理に対応した導電型（Ｐチャネル／Ｎチャネ
ル）の１個のＭＯＳトランジスタで形成するとともに、
これらを直列に接続して８階調分の階調選択ユニット３
０〜３７を構成する。そして、これら階調選択ユニット
３０〜３７を８階調分の基準電圧線３８-0〜３８-7の各
々とコラム線２５ｎとの間にそれぞれ接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルアナログ
変換回路およびこれを搭載した液晶表示装置（ＬＣＤ；
Liquid Crystal Display）に関し、特に基準電圧選択型
のデジタルアナログ変換回路およびこのデジタルアナロ
グ変換回路を含む駆動回路が各画素のスイッチング素子
としてポリシリコンＴＦＴ（thin film transistor；薄
膜トランジスタ）がマトリクス状に配列された基板上に
一体形成してなるいわゆる駆動回路一体型液晶表示装置
に関する。

【０００２】

【従来の技術】デジタルインターフェース駆動回路を、
ＴＦＴで画素部と同一の基板上に一体形成してなる駆動
回路一体型液晶表示装置の従来例を図３４に示す。同図
において、画素がマトリクス状に配列されてなる有効画
素領域７０１に対して、その上下に第１，第２の水平駆
動系７０２，７０３が配され、また例えば図の左側に垂
直駆動系７０４が配され、ＴＦＴで有効画素領域７０１
と共に同一基板（以下、ＬＣＤパネルと称す）上に一体
形成された構成となっている。

【０００３】第１の水平駆動系７０２は、水平シフトレ
ジスタ７２１、サンプリング＆第１ラッチ回路７２２、
第２ラッチ回路７２３およびＤＡ（デジタルアナログ）
変換回路７２４によって構成されている。第２の水平駆
動系７０３も第１の水平駆動系７０２と同様に、水平シ
フトレジスタ７３１、サンプリング＆第１ラッチ回路７
３２、第２ラッチ回路７３３およびＤＡ変換回路７３４
によって構成されている。垂直駆動系７４は、垂直シフ
トレジスタ７４１によって構成されている。

【０００４】

【発明が解決しようとする課題】ここで、上記構成の駆
動回路一体型液晶表示装置を作成したときに大きな問題
となるのが、ＬＣＤパネル上に駆動回路を一体形成する
領域面積、即ち有効画素領域７０１の周辺部の領域（以
下、これを額縁と称す）の大きさである。特に、ＤＡ変
換回路７２４，７３４の回路面積は、ＬＣＤパネルの額
縁の大きさを決める際の重要なポイントとなる。駆動回
路一体型液晶表示装置のＤＡ変換回路としては、基準電
圧選択型が広く用いられる。その理由は、出力電位のば
らつきが小さいためである。

【０００５】図３５に、基準電圧選択型ＤＡ変換回路の
回路構成の一例を示す。この回路例では、３ビット８階
調のＤＡ変換回路構成の場合を示している。このＤＡ変
換回路は、図３５から明らかなように、選択スイッチ７
０５、ラッチ回路７０６およびデコード回路７０７から
なる階調選択ユニット７０８-0〜７０８-7を、各階調
（基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７）ごとに設けた構成
となっている。

【０００６】しかしながら、かかる構成の基準電圧選択
型ＤＡ変換回路では、各階調ごとにラッチ回路７０６お
よびデコード回路７０７が設けられていることから、図
３５の回路構成から明らかなように、回路を構成する素
子数が非常に多くなるため、多階調のＤＡ変換回路をＴ
ＦＴで一体形成しようとすると、非常に大きな回路面積
が必要となり、結果として、液晶表示装置に搭載する際
に、ＬＣＤパネルの額縁が大きくなり、デバイス全体の
小型化の妨げとなるという課題がある。

【０００７】一方、回路面積の縮小化を図るために、基
準電圧選択型ＤＡ変換回路にスイッチド・キャパシタを
組み合わせた回路構成を採ることも考えられる。しか
し、この回路構成の場合には、バッファ回路を必要とす
るために、バッファ回路で消費する分だけシステム全体
の消費電力の増大を招くという課題がある。

【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、回路を構成する素子
数が少なくて済み、しかも消費電力を増やすことなく、
ＬＣＤパネルの額縁の狭幅化に寄与できるＤＡ変換回路
およびこれを搭載した液晶表示装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明によるＤＡ変換回
路は、ｎビット（ｎは２以上の整数）のデータ信号の各
ビットの論理に対応した極性のｎ個のアナログスイッチ
が互いに直列に接続されてなり、かつ２ⁿ 本の基準電圧
線の各々と出力線との間にそれぞれ接続された２ⁿ 個の
階調選択ユニットを有する構成となっている。そして、
この基準電圧選択型ＤＡ変換回路は、駆動回路一体型液
晶表示装置に、その駆動回路の一部を構成するＤＡ変換
回路として搭載される。

【００１０】上記構成のＤＡ変換回路およびこれを搭載
した液晶表示装置において、データ信号の各ビットの論
理に対応した極性のｎ個のアナログスイッチが互いに直
列に接続された構成の階調選択ユニットが、基準電圧線
と画素部のコラム線との間に接続されることで、データ
信号をデコードするデコード回路と、そのデコード出力
に基づいて対応する基準電圧を選択する選択スイッチと
を同一トランジスタで形成可能となる。したがって、そ
の分だけ回路を構成する素子数が少なくて済むことにな
る。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係る駆動回路一体型液晶表示装置のシステム
構成を示すブロック図である。図１において、画素がマ
トリクス状に配列されてなる有効画素領域１１に対し
て、その上下に第１，第２の水平駆動系１２，１３が配
され、また例えば図の左側に垂直駆動系１４が配されて
いる。

【００１２】なお、水平駆動系については、必ずしも有
効画素領域１１の上下に配置する必要はなく、上下の一
方側だけの配置であっても良い。また、垂直駆動系につ
いては、図の右側の配置であっても、また左右両側の配
置であっても良い。そして、第１，第２の水平駆動系１
２，１３および垂直駆動系１４は、ＴＦＴ（薄膜トラン
ジスタ）で有効画素領域１１と同一の基板（第１の基
板）上に一体形成されている。この基板に対して、第２
の基板（図示せず）が所定の間隔をもって対向配置され
ている。そして、両基板間には液晶層が保持されてい
る。

【００１３】第１の水平駆動系１２は、水平シフトレジ
スタ１２１、サンプリング＆第１ラッチ回路１２２、第
２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変
換回路（ＤＡＣ）１２５によって構成されている。第２
の水平駆動系１３も第１の水平駆動系１２と同様に、水
平シフトレジスタ１３１、サンプリング＆第１ラッチ回
路１３２、第２ラッチ回路１３３、レベルシフタ１３４
およびＤＡ変換回路１３５によって構成されている。垂
直駆動系１４は、垂直シフトレジスタ１４１によって構
成されている。

【００１４】図２に、有効画素領域１１における各画素
２０の構成の一例を示す。画素２０は、スイッチング素
子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極
に画素電極が接続された液晶セル２２と、ＴＦＴ２１の
ドレイン電極に一方の電極が接続された補助容量２３と
から構成されている。この画素構造において、各画素２
０のＴＦＴ２１は、そのゲート電極が垂直選択線である
ロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…
に接続され、そのソース電極が信号線であるコラム
（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接
続されている。

【００１５】また、液晶セル２２の対向電極は、コモン
電圧ＶＣＯＭが与えられるコモン線２６に接続されてい
る。ここで、液晶セル２２の駆動法として、例えば、コ
モン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転する
いわゆるコモン反転駆動法が採られる。このコモン反転
駆動法を用いることにより、コモン電圧ＶＣＯＭの極性
が１Ｈごとに反転することから、第１，第２の水平駆動
系１２，１３の低電圧化が図れ、デバイス全体の消費電
力を低減できることになる。

【００１６】次に、第１，第２の水平駆動系１２，１３
の各部の動作について説明する。なお、以下の説明で
は、第１の水平駆動系１２を例に採って説明するが、第
２の水平駆動系１３についても全く同様のことが言え
る。

【００１７】第１の水平駆動系１２において、水平シフ
トレジスタ１２１には、水平転送パルス１、即ち水平ス
タートパルスＨＳＴ１および水平クロックパルスＨＣＫ
１が与えられる。すると、水平シフトレジスタ１２１
は、水平スタートパルスＨＳＴ１に応答して水平クロッ
クパルスＨＣＫ１の周期で水平走査を行う。サンプリン
グ＆第１ラッチ回路１２２は、水平シフトレジスタ１２
１の水平走査に同期してデジタルデータを順次サンプリ
ングし、さらにサンプリングしたデータをコラム線…，
２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチす
る。

【００１８】第２ラッチ回路１２３は、サンプリング＆
第１ラッチ回路１２２でラッチされたコラム線に対応す
るラッチデータを、１Ｈ周期で与えられるラッチ信号に
応答して１Ｈごとに再ラッチする。レベルシフタ１２４
は、第２ラッチ回路１２３で再ラッチされたラッチデー
タについて、その信号レベル（振幅）を所定のレベルに
レベルシフトしてＤＡ変換回路１２５に供給する。な
お、このレベルシフタ１２４においてシフトするレベル
については後述する。

【００１９】一方、垂直駆動系１４において、垂直シフ
トレジスタ１４１には、垂直転送パルス、即ち垂直スタ
ートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与
えられる。すると、垂直シフトレジスタ１４１は、垂直
スタートパルスＶＳＴに応答して垂直クロックパルスＶ
ＣＫの周期で垂直走査を行うことで、有効画素領域１１
に対して行単位で順次行選択信号を与える。

【００２０】なお、第１，第２の水平駆動系１２，１３
のＤＡ変換回路１２５，１３５としては、レベルシフタ
１２４，１３４でレベルシフトされたデータを受けて階
調数分の基準電圧から目的の基準電圧を選択して対応す
るコラム線へ出力する基準電圧選択型ＤＡ変換回路が用
いられる。この基準電圧選択型ＤＡ変換回路１２５，１
３５の具体的な回路構成が、本発明の特徴とする部分で
ある。

【００２１】図３に、基準電圧選択型ＤＡ変換回路の基
本構成を示す。なお、ここでは、３ビット（ｂ２，ｂ
１，ｂ０）のデジタルデータに対して、８（＝２³ ）階
調の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７が用意されている
回路構成の場合を例に採って説明するものとする。ま
た、図３では、あるコラム線２５ｎに対応したＤＡ変換
回路の回路構成を示しているが、当該ＤＡ変換回路は各
コラム線ごとに設けられるものである。

【００２２】図３において、８階調の基準電圧Ｖｒｅｆ
０〜Ｖｒｅｆ７に対して、８個の階調選択ユニット３０
〜３７が設けられている。これらの階調選択ユニット３
０〜３７は、デジタルデータの各ビット（ｂ２，ｂ１，
ｂ０）の論理に対応した極性（正極性／負極性）の３個
のアナログスイッチが互いに直列に接続された構成とな
っている。すなわち、

【００２３】階調選択ユニット３０は、Ｖｒｅｆ０の基
準電圧線３８-0とコラム線２５ｎとの間に接続され、デ
ータ“０００”に対して３個の負極性のアナログスイッ
チ３０１，３０２，３０３が互いに直列に接続された構
成となっている。階調選択ユニット３１は、Ｖｒｅｆ１
の基準電圧線３８-1とコラム線２５ｎとの間に接続さ
れ、データ“００１”に対して２個の負極性のアナログ
スイッチ３１１，３１２と１個の正極性のアナログスイ
ッチ３１３が互いに直列に接続された構成となってい
る。

【００２４】階調選択ユニット３２は、Ｖｒｅｆ２の基
準電圧線３８-2とコラム線２５ｎとの間に接続され、デ
ータ“０１０”に対して負極性のアナログスイッチ３２
１、正極性のアナログスイッチ３２２および負極性のア
ナログスイッチ３２３が互いに直列に接続された構成と
なっている。階調選択ユニット３３は、Ｖｒｅｆ３の基
準電圧線３８-3とコラム線２５ｎとの間に接続され、デ
ータ“０１１”に対して１個の負極性のアナログスイッ
チ３３１と２個の正極性のアナログスイッチ３３２，３
３３が互いに直列に接続された構成となっている。

【００２５】階調選択ユニット３４は、Ｖｒｅｆ４の基
準電圧線３８-4とコラム線２５ｎとの間に接続され、デ
ータ“１００”に対して１個の正極性のアナログスイッ
チ３４１と２個の負極性のアナログスイッチ３４２，３
４３が互いに直列に接続された構成となっている。階調
選択ユニット３５は、Ｖｒｅｆ５の基準電圧線３８-5と
コラム線２５ｎとの間に接続され、データ“１０１”に
対して正極性のアナログスイッチ３５１、負極性のアナ
ログスイッチ３５２および正極性のアナログスイッチ３
５３が互いに直列に接続された構成となっている。

【００２６】階調選択ユニット３６は、Ｖｒｅｆ６の基
準電圧線３８-6とコラム線２５ｎとの間に接続され、デ
ータ“１１０”に対して２個の正極性のアナログスイッ
チ３６１，３６２と１個の負極性のアナログスイッチ３
６３が互いに直列に接続された構成となっている。階調
選択ユニット３７は、Ｖｒｅｆ７の基準電圧線３８-7と
コラム線２５ｎとの間に接続され、データ“１１１”に
対して３個の正極性のアナログスイッチ３７１，３７
２，３７３が互いに直列に接続された構成となってい
る。

【００２７】図４は、図３に示した基本構成の基準電圧
選択型ＤＡ変換回路１２５を実現する具体的な回路構成
の一例を示す回路図であり、図３と同等部分には同一符
号を付して示してある。８階調分の階調選択ユニット３
０〜３７の各３個のアナログスイッチとして、デジタル
データの各ビット（ｂ２，ｂ１，ｂ０）の論理に対応し
た導電型（Ｎチャネル／Ｐチャネル）のＭＯＳトランジ
スタを用いた構成となっている。

【００２８】図４において、階調選択ユニット３０は、
データ“０００”に対応した共にＰチャネルのＭＯＳ
（以下、ＰＭＯＳと記す）トランジスタＱｐ３０１，Ｑ
ｐ３０２，Ｑｐ３０３をアナログスイッチ３０１，３０
２，３０３として用い、これらをシリーズに配置して作
成された構成となっている。階調選択ユニット３１は、
データ“００１”に対応したＰＭＯＳトランジスタＱｐ
３１１，Ｑｐ３１２およびＮチャネルのＭＯＳ（以下、
ＮＭＯＳと記す）トランジスタＱｎ３１３をアナログス
イッチ３１１，３１２，３１３として用い、これらをシ
リーズに配置して作成された構成となっている。

【００２９】階調選択ユニット３２は、データ“０１
０”に対応したＰＭＯＳトランジスタＱｐ３２１、ＮＭ
ＯＳトランジスタＱｎ３２２およびＰＭＯＳトランジス
タＱｐ３２３をアナログスイッチ３２１，３２２，３２
３として用い、これらをシリーズに配置して作成された
構成となっている。階調選択ユニット３３は、データ
“０１１”に対応したＰＭＯＳトランジスタＱｐ３３１
およびＮＭＯＳトランジスタＱｎ３３２，Ｑｎ３３３を
アナログスイッチ３３１，３３２，３３３として用い、
これらをシリーズに配置して作成された構成となってい
る。

【００３０】階調選択ユニット３４は、データ“１０
０”に対応したＮＭＯＳトランジスタＱｎ３４１および
ＰＭＯＳトランジスタＱｐ３４２，Ｑｐ３４３をアナロ
グスイッチ３４１，３４２，３４３として用い、これら
をシリーズに配置して作成された構成となっている。階
調選択ユニット３５は、データ“１０１”に対応したＮ
ＭＯＳトランジスタＱｎ３５１、ＰＭＯＳトランジスタ
Ｑｐ３５２およびＮＭＯＳトランジスタＱｎ３５３をア
ナログスイッチ３５１，３５２，３５３として用い、こ
れらをシリーズに配置して作成された構成となってい
る。

【００３１】階調選択ユニット３６は、データ“１１
０”に対応したＮＭＯＳトランジスタＱｎ３６１，Ｑｎ
３６２およびＰＭＯＳトランジスタＱｐ３６３をアナロ
グスイッチ３６１，３６２，３６３として用い、これら
をシリーズに配置して作成された構成となっている。階
調選択ユニット３７は、データ“１１１”に対応した共
にＮＭＯＳトランジスタＱｎ３７１，Ｑｎ３７２，Ｑｎ
３７３をアナログスイッチ３７１，３７２，３７３とし
て用い、これらをシリーズに配置して作成された構成と
なっている。

【００３２】上記構成の基準電圧選択型ＤＡ変換回路１
２５では、ｎビット（ｎ≧２）のデジタルデータの各ビ
ットの論理に対応した極性のｎ個のアナログスイッチの
各々を、１個のＰＭＯＳトランジスタまたは１個のＮＭ
ＯＳトランジスタを用いて作成し、ＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタの組み合わせで、目的の
階調に対応する２ⁿ 個の階調選択ユニットを構成してい
るので、小面積で多階調のＤＡ変換回路を実現でき、結
果として、非常に狭幅な額縁のＬＣＤパネルを実現でき
る。これは、以下の理由による。

【００３３】図３５に示す従来回路における選択スイ
ッチ７０５とデコード回路７０７が、同一のトランジス
タで形成されることから、回路を構成する素子数が非常
に少なくて済むためである。 ＴＦＴ回路には素子分離のためのウェルが存在しな
く、スイッチとなるＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとを近接して連続形成できることから、回路
の占有面積が非常に小さくて済むためである。

【００３４】上記理由について、単結晶シリコン・ト
ランジスタの構造と比較してさらに詳述する。ここで
は、１個のＮＭＯＳトランジスタと１個のＰＭＯＳトラ
ンジスタとをシリーズに配置して形成する場合を例に採
って考えるものとする。

【００３５】先ず、単結晶シリコン・トランジスタの構
造を考えると、図５に示すように、Ｐ形シリコン基板４
１の基板表面側に、一定の間隔をもってＮ⁺ 拡散領域４
２，４３が形成され、これらＮ⁺ 拡散領域４２，４３間
のチャネルの上方にゲート絶縁膜４４を介してゲート電
極４５が配されることで、ＮＭＯＳトランジスタが形成
される。ここで、Ｎ⁺ 拡散領域４２がドレイン／ソース
領域となり、Ｎ⁺ 拡散領域４３がソース／ドレイン領域
となる。

【００３６】一方、ＮＭＯＳトランジスタに隣接してＰ
ＭＯＳトランジスタを形成するために、Ｎ形不純物の導
入による素子分離用のＮウェル４６が形成される。そし
て、このＮウェル４６内の基板表面側に、一定の間隔を
もってＰ⁺ 拡散領域４７，４８が形成され、これらＰ⁺
拡散領域４７，４８間のチャネルの上方にゲート絶縁膜
４４を介してゲート電極４９が配されることで、ＰＭＯ
Ｓトランジスタが形成される。ここで、Ｐ⁺ 拡散領域４
７がソース／ドレイン領域となり、Ｐ⁺ 拡散領域４８が
ドレイン／ソース領域となる。

【００３７】そして、両トランジスタをシリーズに配置
するために、ＮＭＯＳトランジスタのソース／ドレイン
領域となるＮ⁺ 拡散領域４３とＰＭＯＳトランジスタの
ソース／ドレイン領域となるＰ⁺ 拡散領域４７とが、層
間絶縁膜４９を通してアルミニウム（Ａｌ）配線５０に
よって接続される。また、ＮＭＯＳトランジスタのドレ
イン／ソース領域となるＮ⁺ 拡散領域４２にはＡｌ電極
５１が接続され、ＰＭＯＳトランジスタのドレイン／ソ
ース領域となるＰ⁺ 拡散領域４８にはＡｌ電極５２が接
続される。

【００３８】続いて、例えばボトムゲート型のポリシリ
コン（多結晶シリコン）・ＴＦＴの構造を考えると、図
６に示すように、ガラス基板５３上に一定の距離をおい
てゲート電極５４，５５が形成され、その上にゲート絶
縁膜５６を介してポリシリコン層５７が形成される。

【００３９】そして、ゲート電極５４，５５の側方のシ
リコン酸化膜５６上に、ＮＭＯＳトランジスタのドレイ
ン／ソース領域となる拡散層５８、ＮＭＯＳ，ＰＭＯＳ
トランジスタの双方のソース／ドレイン領域となる拡散
層５９およびＰＭＯＳトランジスタのドレイン／ソース
領域となる拡散層６０が形成される。拡散層５８，６０
には、層間絶縁膜６１を通してＡｌ電極６２，６３がそ
れぞれ接続される。

【００４０】図５のトランジスタ構造と図６のトランジ
スタ構造との対比から明らかなように、ポリシリコン・
ＴＦＴの場合には、単結晶シリコン・トランジスタの場
合のような素子分離のためのウェル（４６）が存在しな
いため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
とを近接して連続形成が可能となり、結果として、回路
の占有面積が非常に小さくて済むのである。

【００４１】ところで、コモン（ＶＣＯＭ）反転駆動を
用いた液晶表示装置において、例えば０Ｖ〜５Ｖのレベ
ル範囲の基準電圧を選択するＤＡ変換回路では、上述し
たように、アナログスイッチとしてＭＯＳトランジスタ
を用いた場合に、選択される基準電圧のダイナミックレ
ンジを確保するためには、ＰＭＯＳトランジスタの閾値
をＶｔｈｐ、ＮＭＯＳトランジスタの閾値をＶｔｈｎと
すると、選択データ信号の低レベル側は０Ｖ−Ｖｔｈｐ
以下でなければならず、高レベル側は５Ｖ＋Ｖｔｈｎ以
上でなければならない。

【００４２】このように、選択データ信号の振幅を、基
準電圧のレベル範囲に対してＰＭＯＳトランジスタの閾
値Ｖｔｈｐだけ低く、かつＮＭＯＳトランジスタの閾値
Ｖｔｈｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖ
ｔｈｐ〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があるこ
とから、図１のシステム構成において、本実施形態で
は、ＤＡ変換回路１２５，１３５の前段にレベルシフタ
（レベルシフト回路）１２４，１３４を配置し、これら
レベルシフタ１２４，１３４でのレベルシフトによって
選択データ信号の上記振幅を達成する構成を採ってい
る。

【００４３】この構成によれば、サンプリング＆第１ラ
ッチ回路１２２，１３２の電源電圧を高く設定すること
なく、小面積の基準電圧選択型ＤＡ変換回路を実現でき
ることになる。ただし、元々の選択データ信号の振幅が
上記の条件を満足するものである場合には、レベルシフ
タ１２４，１３４を設けなくても、選択される基準電圧
のダイナミックレンジを確保することができることは明
らかである。

【００４４】ここで、レベルシフタ１２４，１３４とし
て用いるレベルシフト回路の具体的な回路構成について
説明する。

【００４５】図７は、レベルシフト回路の第１実施例を
示す回路図である。この第１実施例に係るレベルシフト
回路は、各々のゲートおよびドレインがそれぞれ共通に
接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯ
ＳトランジスタＱｐ１１からなるＣＭＯＳインバータ７
１と、各々のゲートおよびドレインがそれぞれ共通に接
続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳ
トランジスタＱｐ１２からなるＣＭＯＳインバータ７２
とが、電源ＶＤＤとグランドとの間に互いに並列に接続
されてなるＣＭＯＳラッチセル７０を基本構成としてい
る。

【００４６】このＣＭＯＳラッチセル７０において、Ｃ
ＭＯＳインバータ７１の入力端（即ち、ＭＯＳトランジ
スタＱｎ１１，Ｑｐ１１のゲート共通接続点）と、ＣＭ
ＯＳインバータ７２の出力端（即ち、ＭＯＳトランジス
タＱｎ１２，Ｑｐ１２のドレイン共通接続点）とが接続
され、さらにＣＭＯＳインバータ７２の入力端（即ち、
ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接
続点）とＣＭＯＳインバータ７１の出力端（即ち、ＭＯ
ＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続
点）とが接続されている。

【００４７】また、ＣＭＯＳインバータ７１の入力端と
第１回路入力端子７３との間に抵抗素子Ｒ１１が、ＣＭ
ＯＳインバータ７２の入力端と第２回路入力端子７４と
の間に抵抗素子Ｒ１２がそれぞれ接続されている。さら
に、ＣＭＯＳインバータ７１の入力端と電源ＶＤＤとの
間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ７２の入力
端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続
されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続
点であるノードと第１回路出力端子７５との間にイン
バータ７７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点で
あるノードと第２回路出力端子７６との間にインバー
タ７８がそれぞれ接続されている。

【００４８】上記構成の第１実施例に係るレベルシフト
回路において、第１回路入力端子７３には例えば３Ｖ程
度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端
子７４には入力信号ｉｎ１の反転の信号ｉｎ２が入力さ
れるものとする。

【００４９】ここで、例えば、入力信号ｉｎ１が論理
“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０
Ｖ）の場合の回路動作を例にとって図８のタイミングを
用いて説明すると、ＣＭＯＳラッチセル７０において、
ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、
電源ＶＤＤ→抵抗素子Ｒ１４→ノード→ＮＭＯＳトラ
ンジスタＱｎ１１→グランドの経路で電流が流れ、同時
にＰＭＯＳトランジスタＱｐ１２がオン状態となるた
め、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノー
ド→抵抗素子Ｒ１１→第２回路入力端子７３の経路で
電流が流れる。

【００５０】このとき、抵抗素子Ｒ１１，Ｒ１４で電圧
降下が生じ、その電圧降下分だけノード，の電位が
上昇する。すなわち、ノード，の電位は、ＤＣシフ
トする。ここで、ノードの方がノードよりもシフト
量が大きいため、ノード，では入力信号ｉｎ１，ｉ
ｎ２の振幅差よりも大きな振幅差が得られることにな
る。

【００５１】また、抵抗素子Ｒ１３，Ｒ１４は、ノード
，をバイアスすることにより、ＣＭＯＳインバータ
７１，７２の動作点をより明確にする作用をなす。そし
て、ノードの電位はインバータ７７で反転されて第１
回路出力端子７５からＶＤＤの振幅の出力信号ｏｕｔと
して導出され、ノードの電位はインバータ７８で反転
されて第２回路出力端子７６から出力信号ｏｕｔの反転
信号ｘｏｕｔとして導出される。

【００５２】上述した回路動作によって、振幅Ｖｐが例
えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤ
の振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされ
て導出されることになる。また、入力信号ｉｎ１が論理
“０”、入力信号ｉｎ２が論理“０”のときには、上述
した動作と全く逆の動作によってレベルシフト動作が行
われることになる。

【００５３】このように、ＣＭＯＳラッチセル７０の２
つの入力部、即ちＣＭＯＳインバータ７１，７２の各入
力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２
が入力される２つの回路入力端子７３，７４との間に抵
抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ
２をＤＣシフトしてＣＭＯＳラッチセル７０の２つの入
力部に与えるようにしたことにより、ＣＭＯＳラッチセ
ル７０を構成する各トランジスタをオンさせるのに十分
な電圧を得ることができるため、閾値Ｖｔｈが大きいデ
バイス、例えばＴＦＴを用いた回路であっても、安定し
たレベルシフト動作を高速にて実現できる。

【００５４】しかも、ＣＭＯＳラッチセル７０の基本回
路に対して抵抗素子を付加するのみで良いため小面積で
実現できるとともに、電源電圧ＶＤＤを下げてもレベル
シフト動作を確実に行うことができるため低消費電力化
を図ることができる。さらには、ＣＭＯＳラッチセル７
０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１
３，Ｒ１４を接続し、ノード，をバイアスするよう
にしたことにより、ＣＭＯＳインバータ７１，７２の動
作点をより明確にすることができるので、より安定した
レベルシフト動作を実現できる。

【００５５】なお、第１実施例に係るレベルシフト回路
では、入力信号ｉｎ２として、入力信号ｉｎ１の反転信
号を入力とするとしたが、入力信号ｉｎ１の論理を判別
することができれば良い訳であるから、必ずしも反転信
号である必要はなく、０Ｖから電源電圧ＶＤＤまでの範
囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆ
として用いるようにすることも可能である。図９に、入
力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ≦
ＶＤＤ）を入力した場合のタイミングチャートを示す。

【００５６】また、図７の回路例では、非反転と反転の
２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっ
ているが、いずれか一方の出力信号のみを導出する構成
であっても良い。この場合には、２つのインバータ７
７，７８のうちの一方が不要になる。

【００５７】図１０は、第１実施例に係るレベルシフト
回路の変形例を示す回路図であり、図中、図７と同等部
分には同一符号を付して示している。この変形例に係る
レベルシフト回路では、図７の抵抗素子Ｒ１１，Ｒ１２
として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳト
ランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１
３，Ｒ１４として、各ゲートがグランドに接続されたＰ
ＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成と
なっている。

【００５８】このように、抵抗素子Ｒ１１〜Ｒ１４をト
ランジスタで実現した場合にも、その回路の動作は図７
の回路の場合と同じである。また、タイミング例につい
ても図８および図９と同じである。なお、本変形例で
は、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ
１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗
素子と等価な形になるようにトランジスタを配置すれ
ば、各トランジスタの極性はどちらでも構わない。

【００５９】図１１は、第１実施例に係るレベルシフト
回路の他の変形例を示す回路図であり、図中、図１０と
同等部分には同一符号を付して示している。この変形例
に係るレベルシフト回路では、図１０の回路において、
ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４およびＰＭＯ
ＳトランジスタＱｐ１３，Ｑｐ１４を、コントロール信
号ＣＮＴＬによってスイッチングする構成となってい
る。すなわち、図示せぬ制御回路から制御端子７９に入
力されるアクティブ“Ｈ”のコントロール信号ＣＮＴＬ
が、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲー
トに印加されるとともに、インバータ７９で反転されて
ＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートに
印加されるようになっている。

【００６０】このように、ＣＭＯＳラッチセル７０の各
トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４
を、コントロール信号ＣＮＴＬによってスイッチングす
る構成をとることで、本レベルシフト回路をレベルシフ
トの必要なときにのみアクティブにし、レベルシフトの
必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ
２の論理状態を保持する、いわゆるラッチ兼用型のレベ
ルシフト回路を実現できることになる。

【００６１】なお、本例では、抵抗素子Ｒ１１〜Ｒ１４
をトランジスタで実現した場合において、これらトラン
ジスタをスイッチング制御するとしたが、抵抗素子Ｒ１
１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、
これらスイッチをスイッチング制御するようにしても、
同様の作用効果を得ることができる。

【００６２】図１２は、第１実施例に係るレベルシフト
回路のさらに他の変形例を示す回路図であり、図中、図
１１と同等部分には同一符号を付して示している。この
変形例に係るレベルシフト回路では、図１１の回路にさ
らにＣＭＯＳラッチセル７０の初期値を決めるためのリ
セット回路８１を付加した構成となっている。このリセ
ット回路８１は、電源ＶＤＤとノードとの間に接続さ
れたＰＭＯＳトランジスタＱｐ１５によって構成され、
このＰＭＯＳトランジスタＱｐ１５のゲートがリセット
端子８２に接続されている。

【００６３】そして、リセット端子８２には、リセット
信号Ｒｅｓｅｔが与えられるようになっている。ここ
で、リセット信号Ｒｅｓｅｔとしては、図１３のタイミ
ングチャートに示すように、電源電圧ＶＤＤよりも遅れ
たタイミングで立ち上がる信号を用いるようにする。こ
のリセット信号Ｒｅｓｅｔは、例えば図１４に示すよう
に、電源電圧ＶＤＤをＲＣ積分回路８３で積分すること
によって簡単に生成することが可能である。

【００６４】このように、図１１の回路にさらにリセッ
ト回路８１を付加し、このリセット回路８１に対して電
源電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセ
ット信号Ｒｅｓｅｔを与えるようにすることにより、電
源立ち上げ時のＣＭＯＳラッチセル７０内の初期値を決
定することができる。このリセット動作により、本例の
場合は、図１３のタイミングチャートから明らかなよう
に、電源立ち上げ時の初期状態でノードの電位が
“Ｈ”レベルとなり、出力信号ｏｕｔが“Ｌ”レベルと
なる。

【００６５】図１５は、レベルシフト回路の第２実施例
を示す回路図である。この第２実施例に係るレベルシフ
ト回路は、各々のゲートおよびドレインが共通に接続さ
れたＮＭＯＳトランジスタＱｎ２１およびＰＭＯＳトラ
ンジスタＱｐ２１からなるＣＭＯＳインバータ８５と、
各々のゲートおよびドレインが共通に接続されたＮＭＯ
ＳトランジスタＱｎ２２およびＰＭＯＳトランジスタＱ
ｐ２２からなるＣＭＯＳインバータ８６とが、電源ＶＤ
Ｄとグランドとの間に互いに並列に接続されてなるＣＭ
ＯＳラッチセル８４を基本回路とした構成となってい
る。

【００６６】このＣＭＯＳラッチセル８４において、Ｃ
ＭＯＳインバータ８５の入力端（即ち、ＭＯＳトランジ
スタＱｎ２１，Ｑｐ２１のゲート共通接続点）と、ＣＭ
ＯＳインバータ８６の出力端（即ち、ＭＯＳトランジス
タＱｎ２２，Ｑｐ２２のドレイン共通接続点）とが接続
され、さらにＣＭＯＳインバータ８６の入力端（即ち、
ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のゲート共通接
続点）とＣＭＯＳインバータ８５の出力端（即ち、ＭＯ
ＳトランジスタＱｎ２１，Ｑｐ２１のドレイン共通接続
点）とが接続されている。

【００６７】また、ＣＭＯＳインバータ８５の入力端と
第１回路入力端子８７との間に抵抗素子Ｒ２１が、ＣＭ
ＯＳインバータ８６の入力端と第２回路入力端子８８と
の間に抵抗素子Ｒ２２がそれぞれ接続されている。ＣＭ
ＯＳインバータ８６の入力端と第１回路出力端子８９と
の間にインバータ９１が、ＣＭＯＳインバータ８５の入
力端と第２回路出力端子９０との間にインバータ９２が
それぞれ接続されている。

【００６８】上記構成の第２実施例に係るレベルシフト
回路において、第１回路入力端子８７には例えば３Ｖ程
度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端
子８８には入力信号ｉｎ１の反転の信号ｉｎ２が入力さ
れるものとする。

【００６９】ここで、例えば、入力信号ｉｎ１が論理
“１”、入力信号ｉｎ２が論理“０”の場合の回路動作
を例にとると、ＣＭＯＳラッチセル８４において、ＮＭ
ＯＳトランジスタＱｎ２１がオン状態となるため、電源
ＶＤＤ→ＰＭＯＳトランジスタＱｐ２１→ＮＭＯＳトラ
ンジスタＱｎ２１→グランドの経路で電流が流れ、同時
にＰＭＯＳトランジスタＱｐ２２がオン状態となるた
め、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ２２→抵抗
素子Ｒ２１→第２回路入力端子８７の経路で電流が流れ
る。

【００７０】このとき、抵抗素子Ｒ２１で電圧降下が生
じ、その電圧降下分だけＣＭＯＳインバータ８５の入力
端の電位が上昇する。すなわち、ＣＭＯＳインバータ８
５の入力電位は、大きくＤＣシフトする。一方、ＣＭＯ
Ｓインバータ８６の入力電位は、ＰＭＯＳトランジスタ
Ｑｐ２１から流れ出る電流が少ないため、ほとんどＤＣ
シフトしない。

【００７１】これにより、ＣＭＯＳインバータ８５，８
６の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差より
も大きな振幅差が得られることになる。そして、ＣＭＯ
Ｓインバータ８６の入力端の電位はインバータ９１で反
転されて第１回路出力端子８９からＶＤＤの振幅の出力
信号ｏｕｔとして導出され、ＣＭＯＳインバータ８５の
入力端の電位はインバータ９２で反転されて第２回路出
力端子９０から出力信号ｏｕｔの反転信号ｘｏｕｔとし
て導出される。

【００７２】上述した回路動作により、第１実施例に係
るレベルシフトレジスタ回路の回路動作の場合と同様
に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が
電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレ
ベルシフトされて導出されることになる。また、入力信
号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”の
ときには、上述した動作と全く逆の動作によってレベル
シフトが行われることになる。

【００７３】なお、第２実施例に係るレベルシフト回路
の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電源
電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別
の基準電圧Ｖｒｅｆとして用いることが可能であり、ま
た非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのう
ちのいずれか一方のみを導出する構成とすることが可能
である。

【００７４】図１６は、第２実施例に係るレベルシフト
回路の変形例を示す回路図であり、図中、図１５と同等
部分には同一符号を付して示している。この変形例に係
るレベルシフト回路では、図１５の抵抗素子Ｒ２１，Ｒ
２２として、各ゲートが電源ＶＤＤに接続されたＮＭＯ
ＳトランジスタＱｎ２３，Ｑｎ２４を用いた構成となっ
ている。このように、抵抗素子Ｒ２１，Ｒ２２をトラン
ジスタで実現した場合にも、その回路の動作は図１５の
回路の場合と同じである。また、この図１６の回路につ
いても、図１１や図１２の変形例と同様の変形が可能で
ある。

【００７５】次に、水平シフトレジスタ１２１，１３１
の具体的な構成について説明する。図１７は、水平シフ
トレジスタ１２１，１３１の構成の一例を示すブロック
図である。

【００７６】ここでは、簡単のために、転送段が３段の
シフトレジスタの例を示している。すなわち、３個のＤ
‐ＦＦ（フリップフロップ）９３-1，９３-2，９３-3が
縦続接続されている。そして、初段のＤ‐ＦＦ９３-1の
Ｄ（データ）入力側にレベルシフト回路９４が設けら
れ、また各段のＤ‐ＦＦ９３-1，９３-2，９３-3の各Ｃ
Ｋ（クロック）入力側にそれぞれレベルシフト回路９５
-1，９５-2，９５-3が設けられている。

【００７７】レベルシフト回路９４は、例えば３Ｖ程度
の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源
電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段
のＤ‐ＦＦ９３-1のＤ入力として与えるためのものであ
る。レベルシフト回路９５-1，９５-2，９５-3は、例え
ば３Ｖ程度の振幅の互いに逆相のクロック信号ＣＫ，Ｘ
ＣＫを電源電圧ＶＤＤの振幅の信号にレベルシフトし、
これを各段のＤ‐ＦＦ９３-1，９３-2，９３-3の各ＣＫ
入力として与えるためのものである。

【００７８】上記構成の水平シフトレジスタ１２１，１
３１において、レベルシフト回路９４，９５-1，９５-
2，９５-3として、例えば、図１１に示した構成のレベ
ルシフト回路を用いている。そして、レベルシフト回路
９４には、スタート信号ＳＴ，ＸＳＴが入力信号ｉｎ
１，ｉｎ２として入力され、電源電圧ＶＤＤがコントロ
ール信号ＣＮＴＬとして入力される。すなわち、レベル
シフト回路９４は、コントロール信号ＣＮＴＬが電源電
圧ＶＤＤであることにより、当該回路は常時アクティブ
の状態にあるため、レベルシフタとしてのみ機能するこ
とになる。

【００７９】一方、レベルシフト回路９５-1，９５-2，
９５-3には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ
１，ｉｎ２として入力され、自段のシフトパルス（Ｑ出
力）と前段のシフトパルス（自段のＤ入力）を２入力と
するＯＲゲート９６-1，９６-2，９６-3の各出力がコン
トロール信号ＣＮＴＬとして入力される。すなわち、レ
ベルシフト回路９５-1，９５-2，９５-3は、自段のＤ‐
ＦＦ９３-1，９３-2，９３-3がシフト動作を行うときに
のみ、即ち低電圧振幅のクロック信号ＣＫ，ＸＣＫを転
送に必要なときにのみレベルシフトを行い、それ以外の
ときにはクロック信号ＣＫ，ＸＣＫをラッチして転送さ
せないようにするラッチ兼用型として機能することにな
る。

【００８０】このように、水平シフトレジスタ１２１，
１３１において、レベルシフト回路９４，９５-1，９５
-2，９５-3として、図１１に示した構成のレベルシフト
回路を用いることにより、当該レベルシフト回路は低電
圧振幅のスタート信号ＳＴ，ＸＳＴやクロック信号Ｃ
Ｋ，ＸＣＫに対して安定したレベルシフト動作を高速に
て実現できるため、Ｄ‐ＦＦ９３-1，９３-2，９３-3を
閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いて構
成した場合であっても、安定した高速転送動作を実現で
きることになる。

【００８１】なお、本例では、レベルシフト回路９４，
９５-1，９５-2，９５-3として、図１１に示した構成の
レベルシフト回路を用いるとしたが、これに限られるも
のではなく、図７、図１０、図１２、図１５または図１
６に示した構成のレベルシフト回路を用いることも可能
であり、上記の場合と同様の作用効果を得ることができ
る。

【００８２】上述したように、駆動回路一体型液晶表示
装置において、水平駆動系１２，１３の水平シフトレジ
スタ１２１，１３１として上記構成のシフトレジスタ、
即ち小面積で実現でき、低消費電力のシフトレジスタを
用いることにより、水平シフトレジスタ１２１，１３１
を含む水平駆動系１２，１３や垂直駆動系１４などの駆
動回路を、有効画素領域１１と同一基板上に作成する際
に、当該駆動回路を配する有効画素領域１１の周辺領域
（額縁）を狭くできるとともに、低消費電力の駆動回路
一体型液晶表示装置を実現できる。

【００８３】しかも、上記構成のシフトレジスタの場合
には、先述したことから明らかなように、閾値Ｖｔｈが
大きいデバイス、例えばＴＦＴを用いた回路であって
も、安定した高速転送動作を実現できるという利点もあ
る。

【００８４】次に、第１，第２の水平駆動系１２，１３
のサンプリング＆第１ラッチ回路１２２，１３２として
用いるサンプリングラッチ回路の具体的な構成について
説明する。

【００８５】図１８は、サンプリングラッチ回路の第１
実施例を示す回路図である。この第１実施例に係るサン
プリングラッチ回路は、各々のゲートおよびドレインが
それぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３
１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭＯ
Ｓインバータ１０１と、各々のゲートおよびドレインが
それぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３
２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯ
Ｓインバータ１０２とが、電源電圧ＶＤＤの電源ライン
１０７とグランドとの間に互いに並列に接続されてなる
比較器構成のＣＭＯＳラッチセル１００を基本構成とし
ている。

【００８６】このＣＭＯＳラッチセル１００において、
ＣＭＯＳインバータ１０１の入力端（即ち、ＭＯＳトラ
ンジスタＱｎ３１，Ｑｐ３１のゲート共通接続点）と、
ＣＭＯＳインバータ１０２の出力端（即ち、ＭＯＳトラ
ンジスタＱｎ３２，Ｑｐ３２のドレイン共通接続点）と
が接続され、さらにＣＭＯＳインバータ１０２の入力端
（即ち、ＭＯＳトランジスタＱｎ３２，Ｑｐ３２のゲー
ト共通接続点）とＣＭＯＳインバータ１０１の出力端
（即ち、ＭＯＳトランジスタＱｎ３１，Ｑｐ３１のドレ
イン共通接続点）とが接続されている。

【００８７】また、ＣＭＯＳインバータ１０１の入力端
と第１回路入力端子１０３との間にスイッチ１０５が、
ＣＭＯＳインバータ１０２の入力端と第２回路入力端子
１０４との間にスイッチ１０６がそれぞれ接続されてい
る。さらに、ＣＭＯＳラッチセル１００の電源側、即ち
ノードＡと電源ライン１０７との間にも、スイッチ１０
８が接続されている。

【００８８】スイッチ１０５，１０６はサンプリング端
子１０９から入力されるサンプリングパルスＳＰによっ
て直接スイッチング制御され、スイッチ１０８はインバ
ータ１１０を経たサンプリングパルスＳＰの反転パルス
によってスイッチング制御される。また、ＣＭＯＳイン
バータ１０２の入力端であるノードと第１回路出力端
子１１１との間にインバータ１１３が、ＣＭＯＳインバ
ータ１０１の入力端であるノードと第２回路出力端子
１１２との間にインバータ１１４がそれぞれ接続されて
いる。

【００８９】上記構成の第１実施例に係るサンプリング
ラッチ回路において、第１回路入力端子１０３には例え
ば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回
路入力端子１０４には０Ｖ以上Ｖｐ以下の電圧範囲内の
任意の直流電圧（基準電圧Ｖｒｅｆ）が信号ｉｎ２とし
て入力されるものとする。

【００９０】ここで、図１９のタイミングチャートを用
いて回路動作を説明するに、サンプリング端子１０９か
らアクティブ“Ｈ”のサンプリングパルスＳＰが入力さ
れると、スイッチ１０５，１０６がオン（閉）状態とな
り、これにより入力信号ｉｎ１，ｉｎ２は、ＣＭＯＳラ
ッチセル１００のノード，に伝達される。このとき
同時に、サンプリングパルスＳＰの反転パルスによって
スイッチ１０８がオフ（開）状態となるため、ＣＭＯＳ
ラッチセル１００の電源側（ノードＡ）が電源ライン１
０７と切り離される。

【００９１】次に、サンプリングパルスＳＰが消滅する
と、ＣＭＯＳラッチセル１００のノード，が第１，
第２回路入力端子１０３，１０４と分断され、同時にＣ
ＭＯＳラッチセル１００の電源側が電源ライン１０７に
接続される。この瞬間のノード，の電圧に応じた比
較処理がＣＭＯＳラッチセル１００によって行われ、か
つラッチ動作が始まる。最終的に、ノードはサンプリ
ングパルスＳＰの消滅した瞬間の入力信号ｉｎ１の極性
にしたがって電源電圧ＶＤＤもしくは０Ｖにラッチされ
ることになる。このときノードには、その逆極性の電
圧がラッチされる。

【００９２】以上の回路動作により、振幅Ｖｐが例えば
３Ｖ程度の入力信号ｉｎ１のデータが、サンプリングパ
ルスＳＰに同期してサンプリングされ、かつノードに
電源電圧ＶＤＤの振幅のデータとしてラッチされる。そ
して、ノードのラッチデータは、インバータ１１３で
反転されて第１回路出力端子１１１から出力信号ｏｕｔ
として導出され、ノードのラッチデータは、インバー
タ１１４で反転されて第２回路出力端子１１２から出力
信号ｏｕｔの反転信号ｘｏｕｔとして導出される。

【００９３】上述したように、比較器構成のＣＭＯＳラ
ッチセル１００を基本構成とし、このＣＭＯＳラッチセ
ル１００の２つの入力部（ノード，）と、２つの入
力信号源（第１，第２回路入力端子１０３，１０４）と
の間にそれぞれスイッチ１０５，１０６を接続するとと
もに、ＣＭＯＳラッチセル１００の電源側（ノードＡ）
と電源ライン１０７との間にもスイッチ１０８を接続
し、スイッチ１０５，１０６とスイッチ１０８とを相補
的にスイッチング制御することにより、スイッチ１０
５，１０６による入力信号ｉｎ１，ｉｎ２のサンプリン
グ期間にはＣＭＯＳラッチセル１００に電流が流れず、
したがって動作時に流れる直流電流は極めて僅かである
ため、本サンプリングラッチ回路での消費電力を低減で
きる。

【００９４】また、サンプリング期間が終了し、ＣＭＯ
Ｓラッチセル１００にスイッチ１０８を通して電源電圧
ＶＤＤが供給された瞬間には、振幅Ｖｐが例えば３Ｖ程
度の入力信号ｉｎ１のデータが電源電圧ＶＤＤの振幅の
データとしてラッチされることになるため、ＴＦＴのよ
うな閾値Ｖｔｈの大きなデバイスを用いて構成した回路
の場合であっても、安定したサンプリング＆ラッチ動作
を実現できる。しかも、ＣＭＯＳラッチセル１００の基
本回路に対してスイッチ１０５，１０６，１０８等を付
加するだけで構成できるため、非常に少ない素子数にて
小面積でレベルシフト機能を持つサンプリングラッチ回
路を実現できる。

【００９５】なお、本実施例に係るサンプリングラッチ
回路においては、入力信号ｉｎ２として、０≦Ｖｒｅｆ
≦Ｖｐの範囲の直流電圧（基準電圧）Ｖｒｅｆを入力す
るとしたが、入力信号ｉｎ１の論理を判別することがで
きれば良い訳であるから、必ずしも直流電圧である必要
はなく、図２０のタイミングチャートに示すように、入
力信号ｉｎ１の反転信号を、その判別の基準信号として
用いるようにすることも可能である。この場合には、０
≦Ｖｒｅｆ≦Ｖｐの範囲の直流電圧を基準電圧とする場
合よりも、入力信号ｉｎ１の論理判別のマージンを大き
くとれる利点がある。

【００９６】また、図１８の回路例では、非反転と反転
の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成とな
っているが、いずれか一方の出力信号のみを導出する構
成であっても良い。この場合には、２つのインバータ１
１３，１１４のうちの一方が不要になる。

【００９７】図２１は、第１実施例に係るレベルシフト
回路の変形例を示す回路図であり、図中、図１８と同等
部分には同一符号を付して示している。この変形例に係
るレベルシフト回路では、図１８の信号入力側のスイッ
チ１０５，１０６としてＮＭＯＳトランジスタＱｎ３
３，Ｑｎ３４を用いるとともに、電源側のスイッチ１０
８としてＰＭＯＳトランジスタＱｐ３３を用い、これら
トランジスタの各ゲートに対してサンプリングパルスＳ
Ｐを直接印加する構成となっている。

【００９８】このように、スイッチ１０５，１０６，１
０８をトランジスタで実現した場合にも、その回路の動
作は図１８の回路の場合と同じである。また、タイミン
グ例についても図１９および図２０と同じである。な
お、本変形例では、スイッチ１０５，１０６をＮＭＯ
Ｓ、スイッチ１０８をＰＭＯＳで実現しているが、サン
プリングパルスＳＰがアクティブ“Ｌ”の場合には、そ
の極性は逆になることは明らかである。

【００９９】図２２は、サンプリングラッチ回路の第２
実施例を示す回路図である。この第２実施例に係るサン
プリングラッチ回路は、各々のゲートおよびドレインが
それぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４
１およびＰＭＯＳトランジスタＱｐ４１からなるＣＭＯ
Ｓインバータ１５１と、各々のゲートおよびドレインが
それぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４
２およびＰＭＯＳトランジスタＱｐ４２からなるＣＭＯ
Ｓインバータ１５２とが、電源ライン１５７とグランド
との間に互いに並列に接続されてなる比較器構成のＣＭ
ＯＳラッチセル１５０を基本構成としている。

【０１００】このＣＭＯＳラッチセル１５０において、
ＣＭＯＳインバータ１５１の入力端（即ち、ＭＯＳトラ
ンジスタＱｎ４１，Ｑｐ４１のゲート共通接続点）と、
ＣＭＯＳインバータ１５２の出力端（即ち、ＭＯＳトラ
ンジスタＱｎ４２，Ｑｐ４２のドレイン共通接続点）と
が接続され、さらにＣＭＯＳインバータ１５２の入力端
（即ち、ＭＯＳトランジスタＱｎ４２，Ｑｐ４２のゲー
ト共通接続点）とＣＭＯＳインバータ１５１の出力端
（即ち、ＭＯＳトランジスタＱｎ４１，Ｑｐ４１のドレ
イン共通接続点）とが接続されている。

【０１０１】また、ＣＭＯＳインバータ１５１の入力端
と第１回路入力端子１５３との間にスイッチ１５５が、
ＣＭＯＳインバータ１５２の入力端と第２回路入力端子
１５４との間にスイッチ１５６がそれぞれ接続されてい
る。さらに、ＣＭＯＳラッチセル１５０の電源側、即ち
ノードＡと電源ライン１５７との間にも、スイッチ１５
８が接続されている。スイッチ１５５，１５６はサンプ
リング端子１５９から入力されるサンプリングパルスＳ
Ｐによって直接スイッチング制御され、スイッチ１５８
はインバータ１６０を経たサンプリングパルスＳＰの反
転パルスによってスイッチング制御される。

【０１０２】また、ＣＭＯＳインバータ１５２の入力端
であるノードと第１回路出力端子１６１との間にイン
バータ１６３が、ＣＭＯＳインバータ１５１の入力端で
あるノードと第２回路出力端子１６２との間にインバ
ータ１６４がそれぞれ接続されている。インバータ１６
３は、各ゲートおよびドレインがそれぞれ共通に接続さ
れ、かつノードＡとグランドとの間に接続されたＰ，Ｎ
ＭＯＳトランジスタＱｐ４３，Ｑｎ４３からなるＣＭＯ
Ｓインバータ構成となっている。インバータ１５４も同
様に、各ゲートおよびドレインがそれぞれ共通に接続さ
れ、かつノードＡとグランドとの間に接続されたＰ，Ｎ
ＭＯＳトランジスタＱｐ４４，Ｑｎ４４からなるＣＭＯ
Ｓインバータ構成となっている。

【０１０３】上記構成の第２実施例に係るサンプリング
ラッチ回路において、第１回路入力端子１５３には例え
ば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回
路入力端子１５４には０Ｖ以上Ｖｐ以下の範囲内の任意
の直流電圧が信号ｉｎ２として入力されるものとする。
この第２実施例に係るサンプリングラッチ回路の回路動
作については、第１実施例に係るサンプリングラッチ回
路のそれと基本的に同じである。

【０１０４】すなわち、サンプリング端子１５９からア
クティブ“Ｈ”のサンプリングパルスＳＰが入力される
と、スイッチ１５５，１５６がオン（閉）状態となり、
これにより入力信号ｉｎ１，ｉｎ２は、ＣＭＯＳラッチ
セル１５０のノード，に伝達される。このとき同時
に、サンプリングパルスＳＰの反転パルスによってスイ
ッチ１５８がオフ（開）状態となるため、ＣＭＯＳラッ
チセル１５０の電源側が電源ライン１５７と切り離され
る。

【０１０５】次に、サンプリングパルスＳＰが消滅する
と、ＣＭＯＳラッチセル１５０のノード，が第１，
第２回路入力端子１５３，１５４と分断され、同時にＣ
ＭＯＳラッチセル１５０の電源側が電源ライン１５７に
接続される。この瞬間のノード，の電圧に応じた比
較処理がＣＭＯＳラッチセル１５０によって行われ、か
つラッチ動作が始まる。最終的に、ノードはサンプリ
ングパルスＳＰの消滅した瞬間の入力信号ｉｎ１の極性
にしたがって電源電圧ＶＤＤもしくは０Ｖにラッチされ
ることになる。このときノードには、その逆極性の電
圧がラッチされる。

【０１０６】以上の回路動作により、振幅Ｖｐが例えば
３Ｖ程度の入力信号ｉｎ１のデータが、サンプリングパ
ルスＳＰに同期してサンプリングされ、かつノードに
電源電圧ＶＤＤの振幅のデータとしてラッチされる。そ
して、ノードのラッチデータは、インバータ１６３で
反転されて第１回路出力端子１６１から出力信号ｏｕｔ
として導出され、ノードのラッチデータは、インバー
タ１６４で反転されて第２回路出力端子１６２から出力
信号ｏｕｔの反転信号ｘｏｕｔとして導出される。

【０１０７】この第２実施例に係るサンプリングラッチ
回路の構成によれば、先述した第１実施例に係るサンプ
リングラッチ回路による作用効果に加えて、ＣＭＯＳイ
ンバータ１６３，１６４に対する電源供給についてもＣ
ＭＯＳラッチセル１５０と同様にスイッチング制御する
ことにより、ＣＭＯＳインバータ１６３，１６４に流れ
る不要な電流を削減できるため、本サンプリングラッチ
回路での消費電力をさらに低減できる。

【０１０８】なお、第２実施例に係るサンプリングラッ
チ回路の場合にも、図２１に示した第１実施例の変形例
の場合のように、スイッチ１５５，１５６，１５８をト
ランジスタで実現可能であり、また入力信号ｉｎ２とし
て入力信号ｉｎ１の反転信号を用いたり、非反転と反転
の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一
方のみを導出する構成とすることも可能である。

【０１０９】上述したように、駆動回路一体型液晶表示
装置において、第１，第２の水平駆動系１２，１３のサ
ンプリング＆第１ラッチ回路１２２，１３２として上記
構成の第１，第２実施例に係るサンプリングラッチ回
路、即ち小面積で実現でき、低消費電力のサンプリング
ラッチ回路を用いることにより、当該サンプリングラッ
チ回路を含む第１，第２の水平駆動系１２，１３や垂直
駆動系１４などの駆動回路を、有効画素領域１１と同一
基板上に作成する際に、当該駆動回路を配する有効画素
領域１１の額縁を狭くできるとともに、低消費電力の駆
動回路一体型液晶表示装置を実現できる。

【０１１０】しかも、上記構成のサンプリングラッチ回
路の場合には、先述したことから明らかなように、閾値
Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路で
あっても、安定したサンプリング＆ラッチ動作を実現で
きるという利点もある。

【０１１１】図２３は、上記構成のサンプリングラッチ
回路を用いて構成されるサンプリング＆第１ラッチ回路
の具体的な構成の一例を示すブロック図であり、例えば
３ビットのデジタルデータｂ０，ｂ１，ｂ２を入力とす
る場合を示す。ここでは、第１の水平駆動系１２側のサ
ンプリング＆第１ラッチ回路１２２を示すが、第２の水
平駆動系１３側のサンプリング＆第１ラッチ回路１３２
についても、その構成は全く同じである。

【０１１２】図２３から明らかなように、デジタルデー
タｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッ
チ回路１２２-1，１２２-2，１２２-3が設けられてい
る。これらサンプリングラッチ回路１２２-1，１２２-
2，１２２-3には、入力信号ｉｎ１としてデジタルデー
タｂ０，ｂ１，ｂ２の各ビットデータが入力され、入力
信号ｉｎ２として基準電圧（直流電圧）Ｖｒｅｆが各回
路に共通に入力される。そして、水平シフトレジスタ１
２１から出力されるサンプリングパルスＳＰにしたがっ
て、低電圧振幅のデータ信号ｂ０，ｂ１，ｂ２のサンプ
リングを行うようになっている。

【０１１３】このサンプリングラッチ回路１２２-1，１
２２-2，１２２-3の各々においてサンプリングされた信
号は、ＴＦＴ回路に必要な高電圧振幅の信号にレベルシ
フトされかつラッチされる。そして、このラッチされた
高電圧振幅の信号は、サンプリングラッチ回路１２２-
1，１２２-2，１２２-3と同様にデジタルデータの各ビ
ットごとに設けられた次段の第２ラッチ回路１２３-1，
１２３-2，１２３-3により線順次処理され、図示せぬレ
ベルシフト１２４（図１参照）を経た後、ＤＡコンバー
タ１２５を通して有効画素領域１１の対応するコラム線
に出力される。

【０１１４】ここで、サンプリングラッチ回路１２２-
1，１２２-2，１２２-3は非常に小面積の中に納め得る
ことが要求される。１つのサンプリングラッチユニット
に割り当てられる水平方向の長さは、図１に示す駆動回
路一体型液晶表示装置の構成では、ドットピッチ／ビッ
ト数となり、極めて短い。したがって、この条件を満足
できるサンプリングラッチ回路１２２-1，１２２-2，１
２２-3として、小面積で実現できる上記各実施例に係る
サンプリングラッチ回路が非常に有効なものとなる。

【０１１５】なお、図２３の回路例では、入力信号ｉｎ
２として基準電圧（直流電圧）Ｖｒｅｆを各回路に共通
に入力する構成となっているが、第１実施例に係るサン
プリングラッチ回路においても説明したように、図２４
に示すように、各サンプリングラッチ回路１２２-1，１
２２-2，１２２-3ごとに、データ信号ｂ０，ｂ１，ｂ２
の反転信号ｘｂ０，ｘｂ１，ｘｂ２を入力することも可
能である。

【０１１６】図２５は、図２４の変形例を示すブロック
図であり、図中、図２４と同等部分には同一符号を付し
て示している。この変形例では、各サンプリングラッチ
回路１２２-1，１２２-2，１２２-3の電源側のスイッチ
（図１８のスイッチ１０８、図２２のスイッチ１５８に
相当）を各回路１２２-1，１２２-2，１２２-3間で共用
し、このスイッチを例えばＰＭＯＳトランジスタＱｐ４
５で実現した構成となっている。

【０１１７】上記の構成によれば、デジタルデータが例
えば３ビットの場合には、電源側のスイッチを２個削減
できることになるため、回路のさらなる小面積化が可能
となる。また、図２３の回路例の場合と同様に、反転信
号ｘｂ０，ｘｂ１，ｘｂ２に代えて、直流電圧の基準電
圧Ｖｒｅｆを各サンプリングラッチ回路１２２-1，１２
２-2，１２２-3に共通の入力信号ｉｎ２としても良い。

【０１１８】次に、第１，第２の水平駆動系１２，１３
の第２ラッチ回路１２３，１３３として用いるラッチ回
路の具体的な構成について説明する。

【０１１９】図２６は、ラッチ回路の第１実施例を示す
回路図である。この第１実施例に係るラッチ回路は、各
々のゲートおよびドレインがそれぞれ共通に接続された
ＮチャネルＭＯＳトランジスタＱｎ５１およびＰチャネ
ルＭＯＳトランジスタＱｐ５１からなるＣＭＯＳインバ
ータ１７１と、各々のゲートおよびドレインがそれぞれ
共通に接続されたＮＭＯＳトランジスタＱｎ５２および
ＰＭＯＳトランジスタＱｐ５２からなるＣＭＯＳインバ
ータ１７２とが、互いに並列に接続されてなるＣＭＯＳ
ラッチセル１７０を基本構成としている。

【０１２０】このＣＭＯＳラッチセル１７０において、
ＣＭＯＳインバータ１７１の入力端（即ち、ＭＯＳトラ
ンジスタＱｎ５１，Ｑｐ５１のゲート共通接続点）と、
ＣＭＯＳインバータ１７２の出力端（即ち、ＭＯＳトラ
ンジスタＱｎ５２，Ｑｐ５２のドレイン共通接続点）と
が接続され、さらにＣＭＯＳインバータ１７２の入力端
（即ち、ＭＯＳトランジスタＱｎ５２，Ｑｐ５２のゲー
ト共通接続点）とＣＭＯＳインバータ１７１の出力端
（即ち、ＭＯＳトランジスタＱｎ５１，Ｑｐ５１のドレ
イン共通接続点）とが接続されている。

【０１２１】ＣＭＯＳインバータ１７１の入力端と第１
回路入力端子１７３との間にスイッチ１７５が接続さ
れ、ＣＭＯＳインバータ１７２の入力端と第２回路入力
端子１７４との間にスイッチ１７６が接続されている。
また、ＣＭＯＳインバータ１７２の出力端は第１回路出
力端子１７７に、ＣＭＯＳインバータ１７１の出力端は
第２回路出力端子１７８にそれぞれ接続されている。そ
して、これら回路出力端子１７７，１７８を通して互い
に逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２
が導出される。

【０１２２】このＣＭＯＳラッチセル１７０の正電源
側、即ちノードＡは正の電源電圧ＶＤＤの電源ライン１
７９に直接接続されている。また、負電源側、即ちノー
ドＢはスイッチ１８０を介して負電源側電圧（例えば、
グランドレベル）ＶＳＳ１の電源ライン１８２に接続さ
れるとともに、スイッチ１８１を介して電源電圧ＶＳＳ
１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ラ
イン１８３に接続されている。

【０１２３】スイッチ１８０はスイッチ１７５，１７６
と共に、図示せぬ制御回路から入力端子１８４に入力さ
れるアウトプットイネーブルパルスｏｅ１によってスイ
ッチング制御される。一方、スイッチ１８１は、上記制
御回路から入力端子１８５に入力されるアウトプットイ
ネーブルパルスｏｅ２によってスイッチング制御され
る。

【０１２４】上記構成の第１実施例に係るラッチ回路に
おいて、第１回路入力端子１７３にはＶＤＤ〜ＶＳＳ１
の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子
１７４には入力信号ｉｎ１の反転信号ｉｎ２が入力され
るものとする。ここで、第１実施例に係るラッチ回路の
回路動作について、図２７のタイミングチャートを用い
て説明する。

【０１２５】先ず、アクティブ“Ｈ”のアウトプットイ
ネーブルパルスｏｅ１が入力端子１７４に入力される
と、これに応答してスイッチ１７５，１７６がオン
（閉）状態となって入力信号ｉｎ１，ｉｎ２をサンプリ
ングし、ＣＭＯＳラッチセル１７０へ伝達する。これに
より、入力信号ｉｎ１，ｉｎ２は、ＶＤＤ〜ＶＳＳ１の
振幅で一旦ＣＭＯＳラッチセル１７０にラッチされる。

【０１２６】このラッチ動作の期間では、スイッチ１８
０がアウトプットイネーブルパルスｏｅ１に応答してオ
ン状態にある一方、アウトプットイネーブルパルスｏｅ
２がアウトプットイネーブルパルスｏｅ１の逆極性
（“Ｌ”レベル）にあることから、スイッチ１８１がオ
フ（開）状態にあるため、ＣＭＯＳラッチセル１７０の
負電源側は電源電圧ＶＳＳ１の電源ライン１７２に接続
されることになる。

【０１２７】次に、アウトプットイネーブルパルスｏｅ
１が“Ｌ”レベルに遷移するとともに、アウトプットイ
ネーブルパルスｏｅ２が“Ｈ”レベルに遷移することに
よって出力動作の期間に移行する。この期間では、スイ
ッチ１８０がオフ状態、スイッチ１８１がオン状態とな
るため、ＣＭＯＳラッチセル１７０の負電源側は電源電
圧ＶＳＳ２の電源ライン１８３に接続されることにな
る。

【０１２８】これにより、ＣＭＯＳラッチセル１７０に
おいて、それまでＶＤＤ〜ＶＳＳ１の振幅でラッチされ
ていた信号が、ＶＤＤ〜ＶＳＳ２の振幅を持つことにな
る。そして、このＶＤＤ〜ＶＳＳ２の振幅の信号が信号
ｏｕｔ１，ｏｕｔ２として出力されることになる。その
結果、ＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ
２をサンプリングラッチし、ＶＤＤ〜ＶＳＳ２の振幅を
持つ信号ｏｕｔ１，ｏｕｔ２にレベル変換（レベルシフ
ト）することができる。

【０１２９】上述したように、第１実施形態に係るラッ
チ回路では、ＣＭＯＳラッチセル１７０を基本構成と
し、レベルシフト機能を持つラッチ回路において、ＣＭ
ＯＳラッチセル１７０の負電源側にＶＳＳ１電源とＶＳ
Ｓ２電源を選択する２つのスイッチ１８０，１８１を設
け、これらスイッチ１８０，１８１をＣＭＯＳラッチセ
ル１７０のラッチ動作および出力動作の各期間に応じて
スイッチング制御することにより、ＣＭＯＳラッチセル
１７０がラッチ動作の期間ではＶＳＳ１電源で動作し、
出力動作の期間ではＶＳＳ２電源で動作することにな
る。

【０１３０】これにより、ＶＳＳ１／ＶＳＳ２の電源に
流れる電流を抑制することができ、特に出力負荷を充電
するための充電電流の多くはＶＤＤ電源からＶＳＳ１電
源に向かって流れるため、ＶＳＳ２電源に流れる電流が
非常に少ない。しかも、少ない回路素子数でラッチ動作
およびレベルシフト動作を実現できるとともに、低電圧
振幅の信号で強制的に高電圧振幅の信号用のラッチを書
き換える必要がなく、前段の信号バッファのサイズが小
さくて済むため、小面積化のレベルシフト機能付きラッ
チ回路を実現できる。

【０１３１】図２８に、別のタイミング例を示す。図２
８のタイミング例では、アウトプットイネーブルパルス
ｏｅ２の立ち下がりがアウトプットイネーブルパルスｏ
ｅ１の立ち上がりよりも若干早く、アウトプットイネー
ブルパルスｏｅ２の立ち上がりがアウトプットイネーブ
ルパルスｏｅ１の立ち下がりよりも若干遅くなってい
る。このようなタイミング関係にすることで、ＶＳＳ２
電源へ流れ込む電流を確実に減らすことができる。

【０１３２】図２９は、第１実施例に係るラッチ回路の
具体例を示す回路図であり、図中、図２６と同等部分に
は同一符号を付して示している。この具体例に係るラッ
チ回路では、図２６のスイッチ１７５，１７６，１８
０，１８１として、ＮＭＯＳトランジスタＱｎ５３，Ｑ
ｎ５４，Ｑｎ５５，Ｑｎ５６を用い、トランジスタＱｎ
５３，Ｑｎ５４，Ｑｎ５５の各ゲートにアウトプットイ
ネーブルパルスｏｅ１を、トランジスタＱｎ５６のゲー
トにアウトプットイネーブルパルスｏｅ２をそれぞれ印
加する構成となっている。

【０１３３】このように、スイッチ１７５，１７６，１
８０，１８１をトランジスタで実現した場合にも、その
回路の動作は図２６の回路の場合と同じである。また、
タイミング例についても図２７および図２８と同じであ
る。なお、本具体例では、スイッチ１７５，１７６，１
８０，１８１をＮＭＯＳで実現しているが、アウトプッ
トイネーブルパルスｏｅ１，ｏｅ２がアクティブ“Ｌ”
の場合には、その極性は逆になることは明らかである。

【０１３４】図３０は、ラッチ回路の第２実施例を示す
回路図である。この第２実施例に係るラッチ回路は、各
々のゲートおよびドレインがそれぞれ共通に接続された
ＮＭＯＳトランジスタＱｎ６１およびＰＭＯＳトランジ
スタＱｐ６１からなるＣＭＯＳインバータ１９１と、各
々のゲートおよびドレインがそれぞれ共通に接続された
ＮＭＯＳトランジスタＱｎ６２およびＰＭＯＳトランジ
スタＱｐ６２からなるＣＭＯＳインバータ１９２とが、
互いに並列に接続されてなるＣＭＯＳラッチセル１９０
を基本構成としている。

【０１３５】このＣＭＯＳラッチセル１９０において、
ＣＭＯＳインバータ１９１の入力端（即ち、ＭＯＳトラ
ンジスタＱｎ６１，Ｑｐ６１のゲート共通接続点）と、
ＣＭＯＳインバータ１９２の出力端（即ち、ＭＯＳトラ
ンジスタＱｎ６２，Ｑｐ６２のドレイン共通接続点）と
が接続され、さらにＣＭＯＳインバータ１９２の入力端
（即ち、ＭＯＳトランジスタＱｎ６２，Ｑｐ６２のゲー
ト共通接続点）とＣＭＯＳインバータ１９１の出力端
（即ち、ＭＯＳトランジスタＱｎ６１，Ｑｐ６１のドレ
イン共通接続点）とが接続されている。

【０１３６】ＣＭＯＳインバータ１９１の入力端と第１
回路入力端子１９３との間にスイッチ１９５が接続さ
れ、ＣＭＯＳインバータ１９２の入力端と第２回路入力
端子１９４との間にスイッチ１９６が接続されている。
また、ＣＭＯＳインバータ１９２の出力端は第１回路出
力端子１９７に、ＣＭＯＳインバータ１９１の出力端は
第２回路出力端子１９８にそれぞれ接続されている。そ
して、これら回路出力端子１９７，１９８を通して互い
に逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２
が導出される。

【０１３７】このＣＭＯＳラッチセル１９０の正電源
側、即ちノードＡはスイッチ１９９を介して正電源電圧
ＶＤＤ１の電源ライン２０１に接続されるとともに、ス
イッチ２００を介して電源電圧ＶＤＤ１よりも高い電源
電圧ＶＤＤ２の電源ライン２０２に接続されている。ま
た、負電源側、即ちノードＢは負電源側電圧（例えば、
グランドレベル）ＶＳＳの電源ライン２０３に直接接続
されている。

【０１３８】スイッチ１９９はスイッチ１９５，１９６
と共に、図示せぬ制御回路から入力端子２０４に入力さ
れるアウトプットイネーブルパルスｏｅ１によってスイ
ッチング制御される。一方、スイッチ２００は、上記制
御回路から入力端子２０５に入力されるアウトプットイ
ネーブルパルスｏｅ２によってスイッチング制御され
る。

【０１３９】上記構成の第２実施例に係るラッチ回路に
おいて、第１回路入力端子１９３にはＶＤＤ１〜ＶＳＳ
の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子
１９４には入力信号ｉｎ１の反転信号ｉｎ２が入力され
るものとする。また、アウトプットイネーブルパルスｏ
ｅ１，ｏｅ２としては、第１実施例に係るラッチ回路の
場合と同様に、図２７または図２８のタイミング関係に
あるパルスが入力される。

【０１４０】これにより、第２実施例に係るラッチ回路
では、基本的に、第１実施例に係るラッチ回路と同じ動
作が行われる。すなわち、アウトプットイネーブルパル
スｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ
１電源のもとで動作し、ＶＤＤ１〜ＶＳＳの振幅を持つ
信号ｉｎ１，ｉｎ２がスイッチ１９５，１９６を通して
ＣＭＯＳラッチセル１９０に同じ振幅で一旦ラッチされ
る。

【０１４１】次に、アウトプットイネーブルパルスｏｅ
２がアクティブの出力動作の期間では、ＣＭＯＳラッチ
セル１９０の正側の電源がＶＤＤ１電源からＶＤＤ２電
源に切り換わるため、ＶＤＤ１〜ＶＳＳの振幅を持つ信
号がＶＤＤ２〜ＶＳＳの振幅の信号にレベルシフトさ
れ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出され
ることになる。

【０１４２】上述したように、第２実施例に係るラッチ
回路では、ＣＭＯＳラッチセル１９０の正電源側に電源
選択用の２つのスイッチ１９９，２００を設け、これら
スイッチ１９９，２００をＣＭＯＳラッチセル１９０の
ラッチ動作および出力動作の各期間に応じてスイッチン
グ制御することにより、ラッチ動作の期間ではＶＤＤ１
電源で動作し、出力動作の期間ではＶＤＤ２電源で動作
することになるため、第１実施例の場合と同様に、ＶＤ
Ｄ１／ＶＤＤ２の電源に流れる電流を抑制することがで
き、しかも少ない回路素子数で構成できるとともに、低
電圧振幅の信号で強制的に高電圧振幅の信号用のラッチ
を書き換える必要がなく、前段の信号バッファのサイズ
が小さくて済むため、小面積化が可能となる。

【０１４３】図３１は、ラッチ回路の第３実施例を示す
回路図である。この第３実施例に係るラッチ回路は、各
々のゲートおよびドレインがそれぞれ共通に接続された
ＮＭＯＳトランジスタＱｎ７１およびＰＭＯＳトランジ
スタＱｐ７１からなるＣＭＯＳインバータ２１１と、各
々のゲートおよびドレインがそれぞれ共通に接続された
ＮＭＯＳトランジスタＱｎ７２およびＰＭＯＳトランジ
スタＱｐ７２からなるＣＭＯＳインバータ２１２とが、
互いに並列に接続されてなるＣＭＯＳラッチセル２１０
を基本構成としている。

【０１４４】このＣＭＯＳラッチセル２１０において、
ＣＭＯＳインバータ２１１の入力端（即ち、ＭＯＳトラ
ンジスタＱｎ７１，Ｑｐ７１のゲート共通接続点）と、
ＣＭＯＳインバータ２１２の出力端（即ち、ＭＯＳトラ
ンジスタＱｎ７２，Ｑｐ７２のドレイン共通接続点）と
が接続され、さらにＣＭＯＳインバータ２１２の入力端
（即ち、ＭＯＳトランジスタＱｎ７２，Ｑｐ７２のゲー
ト共通接続点）とＣＭＯＳインバータ２１１の出力端
（即ち、ＭＯＳトランジスタＱｎ７１，Ｑｐ７１のドレ
イン共通接続点）とが接続されている。

【０１４５】ＣＭＯＳインバータ２１１の入力端と第１
回路入力端子２１３との間にスイッチ２１５が接続さ
れ、ＣＭＯＳインバータ２１２の入力端と第２回路入力
端子２１４との間にスイッチ２１６が接続されている。
また、ＣＭＯＳインバータ２１２の出力端は第１回路出
力端子２１７に、ＣＭＯＳインバータ２１１の出力端は
第２回路出力端子２１８にそれぞれ接続されている。そ
して、これら回路出力端子２１７，２１８を通して互い
に逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２
が導出される。

【０１４６】このＣＭＯＳラッチセル２１０の正電源
側、即ちノードＡはスイッチ２１９を介して正電源電圧
ＶＤＤ１の電源ライン２２１に接続されるとともに、ス
イッチ２２０を介して電源電圧ＶＤＤ１よりも高い電源
電圧ＶＤＤ２の電源ライン２２２に接続されている。ま
た、負電源側、即ちノードＢはスイッチ２２３を介して
負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電
源ライン２２５に接続されるとともに、スイッチ２２４
を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源
電圧）ＶＳＳ２の電源ライン２２６に接続されている。

【０１４７】スイッチ２１９，２２３はスイッチ２１
５，２１６と共に、図示せぬ制御回路から入力端子２２
７に入力されるアウトプットイネーブルパルスｏｅ１に
よってスイッチング制御される。一方、スイッチ２２
０，２２４は、上記制御回路から入力端子２２８に入力
されるアウトプットイネーブルパルスｏｅ２によってス
イッチング制御される。

【０１４８】上記構成の第３実施例に係るラッチ回路に
おいて、第１回路入力端子２１３にはＶＤＤ１〜ＶＳＳ
の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子
２１４には入力信号ｉｎ１の反転信号ｉｎ２が入力され
るものとする。また、アウトプットイネーブルパルスｏ
ｅ１，ｏｅ２としては、第１，第２実施例に係るラッチ
回路の場合と同様に、図２７または図２８のタイミング
関係にあるパルスが入力される。

【０１４９】これにより、第３実施例に係るラッチ回路
では、基本的に、第１，第２実施例に係るラッチ回路と
同じ動作が行われる。すなわち、アウトプットイネーブ
ルパルスｏｅ１がアクティブのラッチ動作の期間では、
ＶＤＤ１，ＶＳＳ１の各電源のもとで動作し、ＶＤＤ１
〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ
２１５，２１６を通してＣＭＯＳラッチセル２１０に同
じ振幅で一旦ラッチされる。

【０１５０】次に、アウトプットイネーブルパルスｏｅ
２がアクティブの出力動作の期間では、ＣＭＯＳラッチ
セル２１０の正側の電源がＶＤＤ１電源からＶＤＤ２電
源に切り換わるとともに、負側の電源がＶＳＳ１電源か
らＶＳＳ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳ１
の振幅を持つ信号がＶＤＤ２〜ＶＳＳ２の振幅の信号に
レベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２
として導出されることになる。

【０１５１】上述したように、第３実施例に係るラッチ
回路では、ＣＭＯＳラッチセル２１０の正電源側および
負電源側にそれぞれ２つのスイッチ２１９，２２０およ
びスイッチ２２３，２２４を電源選択用として設け、こ
れらスイッチ２１９，２２０およびスイッチ２２３，２
２４をＣＭＯＳラッチセル２１０のラッチ動作および出
力動作の各期間に応じてスイッチング制御することによ
り、ラッチ動作の期間ではＶＤＤ１，ＶＳＳ１の各電源
で動作し、出力動作の期間ではＶＤＤ２，ＶＳＳ２の各
電源で動作することになるため、第１，第２実施例の場
合と同様に、各電源に流れる電流を抑制することができ
る。しかも、少ない回路素子数で構成できるとともに、
低電圧振幅の信号で強制的に高電圧振幅の信号用のラッ
チを書き換える必要がなく、前段の信号バッファのサイ
ズが小さくて済むため、小面積化が可能となる。

【０１５２】なお、上記第２，第３実施例に係るラッチ
回路についても、第１実施例の具体例（図２９参照）と
同様に、図３０におけるスイッチ１９５，１９６，１９
９，２００および図３１におけるスイッチ２１５，２１
６，２１９，２２０，２２３，２２４をトランジスタで
実現可能である。ただし、図３０におけるスイッチ１９
９，２００および図３１におけるスイッチ２１９，２２
０としては、ＰＭＯＳトランジスタが好ましく、この場
合はこれらをスイッチングする信号としてアウトプット
イネーブルパルスｏｅ１，ｏｅ２の各反転信号を用いる
ことになる。

【０１５３】また、第１，第２，第３実施例に係るラッ
チ回路では、互いに反転信号である２つの出力信号ｏｕ
ｔ１，ｏｕｔ２を導出する構成としたが、いずれか一方
の出力信号のみを導出する構成であっても良い。

【０１５４】上述したように、駆動回路一体型液晶表示
装置において、第１，第２の水平駆動系１２，１３の第
２ラッチ回路１２３，１３３として上記構成のレベルシ
フト機能付きラッチ回路、即ち小面積で実現でき、低消
費電力のラッチ回路を用いることにより、当該ラッチ回
路を含む水平駆動系１２，１３や垂直駆動系１４などの
駆動回路を、有効画素領域１１と同一基板上に作成する
際に、当該駆動回路を配する有効画素領域１１の額縁を
狭くできるとともに、低消費電力の駆動回路一体型液晶
表示装置を実現できる。

【０１５５】図３２は、上述した各実施例のうち、第１
実施例に係るラッチ回路（図２６参照）を第２ラッチ回
路１２３，１３３として用いた場合の具体的な構成の一
例を示すブロック図であり、例えば３ビットのデジタル
データｂ０，ｂ１，ｂ２を入力する場合の例を示してい
る。ここでは、第１の水平駆動系１２側の第２ラッチ回
路１２３を示すが、第２の水平駆動系１３側の第２ラッ
チ回路１３３についても、その構成は全く同じである。

【０１５６】図３２から明らかなように、デジタルデー
タｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッ
チ回路１２２-1，１２２-2，１２２-3が、さらにその後
段にラッチ回路１２３-1，１２３-2，１２３-3がそれぞ
れ設けられている。サンプリングラッチ回路１２２-1，
１２２-2，１２２-3は、デジタルデータｂ０，ｂ１，ｂ
２の各ビットデータを入力とし、水平シフトレジスタ１
２１（図１参照）から出力されるサンプリングパルスに
したがって、各入力データのサンプリングを行うように
なっている。

【０１５７】一方、ラッチ回路１２３-1，１２３-2，１
２３-3には、サンプリングラッチ回路１２２-1，１２２
-2，１２２-3から各サンプリングデータが供給されると
ともに、外部から入力されるラッチパルスに基づいてバ
ッファ２３０から出力されるアウトプットイネーブルパ
ルスｏｅ１，ｏｅ２がラッチパルスとして入力され、さ
らに第２の電源発生回路２３１からＶＳＳ２電源が負側
の第２の電源として供給される構成となっている。

【０１５８】これにより、ラッチ回路１２３-1，１２３
-2，１２３-3は、前段のサンプリングラッチ回路１２２
-1，１２２-2，１２２-3の各サンプリングデータをアウ
トプットイネーブルパルスｏｅ１に応答してサンプリン
グラッチした後、データの同時化（線順次化）と次段の
ＤＡ変換に必要な信号振幅へのレベル変換をアウトプッ
トイネーブルパルスｏｅ２のタイミングで行い、図示せ
ぬレベルシフタ１２４（図１参照）でレベルシフトした
後、ＤＡコンバータ１２５を通して有効画素領域１１の
対応するコラム線へ出力する。

【０１５９】このように、駆動回路一体型液晶表示装置
において、第２ラッチ回路１２３，１３３として上記各
実施例に係るラッチ回路を用いることにより、当該ラッ
チ回路ではラッチ動作／出力動作の各期間で電源を使い
分けるようにしているため、第２の電源発生回路２３１
に流れる電流を抑制できる。これにより、第２の電源発
生回路２３１の液晶パネルへの内蔵（一体形成）化が容
易になるとともに、第２ラッチ回路１２３，１３３を小
面積にて実現できるため、液晶パネルの狭額縁化が可能
となる。

【０１６０】図３３は、図３２の変形例を示すブロック
図であり、図中、図３２と同等部分には同一符号を付し
て示しているいる。この変形例では、各ラッチ回路１２
３-1，１２３-2，１２３-3の負電源側のスイッチ（図２
６のスイッチ１８０，１８１に相当）としてスイッチ２
３２，２３３を設け、このスイッチ２３２，２３３を各
回路１２３-1，１２３-2，１２３-3間で共用した構成と
なっている。

【０１６１】この構成によれば、デジタルデータが例え
ば３ビットの例では、図２６の回路をそのまま用いた場
合には、３ビットに対応した３個のラッチ回路の各々に
対して負電源側のスイッチが２個、計６個の電源切り換
え用のスイッチが必要であるのに対して、３個のラッチ
回路に対して２個のスイッチで済み、電源切り換え用の
スイッチを４個削減できることになるため、さらなる小
面積化が可能となり、よって液晶パネルのより狭額縁化
が実現できる。

【０１６２】なお、本例では、第２ラッチ回路１２３，
１３３として、第１実施例に係るラッチ回路を用いると
したが、第２，第３実施例に係るラッチ回路を用いるこ
とも可能であり、同様の作用効果を得ることができる。

【０１６３】以上、水平シフトレジスタ１２１，１３
１、サンプリング＆ラッチ回路１２２，１３２、第２ラ
ッチ回路１２３，１３３、レベルシフタ１２４，１３４
およびＤＡ変換回路１２５，１３５の具体的な実施例に
ついて説明したが、これら各実施例に係る回路構成を液
晶表示装置の各回路が同時に採用する必要はなく、いず
れかの回路が上記各実施例に係る回路構成を採用した構
成とすることも可能であり、この場合であってもＬＣＤ
パネルの狭額縁化に寄与できる。

【０１６４】

【発明の効果】以上説明したように、本発明によれば、
基準電圧選択型ＤＡ変換回路およびこれを搭載した駆動
回路一体型液晶表示装置において、ｎビットのデータ信
号の各ビットの論理に対応した極性のｎ個のアナログス
イッチが互いに直列に接続されてなる２ⁿ 個の階調選択
ユニットを、２ⁿ 本の基準電圧線の各々と画素部のコラ
ム線との間にそれぞれ接続したことにより、データ信号
をデコードするデコード回路と、そのデコード出力に基
づいて対応する基準電圧を選択する選択スイッチとを同
一トランジスタで形成可能となり、回路を構成する素子
数が少なくて済むため、消費電力を増やすことなく、非
常に狭幅な額縁のＬＣＤパネルを実現できることにな
る。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る駆動回路一体型液晶
表示装置のシステム構成を示すブロック図である。

【図２】有効画素領域の構成の一例を示す回路図であ
る。

【図３】基準電圧選択型ＤＡ変換回路の基本構成図であ
る。

【図４】基準電圧選択型ＤＡ変換回路の具体的な回路構
成を示す回路図である。

【図５】単結晶シリコン・トランジスタの構造の一例を
示す断面図である。

【図６】ポリシリコンＴＦＴの構造の一例を示す断面図
である。

【図７】レベルシフト回路の第１実施例を示す回路図で
ある。

【図８】第１実施例に係るレベルシフト回路の回路動作
を説明するためのタイミングチャートである。

【図９】直流電圧を基準電圧とした場合のタイミングチ
ャートである。

【図１０】第１実施例に係るレベルシフト回路の変形例
を示す回路図である。

【図１１】第１実施例に係るレベルシフト回路の他の変
形例を示す回路図である。

【図１２】第１実施例に係るレベルシフト回路のさらに
他の変形例を示す回路図である。

【図１３】リセット回路を付加した場合の回路動作を説
明するためのタイミングチャートである。

【図１４】リセット信号を生成する回路例を示す回路図
である。

【図１５】レベルシフト回路の第２実施例を示す回路図
である。

【図１６】第２実施例に係るレベルシフト回路の変形例
を示す回路図である。

【図１７】水平シフトレジスタの構成の一例を示すブロ
ック図である。

【図１８】サンプリングホールド回路の第１実施例を示
す回路図である。

【図１９】第１実施例に係るサンプリングホールド回路
の回路動作を説明するためのタイミングチャートであ
る。

【図２０】入力信号ｉｎ１の反転信号を入力信号ｉｎ２
とした場合のタイミングチャートである。

【図２１】第１実施形態に係るサンプリングホールド回
路の変形例を示す回路図である。

【図２２】サンプリングホールド回路の第２実施例を示
す回路図である。

【図２３】各実施例に係るサンプリングホールド回路を
サンプリング＆第１ラッチ回路として用いた場合の具体
的な構成の一例を示すブロック図である。

【図２４】デジタルデータの反転データを入力信号ｉｎ
２とした場合の構成を示すブロック図である。

【図２５】図２４の変形例を示すブロック図である。

【図２６】ラッチ回路の第１実施例を示す回路図であ
る。

【図２７】第１実施形態に係るラッチ回路の回路動作を
説明するためのタイミングチャートである。

【図２８】第１実施形態に係るラッチ回路の回路動作の
別のタイミング例を示すタイミングチャートである。

【図２９】第１実施形態に係るラッチ回路の具体例を示
す回路図である。

【図３０】ラッチ回路の第２実施例を示す回路図であ
る。

【図３１】ラッチ回路の第３実施例を示す回路図であ
る。

【図３２】各実施形態に係るラッチ回路を第２ラッチ回
路として用いた場合の具体的な構成の一例を示すブロッ
ク図である。

【図３３】図３２の変形例を示すブロック図である。

【図３４】従来例のシステム構成を示すブロック図であ
る。

【図３５】基準電圧選択型ＤＡ変換回路の一例を示す回
路図である。

【符号の説明】

１１…有効画素領域、１２，１３…第１，第２の水平駆
動系、１４…垂直駆動系、２０…画素、２１…ＴＦＴ
（薄膜トランジスタ）、２２…液晶セル、２３…補助容
量、３０〜３７…階調選択ユニット、７０，８４，１０
０，１５０，１７０，１９０…ＣＭＯＳラッチセル、７
１，７２，８５，８６，１０１，１０２，１５１，１５
２，１７１，１７２，１９１，１９２…ＣＭＯＳインバ
ータ、１２１，１３１…水平シフトレジスタ、１２２，
１３２…サンプリング＆第１ラッチ回路（サンプリング
ラッチ回路）、１２３，１３３…第２ラッチ回路（ラッ
チ回路）、１２４，１３４…レベルシフタ（レベルシフ
ト回路）、１２５，１３５…ＤＡ変換回路、３０１〜３
０３，３１１〜３１３，３２１〜３２３，３３１〜３３
３，３４１〜３４３，３５１〜３５３，３６１〜３６
３，３７１〜３７３…アナログスイッチ、Ｖｒｅｆ０〜
Ｖｒｅｆ７…基準電圧

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ｎビット（ｎは２以上の整数）のデータ
   信号の各ビットの論理に対応した極性のｎ個のアナログ
   スイッチが互いに直列に接続されてなり、かつ２ⁿ 本の
   基準電圧線の各々と出力線との間にそれぞれ接続された
   ２ⁿ 個の階調選択ユニットを有することを特徴とするデ
   ジタルアナログ変換回路。
2. 【請求項２】 前記ｎ個のアナログスイッチは各々、前
   記データ信号の各ビットの論理に対応した導電型の１個
   のＭＯＳトランジスタからなることを特徴とする請求項
   １記載のデジタルアナログ変換回路。
3. 【請求項３】 前記データ信号の振幅は、基準電圧のレ
   ベル範囲に対してＰチャネルＭＯＳトランジスタの閾値
   だけ低く、かつＮチャネルＭＯＳトランジスタの閾値だ
   け高いレベル範囲以上であることを特徴とする請求項２
   記載のデジタルアナログ変換回路。
4. 【請求項４】 複数の画素からなる有効画素領域とデジ
   タルアナログ変換回路を含む駆動回路とが形成された第
   １の基板と、前記第１の基板に対して所定の間隔をもっ
   て対向配置された第２の基板と、前記第１の基板と前記
   第２の基板との間に保持された液晶層とを具備する液晶
   表示装置であって、 前記デジタルアナログ変換回路は、ｎビット（ｎは２以
   上の整数）のデータ信号の各ビットの論理に対応した極
   性のｎ個のアナログスイッチが互いに直列に接続されて
   なり、かつ２ⁿ 本の基準電圧線と画素部のコラム線との
   間にそれぞれ接続された２ⁿ 個の階調選択ユニットを有
   することを特徴とする液晶表示装置。
5. 【請求項５】 前記有効画素領域の各画素は、液晶セル
   の対向電極に共通に印加されるコモン電圧を１水平期間
   ごとに反転させるコモン反転駆動によって駆動されるこ
   とを特徴とする請求項４記載の液晶表示装置。
6. 【請求項６】 前記駆動回路は、複数の転送段からな
   り、スタート信号に応答してシフト動作を行うことによ
   って各転送段から順にサンプリングパルスを出力するシ
   フトレジスタと、前記シフトレジスタの各転送段から出
   力されるサンプリングパルスに同期してデータ信号を順
   次サンプリングしてラッチする第１のラッチ回路と、前
   記第１のラッチ回路によってサンプリングされた信号を
   各コラム線に対応して１水平期間ごとにラッチし、その
   ラッチした信号を前記デジタルアナログ変換回路へ供給
   する第２のラッチ回路とを具備し、 前記シフトレジスタは、前記スタート信号をレベルシフ
   トして初段の転送段に供給する第１のレベルシフト回路
   と、クロック信号をレベルシフトして各段の転送段に供
   給する第２のレベルシフト回路とを有するとともに、前
   記第１，第２のレベルシフト回路が、ＣＭＯＳラッチセ
   ルを基本構成とし、前記ＣＭＯＳラッチセルの２つの入
   力部と２つの入力信号源との間にそれぞれ挿入された抵
   抗素子を有し、 前記第１のラッチ回路は、ＣＭＯＳラッチセルを基本構
   成とし、前記ＣＭＯＳラッチセルの２つの入力部と２つ
   の入力信号線との間にそれぞれ接続された第１のスイッ
   チと、前記ＣＭＯＳラッチセルの電源側と電源ラインと
   の間に接続された第２のスイッチと、前記第１のスイッ
   チと前記第２のスイッチとを相補的にスイッチング制御
   する制御手段とを備えており、 前記第２のラッチ回路は、ＣＭＯＳラッチセルを基本構
   成とし、前記ＣＭＯＳラッチセルの正電源側および負電
   源側の少なくとも一方に設けられて、電源電圧が異なる
   第１，第２の電源をそれぞれ選択する第１，第２のスイ
   ッチと、前記ＣＭＯＳラッチセルのラッチ動作および出
   力動作の各期間に応じて前記第１，第２のスイッチをス
   イッチング制御する制御手段とを備えていることを特徴
   とする請求項４記載の液晶表示装置。
7. 【請求項７】 前記駆動回路は、前記第２のラッチ回路
   と前記デジタルアナログ変換回路との間に、前記第２の
   ラッチ回路でラッチされた信号をレベルシフトして前記
   デジタルアナログ変換回路に供給するレベルシフト回路
   を具備し、 前記レベルシフトは、ＣＭＯＳラッチセルを基本構成と
   し、前記ＣＭＯＳラッチセルの２つの入力部と２つの入
   力信号源との間にそれぞれ挿入された抵抗素子を有する
   ことを特徴とする請求項６記載の液晶表示装置。