上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明の1つの形態によれば、レベルシフト回路(図1参照)は、第1の電圧(VE1)を与える第1の給電端子(電源端子)(E1)と、第1及び第2の出力端子(3、4)との間に接続され、第1及び第2の入力端子(1、2)から第1及び第2の入力信号(vi1、vi2)をそれぞれ入力し、前記第1及び第2の入力信号に基き、第1及び第2の出力端子(3、4)の一方を第1電圧レベル(VE1)に設定する第1のレベルシフト回路(10)と、第2の電圧(VE2)を与える第2の給電端子(電源端子)(E2)と、前記第1及び第2の出力端子(3、4)との間に接続され、前記第1及び第2の出力端子(3、4)のうち前記第1電圧レベル(VE1)に設定される前記一方の出力端子に対して、他方の出力端子を第2電圧レベル(VE2)に設定する第2のレベルシフト回路(20)と、を備えている。第1の制御信号(S0)に基づき、前記第1及び第2の出力端子(3、4)のうち前記第1及び第2の入力信号(vi1、vi2)が前記第1及び第2の入力端子(1、2)に入力される時点で前記第2電圧レベル(VE2)とされている一つの出力端子について、第2のレベルシフト回路(20)において、前記一つの出力端子と前記第2の給電端子(E2)間の電流経路を、前記第1及び第2の入力信号が前記第1及び第2の入力端子に入力される時点を含む所定期間(T1)、切断し、前記所定期間の後、前記一つの出力端子と前記第2の給電端子間の電流経路の切断を解除する制御を行う。前記第1及び第2の出力端子(3、4)の出力振幅(VE1、VE2)は、前記第1及び第2の入力信号の振幅(VE3、VE4)よりも大とされる。本発明によれば、入力信号に対する出力信号の遅延がほとんど生じず、入力信号の振幅に対して数倍以上の高振幅信号への変換も可能とする。本発明によれば、上記態様以外にもいくつかの形態が展開される。以下、実施例に即して説明する。
<実施例1>
図1は、本発明のレベルシフト回路の一実施例の構成を示す図である。図1を参照すると、このレベルシフト回路は、第1のレベルシフタ10と、第2のレベルシフタ20と、ラッチ部30(「帰還制御部」とも呼ばれる)とを備えている。図1において、vi1、vi2は低振幅の入力信号、VO1、VO2は相補な高振幅の出力信号、VE1、VE2はそれぞれ低電位と高電位の第1、第2電圧レベル、clkは低振幅の基準デジタル信号(クロック)、ctlは低振幅のタイミング制御信号、S0、S3、S4はそれぞれ高振幅の制御信号である。
第1のレベルシフタ10は、第1電圧レベル(VE1)を与える第1の電源端子(E1)と、第1、第2の出力端子3、4との間に接続され、第3及び第4の電圧レベル(VE3及びVE4)の振幅を有する入力信号(vi1又はvi2又は両方)を受け、入力信号の電圧レベルの変化に応じて、第1及び第2の出力端子3、4の一方を第1電圧レベル(VE1)に駆動する。第2のレベルシフタ20は、第2電圧レベル(VE2)を与える第2の電源端子(E2)と、第1及び第2の出力端子3、4との間に接続され、第1のレベルシフタ10の動作に応じて、第1及び第2の出力端子3、4の他方を第2電圧レベル(VE2)に駆動する。
制御信号発生回路90は、低振幅の2値信号である基準デジタル信号(クロック信号)(clk)とタイミング制御信号(ctl)を入力し、入力信号(vi1、vi2)の電圧レベルが変化するタイミングである第1の時刻を間に含む第1の期間(T1)(「第1の制御期間」ともいう)と、該入力信号(vi1、vi2)の電圧レベルが安定状態にある第2の時刻を含む第2の期間(T2)(「第2の制御期間」ともいう)とを制御するために第1の制御信号S0を生成して出力する。第1の制御信号S0は、第1及び第2電圧レベル(VE1及びVE2)の高振幅を有する。
特に制限されないが、端子1、2に入力される入力信号(データ信号)のサイクル(データサイクル)をクロック信号clkが規定する。特に本発明を制限するものではないが、制御信号発生回路90は、データサイクルの開始を規定するクロック信号clkの例えば立ち上がりエッジに対して、所定時間分早いタイミングでHighに立ち上がり、該入力信号(vi1、vi2)の変化時点(変化する場合のタイミング)が経過した後、Lowに立ち下がるワンショットパルスを生成しこのパルスを第1の制御信号S0として出力する。すなわち、第1の制御信号S0のパルスは、データサイクルの開始時点(したがって入力信号(vi1、vi2)が端子1、2に入力される時点)よりも、所定時間早く立ち上がる。
制御信号発生回路90からの高振幅の第1の制御信号S0のHighパルスの立ち上がり時点と、立ち下がり時点とが、第1の期間(T1)を規定している。
第1の期間T1の終了時点から次の第1の期間の開始までを第2の期間T2とし、第1の制御信号S0のLow期間が第2の期間T2を規定している。
制御信号発生回路90は、入力されるタイミング制御信号ctlに基き、第1の制御信号S0の開始タイミング(ストローブ位置)、パルス幅等を規定するようにしてもよい。制御信号発生回路90における第1の制御信号S0のタイミング制御は、任意の遅延制御、パルス生成技術を用いて実現される。
低振幅の入力信号(vi1、vi2)の振幅の下限及び上限を規定する第3及び第4の電圧レベル(VE3及びVE4)は、第1及び第2電圧レベルの間に設定されるとともに、第3及び第4の電圧レベル(VE3及びVE4)の差電位は、前記第1及び第2電圧レベル(VE1及びVE2)の差電位より小さく設定される。
第2のレベルシフタ20は、制御信号発生回路90から出力される第1の制御信号(S0)、及び、ラッチ部30からの高振幅の第2、第3の制御信号S3、S4の値にしたがって、第1の期間(T1)では、第1及び第2の出力端子3、4のうち第1の期間(T1)の開始時に第2電圧レベル(VE2)にある一方の出力端子と、第2の電源端子(E2)間の電流経路を切断する。
また第2のレベルシフタ20は、制御信号発生回路90から出力される第1の制御信号(S0)、及び、ラッチ部30からの第2、第3の制御信号S3、S4の値にしたがって、第1の期間(T1)に続く第2の期間(T2)では、第1の期間(T1)に切断された該第1及び第2の出力端子3、4の一方の出力端子と第2の電源端子(E2)間の電流経路を、導通可能状態に戻す。
ラッチ部30(帰還制御部)は、制御信号発生回路90から出力される第1の制御信号(S0)の値にしたがって、第2のレベルシフタ20を制御する。より詳細には、ラッチ部30は、第1及び第2の出力端子3、4からそれぞれ出力される第1及び第2の出力信号(VO1、VO2)、及び、制御信号発生回路90から出力される第1の制御信号(S0)とを入力し、第1の制御信号(S0)の値に基き、第1の期間(T1)において、出力信号(VO1、VO2)を第1の期間(T1)の開始時直前にラッチした高振幅の出力信号(VO1、VO2)をそれぞれ第2及び第3の制御信号(S3、S4)として、第2のレベルシフタ(20)へ出力する。第2のレベルシフタ20は、ラッチ部30からの高振幅の第2及び第3の制御信号(S3、S4)に基き、第1及び第2の出力端子3、4のうち、第1の期間(T1)の開始時に第2電圧レベル(VE2)にある出力端子と第2の電源端子(E2)との間の電流経路を切断する。
なお、第2の期間(T2)では、ラッチ部(30)のラッチ動作は解除される(入力信号をスルーで出力する)。第2のレベルシフタ20においては、第1の期間(T1)に第2の電源端子(E2)との間の電流経路が切断された出力端子を導通可能状態に戻す。
なお、本実施例では、第2のレベルシフタ20において、第1の期間(T1)に、第2の電源端子(E2)との間の電流経路が切断された出力端子と第2の電源端子(E2)との間の電流経路の切断の解除は、第1の制御信号(S0)、及び、ラッチ部30から出力される第2及び第3の制御信号(S3、S4)に基づいて行っているが、本発明はかかる構成に限定されるものでない。例えば、第2のレベルシフタ20において、ラッチ部(30)からの第2及び第3の制御信号(S3、S4)を用いず、第1の制御信号(S0)に基づいて行う構成としてもよい。あるいは、後に別の実施例として説明するように、第2のレベルシフタ20において、第1の制御信号(S0)を用いず、ラッチ部(30)からの第2及び第3の制御信号(S3、S4)を用いて、第1の出力端子3又は第2の出力端子4と第2の電源端子(E1)間の電流経路の切断、解除を制御するようにしてもよい。
図1に示した本実施例においても、前述した関連技術(図21)と同様に、入力信号(vi1、vi2)の振幅が小さくなると、第1、第2の出力端子3、4の一方を第1電圧レベル(VE1)に駆動する第1のレベルシフタ(10)の電流駆動能力(出力端子を放電する能力)が弱くなる。
しかしながら、本実施例においては、第1の期間(T1)において、第2のレベルシフタ20が、第1、第2の出力端子3、4のうち第2電圧レベル(VE2)にある一方の出力端子と、第2の電源端子(E2)との間の電流経路を切断する構成としている。このため、第1のレベルシフタ10は、第1、第2の出力端子3、4のうち、第2電圧レベル(VE2)にある一方の出力端子を、第1電圧レベル(VE1)に速やかに変化させることができる。このとき、第1、第2の出力端子3、4のうちの他方の出力端子は、第2のレベルシフタ20により充電駆動され、第1電圧レベル(VE1)から第2電圧レベル(VE2)に変化させられる。第2のレベルシフタ20の作用(充電駆動能力)は、第1のレベルシフタ10の作用(放電駆動能力)よりも強いため、第1電圧レベル(VE1)から第2電圧レベル(VE2)への変化は容易に行われる。すなわち、前述したように、第2のレベルシフタ20を構成する充電素子(PチャネルMOSトランジスタ)(不図示)のソース・ゲート電圧の絶対値は最大で|VE1−VE2|とされ、第1のレベルシフタ10を構成する放電素子(NチャネルMOSトランジスタ)(不図示)のソース・ゲート電圧の最大値VE4−VE3よりも大とされ、第2のレベルシフタ20の充電素子の充電能力は、第1のレベルシフタ10の放電素子の放電能力よりも大きい。
本実施例において、第1、第2の出力端子3、4の一方の出力端子が第1電圧レベル(VE1)に駆動されるとき、該一方の出力端子と第2の電源端子(E2)間の電流経路はオフとされ、他方の出力端子は、第2電圧レベル(VE2)に駆動され、該他方の出力端子と第1の電源端子(E1)の電流経路はオフとされ、第1の電源端子(E1)と第2の電源端子(E2)間で貫通電流は流れない。このため、低消費電力が可能である。
また、本実施例において、第1、第2の出力端子3、4のそれぞれの出力信号VO1、VO2の電圧レベルの変化は、入力信号vi1、vi2の電圧レベルの変化に対して、ほぼ遅延のない高速動作が実現できる。
これは、本実施例においては、入力信号vi1、vi2の電圧レベルの変化時点に所定時間先行して、第1、第2の出力端子3、4のうち第2電圧レベル(VE2)にある出力端子と第2の電源端子(E2)間の電流経路を切断しておき、入力信号vi1、vi2の電圧レベルの変化に応答して、第2の電源端子(E2)間の電流経路が切断された状態の出力端子を第2電圧レベル(VE2)から第1電圧レベル(VE1)へ変化させればよいためである。
一方、入力信号vi1、vi2の電圧レベルの変化の直前に第2電圧レベル(VE2)にあった出力端子と第2の電源端子(E2)間の電流経路を、該変化のタイミングで切断してから、該出力端子を第1電圧レベル(VE1)に駆動する場合、入力信号の遷移から出力信号の遷移までの伝播遅延時間は、本実施例と比べて増大する。
また、本実施例において、第1のレベルシフタ10と第2のレベルシフタ20のそれぞれの駆動能力は、相互に制約を受けない(一方のレベルシフタの駆動能力が他方のレベルシフタの駆動能力に対して制約を課すことはない)。このため、本実施例においては、それぞれを構成する素子サイズを比較的小さく抑えることができ、省面積化も可能である。
なお、第1のレベルシフタ10に端子1、2から入力される入力信号vi1、vi2は、互いに逆相の2つの入力信号として入力してもよい。
さらに、第1のレベルシフタ10においては、端子1、2の入力信号vi1、vi2の電位差に応じて、第1、第2の出力端子3、4のうち第1電圧レベル(VE1)にある出力端子と、第1の電源端子(E1)との間の電流経路を切断するようにしてもよい。この場合、端子1と端子2の入力信号vi1、vi2の電位差を検出し、端子1からの入力信号vi1が端子2からの入力信号vi2よりも大であり、その該電位差が所定値以上のとき、第1の出力端子3と第1の電源端子(E1)間の電流経路を切断し、第1の出力端子3を第2のレベルシフタ20を介して第2電圧レベル(VE2)に充電駆動する。端子2からの入力信号vi2が端子1からの入力信号vi1よりも大であり、その該電位差が所定値以上のとき、第2の出力端子4と第1の電源端子(E1)間の電流経路を切断し、第2の出力端子4を第2のレベルシフタ20を介して第2電圧レベル(VE2)に充電駆動する。第1、第2の出力端子3、4のうち、入力信号の変化前に第1電圧レベル(VE1)にある出力端子は、第2のレベルシフタ20の充電作用により、より速やかに、第2電圧レベル(VE2)に変化させられる。
また、本実施例において、入力信号が、データ信号等のように、所定の周期で入力される信号の場合、第1の期間(T1)は、好ましくは、入力信号の電圧レベルの変化する前後の短い期間とし、データ信号と同じ周期で設定する。これは以下の理由による。
同一値のデータが複数データサイクルに亘って長期間連続して入力される場合に、第1の期間(T1)を、同一データが連続する期間を含む長さ(複数のデータサイクル期間)に設定したとする。すると、例えば第1の出力端子3が第2電圧レベル(VE2)に保持されるべきであるのに、第2電圧レベル(VE2)を与える第2の電源端子(E2)と第1の出力端子3との間の電流経路が長時間(複数のデータサイクル期間)切断されてしまう場合がある。この場合、第2の電源端子(E2)と非接続状態とされた第1の出力端子3(第2電圧レベルに保持されるべきであり、したがって第1の電源端子(E1)とは非接続とされる)は、ノイズや周囲の信号の影響を受けて、その電圧レベルが変動し、誤動作を生じる可能性がある。
したがって、第1の期間(T1)は、入力信号の電圧レベルの変化する前後の短い期間とする。また、第1の期間(T1)は、好ましくは、データ信号と同じ周期に(すなわち各データサイクル毎に)設定される。
本実施例では、第1の期間(T1)を、データ期間(データ信号の周期)の最初に設け、第1の期間(T1)につづく第2の期間(T2)では、第2のレベルシフタ20における第2の電源端子(E2)と出力端子間の電流経路の切断を解除し、第2の電源端子(E2)と切断状態にあった出力端子を第2の電源端子(E2)と導通状態又は導通可能状態にしている。
これにより、同一値のデータが複数のデータサイクルに亘って連続して入力される場合でも、第2の期間T2では、第1又は第2の出力端子3、4に保持されている電圧レベルと同じ電圧レベルを与える電源と接続可能状態とされ、出力端子が本来保持すべき電圧レベルを安定に保持することができる。この結果、回路動作の信頼性を確保することができる。
なお、図1に示した実施例において、第2のレベルシフタ20は、第1の制御信号S0を入力せず、ラッチ部30からの第2、第3の制御信号S3、S4に基づき、出力端子と第2の電源端子E2間の電流経路の切断・解除を制御するようにしてもよい(のちに図14を参照して説明される)。かかる変形例を考慮して、図1では、端子7と第2のレベルシフタ20との間の第1の制御信号S0を破線で示してある。ただし、第2のレベルシフタ20に第1の制御信号S0が入力されない構成の場合であっても、ラッチ部30は、第1の制御信号S0に基づき、第2、第3の制御信号S3、S4を制御しており、第1の制御信号S0に基づき、出力端子と第2の電源端子E2間の電流経路の切断・解除を制御していることになる。
図2は、図1に示した本実施例のレベルシフト回路の動作の一例を示すタイミング波形図である。図2には、入力信号がデータ信号等の周期で入力される場合の一例が示されており、図1の端子1、2の電圧vi1(実線)、vi2(破線)、第1、第2の出力端子3、4の電圧VO1(実線)、VO2(破線)の電圧波形と、出力端子3、4と第2の電源端子(E2)間の切断の有無、第1、第2の期間(T1、T2)の制御タイミング、データ期間のタイミング関係が模式的に例示されている。電圧レベルの関係は、VE2>VE4>VE3≧VE1とし、VE2を高電位、VE1を低電位とする。入力信号vi1、vi2の振幅はVE4、VE3で規定され、出力信号VO1、VO2の振幅はVE2、VE1で規定される。
図2を参照すると、連続する3つのデータ期間TD1、TD2、TD3において、入力信号vi1は、期間TD1でHighレベル(VE4)、期間TD2及びTD3でLowレベル(VE3)とする。
入力信号vi2はvi1の逆相信号とする。第1〜第3の制御信号S0、S3、S4により制御される2つの期間T1、T2のタイミングを制御タイミングとして示されている。
第1の期間T1は、
入力信号のデータ期間TD1の開始時刻td0を含む期間t0−t1、
データ期間TD2の開始時刻td1を含む期間t2−t3、
データ期間TD3の開始時刻td2を含む期間t4−t5
に設定される。
第2の期間T2は、
入力信号の電圧レベルがLowレベル又はHighレベルに一定に保たれている、
期間t1−t2、
期間t3−t4、
期間t5−t6
に設定される。
また、第1の期間T1とその後に続く第2の期間T2を1サイクルとすると、制御タイミングの1サイクル(=T1+T2)は、データ期間と同一周期に設定されている。
初期状態の時刻t0で、入力信号vi1、vi2はそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)とし、第1、第2の出力端子3、4の出力信号VO1、VO2は高振幅のLowレベル(VE1)、Highレベル(VE2)とする。ここで、ラッチ部30が、第1の期間T1の開始時刻t0にHighレベル(VE2)にある第2の出力端子4を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t0−t1)において、第2のレベルシフタ20における第2の出力端子4と第2の電源端子E2間の電流経路を切断する。
この後の時刻td0において、入力信号vi1、vi2がそれぞれHighレベル、Lowレベルに変化すると、第1のレベルシフタ10は、第2の出力端子4の電圧レベルをHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また第1のレベルシフタ10の動作に応答して、第2のレベルシフタ20は、第1の出力端子3の電圧レベルを、Lowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。
なお、入力信号vi1、vi2の振幅が小さく、第1のレベルシフタ10の放電能力が比較的小さい場合でも、第1の期間T1では、第2の出力端子4と第2の電源端子E2間が切断されているため、第1のレベルシフタ10は、第2の出力端子4が第2の電源端子E2に接続されている状態で放電駆動する場合と比べて、より速やかに、第2の出力端子4をLowレベル(VE1)に駆動することができる。
次に時刻t1で、第1の期間T1が終了し、第2のレベルシフタ20における第2の出力端子4と第2の電源端子E2間の電流経路の切断は解除される。
第2の期間T2(期間t1−t2)では、第1、第2の出力端子3、4はそれぞれ高振幅のHighレベル(VE2)、Lowレベル(VE1)に安定に保持される。
次に、時刻t2では、ラッチ部30が、Highレベル(VE2)にある第1の出力端子3を検出し、高振幅の第2、第3の制御信号S3、S4により、第1の期間T1(期間t2−t3)において、第2のレベルシフタ20の第1の出力端子3と第2の電源端子E2間の電流経路を切断する。
この後の時刻td1において、入力信号vi1、vi2がそれぞれ低振幅の、Lowレベル(VE3)、Highレベル(VE4)に変化すると、第1のレベルシフタ10は、第1の出力端子3の電圧レベルを、高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また、第1のレベルシフタ10の動作に応答して、第2のレベルシフタ20は、第2の出力端子4の電圧レベルを、高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。
なお、第1のレベルシフタ10の放電能力が比較的小さい場合でも、t2−t3の第1の期間T1において、第1の出力端子3と第2の電源E端子(E2)間の電流経路が切断されているため、第1のレベルシフタ10は、速やかに、第1の出力端子3をLowレベル(VE1)に駆動することができる。
時刻t3で、第1の期間T1が終了し、第2のレベルシフタ20における第1の出力端子3と第2の電源端子E2間の電流経路の切断は解除される。
第2の期間T2(期間t3−t4)では、第1、第2の出力端子3、4はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
次に、時刻t4では、ラッチ部30が高振幅のHighレベル(VE2)にある第2の出力端子4を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t4−t5)において、第2のレベルシフタ20における第2の出力端子4と第2の電源端子E2間の電流経路を切断する。
この後の時刻td2において、入力信号vi1、vi2がそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)のまま維持される場合、第1のレベルシフタ10は、第1の出力端子3をLowレベル(VE1)のまま駆動する。この期間(t4−t5)、第2のレベルシフタ20において、第2の出力端子4と第2の電源端子E2間の電流経路は切断されているため、充電動作は行われず、寄生容量によって、第2の出力端子4は、高振幅のHighレベル(VE2)に保持される。
時刻t5で、第1の期間T1が終了し、第2のレベルシフタ20における第2の出力端子4と電源端子E2間の切断は解除される。
第2の期間T2(期間t5−t6)では、第1、第2の出力端子3、4はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
同一データが複数サイクルに亘って連続して入力される場合、第1の期間T1(期間t4−t5)では、高振幅のHighレベル(VE2)の第2の出力端子4が寄生容量で保持される状態となるが、本実施例において、第1の期間T1は短い期間であり、ノイズ等の影響によって、第2の出力端子4の論理レベルが変動し誤動作する、という可能性はほとんどない。
<実施例1−1>
図3は、図1のレベルシフタ20の構成の一例を示す図である。図3を参照すると、本実施例において、第2のレベルシフタ20は、第1のスイッチ部20A(SW21、SW22)と、第2のスイッチ部20B(SW23、SW24)と、レベルシフト部20Cと、を備えている。特に制限されないが、このレベルシフト部20Cは、ゲートとドレインが交差接続された2つのPチャネルMOSトランジスタ(例えば図21等のP1、P2参照)で構成してもよい。
第1のスイッチ部20A(SW21、SW22)は、レベルシフト部20Cと直列形態に、第2の電源端子E2と、第1、第2の出力端子3、4間に接続されている。第2スイッチ部20B(SW23、SW24)は、レベルシフト部20Cと直列形態に、第2の電源端子E2と、第1、第2の出力端子3、4間に接続されている。第1のスイッチ部20A(SW21、SW22)と、第2のスイッチ部20B(SW23、SW24)は、互いに、第2の電源端子E2とレベルシフト部20Cとの間に、並置される。
より詳細には、第1のスイッチ部20AのスイッチSW21は、第2の電源端子E2と端子71(第1の出力端子3側の端子)間に接続され、第1のスイッチ部20AのスイッチSW22は第2の電源端子E2と端子72(第2の出力端子4側の端子)間に接続され、第2のスイッチ部20BのスイッチSW23は、第2の電源端子E2と端子71(第1の出力端子3側の端子)間に接続され、第2のスイッチ部20BのスイッチSW24は第2の電源端子E2と端子72(第2の出力端子4側の端子)間に接続されている。端子71、72と端子3、4間にレベルシフト部20Cが設けられている。スイッチSW21、SW22は、制御信号発生回路90からの第1の制御信号S0により共通にオン・オフ制御され、スイッチSW23、SW24は、ラッチ部30からの第2、第3の制御信号S3、S4により、それぞれオン・オフ制御される。
<実施例1−2>
図4は、図1のレベルシフタ20の別の構成例を示す図である。図4を参照すると、第2のレベルシフタ20は、第1のスイッチ部20A(SW21、SW22)と、第2のスイッチ部20B(SW23、SW24)と、レベルシフト部20Cと、を備えている。特に制限されないが、このレベルシフト部20Cは、ゲートとドレインが交差接続された2つのPチャネルMOSトランジスタ(例えば図21等のP1、P2参照)で構成してもよい。
第1のスイッチ部20A(SW21、SW22)は、レベルシフト部20Cと直列形態に、第2の電源端子E2と、第1、第2の出力端子3、4間に接続され、第2のスイッチ部20B(SW23、SW24)は、レベルシフト部20Cと直列形態に、第2の電源端子E2と、第1、第2の出力端子3、4間に接続されている。第1のスイッチ部20A(SW21、SW22)と第2のスイッチ部20B(SW23、SW24)は、レベルシフト部20Cと第1、第2の出力端子3、4間に並置される。
より詳細には、第2の電源端子E2と端子73、74間にレベルシフト部20Cが設けられており、第1のスイッチ部20AのスイッチSW21は、端子73と第1の出力端子3間に接続され、第1のスイッチ部20AのスイッチSW22は端子74と第2の出力端子4間に接続され、第2のスイッチ部20BのスイッチSW23は端子73と第1の出力端子3間に接続され、第2のスイッチ部20BのスイッチSW24は端子74と第2の出力端子4間に接続されている。スイッチSW21、SW22は、制御信号発生回路90からの高振幅の第1の制御信号S0により共通にオン・オフ制御され、スイッチSW23、SW24は、ラッチ部30からの高振幅の第2、第3の制御信号S3、S4によりそれぞれオン・オフ制御される。
なお、図4において、第1の出力端子3と第2の出力端子4が、レベルシフト部20Cに入力されているが、これは、図21のPチャネルMOSトランジスタP1のドレインが第2の出力端子4に接続され、PチャネルMOSトランジスタP2のドレインが第1の出力端子3に接続されている場合、PチャネルMOSトランジスタP1のゲートが第1の出力端子3に接続され、PチャネルMOSトランジスタP2のゲートが第2の出力端子4に接続されている交差接続構成に対応している。
図3、図4に示す実施例は、第1の期間T1における第2の電源端子E2と第1、第2の出力端子3、4の一方の端子との間の電流経路の切断、第2の期間T2における、第2の電源端子E2と第1、第2の出力端子3、4の一方の端子との間の電流経路の切断の解除(回復)する制御を、第1のスイッチ部20A及び第2のスイッチ部20Bで行う構成とされる。
すなわち、第1の期間T1では、第1のスイッチ部20AのスイッチSW21、SW22は、第1の制御信号S0により、共通にオフに設定される。また第1の期間T1では、ラッチ部30は、第1の制御信号S0により、第1の期間T1の開始時(開始直前)の第1、第2の出力端子3、4の電圧レベルをラッチして第2、第3の制御信号S3、S4として出力する。第2のスイッチ部20BのスイッチSW23、SW24は、ラッチ部30からの制御信号S3、S4により、Highレベルの制御信号S3、S4の一方に対応するスイッチSW23又はスイッチSW24をオフさせる。かかるスイッチ制御により、第1の期間T1には、第2の電源端子E2と第1、第2の出力端子3、4の一方の端子との間の電流経路は切断される。
第2の期間T2では、第1のスイッチ部20AのスイッチSW21、SW22は、第1の制御信号S0により、共通にオンに設定される。また第2の期間T2では、ラッチ部30は、第1の制御信号S0により、ラッチ部30のラッチ動作は解除され、第1、第2の出力端子3、4の電圧レベルをそれぞれ第2、第3の制御信号S3、S4としてスルーで出力する。第2のスイッチ部20BのスイッチSW23、SW24は、第1、第2の出力端子3、4の電圧レベルに応じて一方がオン、他方がオフとされる。かかるスイッチ制御により、第2の期間T2では、第2の電源端子E2と第1、第2の出力端子3、4の一方の端子との間の電流経路の切断は解除(回復)され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。
図5は、図3、図4のレベルシフト回路の動作の一例を示すタイミング波形図である。図5には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図3、図4の端子1、2の電圧vi1(実線)、vi2(破線)、出力端子3、4の電圧VO1(実線)、VO2(破線)の電圧波形と、第1のスイッチ部20AのSW21、SW22(共通にオン・オフされる)、第2のスイッチ部20BのSW23、SW24のオン・オフと、第1、第2の期間(T1、T2)の制御タイミング、データ期間のタイミング関係が示されている。図2と同様、電圧レベルの関係も、VE2>VE4>VE3≧VE1とし、VE2側を高電位、VE1側を低電位とする。また、3つのデータ期間TD1、TD2、TD3において、振幅がVE3とVE4で規定される入力信号vi1は、期間TD1でHighレベル(VE4)、期間TD2及びTD3でLowレベル(VE3)とする。入力信号vi2はvi1の逆相信号とする。
なお、図3、図4の構成のレベルシフタ20において、第1の制御信号S0による第1のスイッチ回路20AのスイッチSW21、SW22のオン・オフ制御として、第1の期間T1では、共に切断(オフ)、第2の期間T2では共に導通(オン)に制御される。
また、ラッチ部30からの第2、第3の制御信号S3、S4による第2のスイッチ回路20BのスイッチSW23、SW24のオン・オフ制御に関しては、第1の期間T1では、ラッチ部30でラッチされた第1の期間T1の開始時(開始直前)の第1、第2の出力端子3、4の電圧レベルに応じて制御され、第2の期間T2では、ラッチ部30でスルーされた第1、第2の出力端子3、4の電圧レベルに応じて制御される。
第1の期間T1では、開始時の第1、第2の出力端子3、4の高振幅の出力信号電圧(VO1、VO2)=(Low、High)のとき、スイッチSW23、SW24はオン、オフとされ、(VO1、VO2)=(High、Low)のとき、それぞれオフ、オンとされる。
第2の期間T2では、第1、第2の出力端子3、4の高振幅の出力信号電圧(VO1、VO2)=(Low、High)のとき、スイッチSW23、SW24はそれぞれオン、オフとされ、(VO1、VO2)=(High、Low)のとき、それぞれオフ、オンとされる。
図5を参照すると、初期状態の時刻t0(第1の周期T1の開始時点)で、入力信号vi1、vi2はそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)とし、第1、第2の出力端子3、4の出力信号電圧VO1、VO2は高振幅のLowレベル(VE1)、Highレベル(VE2)とする。ここで、ラッチ部30が、第1の期間T1の開始時(t0)に、Highレベル(VE2)にある第2の出力端子4(VO2)を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t0−t1)において、第2の出力端子4と第2の電源端子E2間のスイッチSW24を切断する。第1の期間T1においては、スイッチSW21、SW22も第1の制御信号S0によりオフ状態とされる。ラッチ部30からの第2、第3の制御信号S3、S4により、スイッチSW23はオンとされる。
この後の時刻td0で、入力信号vi1、vi2がそれぞれ低振幅のHighレベル、Lowレベルに変化すると、第1のレベルシフタ10は、第2の出力端子4の電圧レベルVO2を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また第1のレベルシフタ10の動作に応じて、レベルシフト部20Cは、第1の出力端子3の電圧レベルVO1を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、入力信号の振幅が小さく、第1のレベルシフタ10の放電能力が比較的小さい場合でも、第2の出力端子4と第2の電源端子E2間の電流経路が切断されているため、第1のレベルシフタ10は、速やかに第2の出力端子4をLowレベル(VE1)に駆動することができる。
時刻t1で第1の期間T1が終了し、第1の制御信号S0により、スイッチSW21、SW22はオン状態に設定され、第2の出力端子4と第2の電源端子E2間の電流経路の切断は解除され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。このとき、スイッチSW24は、第2の出力端子4の高振幅のHighからLowへの立ち下がりの結果、ラッチ部30からの制御信号S4に基づき、オンに設定される。またスイッチSW23は、第1の出力端子3の高振幅のLowからHighへの立ち上がりの結果、ラッチ部30からの第2の制御信号S3に基づき、オフに設定される。
第2の期間T2(期間t1−t2)では、第1、第2の出力端子3、4の電圧レベル(VO1、VO2)はそれぞれ高振幅のHighレベル(VE2)、Lowレベル(VE1)に安定に保持される。
次に、時刻t2(次の第1の期間T1の開始時点)では、ラッチ部30がHighレベル(VE2)にある第1の出力端子3(VO1)を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t2−t3)において、第1の出力端子3と第2の電源端子E2間のスイッチSW23を切断する。第1の期間T1(期間t2−t3)においては、前述したように、第1の制御信号S0に基き、スイッチSW21、SW22もオフ状態とされる。
この後の時刻td1で、入力信号vi1、vi2がそれぞれ低振幅のLowレベル、Highレベルに変化すると、第1のレベルシフタ10は、第1の出力端子3の電圧(VO1)を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また、第1のレベルシフタ10の動作に応じて、レベルシフト部20Cは、第2の出力端子4の電圧(VO2)を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、第1のレベルシフタ10の放電能力が比較的小さい場合でも、第1の出力端子3と第2の電源E端子(E2)間の電流経路が切断されているため、第1のレベルシフタ10は速やかに、第1の出力端子3をLowレベル(VE1)に駆動することができる。
時刻t3で、第1の期間T1が終了し、第1の制御信号S0により、スイッチSW21、SW22はオン状態に設定され、第1の出力端子3と第2の電源端子E2間の電流経路の切断は解除され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。
第2の期間T2(期間t3−t4)では、第1、第2の出力端子3、4の電圧VO1、VO2はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
次に、時刻t4(さらに次の第1の期間T1の開始時点)では、ラッチ部30が高振幅のHighレベル(VE2)にある第2の出力端子4(VO2)を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t4−t5)において、第2の出力端子4と第2の電源端子E2間のスイッチSW24をオフ状態とする。第1の期間T1(期間t4−t5)においては、前述したように、第1の制御信号S0に基づき、スイッチSW21、SW22もオフ状態とされる。スイッチSW23はオンとされる。
この後の時刻td2において、入力信号vi1、vi2がそれぞれ低振幅のLowレベル、Highレベルのまま維持される場合、第1のレベルシフタ10は、第1の出力端子3を高振幅のLowレベル(VE1)のまま駆動する。このとき第2の出力端子4と第2の電源端子E2間が切断されているため、レベルシフト部20Cにおいて、第2の出力端子4の充電動作は行われず、寄生容量によって、第2の出力端子4が高振幅のHighレベル(VE2)に保持される。
時刻t5で、第1の期間T1が終了し、第2の出力端子4と第2の電源端子E2間の電流経路の切断は解除され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。
第2の期間T2(期間t5−t6)では、第1、第2の出力端子3、4はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
本実施例において、同一値のデータが前のデータ期間と連続する第1の期間T1(期間t4−t5)では、Highレベル(VE2)の第2の出力端子4が寄生容量で保持される状態となる。しかしながら、第1の期間T1は短い期間であり、ノイズ等の影響で、第2の出力端子4のレベルが変動して誤動作するという可能性はほとんどない。
<実施例1−3>
図6は、図1のラッチ部30の構成の一例を示す図である。図6を参照すると、ラッチ部30は、容量とスイッチを備えたサンプルアンドホールド回路として構成されている。すなわち、第1、第2の出力端子3、4と、端子5、6間にそれぞれ接続され、第1の制御信号S0により共通にオン・オフ制御されるスイッチSW31、SW32を備えている。スイッチSW31、SW32は、第1の期間T1でオフ、第2の期間T2でオンとされる。
ラッチ部30は、スイッチSW31、SW32がオンの第2の期間T2では、第1、第2の出力端子3、4の電圧レベルをそれぞれスルーで端子5、6に出力し、スイッチSW31、SW32がオフの第1の期間T1では、スイッチSW31、SW32がオフになる直前(第1の期間T1開始時)の第1、第2の出力端子3、4の電圧のサンプル値を端子5、6にそれぞれ出力する。すなわち、第1の期間T1の開始のタイミングで、第1、第2の出力端子3、4の出力信号電圧VO1、VO2をそれぞれラッチし(容量Cp1、Cp2にそれぞれサンプル)、高振幅の第2、第3の制御信号S3、S4として、第2のレベルシフタ20へ出力する。
第2の期間T2では、第1、第2の出力端子3、4の出力信号電圧VO1、VO2をそれぞれ第2、第3の制御信号S3、S4として第2のレベルシフタ20へ出力する。
なお、スイッチSW31、SW32がオフとされている第1の期間T1の端子5、6の電圧レベルはそれぞれ寄生容量Cp1、Cp2により保持(ホールド)される。
<実施例1−4>
図7は、図3のレベルシフタ20、及び図6のラッチ部30の構成を適用したレベルシフト回路の具体例を示す図である。図7を参照すると、第1のレベルシフタ10は、ソースが第1の電源端子E1に共通接続され、ドレインが第2、第1の出力端子4、3にそれぞれ接続され、ゲートが端子1、2にそれぞれ接続されたNチャネルMOSトランジスタM1、M2を備えている。端子1には低振幅の入力信号vi1が印加され、端子2には、端子1の入力信号電圧をインバータINVLで反転した信号vi2が与えられる。なお、インバータINVLは低電圧(電源電圧VE4、VE3)で動作する。
レベルシフト部20Cは、ソースが端子72、71にそれぞれ接続され、ドレインがそれぞれ第2、第1の出力端子4、3に接続され、ゲートが、他方のトランジスタのドレイン(出力端子3、4)に交差接続されたPチャネルMOSトランジスタM3、M4を備えている。
第1のスイッチ20AのスイッチSW21、SW22は、ソースが第2の電源端子E2に共通に接続され、ドレインが端子71、72にそれぞれ接続され、ゲートに第1の制御信号S0が共通に入力されるPチャネルMOSトランジスタよりなる。第2のスイッチ20BのスイッチSW23、SW24は、ソースが第2の電源端子E2に共通に接続され、ドレインが端子71、72にそれぞれ接続され、ゲートにラッチ部30からの第2、第3の制御信号S3、S4がそれぞれ入力されるPチャネルMOSトランジスタよりなる。
ラッチ部30のスイッチSW31は、端子5と端子3間に接続され、ゲートに第1の制御信号S0を入力するPチャネルMOSトランジスタよりなる。ラッチ部30のスイッチSW32は、端子6と端子4間に接続され、ゲートに第1の制御信号S0を入力するPチャネルMOSトランジスタよりなる。
<実施例1−5>
図8は、図4のレベルシフタ20及び図6のラッチ部30の構成を適用したレベルシフト回路の具体例を示す図である。図8を参照すると、第1のレベルシフタ10は、ソースが第1の電源端子E1に共通に接続され、ドレインが第2、第1の出力端子4、3にそれぞれ接続され、ゲートが端子1、2にそれぞれ接続されたNチャネルMOSトランジスタM1、M2を備えている。端子1には低振幅の入力信号vi1が印加され、端子2には、端子1の入力信号電圧をインバータINVLで反転した信号vi2が与えられる。なお、インバータINVLは低電圧(電源電圧VE4、VE3)で動作する。
レベルシフト部20Cは、ソースが電源端子E2に接続されドレインがそれぞれ端子73、74に接続されゲートが他方のトランジスタのドレイン(第2、第1の出力端子4、3)に交差接続されたPチャネルMOSトランジスタM4、M3を備えている。
第1のスイッチ20AのスイッチSW21、SW22は、ソースが端子73、74にそれぞれ接続され、ドレインが端子3、4にそれぞれ接続され、ゲートに第1の制御信号S0が共通に入力されるPチャネルMOSトランジスタよりなる。第2のスイッチ20BのスイッチSW23、SW24は、ソースが端子73、74にそれぞれ接続され、ドレインが第1、第2の出力端子3、4にそれぞれ接続され、ゲートにラッチ部30からの第2、第3の制御信号S3、S4がそれぞれ入力されるPチャネルMOSトランジスタよりなる。
ラッチ部30のスイッチSW31は、端子5と端子3間に接続され、ゲートに第1の制御信号S0を入力するPチャネルMOSトランジスタよりなる。ラッチ部30のスイッチSW32は、端子6と端子4間に接続され、ゲートに第1の制御信号S0を入力するPチャネルMOSトランジスタよりなる。
図9は、図7、図8のレベルシフト回路の動作の一例を示すタイミング波形図である。図9において、vi1(実線)、vi2(破線)は、端子1、2の入力信号の電圧波形、VO1(実線)、VO2(破線)は、第1、第2の出力端子3、4の電圧波形、S3(実線)、S4(破線)、S0は、制御信号の電圧波形である。また、図2と同様、電圧レベルの関係も、VE2>VE4>VE3≧VE1とし、VE2側を高電位、VE1側を低電位とする。また、3つのデータ期間TD1、TD2、TD3において、振幅がVE3とVE4で規定される入力信号vi1は、期間TD1でHighレベル(VE4)、期間TD2及びTD3でLowレベル(VE3)とする。入力信号vi2はvi1の逆相信号とする。
制御信号発生回路90からの高振幅の第1の制御信号S0は、そのパルスの開始時点と終了時点とが第1の期間T1を規定し、パルスの終了時点から次のパルスの開始時点までが第2の期間T2を規定する信号であり、端子1、2に低振幅の入力信号(vi1、vi2)が印加されるタイミングが、第1の制御信号S0のパルスのHigh期間中に位置するように、タイミング設定される。
図9を参照すると、初期状態の時刻t0で、入力信号IN、INBはそれぞれ低振幅のLowレベル(VE3≧VE1)、Highレベル(VE4<VE2)とし、第1、第2の出力端子3、4の出力信号電圧VO1、VO2は高振幅のLowレベル(VE1)、Highレベル(VE2)とする。
ラッチ部30は、第1の期間T1開始時(t0)に、高振幅のHighレベル(VE2)にあるVO2(第2の出力端子4の電圧)を検出し、制御信号S4を高振幅のHigh(VE2)とし、第1の期間T1(期間t0−t1)において、第2の出力端子4と第2の電源端子E2間のスイッチSW24をオフする。前述したとおり、第1の期間T1においてスイッチSW21、SW22もオフとされる。
この後の時刻td0で、入力信号vi1、vi2がそれぞれ低振幅のHighレベル(VE4)、Lowレベル(VE3)に変化すると、第1のレベルシフタ10のNチャネルMOSトランジスタM1がオンし、第2の出力端子4の電圧VO2を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。
また、第1のレベルシフタ10の動作に応答して(NチャネルMOSトランジスタM1のドレインの高振幅のHighからLowへの変化に応答して)、第2のレベルシフタ20のPチャネルMOSトランジスタM4がオンし、オン状態のスイッチSW23を介して、第1の出力端子3の電圧OUT1を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、低振幅の入力信号(IN、INB)の振幅が小さく、第1のレベルシフタ10のNチャネルMOSトランジスタM1、M2の放電能力が比較的小さい場合でも、第2の出力端子4と第2の電源端子E2間が、オフ状態のスイッチ24によって切断されているため、第1のレベルシフタ10のNチャネルMOSトランジスタM1は、速やかに、第2の出力端子4をLowレベル(VE1)に駆動することができる。
時刻t1で第1の期間T1が終了し、第1の制御信号S0は高振幅のHighレベル(VE2)からLowレベル(VE1)となり、スイッチSW21、SW22はオン状態とされ、第2の出力端子4と第2の電源端子E2間の電流経路の切断は解除され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。また、第1の制御信号S0のLowを受けてラッチ部30のスイッチSW31、SW32はオン状態とされ、第1、第2の出力端子3、4の電圧レベルVO1、VO2がそれぞれ端子5、6にスルーで出力される。VO1、VO2の高振幅のHigh、Low、すなわち第2、第3の制御信号S3、4の高振幅のHigh、Lowに応答してスイッチSW24はオンし、スイッチSW23はオフする。第1の出力端子3の高振幅のHighレベル(VE2)をゲートに受けるPチャネルMOSトランジスタM3はオフし、スイッチSW22、SW24がオンとなっても、第2の出力端子4は高振幅のLowレベル(VE1)に保持される。第1の出力端子3の高振幅のLowレベル(VE1)をゲートに受けるPチャネルMOSトランジスタM4はオンし、第1の出力端子3の電圧VO1は、オン状態のスイッチSW21を介して、高振幅のHighレベル(VE2)に保持される。すなわち、第2の期間T2(期間t1−t2)では、第1、第2の出力端子3、4の電圧VO1、VO2はそれぞれ高振幅のHighレベル(VE2)、Lowレベル(VE1)に安定に保持される。
次に、時刻t2では、ラッチ部30が高振幅のHighレベル(VE2)のVO1を検出し、高振幅のHighの第2の制御信号S3により、第1の期間T1(期間t2−t3)において、第1の出力端子3と第2の電源端子E2間のスイッチSW23を切断する。このとき、制御信号S4は、低振幅のLowとされ、スイッチSW24はオン状態とされる。前述したように、第1の期間T1(期間t2−t3)において、高振幅のHighの第1の制御信号S0により、スイッチSW21、SW22はともにオフとされる。
この後の時刻td1で、入力信号vi1、vi2がそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)に変化すると、第1のレベルシフタ10のNチャネルMOSトランジスタM2は、第1の出力端子3の電圧VO1を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。
また、この第1のレベルシフタ10の動作に応答して、第1の出力端子3の電位をゲートに受ける、レベルシフト部20CのPチャネルMOSトランジスタM3がオンし、スイッチSW24を介して、第2の出力端子4の電圧VO2を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、第1のレベルシフタ10のNチャネルMOSトランジスタM1、M2の放電能力が比較的小さい場合でも、第1の出力端子3と第2の電源端子(E2)間のスイッチSW23がオフとされているため、第1のレベルシフタ10のNチャネルMOSトランジスタM2は、速やかに第1の出力端子3を高振幅のLowレベル(VE1)に駆動することができる。
時刻t3で、第1の期間T1が終了し、第1の制御信号S0は高振幅のLowレベル(VE1)となり、スイッチSW21、SW22はオンに設定され、第1の出力端子3と第2の電源端子E2間の電流経路の切断は解除され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。また、第1の制御信号S0が高振幅のLowレベル(VE1)となり、スイッチSW31、SW32がオンし、スイッチSW23のゲートには、第2の制御信号S3のLowレベル(第1の出力端子3の電圧VO1の高振幅Lowレベル(VE1)に対応)が印加され、スイッチSW23はオンする。一方、スイッチSW24には、第3の制御信号S4の高振幅のHighレベル(第2の出力端子4の電圧VO2の高振幅のHighレベル(VE2)に対応)が印加され、オフする。
第2の期間T2(期間t3−t4)では、第1、第2の出力端子3、4の電圧VO1、VO2はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
次に、時刻t4では、ラッチ部30が高振幅のHighレベル(VE2)にある第2の出力端子4の電圧VO2を検出し、高振幅のHighレベルの制御信号S4により、第1の期間T1(期間t4−t5)において、第2の出力端子4と第2の電源端子E2間のスイッチSW24をオフとする。このとき、ラッチ部30からの高振幅のLowレベル(VE1)の第2の制御信号S3により、スイッチSW23はオン状態とされる。また時刻t4で第1の制御信号S0が高振幅のHigh(VE2)となり、スイッチSW21、SW22はともにオフとされる。
この後の時刻td2において、入力信号vi1、vi2がそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)のまま維持される場合、第1のレベルシフタ10のNチャネルMOSトランジスタM2は、第1の出力端子3を高振幅のLowレベル(VE1)のまま駆動する。このとき第2の出力端子4と第2の電源端子E2間が切断されているため、レベルシフト部20Cにおいて、第2の出力端子4の充電動作は行われず、寄生容量によって、第2の出力端子4は高振幅のHighレベル(VE2)に保持される。
時刻t5で、第1の期間T1が終了し、第1の制御信号S0は高振幅のLow(VE1)となり、スイッチSW21、SW22はオンとされ、第2の出力端子4と第2の電源端子E2間の電流経路の切断は解除され、第2の電源端子E2と第1、第2の出力端子3、4はそれぞれ導通状態又は導通可能状態とされる。第2の期間T2(期間t5−t6)では、第1、第2の出力端子3、4の電圧VO1、VO2はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
なお、図7、図8に代表される上記実施例において、第1のレベルシフタ10のNチャネルMOSトランジスタM2、M1は、第1の期間T1において、第2の電源端子E2と切断された第1、第2の出力端子3、4の一方を速やかに放電する能力を備えていれば良く、比較的小さい素子サイズで構成できる。一方、レベルシフト部20CのPチャネルMOSトランジスタM4、M3は、第1の期間T1において、入力信号vi1、vi2によってオフとされたNチャネルMOSトランジスタM2又はM1が接続される第1、第2の出力端子3、4の一方を速やかに充電する能力を備えていれば良く、比較的小さい素子サイズで構成してもよい。さらに、第1のスイッチ20AのスイッチSW21、SW22、第2のスイッチ20BのスイッチSW23、SW24及びラッチ部30のスイッチSW31、SW32も十分小さい素子サイズで構成してもよい。このため、上記実施例によれば、レベルシフタ回路の動作の高速化と省面積化を可能としている。
また、上記実施例において、第1、第2の出力端子3、4の出力電圧VO1、VO2の電圧レベルの変化は、第1の制御信号S0が高振幅のHighレベル(VE2)とされる第1の期間T1内の時刻td0、td1における入力信号vi1、vi2の電圧レベルの変化に応じて速やかに行われる。すなわち、本発明のレベルシフト回路は、第1の制御信号S0の電圧レベル変化の速さ(立上りや立下り時間)に依存せず、高速なレベルシフト動作が可能である。このため、制御信号発生回路90で生成する第1の制御信号S0は、必ずしも高速な(立上りや立下り時間が速い)信号でなくともよく、既存のレベルシフト回路等で生成した信号を用いることができる。
<実施例1−6>
図10は、図1に示した前記実施例における第1のレベルシフタ10の別の構成例を示す図である。図10において、レベルシフタ10は、ソースが第1の電源端子E1に接続されゲートにバイアス電圧VB1を受けるNチャネルMOSトランジスタM9(電流源)と、共通ソースがNチャネルMOSトランジスタM9のドレインに接続された差動対(NチャネルMOSトランジスタM1、M2)を備えている。本実施例において、好ましくは、差動対M1、M2のゲートに入力される低振幅の入力信号vi1、vi2は、差動対トランジスタM1、M2の一方がオンのとき他方がオフとなるように、その振幅(VE3、VE4)が設定される。差動対トランジスタM1、M2のドレインは、レベルシフタ20を介して、第2の電源端子E2に接続される。第1のレベルシフト回路10以外の構成は、前記実施例と同様であるため説明は省略する。
<実施例1−7>
図11は、図7の第2のレベルシフタ20、図7のラッチ部30、及び図10の第1のレベルシフタ10の構成を適用したレベルシフト回路の具体例の構成を示す図である。図11に示した回路の動作は、図9に示したものと同様であるため、説明は省略する。
同様にして、図8の第2のレベルシフタ20、図8のラッチ部30、及び図10の第1のレベルシフタ10の構成を適用してもよいことは勿論である。この場合、図11において、第2のレベルシフタ20が図8の第2のレベルシフタ20となる。
<実施例1−8>
図12は、図1に示した前記実施例において、ラッチ部30を、図6とは別の構成とした例を示す図である。第1、第2のレベルシフタ10、20は、前記各実施例で説明した回路構成が用いることができるため、その説明は省略する。
本実施例において、制御信号発生回路90は、高振幅の第1の制御信号S0(前記各実施例の第1の制御信号S0と同一)のほか、第1の制御信号S0の相補信号S0Bを出力する。
ラッチ部30は、
一端が出力端子3に接続され、制御信号発生回路90からの第1の制御信号S0によってオン・オフ制御されるスイッチSW33と、
一端が出力端子4に接続され、第1の制御信号S0によってオン・オフ制御されるスイッチSW35と、
スイッチSW33の他端に入力が接続されたインバータ37と、
インバータ37の出力を入力するインバータ38と、
インバータ38の出力とインバータ37の入力の間に接続され、制御信号S0B(第1の制御信号S0の相補信号)によってオン・オフ制御されるスイッチSW34と、
スイッチSW35の他端に入力が接続されたインバータ39と、
インバータ39の出力を入力するインバータ40と、
インバータ40の出力とインバータ39の入力の間に接続され、制御信号S0B(第1の制御信号S0の相補信号)によってオン・オフ制御されるスイッチSW36と、
を備え、インバータ37、39の出力は端子6、5に接続され、第2、第3の制御信号S4、S3としてレベルシフタ20に入力される。
インバータ37、38、39、40の電源電圧はVE2、VE1とされ高振幅の信号を入力、出力する。
スイッチSW33、SW35は、第1の期間T1(第1の制御信号S0は高振幅のHigh)のときオフとされ、第2の期間T2(第1の制御信号S0は高振幅のLow)のときオンとされる。
スイッチSW34、SW36は、第1の期間T1(第1の制御信号S0Bは高振幅のLow)のときオンとされ、第2の期間T2(第1の制御信号S0Bは高振幅のHigh)のときオフとされる。
インバータ37、38は、フリップフロップを構成し、スイッチSW33がオフ、SW34がオンのとき(第1の期間T1)、スイッチSW33がオフとなる直前(第1の期間T1の開始時点)の第1の出力端子3の値を保持し、インバータ37はスイッチSW33がオフとなる直前(第1の期間T1の開始時点)の第1の出力端子3の反転値を端子6に出力する。一方、スイッチSW33がオン、SW34がオフのとき(第2の期間T2)、インバータ37は、第1の出力端子3の反転値を端子6に出力する(反転出力のスルーラッチ回路を構成する)。
インバータ39、40はフリップフロップを構成し、スイッチSW35がオフ、SW36がオンのとき(第1の期間T1)、スイッチSW35がオフとなる直前(第1の期間T1の開始時点)の第2の出力端子4の値を保持し、インバータ39は、スイッチSW35がオフとなる直前(第1の期間T1の開始時点)の第2の出力端子4の反転値を端子5に出力する。一方、スイッチSW35がオン、SW36がオフのとき(第2の期間T2)、インバータ39は、第2の出力端子4の反転値を端子5に出力する。
図13は、図12の動作の一例を示す図である。図13には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図12の端子1、2の電圧vi1(実線)、vi2(破線)、出力端子3、4の電圧VO1(実線)、VO2(破線)の電圧波形と、制御信号S3(実線)とS4(破線)の電圧波形、第1の制御信号S0(実線)とS0B(破線)の電圧波形、スイッチSW34、SW36、SW33、SW35のオン・オフと、第1、第2の期間(T1、T2)の制御タイミング、データ期間のタイミング関係が示されている。電圧レベルの関係は、VE2>VE4>VE3≧VE1とし、VE2側を高電位、VE1側を低電位とする。また、3つのデータ期間TD1、TD2、TD3において、振幅がVE3とVE4で規定される入力信号vi1は、期間TD1でHighレベル(VE4)、期間TD2及びTD3でLowレベル(VE3)とする。入力信号vi2はvi1の逆相信号とする。
図13に示す例では、第1の制御信号S0の相補信号S0Bが、ラッチ部30に入力する。図12のラッチ部30から出力される第2、第3の制御信号S3、S4は、図9と同じになり、図6のラッチ部30と同様の作用が実現できる。
初期状態の時刻t0で、入力信号vi1、vi2はそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)とし、第1、第2の出力端子3、4の出力信号VO1、VO2は高振幅のLowレベル(VE1)、Highレベル(VE2)とする。ここで、ラッチ部30が、第1の期間T1の開始時(t0)に、第1の制御信号S0の高振幅のHighへの立ち上がりを受けて、スイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を検出し、制御信号S4、S3が高振幅のHigh、Lowとなる。第1の期間(期間t0−t1)において、第1の制御信号S0によりスイッチSW33、SW35がオフ、制御信号S0BによりスイッチSW34、SW36がオンとなると、インバータ37、38、インバータ39、40はそれぞれフリップフロップを構成し、スイッチSW33、SW35がオフとなる直前の値を保持する。第1の期間T1(期間t0−t1)において、第2のレベルシフタ20において、第2の出力端子4と第2の電源端子E2間の電流経路が切断される。
この後、時刻td1で、入力信号vi1、vi2がそれぞれ低振幅のHighレベル(VE4)、Lowレベル(VE3)に変化すると、第1のレベルシフタ10は、第2の出力端子4の電圧VO2を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また、第1のレベルシフタ10の動作に応答して、第2のレベルシフタ20は、第1の出力端子3の電圧VO1を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、入力信号vi1、vi2の振幅が小さく、第1のレベルシフタ10の放電能力が比較的小さい場合でも、第1の期間T1では、第2の出力端子4と第2の電源端子E2間が切断されているため、第1のレベルシフタ10は、速やかに、第2の出力端子4を低振幅のLowレベル(VE1)に駆動することができる。
時刻t1で、第1の期間T1が終了し、第2のレベルシフタ20における第2の出力端子4と第2の電源端子E2間の電流経路の切断は解除される。
第2の期間T2(期間t1−t2)では、第1の制御信号S0とその相補信号S0Bはそれぞれ高振幅のLow、Highとなり、スイッチSW33、SW35はオン、スイッチSW34、SW36はオフとされ、ラッチ部30は、第1、第2の出力端子3、4の電圧VO1、VO2の反転信号をスルーで端子6、5に出力する。第1、第2の出力端子3、4はそれぞれ高振幅のHighレベル(VE2)、Lowレベル(VE1)に安定に保持される。
次に、時刻t2では、第1の制御信号S0の高振幅のHighへの立ち上がりを受けてスイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を検出し、制御信号S4、S3が高振幅のHigh、Lowとなる。第1の期間(期間t2−t3)において、第1の制御信号S0によりスイッチSW33、SW35がオフ、制御信号S0BによりスイッチSW34、SW36がオンとなると、インバータ37、38、インバータ39、40はそれぞれフリップフロップを構成し、スイッチSW33、SW35がオフとなる直前の値を保持する。ラッチ部30が高振幅のHighレベル(VE2)にある第1の出力端子3を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t2−t3)において、第2のレベルシフタ20の第1の出力端子3と第2の電源端子E2間の電流経路を切断する。
この後の時刻td1で、入力信号vi1、vi2がそれぞれ低振幅のHighレベル(VE4)、Lowレベル(VE3)に変化すると、第1のレベルシフタ10は、第1の出力端子3の電圧レベルVO1を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また、この第1のレベルシフタ10の動作に応答して、第2のレベルシフタ20は、第2の出力端子4の電圧レベルVO2を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、第1のレベルシフタ10の放電能力が比較的小さい場合でも、期間t2−t3からなる第1の期間T1において、第1の出力端子3と第2の電源E端子(E2)間の電流経路が切断されているため、第1のレベルシフタ10は、速やかに、第1の出力端子3を高振幅のLowレベル(VE1)に駆動することができる。
時刻t3で、第1の期間T1が終了し、第2のレベルシフタ20における第1の出力端子3と第2の電源端子E2間の電流経路の切断は解除される。
第2の期間T2(期間t3−t4)では、第1の制御信号S0とその相補信号S0Bはそれぞれ高振幅のLow、Highとなり、スイッチSW33、SW35はオン、スイッチSW34、SW36はオフとされ、ラッチ部30は、第1、第2の出力端子3、4の電圧VO1、VO2の反転信号をスルーで端子6、5に出力する。第1、第2の出力端子3、4はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
次に、時刻t4では、第1の制御信号S0の高振幅のHighへの立ち上がりを受けてスイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を検出し、制御信号S4、S3はそれぞれ高振幅のHigh、Lowとなる。第1の期間(期間t4−t5)において、第1の制御信号S0によりスイッチSW33、SW35がオフ、制御信号S0BによりスイッチSW34、SW36がオンとなると、インバータ37、38、インバータ39、40はそれぞれフリップフロップを構成し、スイッチSW33、SW35がオフとなる直前の値を保持する。ラッチ部30がHighレベル(VE2)にある第2の出力端子4を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t4−t5)において、第2のレベルシフタ20における第2の出力端子4と第2の電源端子E2間の電流経路を切断する。
この後の時刻td2において、入力信号vi1、vi2がそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)のまま維持される場合、第1のレベルシフタ10は、第1の出力端子3を高振幅のLowレベル(VE1)のまま駆動する。この期間(t4−t5)、第2の出力端子4と第2の電源端子E2間の電流経路は切断されているため、第2のレベルシフタ20において、第2の出力端子4の充電動作は行われず、寄生容量によって、第2の出力端子4は高振幅のHighレベル(VE2)に保持される。
時刻t5で、第1の期間T1が終了し、第2のレベルシフタ20における第2の出力端子4と電源端子E2間の切断は解除される。
第2の期間T2(期間t5−t6)では、第1の制御信号S0とその相補信号S0Bはそれぞれ高振幅のLow、Highとなり、スイッチSW33、SW35はオン、スイッチSW34、SW36はオフとされ、ラッチ部30は、第1、第2の出力端子3、4の電圧の反転信号をスルーで端子6、5に出力する。第1、第2の出力端子3、4はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
同一値のデータが複数データサイクルに亘って連続する第1の期間T1(期間t4−t5)では、高振幅のHighレベル(VE2)の第2の出力端子4が寄生容量で保持される状態となるが、第1の期間T1は、短い期間であり、ノイズ等の影響で、第2の出力端子4の論理レベルが変動し誤動作するという可能性はほとんどない(回避される)。
<実施例1−9>
図14は、図1のラッチ部30の別の構成例を示す図である。図14を参照すると、ラッチ部30は、図12の構成のラッチに加えて、電源VE2、VE1で駆動されるNOR回路41、42を備えている。すなわち、インバータ37の出力信号と制御信号S0B(制御信号S0の相補信号)を2つの入力端子に受け、出力端子が端子5に接続され第2の制御信号S3を、第2のレベルシフタ20のスイッチSW23に供給するNOR回路41と、インバータ39の出力と制御信号S0Bを2つの入力端子に受け、出力端子が端子6に接続され、第3の制御信号S4を第2のレベルシフタ20のスイッチSW24に供給するNOR回路42と、を備えている。
第2のレベルシフタ20のスイッチSW23、SW24は、ラッチ部30のNOR回路41、42からそれぞれ出力される第2、第3の制御信号S3、S4がLowのときオンし、Highのときオフする。スイッチSW23、SW24は、例えば図15に示すように、ソースが第2の電源端子E1に共通に接続され、ドレインが端子71、72にそれぞれ接続されたPチャネルMOSトランジスタよりなる。
NOR回路41、42は、制御信号S0Bが高振幅のLowの期間だけ(第1の期間T1)、インバータ37、39の出力を反転した信号を端子5、6にそれぞれ出力し、制御信号S0Bが高振幅のHighの期間(第2の期間T2)には、高振幅の固定値Lowを端子5、6に出力する。NOR回路41、42からそれぞれ出力される第2、第3の制御信号S3、S4は、第1の期間T1だけ、第1の期間T1開始時点の出力端子3、4の電圧レベルをラッチした電圧レベルがそれぞれ出力され、第2の期間T2中は、制御信号S3、S4はともに高振幅のLowに保持され、スイッチSW23、SW24はともにオン状態とされる。
より詳細には、第1の制御信号S0が高振幅のHighのとき(第1の期間T1)、インバータ37、39は、スイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を、フリップフロップ(37、38)、(39、40)でそれぞれラッチした値の反転値を、NOR回路41、42にそれぞれ出力する。例えばスイッチSW33、SW35がオフとなる直前(第1の期間T1の開始時)の第1、第2の出力端子3、4の電圧VO1、VO2がそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)の場合、インバータ37、39はそれぞれ高振幅のHighレベル(VE2)、Lowレベル(VE1)を出力する。第1の制御信号S0が高振幅のHighのとき、制御信号S0Bは高振幅のLowであり、NOR回路41、42は、インバータとして機能し、NOR回路41、42からの第2、第3の制御信号S3、S4はそれぞれ高振幅のHigh、Lowとなる。したがって、第2のレベルシフタ20では、スイッチSW24がオフ、スイッチSW23がオンとされる。一方、第1の制御信号S0が高振幅のLowのとき(第2の期間T2)は、前述したように、NOR回路41、42からの第2、第3の制御信号S3、S4はともに高振幅のLowとなり、第2のレベルシフタ20では、スイッチSW23、SW24がともにオンとされる。
図3、図4を参照して説明した構成においては、スイッチSW23、SW24は、第1、第2の出力端子3、4の電圧(第2、第3の制御信号S3、S4)に基き、第1の期間T1で一方がオフとされ、第2の期間T2では、一方がオン、他方がオフ(出力端子と第2の電源端子E2間のパスがオフ)される。第2の期間T2では、第1の制御信号S0でオン・オフ制御されるスイッチSW21、SW22をともにオンさせることで、第1、第2の出力端子3、4と第2の電源端子E2間の電流経路を導通させている。
これに対して、本実施例においては、第1の期間T1において、第2、第3の制御信号S3、S4のうち高振幅のHighの出力端子に対応した制御信号を高振幅のHighとして、スイッチSW23、SW24の一方のスイッチをオフさせ他方をオンとし、第2の期間T2では第2、第3の制御信号S3、S4をともに高振幅のLowとし、スイッチSW23、SW24の両方をオン状態に設定している。レベルシフト部20Cは、図7に示したゲートとドレインを交差接続させたPチャネルMOSトランジスタM3、M4で構成され、第1、第2の出力端子3、4のうち高振幅のHighレベルの一方の出力端子にゲートが接続されドレインが他方の出力端子に接続されたPチャネルMOSトランジスタはオフし、該他方の出力端子は第1のレベルシフタ10により高振幅のLowレベル(VE1)に設定され、該他方の出力端子にゲートが接続されドレインが該一方の出力端子に接続されたPチャネルMOSトランジスタはオンし、該一方の出力端子は、高振幅のHighレベル(VE2)に設定される。
本実施例によれば、図3、図4等で必要とされた第1のスイッチ回路20A(SW21、SW22)を省略可能とし、また第1のスイッチ回路20A(SW21、SW22)のオン・オフを制御する第1の制御信号S0を第2のレベルシフト回路20に供給することを不要としている。図14に示す例では、レベルシフタ20の制御を、ラッチ部30からの第2、第3の制御信号S3、S4のみで行い、第1の制御信号S0はレベルシフタ20へは入力されない。
<実施例1−10>
図15は、図14のレベルシフタ20及びラッチ部30の構成を適用したレベルシフト回路の具体例を示す図である。なお、ラッチ部30の構成は、図14と同様とされるため説明は省略する。
図15を参照すると、第1のレベルシフタ10は、ソースが第1の電源端子E1に共通接続され、ドレインが第2、第1の出力端子4、3にそれぞれ接続され、ゲートが端子1、2にそれぞれ接続されたNチャネルMOSトランジスタM1、M2を備えている。端子1には低振幅の入力信号vi1が印加され、端子2には低振幅の入力信号vi2(vi1の相補信号)が与えられる。
第2のレベルシフタ20は、スイッチ部20Bとレベルシフト部20Cを備えている。レベルシフト部20Cは、ソースが端子72、71にそれぞれ接続され、ドレインがそれぞれ第2、第1の出力端子4、3に接続され、ゲートが、他方のトランジスタのドレイン(出力端子3、4)に交差接続されたPチャネルMOSトランジスタM3、M4を備えている。
スイッチ部20BのスイッチSW23、SW24は、ソースが第2の電源端子E2に共通に接続され、ドレインが端子71、72にそれぞれ接続され、ゲートに、第2、第3の制御信号S3、S4がそれぞれ入力されるPチャネルMOSトランジスタよりなる。なお、図15において、第2のレベルシフタ20の構成は、スイッチ部20Bが第2の電源端子E2側、レベルシフト部20Cが出力端子3、4側に位置するように縦積み配置されているが、レベルシフト部20Cが第2の電源端子E2側、スイッチ部20Bが出力端子3、4側に位置するように縦積み配置してもよいことは勿論である。
図16は、図14、図15のレベルシフト回路の動作の一例を示す図である。図16には、入力信号がデータ信号等の所定の周期で入力される場合の一例が例示されており、図14の端子1、2の電圧vi1(実線)、vi2(破線)、出力端子3、4の電圧VO1(実線)、VO2(破線)の電圧波形と、制御信号S3(実線)とS4(破線)の電圧波形、スイッチSW23、SW24のオンとオフ、第1の制御信号S0(実線)とその相補信号S0B(破線)の電圧波形、スイッチSW34、SW36、SW33、SW35のオン・オフと、第1、第2の期間(T1、T2)の制御タイミング、データ期間のタイミング関係が示されている。また、図2と同様、電圧レベルの関係も、VE2>VE4>VE3≧VE1とし、VE2側を高電位、VE1側を低電位とする。また、3つのデータ期間TD1、TD2、TD3において、振幅がVE3とVE4で規定される入力信号vi1は、期間TD1でHighレベル(VE4)、期間TD2及びTD3でLowレベル(VE3)とする。入力信号vi2はvi1の逆相信号とする。
図16に示す例では、第1の制御信号S0が高振幅のHighレベルの期間だけ、ラッチ部30から第2のレベルシフタ20に第2、第3の制御信号S3、S4が供給され、第1の制御信号S0が高振幅のLowレベルの期間は、第2のレベルシフタ20に供給される第2、第3の制御信号S3、S4は高振幅のLowレベルとされる。
初期状態の時刻t0で、入力信号vi1、vi2はそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)とし、第1、第2の出力端子3、4の出力信号VO1、VO2はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)とする。ここで、ラッチ部30が、第1の期間T1の開始時(t0)に、第1の制御信号S0の高振幅のHighへの立ち上がりを受けてスイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を検出し、制御信号S4が高振幅のHigh、制御信号S3が高振幅のLowとなり、スイッチSW24がオフ、スイッチSW23がオンとなる。なお、第1の期間(期間t0−t1)において、第1の制御信号S0によりスイッチSW33、SW35がオフ、制御信号S0BによりスイッチSW34、SW36がオンとなると、インバータ37、38、インバータ39、40はそれぞれフリップフロップを構成し、スイッチSW33、SW35がオフとなる直前の値を保持する。そしてNOR回路41、42は、インバータ37、38の出力の反転値を端子5、6に第2、第3の制御信号S3、S4としてそれぞれ供給する。これにより第1の期間T1(期間t0−t1)では、第2のレベルシフタ20において、第2の出力端子4と第2の電源端子E2間の電流経路が切断される。
この後、時刻td1で、入力信号vi1、vi2がそれぞれ低振幅のHighレベル(VE4)、Lowレベル(VE3)に変化すると、第1のレベルシフタ10は、第2の出力端子4の電圧VO2を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また、この第1のレベルシフタ10の動作に応答して、第2のレベルシフタ20は、第1の出力端子3の電圧VO1を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、入力信号vi1、vi2の振幅が小さく、第1のレベルシフタ10の放電能力が比較的小さい場合でも、第1の期間T1では、第2の出力端子4と第2の電源端子E2間が切断されているため、第1のレベルシフタ10は、速やかに、第2の出力端子4を高振幅のLowレベル(VE1)に駆動することができる。
時刻t1で、第1の期間T1が終了し、制御信号S0Bが高振幅のHighとなると、NOR回路41、42の出力は高振幅のLowに固定され、これにより第2のレベルシフタ20におけるスイッチSW24はオフは解除される。
第2の期間T2(期間t1−t2)では、第1の制御信号S0は高振幅のLow、S0Bは高振幅のHighとなり、スイッチSW33、SW35はオン、スイッチSW34、SW36はオフとされる。ラッチ部30は、第1、第2の出力端子3、4の電圧の反転信号をスルーでNOR回路41、42に入力するが、制御信号S0Bの高振幅のHighを受けるNOR回路41、42の出力は高振幅のLowに固定される。第2、第3の制御信号S3、S4のLowを受け、第2のレベルシフタ20のスイッチSW23、SW24はともにオンとされ、第1、第2の出力端子3、4と第2の電源端子E2間の電流経路は導通状態又は導通可能状態となる。第1、第2の出力端子3、4はそれぞれ高振幅のHighレベル(VE2)、Lowレベル(VE1)に安定に保持される。
次に、時刻t2では、第1の制御信号S0の高振幅のHighへの立ち上がりを受けてスイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を検出し、NOR回路41からの制御信号S3が高振幅のHigh、NOR回路42からの制御信号S4が高振幅のLowとなる。第1の期間(期間t2−t3)において、第1の制御信号S0によりスイッチSW33、SW35がオフ、制御信号S0BによりスイッチSW34、SW36がオンとなると、インバータ37、38、インバータ39、40はそれぞれフリップフロップを構成し、スイッチSW33、SW35がオフとなる直前の値を保持する。ラッチ部30が高振幅のHighレベル(VE2)にある第1の出力端子3を検出し、第2、第3の制御信号S3、S4により、第1の期間T1(期間t2−t3)において、第2のレベルシフタ20の第1の出力端子3と第2の電源端子E2間のスイッチSW23をオフとする。スイッチSW24はオン状態に保持される。
この後の時刻td1で、入力信号vi1、vi2がそれぞれ低振幅のHighレベル(VE4)、Lowレベル(VE3)に変化すると、第1のレベルシフタ10は、第1の出力端子3の電圧レベルVO1を高振幅のHighレベル(VE2)からLowレベル(VE1)に変化(放電)させる。また、この第1のレベルシフタ10の動作に応答して、第2のレベルシフタ20は、第2の出力端子4の電圧レベルVO2を高振幅のLowレベル(VE1)からHighレベル(VE2)に変化(充電)させる。なお、第1のレベルシフタ10の放電能力が比較的小さい場合でも、第1の期間T1(期間t2−t3)において、第1の出力端子3と第2の電源E端子(E2)間の電流経路が切断されているため、第1のレベルシフタ10は、速やかに第1の出力端子3をLowレベル(VE1)に駆動することができる。
時刻t3で、第1の期間T1が終了し、制御信号S0Bが高振幅のHighとなると、NOR回路41、42の出力は高振幅のLowに固定され、これにより第2のレベルシフタ20における第1の出力端子3と第2の電源端子E2間のスイッチSW23のオフは解除される。
第2の期間T2(期間t3−t4)では、第1の制御信号S0とその相補信号S0Bはそれぞれ高振幅のLow、Highとなり、スイッチSW33、SW35はオン、スイッチSW34、SW36はオフとされる。ラッチ部30は、第1、第2の出力端子3、4の電圧VO1、VO2の反転信号をそれぞれスルーでNOR回路41、42に入力するが、制御信号S0Bの高振幅のHighを受けるNOR回路41、42の出力はともに高振幅のLowに固定される。第2、第3の制御信号S3、S4の高振幅のLowを受け、スイッチSW23、SW24はオンとされ、第1、第2の出力端子3、4と第2の電源端子E2間の電流経路は導通状態又は導通可能状態となる。第1、第2の出力端子3、4はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
次に、時刻t4では、第1の制御信号S0の高振幅のHighへの立ち上がりを受けてスイッチSW33、SW35がオフとなる直前の第1、第2の出力端子3、4の電圧VO1、VO2を検出し、制御信号S4は高振幅のHigh、制御信号S3は高振幅のLowとなる。第1の期間(期間t4−t5)において、第1の制御信号S0によりスイッチSW33、SW35がオフ、制御信号S0BによりスイッチSW34、SW36がオンとなると、インバータ37、38、インバータ39、40はそれぞれフリップフロップを構成し、スイッチSW33、SW35がオフとなる直前の値を保持する。ラッチ部30が高振幅のHighレベル(VE2)にある第2の出力端子4を検出し、NOR回路41、42から出力される第2、第3の制御信号S3、S4により、第1の期間T1(期間t4−t5)において、第2のレベルシフタ20における第2の出力端子4と第2の電源端子E2間のスイッチSW24をオフする。スイッチSW23はオン状態とされる。
この後の時刻td2において、入力信号vi1、vi2がそれぞれ低振幅のLowレベル(VE3)、Highレベル(VE4)のまま維持される場合、第1のレベルシフタ10は、第1の出力端子3の電圧VO1を高振幅のLowレベル(VE1)のまま駆動する。この期間(t4−t5)、第2のレベルシフタ20において、第2の出力端子4と第2の電源端子E2間の電流経路は切断されているため、出力端子4の充電動作は行われず、寄生容量によって、第2の出力端子4は高振幅のHighレベル(VE2)に保持される。
時刻t5で、第1の期間T1が終了し、制御信号S0Bが高振幅のHighとなると、NOR回路41、42の出力は高振幅のLowに固定され、これにより第2のレベルシフタ20における第2の出力端子4と電源端子E2間のスイッチSW24のオフは解除される。
第2の期間T2(期間t5−t6)では、第1の制御信号S0とその相補信号S0Bはそれぞれ高振幅のLow、Highとなり、スイッチSW33、SW35はオン、スイッチSW34、SW36はオフとされる。ラッチ部30は、第1、第2の出力端子3、4の電圧VO1、VO2の反転信号をそれぞれスルーでNOR回路41、42に入力するが、制御信号S0Bの高振幅のHighを受けるNOR回路41、42の出力はともに高振幅のLowに固定される。第2、第3の制御信号S3、S4の高振幅のLowを受け、スイッチSW23、SW24はともにオンとされ、第1、第2の出力端子3、4と第2の電源端子E2間の電流経路は導通状態又は導通可能状態となる。第1、第2の出力端子3、4の電圧VO1、VO2はそれぞれ高振幅のLowレベル(VE1)、Highレベル(VE2)に安定に保持される。
同一値のデータが複数のデータサイクルに亘って連続する第1の期間T1(期間t4−t5)では、高振幅のHighレベル(VE2)の第2の出力端子4が寄生容量で保持される状態となるが、第1の期間T1は短い期間であることから、ノイズ等の影響によって第2の出力端子4の論理レベルが変動し誤動作する、という可能性はほとんどない。
なお、図15に代表される上記実施例において、第1のレベルシフタ10のNチャネルMOSトランジスタM2、M1は、第1の期間T1において、第2の電源端子E2と切断された第1、第2の出力端子3、4の一方を速やかに放電する能力を備えていれば良く、比較的小さい素子サイズで構成できる。一方、レベルシフト部20CのPチャネルMOSトランジスタM4、M3は、第1の期間T1において、入力信号vi1、vi2によってオフとされたNチャネルMOSトランジスタM2又はM1が接続される第1、第2の出力端子3、4の一方を速やかに充電する能力を備えていれば良く、比較的小さい素子サイズで構成することができる。さらに、第2のスイッチ20BのスイッチSW23、SW24及びラッチ部30の各素子も十分小さい素子サイズで構成することができる。また、上記実施例のレベルシフト回路も、第1の制御信号S0の電圧レベル変化の速さ(立上りや立下り時間)に依存せず、高速なレベルシフト動作が可能である。このため、制御信号発生回路90(図14)で生成する第1の制御信号S0は、必ずしも高速(立上りや立下り時間が速い)な信号でなくともよく、既存のレベルシフト回路等で生成した信号を用いることができる。
<実施例2>
図17は、本発明の表示装置のロウドライバ(走査ドライバ)の構成の一実施例を示す図である。図17は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図17を参照すると、このロウドライバは、クロック信号clkに基きスタートパルスを次段に転送するシフトレジスタ410と、シフトレジスタ410の各段の出力信号(走査信号)を差動で受けレベルシフトするレベルシフト回路431をシフトレジスタ410の各段に対応して備えたレベルシフト回路群430と、レベルシフト回路431の高振幅の出力信号をシングルエンドで受けそれぞれ対応するスキャンライン(走査線)P1、P2、・・・PMに走査信号を出力するバッファ群450と、低振幅のclk(クロック)、ctl(タイミング制御信号)を入力しレベルシフト回路431に対して高振幅の制御信号S0(図1の第1の制御信号S0に対応する)を供給する制御信号生成回路490を備えている。シフトレジスタ410は、低電圧電源(VE3、VE4)で駆動され、レベルシフト回路群430とバッファ群450は、高電圧電源(VE1、VE2)で駆動される。
図17に示す構成は、レベルシフト(LS)回路431として、前記実施例1−1乃至1−7で説明したレベルシフト回路を用いている。制御信号発生回路490は、既存のレベルシフタを用いて各レベルシフト回路431に対して共通な制御信号S0を出力する。前述したように、制御信号S0の電圧レベルの立上り、立下り速度は、各レベルシフト回路431の動作速度に影響しない。本発明に係るレベルシフト回路を適用することで、低消費電力、高速動作のスキャンドライバを実現でき、省面積化による低コスト化も実現可能である。
<実施例3>
図18は、本発明の表示装置のデータドライバの構成の一実施例の構成を示す図である。図18は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図18を参照すると、クロック信号clkを入力しラッチアドレスの選択を行うラッチタイミング信号を生成するシフトレジスタ510と、シフトレジスタ510からの出力(ラッチタイミング信号)に基き、デジタルデータをラッチするデータレジスタ/ラッチ520と、データレジスタ/ラッチ520の各段の出力データ信号を差動で受けレベルシフトするレベルシフト回路531を複数備えたレベルシフト回路群530と、レベルシフト回路群530の出力信号(映像データ)と、基準電圧発生回路560からの互いにレベルの異なる基準電圧を受け、映像データに対応する階調電圧を出力する複デジタルアナログ変換器(DAC)540と、デジタルアナログ変換器(DAC)540の出力電圧を受けデータ線を駆動する出力バッファ群550と、低振幅のclk(クロック)、ctl(タイミング制御信号)を入力しレベルシフト回路531に対して高振幅の制御信号S0(図1の第1の制御信号S0に対応する)を供給する制御信号生成回路590を備えている。シフトレジスタ510とデータレジスタ/ラッチ520は、低電圧電源(VE3、VE4)で駆動される。レベルシフト回路群530、デジタルアナログ変換器(DAC)、出力バッファ群550は、高電圧電源(VE1、VE2)で駆動される。
図18に示す構成は、レベルシフト(LS)回路531は、データレジスタ/ラッチ520の出力を差動で受けており、出力信号を差動出力しており、図10を参照して説明したレベルシフト回路を用いている。
制御信号発生回路590は、既存のレベルシフタを用いて各レベルシフト回路531に共通に制御信号S0を出力する。前述したように、制御信号S0の電圧レベルの立上り、立下り時間(速度)は、各レベルシフト回路531の動作速度に影響しない。本発明のレベルシフト回路を適用することで、低消費電力、高速動作のデータドライバを実現でき、省面積化による低コスト化も実現可能である。
<実施例4>
図19は、本発明の表示装置の構成の一例を示す図である。アクティブマトリクス駆動方式の表示装置の場合、表示部960は、複数の画素950をマトリックス状に配置した半導体基板と、面全体に1つの透明な電極を形成した対向基板と、これら2枚の基板を対向させて間に表示素子を封入した構造からなる。半導体基板上には、各画素の電極へ印加する複数のレベル電圧(階調電圧)を送るデータ線962と、走査信号を送る走査線961とが格子状に配線され、走査線(走査電極線)961及びデータ線(データ電極線)962は、互いの交差部に画素950が配置される。パッシブマトリクス駆動方式の表示装置の場合、表示部960は、複数のレベル電圧(階調電圧)を送るデータ線962が配線された基板と、走査信号を送る走査線961が配線された基板を対向させて間に表示素子を封入した構造からなり、データ線962と走査線961とが交差する領域が画素950を構成する。
アクティブマトリクス駆動方式の表示装置の場合、走査線961上の走査信号により、画素950のスイッチ(TFT)のオン・オフを制御し、画素スイッチがオンとなるときに、当該画素950が接続するデータ線962上の映像信号(映像信号に対応した階調電圧)が画素の電極に印加され、画像を表示するものである。
なお、走査信号はロウ(スキャン)ドライバ970より走査線961に供給され、また各画素への階調電圧の供給はカラム(データ)ドライバ980よりデータ線962を介して行われる。
1画面分のデータの書き換えは、通常1フレーム期間(通常1/60・秒)で行われ、各走査線で1画素行毎(ライン毎)、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。表示コントローラー940は、ロウドライバ970にクロック信号、制御信号(スタートパルス)等を供給し、カラムドライバ980に、クロックclk、制御信号、映像データ(低振幅デジタル信号)を供給する。
本実施例の表示装置は、ロウドライバ970と、カラムドライバ980として、図17、図18を参照して説明したように、本発明のレベルシフト回路を備え、高振幅信号を出力する。
図20は、図19の画素950の一例を示す図である。図20(A)は、パッシブマトリックス型の液晶表示部の画素950の構成を模式的示している。走査電極線961と、データ電極線962との交差部に挟まれる液晶素子953は、走査電極線961に印加される電圧とデータ電極線962に印加される電圧の差に応じて透過率が可変し、バックライト光(又は反射光)を透過させる。図20(B)は、アクティブマトリクス型の液晶表示部の画素950の構成を示している。画素スイッチ(TFT)951はゲートが走査線961に接続され、ドレインとソースの一方がデータ線962に接続され、ドレインとソースの他方が画素電極962に接続され、液晶素子953は画素電極952と対向透明電極964間に挟持されている。走査線961が高電位のとき、画素スイッチ(TFT)951がオンのとき、データ線962の階調電圧が画素電極952に印加され、画素電極962と共通電極954の電位差に応じて液晶素子953の透過率が可変し、バックライト光(又は反射光)を透過させる。図20(C)は、アクティブマトリクス型の有機EL(ElectroLuminescence)表示部の画素950(電流駆動方式)の構成を示す図であり、電流駆動型とされる。画素スイッチ(TFT)951はゲートが走査線961に接続され、ドレインとソースの一方がデータ線962に接続され、ドレインとソースの他方は、有機EL素子の駆動トランジスタ(PチャネルのTFTトランジスタ)955のゲートに接続されている。駆動トランジスタ955のソースは電源958に接続され、ドレインはEL素子956に接続され、ソースとゲート間に、データ信号保持用の容量957が接続されている。走査線961が高電位のとき、画素スイッチ(TFT)951がオンとされ、データ線962の階調電圧が駆動トランジスタ955のゲートと容量957に印加され、有機EL素子956に電流を流し、有機EL素子956が発光する。
なお、上記実施例で説明したレベルシフト回路は、単結晶半導体基板上にCMOSプロセス等で構成してもよい。あるいは、TFT(Thin Film Transistor)基板に形成してもよい。
また、図7、図8等に示した例では、高電位側のレベルシフタ20における充電素子をPチャネルトランジスタで構成し、低電位側のレベルシフタ10における放電素子をNチャネルトランジスタで構成した例について説明したが、本発明においてトランジスタの導電型はかかる構成にのみに制限されるものでないことは勿論である。レベルシフタ20の充電素子をNチャネルトランジスタで構成した場合、出力電圧にNチャネルトランジスタの閾値電圧分のドロップはあるが、応用例の如何によっては、レベルシフタ20をNチャネルトランジスタで構成することも可能であることを付言しておく。同様に、応用例の如何によっては、レベルシフタ10をPチャネルトランジスタで構成することも可能である。
なお、上記の特許文献1の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。