JP4832146B2 - レベルシフタ回路、駆動回路、ディスプレイ、表示モジュール、電子機器 - Google Patents

Description

本発明は信号の振幅変換を行うレベルシフタ回路に関するものである。また、レベルシフタ回路を用いた表示装置およびその駆動回路に関するものである。

携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の携帯機器においては、携帯性とともに、限られた電力で長時間利用できることが好ましく、日々低消費電力化が要求されている。そのため、前述のような機器を構成する集積回路（ＬＳＩ）は、１．８Ｖ〜５Ｖ程度の電源電圧にて駆動されるものが少なくない。一方で、それらＬＳＩによって駆動されるＬＣＤやエレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）ディスプレイ等の表示装置においては、内部の駆動回路に１０Ｖ〜２０Ｖといった高電源電圧にて動作する回路が少なくとも存在する。このような駆動回路においては、前述の低電源電圧回路より出力される制御信号と、高電源電圧回路とのやり取りに際し、信号の振幅を変換するレベルシフタ回路が用いられている（特許文献１参照）。

特開２００１−２５７５８１号公報

従来用いられてきているレベルシフタ回路は、図４に示す回路構成のものが一例として挙げられる。図４に示すレベルシフタ回路の構成は以下のとおりである。入力４０１には、ＶＤＤ電位をハイ（ＨＩＧＨ）レベル、ＧＮＤ電位をロー（ＬＯＷ）レベルとして当該ハイレベルとローレベルとの間で変化する（以下、ＶＤＤ電源系と表記）２レベル信号が入力される。一方、入力４０５には、入力４０１に入力される信号を反転した信号が入力される。入力４０１および４０５が当該レベルシフタ回路の入力となる。

入力４０５に入力される信号は、入力４０１に入力される信号を、インバータ等を用いて反転して生成した信号を用いればよい。

図示しない電源が設けられており、同じ電源から電位が供給される電源入力部には同じ符号を付した。第１の電源（図示しない）からＶＤＨ電位が供給される電源入力部４０２には、Ｐ型トランジスタ４０８のソースおよびＰ型トランジスタ４１１のソースに接続されている。また、Ｐ型トランジスタ４０８のドレインはＰ型トランジスタ４０７のソースと接続され、Ｐ型トランジスタ４０７のドレインはＮ型トランジスタ４０６のドレインと接続され、Ｎ型トランジスタ４０６のソースは、第２の電源（図示しない）からＧＮＤ電位が供給される電源入力部４１２に接続されている。また、Ｐ型トランジスタ４１１のドレインはＰ型トランジスタ４１０のソースと接続され、Ｐ型トランジスタ４１０のドレインはＮ型トランジスタ４０９のドレインと接続され、Ｎ型トランジスタ４０９のソースは、電源入力部４１２と接続されている。

出力４０３からは、ＶＤＨ電位をハイレベル、ＧＮＤ電位をローレベルとして当該ハイレベルとローレベルとの間で変化する（以下、ＶＤＨ電源系と表記）２レベル信号が出力される。また、出力４０４からは、出力４０３から出力された信号が反転したＶＤＨ電源系の２レベル信号が出力される。出力４０３および４０４が当該レベルシフタ回路の出力となる。以上のように、図４のレベルシフタ回路は、ＶＤＤ電源系の２レベル信号をＶＤＨ電源系の２レベル信号に変換して出力する。

なお、レベルシフタ回路は、ＶＤＨ電位、ＶＤＤ電位、ＧＮＤ電位の２種類の電位を供給する電源を有する。ＶＤＨ電位を１５Ｖ、ＶＤＤ電位を５Ｖ、ＧＮＤ電位を０Ｖとして、図４のレベルシフタ回路の動作を説明する。また、Ｐ型トランジスタのしきい値電圧を−１Ｖとし、Ｎ型トランジスタのしきい値を１Ｖとする。

第１の期間において、入力４０１に入力される信号がハイレベルのとき、Ｎ型トランジスタ４０６およびＰ型トランジスタ４０７のゲートにはいずれもＶＤＤ電位（５Ｖ）が入力される。このとき、Ｎ型トランジスタ４０６がオンすることでＰ型トランジスタ４１１のゲートにはＧＮＤ電位（０Ｖ）が入力され、Ｐ型トランジスタ４１１がオンする。出力４０３にはＧＮＤ電位（０Ｖ）に出力される。

一方、入力４０５には、入力４０１に入力された信号の反転信号が入力されるのでローレベルとなり、Ｎ型トランジスタ４０９およびＰ型トランジスタ４１０のゲートにはいずれもＧＮＤ電位（０Ｖ）が入力される。このとき、Ｐ型トランジスタ４１０がオンし、Ｐ型トランジスタ４１１は前述のとおりオンしているので、Ｐ型トランジスタ４０８のゲートにはＶＤＨ電位（１５Ｖ）が入力されてオフする。出力４０４にはＶＤＨ電位（１５Ｖ）に出力される。

第１の期間に連続する第２の期間において、入力４０１に入力されている信号がハイレベルからローレベルへと変化する。この過渡期においては、入力４０１の電位がハイレベルとローレベルの中間付近の電位となる期間が少なくとも存在する。前述したＮ型トランジスタ、Ｐ型トランジスタのしきい値の条件を考慮すると、入力４０１に入力されている信号の切り替わりの際、その電位が１Ｖから４Ｖの間にあるとき、Ｎ型トランジスタ４０６、Ｐ型トランジスタ４０７がいずれもしきい値を上回ってオンする。一方、入力４０５側においても同様の現象が生じ、Ｎ型トランジスタ４０９、Ｐ型トランジスタ４１０がいずれもオンする。このとき、Ｐ型トランジスタ４１１は、第１の期間においてオンしており、そのゲート電位は上昇しようとし、Ｐ型トランジスタ４０８は、第１の期間においてオフしており、そのゲート電位は下降しようとする。よって、少なくともＮ型トランジスタ４０９、Ｐ型トランジスタ４１０、Ｐ型トランジスタ４１１がいずれもオンしている期間が生ずるため、ＶＤＨ電位とＧＮＤ電位間に貫通電流が生ずる。

続いて、第２の期間に連続する第３の期間において、入力４０１に入力されている信号がローレベルからハイレベルへと変化する。この過渡期においては、同様の理由により、Ｎ型トランジスタ４０６、Ｐ型トランジスタ４０７、Ｐ型トランジスタ４０８がいずれもオンしている期間が生じ、ＶＤＨ電位・ＧＮＤ電位間に貫通電流が生ずる。

このように、従来のレベルシフタ回路においては、入力信号のレベルが変化する過渡期において、瞬間的に貫通電流が生じ、この貫通電流は、電圧の高いＶＤＨ電源系で生ずるため、結果として消費電力の増大に大きく影響してしまうという問題があった。信号のレベルが変化する過渡期に生ずる貫通電流は、駆動回路で消費される電流に比べればわずかな値ではあるが、同一の構造のレベルシフタ回路が複数設けられている場合には、貫通電流の合計値は無視出来ないものとなる。

本発明は、前述の課題を鑑み、信号のレベル変化の過渡期において貫通電流を最小限に出来る構成としたレベルシフタ回路の提供を目的とする。

図４に示した従来のレベルシフタ回路において、貫通電流の生ずる原因は、ＶＤＨ電位とＧＮＤ電位に直列に設けられたトランジスタが全てオンしてしまう期間が生ずる点にあった。具体的には、Ｐ型トランジスタ４０８がオンしている間に、Ｎ型トランジスタ４０６、Ｐ型トランジスタ４０７のいずれもがオンしてしまう期間、ならびに、Ｐ型トランジスタ４１１がオンしている間に、Ｎ型トランジスタ４０９、Ｐ型トランジスタ４１０のいずれもがオンしてしまう期間が生ずる点にあった。

本発明においては、同一の入力信号にてオン・オフ制御を行っていたＮ型トランジスタ４０６、Ｐ型トランジスタ４０７、あるいはＮ型トランジスタ４０９、Ｐ型トランジスタ４１０において、一方がオフ状態からオン状態に移行する際、他方は確実にオフ状態を保証するよう、Ｐ型トランジスタ４０７、４１０の制御を行う。つまり、Ｎ型トランジスタ４０６、４０９が、それぞれ入力４０１、４０５に入力される信号によって制御されるのに対し、Ｐ型トランジスタ４０７、４１０は、別の信号を用いて制御し、Ｎ型トランジスタ４０６がオフ状態からオン状態へと変化する前に、Ｐ型トランジスタ４０７をオフさせ、Ｎ型トランジスタ４０９がオフ状態からオン状態へと変化する前に、Ｐ型トランジスタ４１０をオフさせるような構成とする。これにより、所望の入力信号によってレベルシフタ回路が動作する全ての期間を通じ、ＶＤＨ電位・ＧＮＤ電位間に貫通電流が生ずる期間が現れないように動作させることが可能となる。

以上、詳細に説明したとおり、本発明のレベルシフタ回路は前述の構成を設けることにより、入力信号が切り替わるタイミングに生じていた貫通電流の発生を回避することが可能であり、消費電力の低減に大きく貢献する。

本発明の実施形態について詳細に説明する。ただし、本発明は多くの異なる態様にて実施することが可能であり、本発明の主旨およびその技術的範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者にあっては容易に理解される。したがって、本実施形態の記載内容に限定して解釈されるものではない。

また、本発明において、接続されているとは電気的に接続されていることと同義である。したがって、本発明の構成において、所定の接続関係に加えてその間に電気的な接続を可能とする他の素子（例えばスイッチ、トランジスタ、ダイオード、容量素子、抵抗素子等）が配置されていても良い。

スイッチとしては、電流の流れを制御できる素子であれば、電気的なスイッチでも機械的なスイッチでも良く、トランジスタを用いても良いし、ダイオードを用いても良いし、他の論理回路を用いても良い。

また、本発明において適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて形成されるＭＯＳトランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することが出来る。また、トランジスタが形成される基板の種類にも限定はなく、単結晶基板、ＳＯＩ基板、石英、ガラス、樹脂等でなる絶縁基板等を適用することが出来る。

（実施の形態１）
図３（Ａ）に本発明のレベルシフタ回路の一実施形態を示す。同図の回路において、入力３０１はＶＤＤ電源系のハイレベル（例えば５Ｖ）とローレベル（例えば０Ｖ）との間で変化する２レベル信号が入力され、Ｎ型トランジスタ３０８のゲートに入力される。一方、入力３０５には入力３０１の反転信号が入力され、Ｎ型トランジスタ３１１のゲートに入力される。なお、図示しない電源が設けられており、同じ電源から電位が供給される電源入力部には同じ符号を付した。

第１の電源（図示しない）からＶＤＨ電位（例えば１５Ｖ）が供給される電源入力部３０２には、Ｐ型トランジスタ３１０のソースおよびＰ型トランジスタ３１３のソースに接続されている。また、Ｐ型トランジスタ３１０のドレインはＰ型トランジスタ３０９のソースと接続され、Ｐ型トランジスタ３０９のドレインはＮ型トランジスタ３０８のドレインと接続され、Ｎ型トランジスタ３０８のソースは、第２の電源（図示しない）からＧＮＤ電位（例えば０Ｖ）が供給される電源入力部３１４に接続されている。また、Ｐ型トランジスタ３１３のドレインはＰ型トランジスタ３１２のソースと接続され、Ｐ型トランジスタ３１２のドレインはＮ型トランジスタ３１１のドレインと接続され、Ｎ型トランジスタ３１１のソースは第２の電源からＧＮＤ電位が与えられる電源入力部３１４と接続されている。

入力手段３０６はＰ型トランジスタ３０９のゲートに入力される信号を出力する。入力手段３０６が出力する信号として、Ｐ型トランジスタ３０９のオン、オフが確実に選択出来る信号を必要とする。例えば、ＶＤＨ電源系のハイレベル（例えば１５Ｖ）とローレベル（例えば０Ｖ）との間で変化する２レベル信号である。

入力手段３０７はＰ型トランジスタ３１２のゲートに入力される信号を出力する。入力手段３０７が出力する信号としては、入力手段３０６が出力する信号と同様、Ｐ型トランジスタのオン、オフが確実に選択出来る信号を必要とする。

出力３０３、３０４がレベルシフタ回路の出力であり、それぞれＶＤＨ電源系の２レベル信号が出力される。出力３０４からは、出力３０３から出力される信号が反転した信号が出力される。このように、図３（Ａ）に示したレベルシフタ回路は、ＶＤＤ電源系の２レベル信号をＶＤＨ電源系の２レベル信号に変換して出力する。

図３（Ｂ）のタイミングチャートを用いて、図３（Ａ）のレベルシフタ回路の動作を説明する。入力３０１に入力される信号がハイレベル（５Ｖ）であると、Ｎ型トランジスタ３０８がオンする。このとき、入力手段３０６が出力する信号はハイレベル（１５Ｖ）であり、Ｐ型トランジスタ３０９はオフしている。よって、Ｐ型トランジスタ３１３のゲートにはローレベル（０Ｖ）が入力されてオンし、出力３０３にはＧＮＤ電位（０Ｖ）に出力される。一方、入力３０５に入力される信号はローレベル（０Ｖ）であり、Ｎ型トランジスタ３１１はオフする。このとき、入力手段３０７が出力する信号はローレベル（０Ｖ）であり、Ｐ型トランジスタ３１２はオンしている。前述のとおり、Ｐ型トランジスタ３１３はオンしているので、Ｐ型トランジスタ３１０のゲートにはハイレベルが入力されてオフし、出力３０４にはＶＤＨ電位（１５Ｖ）に出力される。

入力３０１に入力される信号がローレベル（０Ｖ）のとき、入力３０５に入力される信号はハイレベル（５Ｖ）であり、前述と同様の動作によって、今度は出力３０３にはＶＤＨ電位（１５Ｖ）が、出力３０４にはＧＮＤ電位（０Ｖ）に出力される。

ここで、図３（Ｂ）を用いて、入力３０１に入力された信号がローレベルからハイレベルに変化する（図３（Ｂ）中、α１と表記した期間）場合を考える。図４に示した従来のレベルシフタ回路においては、この過渡期において貫通電流が生じた。一方、図３（Ａ）に示す本発明のレベルシフタ回路においては、入力３０１に入力された信号がローレベルからハイレベルに変化し、Ｎ型トランジスタ３０８のゲート電位が上昇してオンする前に、入力手段３０６はＰ型トランジスタ３０９をオフさせるように、ハイレベルの信号を入力する。つまり、入力３０１に入力される信号がローレベルからハイレベルに変化する過渡期において、Ｐ型トランジスタ３１０がオンしていたとしても、Ｎ型トランジスタ３０８がオンする前にＰ型トランジスタ３０９をオフさせることで、貫通電流の生ずる経路を遮断することが出来る。

一方、入力３０１に入力された信号がハイレベルからローレベルに変化する（図３（Ｂ）中、α２と表記した期間）場合を考える。このとき、入力３０５に入力された信号がローレベルからハイレベルに変化し、Ｎ型トランジスタ３１１のゲート電位が上昇してオンする前に、入力手段３０７はＰ型トランジスタ３１２をオフさせるように、ハイレベルの信号を入力する。つまり、入力３０５に入力される信号がローレベルからハイレベルに変化する過渡期において、Ｐ型トランジスタ３１３がオンしていたとしても、Ｎ型トランジスタ３１１がオンする前にＰ型トランジスタ３１２をオフさせることで、貫通電流の生ずる経路を遮断することが出来る。

なお、入力３０１に入力される信号と、入力３０５に入力される信号は、ＶＤＤ電源系の２レベル信号であり、一方が他方の反転信号となっている。よって、一方をインバータを用いて反転し、他方の入力信号としても良い。

また、入力手段３０６、３０７によって出力される信号は、ＶＤＨ電源系の２レベル信号であり、図３（Ｂ）に示すとおり、入力手段３０６によって出力される信号がローレベルからハイレベルに変化するタイミングが、入力３０１に入力される信号がローレベルからハイレベルに変化するタイミングよりも確実に早ければ良く、入力手段３０７によって出力される信号がローレベルからハイレベルに変化するタイミングが、入力３０５に入力される信号がローレベルからハイレベルに変化するタイミングよりも確実に早ければ良い。

図３（Ｂ）によると、入力手段３０６から出力される信号は、入力３０１に入力される信号に対して、α１、α２で示されるだけ位相をずらし、さらにＶＤＨ電源系である信号が好適な一例として挙げられる。また、入力手段３０７から出力される信号は、入力手段３０６から出力される信号を反転した信号が好適な一例として挙げられる。

また、図３（Ｂ）にα１、α２で示した期間においては、出力３０３あるいは３０４が浮遊状態となりうる期間である。よって、Ｎ型トランジスタ３０８とＰ型トランジスタ３０９、あるいはＮ型トランジスタ３１１とＰ型トランジスタ３１２のオン、オフの順序が前述の条件を満たす範囲で、最小限とするのが好ましい。

本発明において、ＶＤＤ電位、ＶＤＨ電位、ＧＮＤ電位の値は、レベルシフタ回路の能力や、周辺の駆動回路の構成に応じ、任意に設定すればよい。

（実施の形態２）
図１に、本発明のレベルシフタ回路の、他の一実施形態を示す。なお、図示しない電源が設けられており、同じ電源から電位が供給される電源入力部には同じ符号を付した。同図の回路において、入力１０１はＶＤＤ電源系のハイレベル（例えば５Ｖ）とローレベル（例えば０Ｖ）との間で変化する２レベル信号が入力され、Ｎ型トランジスタ１０８のゲートに入力される。一方、入力１０５には入力１０１の反転信号が入力され、Ｎ型トランジスタ１１４のゲートに入力される。

入力１０６には、Ｎ型トランジスタ１１２、Ｐ型トランジスタ１１３、Ｎ型トランジスタ１１８、Ｐ型トランジスタ１１９を介して、Ｐ型トランジスタ１０９、１１５をそれぞれ制御するための、ＶＤＨ電源系のハイレベル（例えば１５Ｖ）とローレベル（例えば０Ｖ）との間で変化する２レベル信号が入力される。

Ｎ型トランジスタ１１１、１１７のゲートにはそれぞれ、電源入力部１０７が接続され、第３の電源（図示しない）からＶＤＤ電位（例えば５Ｖ）が供給される。

第１の電源（図示しない）からＶＤＨ電位（例えば１５Ｖ）が供給される電源入力部１０２には、Ｐ型トランジスタ１１０のソースおよびＰ型トランジスタ１１６のソースに接続されている。また、Ｐ型トランジスタ１１０のドレインはＰ型トランジスタ１０９のソースと接続され、Ｐ型トランジスタ１０９のドレインはＮ型トランジスタ１０８のドレインと接続され、Ｎ型トランジスタ１０８のソースは、第２の電源（図示しない）からＧＮＤ電位（例えば０Ｖ）が供給される電源入力部１２０に接続されている。また、Ｐ型トランジスタ１１６のドレインはＰ型トランジスタ１１５のソースと接続され、Ｐ型トランジスタ１１５のドレインはＮ型トランジスタ１１４のドレインと接続され、Ｎ型トランジスタ１１４のソースは第２の電源からＧＮＤ電位が与えられる電源入力部１２０と接続されている。

Ｎ型トランジスタ１１１、１１２は直列に接続され、Ｎ型トランジスタ１１１のソースは入力１０１と接続され、Ｎ型トランジスタ１１２のドレインはＰ型トランジスタ１０９のゲートと接続されている。Ｎ型トランジスタ１１２のゲートは入力１０６と接続されている。Ｐ型トランジスタ１１３のソースは、第１の電源からＶＤＨ電位が与えられる電源入力部１０２と接続されている。Ｐ型トランジスタ１１３のドレインはＰ型トランジスタ１０９のゲートと接続され、Ｐ型トランジスタ１１３のゲートは入力１０６と接続されている。

Ｎ型トランジスタ１１７、１１８は直列に接続され、Ｎ型トランジスタ１１７のソースは入力１０５と接続され、Ｎ型トランジスタ１１８のドレインはＰ型トランジスタ１１５のゲートと接続されている。Ｎ型トランジスタ１１８のゲートは入力１０６と接続されている。Ｐ型トランジスタ１１９のソースは、第１の電源からＶＤＨ電位が与えられる電源入力部１０２と接続されている。Ｐ型トランジスタ１１９のドレインはＰ型トランジスタ１１５のゲートと接続され、Ｐ型トランジスタ１１９のゲートは入力１０６と接続されている。

出力１０３からは、ＶＤＨ電源系の２レベル信号が出力される。また、出力１０４からは、出力１０３から出力された信号が反転したＶＤＨ電源系の２レベル信号が出力される。出力１０３および１０４がレベルシフタ回路の出力となる。このように、図１に示したレベルシフタ回路は、ＶＤＤ電源系の２レベル信号をＶＤＨ電源系の２レベル信号に変換して出力する。

図１に示したレベルシフタ回路の動作について詳細に説明する。

入力１０１、１０５がハイレベルあるいはローレベルのいずれかの状態にあるとき、入力１０６はハイレベルを入力する。

入力１０１がハイレベルであれば、Ｎ型トランジスタ１０８がオンし、出力１０３にはＧＮＤ電位に出力される。同時に、Ｐ型トランジスタ１１６がオンする。一方、入力１０５はこのときローレベルであるので、Ｎ型トランジスタ１１４はオフする。入力１０６にハイレベルが入力されていることにより、Ｐ型トランジスタ１１３、１１９はいずれもオフする。Ｎ型トランジスタ１１７においては、ソース電位すなわち入力１０５がローレベルであり、ゲートにはＶＤＤ電位が入力されているのでオンする。結果、Ｎ型トランジスタ１１８もオンし、Ｐ型トランジスタ１１５のゲートにはＧＮＤ電位が入力されてオンする。Ｐ型トランジスタ１１５、１１６がいずれもオンすることにより、出力１０４にはＶＤＨ電位に出力される。

一方、入力１０１がローレベルのとき、その反転信号である入力１０５がハイレベルであるので、Ｎ型トランジスタ１１４がオンし、出力１０４にはＧＮＤ電位に出力される。同時に、Ｐ型トランジスタ１１０がオンする。一方で、Ｎ型トランジスタ１０８はオフする。入力１０６にハイレベルが入力されていることにより、Ｐ型トランジスタ１１３、１１９はいずれもオフする。Ｎ型トランジスタ１１１においては、ソース電位すなわち入力１０１がローレベルであり、ゲートにはＶＤＤ電位が入力されているのでオンする。結果、Ｎ型トランジスタ１１２もオンし、Ｐ型トランジスタ１０９のゲートにはＧＮＤ電位が入力されてオンする。Ｐ型トランジスタ１０９、１１０がいずれもオンすることにより、出力１０３にはＶＤＨ電位に出力される。

続いて、入力１０１、１０５に入力される信号が、ハイレベルからローレベル、あるいはローレベルからハイレベルへと変化する期間に関し、図１（Ｂ）を参照して説明する。

前述の、信号の変化の過渡期を含む期間で、入力１０６に入力される信号をローレベルとする。具体的には、入力１０１、１０５に入力される信号が変化を始める前に、入力１０６に入力される信号をローレベルとし、入力１０１、１０５に入力される信号の変化が完了し、ハイレベルあるいはローレベルが確定した後、入力１０６に入力される信号を再びハイレベルとする。入力１０６に入力される信号をローレベルとすることにより、Ｎ型トランジスタ１１２、１１８は、Ｎ型トランジスタ１１１、１１７の状態に関係なくオフし、Ｐ型トランジスタ１１３、１１９がオンするので、Ｐ型トランジスタ１０９、１１５のゲートにはいずれもＶＤＨ電位が入力され、オフする。

この動作により、Ｎ型トランジスタ１０８において、入力１０１に入力される信号がローレベルからハイレベル、あるいはハイレベルからローレベルに変化する過渡期には、確実にＰ型トランジスタ１０９がオフし、一方で入力１０５に入力される信号がローレベルからハイレベル、あるいはハイレベルからローレベルに変化する過渡期には、確実にＰ型トランジスタ１１５がオフしていることになる。よって、前述のとおり、貫通電流が生ずる経路を遮断することが出来る。

なお、図１における入力１０１、１０５は、一方が他方の反転信号となっている。ここでも、図２に示したように、インバータ２０１を用いて入力１０１の信号を反転し、Ｎ型トランジスタ１１４のゲートに供給しても良い。

実施例１では図１に示した本発明のレベルシフタ回路を用いて、複数の配線にレベルシフトさせた信号を出力する駆動回路を構成した例について説明する。このとき、複数の配線毎にレベルシフタを設ける必要がある。このような駆動回路としては、例えばマトリクス状に配置されたセルの各列（もしくは各行）毎に設けられた配線に信号を出力する駆動回路がある。具体的には、ディスプレイを構成するマトリクス状に配置された複数の画素の各列毎に設けられた信号線にビデオ信号等を出力する信号線駆動回路に適用することができる。また、ディスプレイを構成するマトリクス状に配置された複数の画素の各行毎に設けられた走査線に選択信号等を出力する走査線駆動回路に適用することができる。

ここで、駆動回路において、ＶＤＤ電源系の低い信号レベルの回路（低電圧電源で動作する回路）とＶＤＨ電源系の高い信号レベルの回路（高電圧電源で動作する回路）が混在している場合に、これらの回路間で信号のやりとりを行うために信号レベルを変換する役目をするのがレベルシフタ回路である。図１のレベルシフタ回路が信号レベルを変換するためには、入力１０６に入力される信号はＶＤＨ電源系の信号である必要がある。これは、電源入力部１０２にＶＤＨ電位が第１の電源から与えられているため、入力１０６に入力される信号もＶＤＨ電源系の信号でなければ、Ｐ型トランジスタ１１３及びＰ型トランジスタ１１９のオン及びオフの切換を正確に制御できないためである。Ｐ型トランジスタ１１３及びＰ型トランジスタ１１９のオン及びオフの切換を正確に制御できないと、Ｐ型トランジスタ１０９とＰ型トランジスタ１１５のオン及びオフの切換を正確に制御できない。よって、図１のレベルシフタ回路の入力１０６に入力される信号は、ＶＤＤ電源系からＶＤＨ電源系にレベル変換がされていなければならない。

図１のレベルシフタ回路において、入力１０６の入力信号は図４に示すような従来のレベルシフタ回路と同様のレベルシフタ回路を使用して作り出すことが出来る。

なお、何十〜何千といった多数のレベルシフタ回路を駆動回路内に設ける必要がある場合において、当該レベルシフタ回路として図１を参照して説明した本発明のレベルシフタ回路を使用することにより、図４を参照して説明した従来のレベルシフタ回路を使用する場合に比べ、貫通電流を制御することが可能となり消費電力を低減することが出来る。

この場合、多数の図１のレベルシフタ回路の入力１０６の入力信号を生成するために、図４に示す従来のレベルシフタ回路と同様のレベルシフタ回路を１個だけ使用したとしても、本発明の有効性が失われる訳ではない。

特に、ディスプレイの信号線の本数や走査線の本数は画素が多くなるほど多くなる。そのため、これら複数の信号線や複数の走査線に対応した複数のレベルシフタ回路を必要とするディスプレイの駆動回路において、本発明は特に有効である。

図５に複数の配線にレベルシフトさせた信号を出力する駆動回路を構成した例を示す。

図５の駆動回路は、第１のレベルシフタ回路５５１と複数の第２のレベルシフタ回路５５２とを有する。また、図示しない電源が設けられており、同じ電源から電位が供給される電源入力部には同じ符号を付した。

第１のレベルシフタ回路５５１は、図４で示したレベルシフタ回路の構成と同様である。第１のレベルシフタ回路５５１は、入力５０１にはＶＤＤ電源系の２レベル信号が入力される。入力５０１が第１のレベルシフタ回路５５１の入力となる。ＶＤＤ電源系の２レベル信号をＰ型トランジスタ５１２のゲートとＮ型トランジスタ５１１のゲートに入力する。電源入力部５０７には、第１の電源（図示しない）からＶＤＨ電位が供給される。電源入力部５０７はＰ型トランジスタ５１３のソース及びＰ型トランジスタ５１６のソースに接続されている。

入力５０９は、入力５０１の入力信号の反転信号が入力され、Ｐ型トランジスタ５１５のゲートとＮ型トランジスタ５１４のゲートに与えられる。特に図示しないが、入力５０９は、インバータを用いて入力５０１の信号を反転して生成しても良い。

また、Ｐ型トランジスタ５１３のドレインはＰ型トランジスタ５１２のソースと接続されている。Ｐ型トランジスタ５１２のドレインはＮ型トランジスタ５１１のドレインと接続されている。Ｎ型トランジスタ５１１のソースは第２の電源（図示しない）からＧＮＤ電位が与えられる電源入力部５２９に接続されている。また、Ｐ型トランジスタ５１６のドレインはＰ型トランジスタ５１５のソースと接続される。Ｐ型トランジスタ５１５のドレインはＮ型トランジスタ５１４のドレインと接続されている。Ｎ型トランジスタ５１４のソースは第２の電源からＧＮＤ電位が与えられる電源入力部５２９と接続されている。

出力５０３からは、ＶＤＨ電源系の２レベル信号が出力される。また、出力５０４からは、出力５０３が反転したＶＤＨ電源系の２レベル信号が出力される。出力５０３及び出力５０４は第１のレベルシフタ回路５５１の出力となる。

複数の第２のレベルシフタ回路５５２は、第１のレベルシフタ回路５５１の出力の１つである出力５０４に接続されている。複数の第２のレベルシフタ回路５５２において、図１と同じ部分は同じ符号を用いて示し説明は省略する。複数の第２のレベルシフタ回路５５２において入力１０６を共通とし、当該入力１０６は第１のレベルシフタ回路５５１の出力の１つである出力５０４と接続される。なお、出力５０４のかわりに出力５０３を用いても良い。複数の第２のレベルシフタ回路５５２各々の入力１０１にはＶＤＤ電源系の２レベル信号が入力される。

第１のレベルシフタ回路５５１と複数の第２のレベルシフタ回路５５２との動作のタイミングについて説明する。

第１のレベルシフタ回路５５１の出力５０４の信号がローレベルのとき、複数の第２のレベルシフタ回路５５２はレベル変換をすることができないので、入力１０１に入力される信号に関わらず、出力１０３はローレベルである。

出力５０４がローレベルからハイレベルに切りかわった後、わずかに遅れて第２のレベルシフタ回路５５２の入力１０１の入力信号をハイレベルとする。このとき、第２のレベルシフタ回路のＰ型トランジスタ１０９及びＰ型トランジスタ１１５はオフとなっているので、貫通電流の経路は遮断され流れない。こうして、複数の第２のレベルシフタ回路５５２各々の出力１０３はＧＮＤ電位（０Ｖ）を出力し、出力１０４はＶＤＨ電位を出力する。また、入力１０１がローレベルのときは、出力１０３はＶＤＨ電位を出力し、出力１０４はＧＮＤ電位（０Ｖ）を出力する。

以上の構成によって、複数の第２のレベルシフタ回路５５２の出力１０３から出力される信号または出力１０４から出力される信号を複数の配線に出力することができる。よって、図５に示す駆動回路は、入力されたＶＤＤ電源系の２レベル信号をＶＤＨ電源系の２レベル信号に変換して複数の配線に出力することができる。図５に示す駆動回路では、当該駆動回路が複数有するレベルシフタ回路の貫通電流を低減することが出来、駆動回路の消費電力を低減することが可能である。

本実施例は、発明を実施するための最良の形態と自由に組み合わせて実施することができる。

本発明のレベルシフタ回路をディスプレイの駆動回路として用いることができる。ディスプレイは複数の画素を有する。本実施例では、複数の画素が形成されたパネルの例について説明する。説明には図６を用いる。図６（Ａ）において、パネル５１０１は、マトリクス状に配置された複数の画素５５００よりなる画素部５５０１を有する。画素部５５０１は、画素５５００毎に薄膜トランジスタ等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。画素５５００の表示素子として、エレクトロルミネッセンス素子等の発光素子を設けても良いし、液晶素子を設けても良い。

なお、図６（Ｂ）に示すように、画素部５５０１が形成された基板と同じ基板上に画素部５５０１を駆動する駆動回路を設けても良い。図６（Ｂ）において図６（Ａ）と同じ部分は同じ符号を用いて示し説明は省略する。図６（Ｂ）では、駆動回路として信号線駆動回路５５０３及び走査線駆動回路５５０４を示した。なおこれに限定されず、信号線駆動回路５５０３、走査線駆動回路５５０４の他に更に駆動回路を設けても良い。駆動回路は、別基板上に形成され画素部５５０１が形成された基板上に実装されていても良い。また、駆動回路は、画素部５５０１が形成された基板と同一基板上に画素５５００の有する薄膜トランジスタと同じ工程で形成された薄膜トランジスタを用いて形成されていても良い。薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていてもよいし非晶質半導体で形成されていても良い。

本実施例は、発明を実施するための最良の形態及び実施例１と自由に組み合わせて実施することが可能である。

図７（Ａ）に、図６（Ａ）や図６（Ｂ）で示した画素部５５０１の構成例（以下、第１の画素構成という）を示す。画素部５５０１は、複数の信号線Ｓ１〜Ｓｐ（ｐは自然数）と、複数の信号線Ｓ１〜Ｓｐと交差するように設けられた複数の走査線Ｇ１〜Ｇｑ（ｑは自然数）と、信号線Ｓ１〜Ｓｐと走査線Ｇ１〜Ｇｑの交差部毎に設けられた画素６００とを有する。

図７（Ａ）の画素６００の構成を図７（Ｂ）に示す。図７（Ｂ）では、複数の信号線Ｓ１〜Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１〜Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）との交差部に形成された画素６００を示す。画素６００は、第１のトランジスタ６０１と、第２のトランジスタ６０２と、容量素子６０３と、発光素子６０４とを有する。なお、本実施の形態では、発光素子６０４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子６０３として、第２のトランジスタ６０２の寄生容量等を積極的に利用してもよい。第１のトランジスタ６０１及び第２のトランジスタ６０２は、Ｎ型のトランジスタであってもＰ型のトランジスタであっても良い。画素６００を構成するトランジスタとして、薄膜トランジスタを用いることができる。

第１のトランジスタ６０１のゲートは信号線Ｓｘに接続され、第１のトランジスタ６０１のソース及びドレインの一方は走査線Ｇｙに接続され、他方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続される。容量素子６０３の他方の電極は、電位Ｖ３が与えられる端子６０５に接続される。第２のトランジスタ６０２のソース及びドレインの一方は発光素子６０４の一方の電極に接続され、他方は電位Ｖ２が与えられる端子６０６に接続される。発光素子６０４の他方の電極は、電位Ｖ１が与えられる端子６０７に接続される。

図７（Ａ）及び図７（Ｂ）に示した画素部５５０１の表示方法について説明する。

複数の走査線Ｇ１〜Ｇｑのうち１本を選択し、当該走査線が選択されている間に複数の信号線Ｓ１〜Ｓｐ全てに画像信号を入力する。こうして、画素部５５０１の１行の画素に画像信号を入力する。複数の走査線Ｇ１〜Ｇｑを順に選択し同様の動作を行って、画素部５５０１の全ての画素６００に画像信号を入力する。

複数の走査線Ｇ１〜Ｇｑのうちの１本Ｇｙが選択され、複数の信号線Ｓ１〜Ｓｐのうちの１本Ｓｘから画像信号が入力された画素６００の動作について説明する。走査線Ｇｙが選択されると、第１のトランジスタ６０１がオン状態となる。トランジスタのオン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ６０１がオン状態となると、信号線Ｓｘに入力された画像信号は、第１のトランジスタ６０１を介して第２のトランジスタ６０２のゲートに入力される。第２のトランジスタ６０２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジスタ６０２のオン状態が選択されると、第２のトランジスタ６０２のドレイン電流が発光素子６０４に流れ、発光素子６０４は発光する。

電位Ｖ２と電位Ｖ３とは、第２のトランジスタ６０２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ２と電位Ｖ３とを同じ電位としてもよい。電位Ｖ２と電位Ｖ３とを同じ電位とする場合は、端子６０５と端子６０６とを同じ配線に接続しても良い。電位Ｖ１と電位Ｖ２とは、発光素子６０４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子６０４に電流を流し、発光素子６０４を発光させる。

１フレーム期間に複数のサブフレーム期間を設け、複数のサブフレーム期間各々において上記のとおりに複数の画素各々の発光または非発光を選択してもよい。こうして、１フレーム期間あたりに発光を選択される時間を制御することによって階調を表現してもよい。このような階調表示方式を時分割階調方式と呼ぶ。

本実施例は、発明を実施するための最良の形態及び実施例１及び実施例２と自由に組み合わせて実施することが可能である。

図８（Ａ）に、図６（Ａ）や図６（Ｂ）で示した画素部５５０１の構成例を示す。図８（Ａ）では、実施例３で示した第１の画素構成とは異なる例（以下、第２の画素構成という）を示す。画素部５５０１は、複数の第１の信号線Ｓ１〜Ｓｐ（ｐは自然数）と、複数の信号線Ｓ１〜Ｓｐと交差するように設けられた複数の走査線Ｇ１〜Ｇｑ（ｑは自然数）及び複数の走査線Ｒ１〜Ｒｑと、信号線Ｓ１〜Ｓｐと走査線Ｇ１〜Ｇｑの交差部毎に設けられた画素７００とを有する。

図８（Ａ）の画素７００の構成を図８（Ｂ）に示す。図８（Ｂ）では、複数の信号線Ｓ１〜Ｓｐのうちの１本Ｓｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ１〜Ｇｑのうちの１本Ｇｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ１〜Ｒｑのうちの１本Ｒｙとの交差部に形成された画素７００を示す。なお、図８（Ｂ）に示す構成の画素において、図７（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図８（Ｂ）では、図７（Ｂ）で示した画素６００において、第３のトランジスタ７０１とを有する点で異なる。第３のトランジスタ７０１は、Ｎ型のトランジスタであってもＰ型のトランジスタであっても良い。画素７００を構成するトランジスタとして、薄膜トランジスタを用いることができる。

第３のトランジスタ７０１のゲートは走査線Ｒｙに接続され、第３のトランジスタ７０１のソース及びドレインの一方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続され、他方は電位Ｖ４が与えられる端子７０２に接続される。

図８（Ａ）及び図８（Ｂ）に示した画素部５５０１の表示方法について説明する。

発光素子６０４を発光させる方法は、実施例３で説明した方法と同じである。図８（Ａ）及び図８（Ｂ）で示す構成の画素では、走査線Ｒｙ及び第３のトランジスタ７０１を有することによって、信号線Ｓｘから入力される画像信号に関わらず、画素７００の発光素子６０４を非発光とすることができる点に特徴がある。走査線Ｒｙに入力される信号によって、画素７００の発光素子６０４が発光する時間を設定することができる。こうして、走査線Ｇ１〜Ｇｑを順に選択し全ての走査線Ｇ１〜Ｇｑを選択する期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現することができる。

電位Ｖ４は、第３のトランジスタ７０１がオン状態となった際に第２のトランジスタ６０２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７０１がオン状態となった際に、電位Ｖ３と同じ電位になるように電位Ｖ４を設定することができる。電位Ｖ３と電位Ｖ４とを同じ電位とすることによって、容量素子６０３に保持された電荷を放電し、第２のトランジスタ６０２のソースとゲート間の電圧をゼロとして第２のトランジスタ６０２をオフ状態とすることができる。なお、電位Ｖ３と電位Ｖ４とを同じ電位とする場合は、端子６０５と端子７０２とを同じ配線に接続しても良い。

なお、第３のトランジスタ７０１は、図８（Ｂ）に示した配置に限定されない。例えば、第２のトランジスタ６０２と直列に第３のトランジスタ７０１を配置してもよい。この構成では、走査線Ｒｙに入力される信号により、第３のトランジスタ７０１をオフ状態にすることによって、発光素子６０４に流れる電流を遮断し、発光素子６０４を非発光とすることができる。

図８（Ｂ）で示した第３のトランジスタ７０１の代わりにダイオードを用いることもできる。第３のトランジスタ７０１の代わりにダイオードを用いた画素の構成を図８（Ｃ）に示す。なお、図８（Ｃ）において図８（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード７７１の一方の電極は走査線Ｒｙに接続され、他方の電極は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続されている。

ダイオード７７１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６０２をｐ型のトランジスタとする。ダイオード７７１の一方の電極の電位を上昇させることによって、第２のトランジスタ６０２のゲートの電位を上昇させ、第２のトランジスタ６０２をオフ状態とすることができる。

図８（Ｃ）では、ダイオード７７１は、走査線Ｒｙに接続された一方の電極から第２のトランジスタ６０２のゲートに接続された他方の電極に電流を流すとし、第２のトランジスタ６０２をＰ型のトランジスタとした構成を示したがこれに限定されない。ダイオード７７１は、第２のトランジスタ６０２のゲートに接続された他方の電極から第３の信号線Ｒｙに接続された一方の電極に電流を流すとし、第２のトランジスタ６０２をＮ型のトランジスタとした構成としてもよい。第２のトランジスタ６０２がＮ型のトランジスタのときは、ダイオード７７１の一方の電極の電位を下降させることによって、第２のトランジスタ６０２のゲートの電位を下降させ、第２のトランジスタ６０２をオフ状態とすることができる。

ダイオード７７１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すものとする。ダイオード接続されたトランジスタとしては、Ｐ型のトランジスタを用いても良いしＮ型のトランジスタを用いても良い。

本実施例は、発明を実施するための最良の形態及び実施例１乃至実施例３と自由に組み合わせて実施することが可能である。

本実施例では、画素を実際に作製した例について説明する。図９（Ａ）及び図９（Ｂ）は、実施例３及び実施例４で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示媒体として発光素子を用いた例を示す。

図９（Ａ）及び図９（Ｂ）において、１０００は基板、１００１は下地膜、１００２は半導体層、１１０２は半導体層、１００３は第１の絶縁膜、１００４はゲート電極、１１０４は電極、１００５は第２の絶縁膜、１００６は電極、１００７は第１の電極、１００８は第３の絶縁膜、１００９は発光層、１０１０は第２の電極である。１１００はＴＦＴ、１０１１は発光素子、１１０１は容量素子である。図９では、画素を構成する素子として、ＴＦＴ１１００と、容量素子１１０１とを代表で示した。図９（Ａ）の構成について説明する。

基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。

下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散しＴＦＴ１１００の特性に悪影響をおよぼすのを防ぐことができる。図９では、下地膜１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜１００１を必ずしも設ける必要はない。

半導体層１００２及び半導体層１１０２としては、結晶性半導体膜や非晶質半導体膜を用いて形成することができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層１１０２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。

第１の絶縁膜１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。

ゲート電極１００４及び電極１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。

ＴＦＴ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１の絶縁膜１００３とによって構成される。図９では、画素を構成するＴＦＴとして、発光素子１０１１の第１の電極１００７に接続されたＴＦＴ１１００のみを示したが、複数のＴＦＴを有する構成としてもよい。また、本実施例では、ＴＦＴ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。

容量素子１１０１は、第１の絶縁膜１００３を誘電体とし、第１の絶縁膜１００３を挟んで対向する半導体層１１０２と電極１１０４とを一対の電極として構成される。なお、図９では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の半導体層１００２と同時に形成される半導体層１１０２とし、他方の電極をＴＦＴ１１００のゲート電極１００４と同時に形成される電極１１０４とした例を示したが、この構成に限定されない。

第２の絶縁膜１００５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。

また、第２の絶縁膜１００５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

電極１００６としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。

第１の電極１００７及び第２の電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。

第１の電極１００７及び第２の電極１０１０の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（フッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。

第３の絶縁膜１００８としては、第２の絶縁膜１００５と同様の材料を用いて形成することができる。第３の絶縁膜１００８は、第１の電極１００７の端部を覆うように第１の電極１００７の周辺に形成され、隣り合う画素において発光層１００９を分離する機能を有する。

発光層１００９は、単数または複数の層で構成されている。発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。

正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。

ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリ［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。

電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。

電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）などが挙げられるが、これらに限定されることはない。

発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ^２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ^２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ_３ｐｐｙ）_２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ^２’））イリジウム（略称：Ｉｒ（ｐｐｙ）_３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）_２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）_２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ^２’））イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）_２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）_２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。

その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。

いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。

発光素子１０１１は、発光層１００９と、発光層１００９を介して重なる第１の電極１００７及び第２の電極１０１０とによって構成される。第１の電極１００７及び第２の電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１１は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。

図９（Ｂ）の構成について説明する。なお、図９（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。

図９（Ｂ）は、図９（Ａ）において、第２の絶縁膜１００５と第３の絶縁膜１００８の間に絶縁膜１１０８を有する構成である。電極１００６と第１の電極１００７とは、絶縁膜１１０８に設けられたコンタクトホールにおいて、電極１１０６によって接続されている。

絶縁膜１１０８は、第２の絶縁膜１００５と同様の構成とすることができる。電極１１０６は、電極１００６と同様の構成とすることができる。

本実施例は、発明を実施する最良の形態及び実施例１乃至実施例４と自由に組み合わせて実施することができる。

本実施例では、画素の形成された基板の封止を行った構成について、図１０を用いて説明する。図１０（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図１０（Ｂ）、図１０（Ｃ）はそれぞれ図１０（Ａ）のＡ−Ａ’における断面図である。図１０（Ｂ）と図１０（Ｃ）とは、異なる方法で封止を行った例である。

図１０（Ａ）乃至図１０（Ｃ）において、基板１３０１上には、複数の画素を有する画素部１３０２が配置され、画素部１３０２を囲むようにしてシール材１３０６が設けられシーリング材１３０７が貼り付けられている。画素の構造については、上述の実施例で示した構成を用いることができる。

図１０（Ｂ）の表示パネルでは、図１０（Ａ）のシーリング材１３０７は、対向基板１３２１に相当する。シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタを保護する保護膜１３２３が設けられる。画素部１３０２に配置された発光素子から発せられる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着と画素部１３０２の封止とを同時に行っても良い。

図１０（Ｃ）に示した表示パネルでは、図１０（Ａ）のシーリング材１３０７は、シーリング材１３２４に相当する。シール材１３０６を接着層として用いてシーリング材１３２４が貼り付けられ、基板１３０１、シール材１３０６及びシーリング材１３２４によって密閉空間１３０８が形成される。シーリング材１３２４には予め凹部の中に吸湿剤１３０９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。

基板１３０１上には、画素部１３０２等に信号を伝達するための入力端子部１３１１が設けられ、該入力端子部１３１１へはＦＰＣ（フレキシブルプリントサーキット）１３１２を介して映像信号等の信号が伝達される。入力端子部１３１１では、基板１３０１上に形成された配線とＦＰＣ１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。

画素部１３０２が形成された基板１３０１上に、画素部１３０２に信号を入力する駆動回路が一体形成されていても良い。画素部１３０２に信号を入力する駆動回路をＩＣチップで形成し、基板１３０１上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板１３０１上に配置しても良い。

本実施例は、発明を実施するための最良の形態、実施例１乃至実施例５と自由に組み合わせて実施することができる。

本発明は、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。

図１１はパネル９００と回路基板９０４を組み合わせた表示モジュールを示している。図１１では、回路基板９０４上にコントローラ９０５や信号分割回路９０６などが形成されている例を示した。回路基板９０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。

回路基板９０４上に形成されたこれらの回路から出力された信号は、接続配線９０７によってパネル９００に入力される。

パネル９００は、画素部９０１と、信号線駆動回路９０２と、走査線駆動回路９０３とを有する。パネル９００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図１１では、画素部９０１が形成された基板と同一基板上に、信号線駆動回路９０２及び走査線駆動回路９０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部９０１が形成された基板と同一基板上に走査線駆動回路９０３のみが形成され、信号線駆動回路は回路基板上に形成されていても良い。信号線駆動回路及び走査線駆動回路の両方が回路基板上に形成されていても良い。

このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。

本実施例は、発明を実施するための最良の形態、実施例１乃至実施例６と自由に組み合わせて実施することができる。

本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の例を図１２に示す。

図１２（Ａ）は、ノート型パーソナルコンピュータであり、本体９１１、筐体９１２、表示部９１３、キーボード９１４、外部接続ポート９１５、ポインティングマウス９１６等を含む。本発明は、表示部９１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

図１２（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体９２１、筐体９２２、第１の表示部９２３、第２の表示部９２４、記録媒体（ＤＶＤ等）読み込み部９２５、操作キー９２６、スピーカー部９２７等を含む。第１の表示部９２３は主として画像情報を表示し、第２の表示部９２４は主として文字情報を表示する。本発明は、第１の表示部９２３、第２の表示部９２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

図１２（Ｃ）は携帯電話機であり、本体９３１、音声出力部９３２、音声入力部９３３、表示部９３４、操作スイッチ９３５、アンテナ９３６等を含む。本発明は、表示部９３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

図１２（Ｄ）はカメラであり、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９等を含む。本発明は、表示部９４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

本実施は、発明を実施するための最良の形態、実施例１乃至実施例７と自由に組み合わせて実施することができる。

第２の実施の形態を示す回路図。 第２の実施の形態を示す回路図。 第１の実施の形態を示す回路図。 従来のレベルシフタの回路図。 第１の実施例を示す回路図。 第２の実施例を示す図。 第３の実施例を示す図。 第４の実施例を示す図。 第５の実施例を示す図。 第６の実施例を示す図。 第７の実施例を示す図。 第８の実施例を示す図。

符号の説明

１０１ 入力
１０２ 電源入力部
１０３ 出力
１０４ 出力
１０５ 入力
１０６ 入力
１０７ 電源入力部
１０８ Ｎ型トランジスタ
１０９ Ｐ型トランジスタ
１１０ Ｐ型トランジスタ
１１１ Ｎ型トランジスタ
１１２ Ｎ型トランジスタ
１１３ Ｐ型トランジスタ
１１４ Ｎ型トランジスタ
１１５ Ｐ型トランジスタ
１１６ Ｐ型トランジスタ
１１７ Ｎ型トランジスタ
１１８ Ｎ型トランジスタ
１１９ Ｐ型トランジスタ
１２０ 電源入力部
２０１ インバータ
３０１ 入力
３０２ 電源入力部
３０３ 出力
３０４ 出力
３０５ 入力
３０６ 入力手段
３０７ 入力手段
３０８ Ｎ型トランジスタ
３０９ Ｐ型トランジスタ
３１０ Ｐ型トランジスタ
３１１ Ｎ型トランジスタ
３１２ Ｐ型トランジスタ
３１３ Ｐ型トランジスタ
３１４ 電源入力部
４０１ 入力
４０２ 電源入力部
４０３ 出力
４０４ 出力
４０５ 入力
４０６ Ｎ型トランジスタ
４０７ Ｐ型トランジスタ
４０８ Ｐ型トランジスタ
４０９ Ｎ型トランジスタ
４１０ Ｐ型トランジスタ
４１１ Ｐ型トランジスタ
４１２ 電源入力部
５０１ 入力
５０３ 出力
５０４ 出力
５０７ 電源入力部
５０９ 入力
５１１ Ｎ型トランジスタ
５１２ Ｐ型トランジスタ
５１３ Ｐ型トランジスタ
５１４ Ｎ型トランジスタ
５１５ Ｐ型トランジスタ
５１６ Ｐ型トランジスタ
５２９ 電源入力部
５５１ 第１のレベルシフタ回路
５５２ 第２のレベルシフタ回路
６００ 画素
６０１ 第１のトランジスタ
６０２ 第２のトランジスタ
６０３ 容量素子
６０４ 発光素子
６０５ 端子
６０６ 端子
６０７ 端子
７００ 画素
７０１ 第３のトランジスタ
７０２ 端子
７７１ ダイオード
９００ パネル
９０１ 画素部
９０２ 信号線駆動回路
９０３ 走査線駆動回路
９０４ 回路基板
９０５ コントローラ
９０６ 信号分割回路
９０７ 接続配線
９１１ 本体
９１２ 筐体
９１３ 表示部
９１４ キーボード
９１５ 外部接続ポート
９１６ ポインティングマウス
９２１ 本体
９２２ 筐体
９２３ 第１の表示部
９２４ 第２の表示部
９２５ 記録媒体（ＤＶＤ等）読み込み部
９２６ 操作キー
９２７ スピーカー部
９３１ 本体
９３２ 音声出力部
９３３ 音声入力部
９３４ 表示部
９３５ 操作スイッチ
９３６ アンテナ
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
１０００ 基板
１００１ 下地膜
１００２ 半導体層
１００３ 第１の絶縁膜
１００４ ゲート電極
１００５ 第２の絶縁膜
１００６ 電極
１００７ 第１の電極
１００８ 第３の絶縁膜
１００９ 発光層
１０１０ 第２の電極
１０１１ 発光素子
１１００ ＴＦＴ
１１０１ 容量素子
１１０２ 半導体層
１１０４ 電極
１１０６ 電極
１１０８ 絶縁膜
１３０１ 基板
１３０２ 画素部
１３０６ シール材
１３０７ シーリング材
１３０８ 密閉空間
１３０９ 吸湿剤
１３１０ カバー材
１３１１ 入力端子部
１３１２ ＦＰＣ
１３２０ カラーフィルタ
１３２１ 対向基板
１３２２ 密閉空間
１３２３ 保護膜
１３２４ シーリング材
５１０１ パネル
５５００ 画素
５５０１ 画素部
５５０３ 信号線駆動回路
５５０４ 走査線駆動回路

Claims (9)

1. 第１乃至第３の電源と、第１乃至第６のＰチャネル型トランジスタと、第１乃至第６のＮチャネル型トランジスタと、を有し、
   前記第１のＰチャネル型トランジスタのソースは前記第１の電源と電気的に接続され、前記第１のＰチャネル型トランジスタのドレインは前記第２のＰチャネル型トランジスタのソースと電気的に接続され、
   前記第２のＰチャネル型トランジスタのドレインは前記第３のＰチャネル型トランジスタのゲート及び前記第１のＮチャネル型トランジスタのドレインと電気的に接続され、
   前記第１のＮチャネル型トランジスタのソースは前記第２の電源と電気的に接続され、
   前記第３のＰチャネル型トランジスタのソースは前記第１の電源と電気的に接続され、前記第３のＰチャネル型トランジスタのドレインは前記第４のＰチャネル型トランジスタのソースと電気的に接続され、
   前記第４のＰチャネル型トランジスタのドレインは前記第１のＰチャネル型トランジスタのゲート及び前記第２のＮチャネル型トランジスタのドレインと電気的に接続され、
   前記第２のＮチャネル型トランジスタのソースは前記第２の電源と電気的に接続され、
   前記第５のＰチャネル型トランジスタのソースは前記第１の電源と電気的に接続され、前記第５のＰチャネル型トランジスタのドレインは直列に接続された前記第３のＮチャネル型トランジスタと前記第４のＮチャネル型トランジスタとを介して前記第１のＮチャネル型トランジスタのゲートと電気的に接続され、
   前記第４のＮチャネル型トランジスタのゲートは前記第３の電源と電気的に接続され、
   前記第５のＰチャネル型トランジスタのドレインは前記第２のＰチャネル型トランジスタのゲートと電気的に接続され、
   前記第６のＰチャネル型トランジスタのソースは前記第１の電源と電気的に接続され、前記第６のＰチャネル型トランジスタのドレインは直列に接続された前記第５のＮチャネル型トランジスタと前記第６のＮチャネル型トランジスタとを介して前記第２のＮチャネル型トランジスタのゲートと電気的に接続され、
   前記第６のＮチャネル型トランジスタのゲートは前記第３の電源と電気的に接続され、
   前記第６のＰチャネル型トランジスタのドレインは前記第４のＰチャネル型トランジスタのゲートと電気的に接続され、
   前記第１のＮチャネル型トランジスタのゲートには第１の入力信号が入力され、
   前記第２のＮチャネル型トランジスタのゲートには第２の入力信号が入力され、
   前記第５のＰチャネル型トランジスタのゲート、前記第３のＮチャネル型トランジスタのゲート、前記第６のＰチャネル型トランジスタのゲート、及び前記第５のＮチャネル型トランジスタのゲートには、同じ制御信号が入力されていることを特徴とするレベルシフタ回路。
2. 請求項１において、
   前記制御信号は、前記第１の入力信号が前記第１のＮチャネル型トランジスタをオンさせる信号に切り替わる前に、前記第５のＰチャネル型トランジスタをオンさせる信号に切り替わることを特徴とするレベルシフタ回路。
3. 請求項１または請求項２において、
   前記制御信号は、前記第１の電源が与える電位をハイレベルとし、前記第２の電源が与える電位をローレベルとする信号であることを特徴とするレベルシフタ回路。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第３の電源が与える電位は、前記第２の電源が与える電位より高く、前記第１の電源が与える電位より低いことを特徴とするレベルシフタ回路。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１の入力信号は、前記第２の入力信号の反転信号であることを特徴とするレベルシフタ回路。
6. 請求項１乃至請求項５のいずれか一項において、
   前記レベルシフタ回路を複数用いたことを特徴とする駆動回路。
7. 請求項１乃至請求項５のいずれか一項において、
   前記レベルシフタ回路を用いたことを特徴とするディスプレイ。
8. 請求項１乃至請求項５のいずれか一項において、
   前記レベルシフタ回路を用いたことを特徴とする表示モジュール。
9. 請求項１乃至請求項５のいずれか一項において、
   前記レベルシフタ回路を用いたことを特徴とする電子機器。

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