JP2003298408A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2003298408A JP2003298408A JP2002099909A JP2002099909A JP2003298408A JP 2003298408 A JP2003298408 A JP 2003298408A JP 2002099909 A JP2002099909 A JP 2002099909A JP 2002099909 A JP2002099909 A JP 2002099909A JP 2003298408 A JP2003298408 A JP 2003298408A
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Abstract
(57)【要約】
【課題】 遅延時間の短縮と低消費電力化を図る。
【解決手段】 ラッチ回路のＮＭＯＳトランジスタＭＮ
１，ＭＮ２のドレインにスイッチＳＷ１，ＳＷ２を接続
し、ＰＭＯＳトランジスタＭＰ１がオフ→オンに変わる
ときスイッチＳＷ１を遅れてオンさせ、またＰＭＯＳト
ランジスタＭＰ２がオフ→オンに変わるときスイッチＳ
Ｗ２を遅れてオンさせる。
１，ＭＮ２のドレインにスイッチＳＷ１，ＳＷ２を接続
し、ＰＭＯＳトランジスタＭＰ１がオフ→オンに変わる
ときスイッチＳＷ１を遅れてオンさせ、またＰＭＯＳト
ランジスタＭＰ２がオフ→オンに変わるときスイッチＳ
Ｗ２を遅れてオンさせる。
Description
【０００１】
【発明の属する技術分野】本発明はＥＣＬ（Emitter Co
upled Logic)論理レベルをＣＭＯＳ(Complementary Ｍ
ＯＳ）論理レベルに変換するレベル変換回路に関するも
のである。
upled Logic)論理レベルをＣＭＯＳ(Complementary Ｍ
ＯＳ）論理レベルに変換するレベル変換回路に関するも
のである。
【０００２】
【従来の技術】従来のレベル変換回路を図７に示す。図
７において、１０はＥＣＬ回路、２０’はレベル変換回
路である。ＥＣＬ回路１０は、抵抗ＲＤ１，ＲＤ２を負
荷としたバイポーラトランジスタＱ１，Ｑ２と電流源Ｉ
で構成された差動回路よりなる。レベル変換回路２０’
はＰＭＯＳトランジスタＭＰ１，ＭＰ２と、ＮＭＯＳト
ランジスタＭＮ１，ＭＮ２によるラッチ回路と、出力バ
ッファとしてのインバータＩＮＶ１とから構成されてい
る。
７において、１０はＥＣＬ回路、２０’はレベル変換回
路である。ＥＣＬ回路１０は、抵抗ＲＤ１，ＲＤ２を負
荷としたバイポーラトランジスタＱ１，Ｑ２と電流源Ｉ
で構成された差動回路よりなる。レベル変換回路２０’
はＰＭＯＳトランジスタＭＰ１，ＭＰ２と、ＮＭＯＳト
ランジスタＭＮ１，ＭＮ２によるラッチ回路と、出力バ
ッファとしてのインバータＩＮＶ１とから構成されてい
る。
【０００３】バイポーラトランジスタＱ１，Ｑ２のベー
スに入力されたＥＣＬレベル信号は、ＥＣＬ回路１０に
より増幅され、電源電圧を上限電圧とした信号となる。
この信号がレベル変換回路２０’のＰＭＯＳトランジス
タＭＰ１，ＭＰ２のゲートに印加し、そのトランジスタ
ＭＰ１，ＭＰ２を駆動し、ＮＭＯＳトランジスタＭＮ
１，ＭＮ２で構成されたラッチ回路を駆動する。
スに入力されたＥＣＬレベル信号は、ＥＣＬ回路１０に
より増幅され、電源電圧を上限電圧とした信号となる。
この信号がレベル変換回路２０’のＰＭＯＳトランジス
タＭＰ１，ＭＰ２のゲートに印加し、そのトランジスタ
ＭＰ１，ＭＰ２を駆動し、ＮＭＯＳトランジスタＭＮ
１，ＭＮ２で構成されたラッチ回路を駆動する。
【０００４】ＮＭＯＳトランジスタＭＮ１，ＭＮ２で構
成されたラッチ回路は、それぞれ接続されたＰＭＯＳト
ランジスタのドレイン電流が流れた側にゲートが接続さ
れたＮＭＯＳトランジスタがオンし、ＰＭＯＳトランジ
スタのドレイン電流が止まった側にゲートが接続された
ＮＭＯＳトランジスタがオフする。このようにラッチ回
路はＮＭＯＳトランジスタＭＮ１，ＭＮ２の一方がオン
時は他方がオフするように動作し、ＮＭＯＳトランジス
タＭＮ２がオンしたときＣＭＯＳ論理の低レベル
（「Ｌ」）、オフしたときＣＭＯＳ論理の高レベル
（「Ｈ」）となり、レベル変換される。その後、インバ
ータ回路ＩＮＶ１によリドライブ能力を上げて回路の出
力となる。
成されたラッチ回路は、それぞれ接続されたＰＭＯＳト
ランジスタのドレイン電流が流れた側にゲートが接続さ
れたＮＭＯＳトランジスタがオンし、ＰＭＯＳトランジ
スタのドレイン電流が止まった側にゲートが接続された
ＮＭＯＳトランジスタがオフする。このようにラッチ回
路はＮＭＯＳトランジスタＭＮ１，ＭＮ２の一方がオン
時は他方がオフするように動作し、ＮＭＯＳトランジス
タＭＮ２がオンしたときＣＭＯＳ論理の低レベル
（「Ｌ」）、オフしたときＣＭＯＳ論理の高レベル
（「Ｈ」）となり、レベル変換される。その後、インバ
ータ回路ＩＮＶ１によリドライブ能力を上げて回路の出
力となる。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来の回路構成では、ラッチ回路のオンしている側のＮＭ
ＯＳトランジスタのドレインに接続されたＰＭＯＳトラ
ンジスタはオフ状態で、オフしているＮＭＯＳトランジ
スタのドレインに接続されたＰＭＯＳトランジスタはオ
ン状態であるため、ラッチの状態が遷移する時、つま
り、オフしているＰＭＯＳトランジスタがオンして電流
を流し出す時、接地側に接続されているＮＭＯＳトラン
ジスタはオン状態であるため、そのＮＭＯＳトランジス
タの電流能力の分だけＰＭＯＳトランジスタの出力電流
が相殺されてしまう。このため、ラッチ回路の切り替え
動作が遅れ、結果として入力信号が変化してから出力信
号が変化するまでの遅延が大きくなるという問題があっ
た。
来の回路構成では、ラッチ回路のオンしている側のＮＭ
ＯＳトランジスタのドレインに接続されたＰＭＯＳトラ
ンジスタはオフ状態で、オフしているＮＭＯＳトランジ
スタのドレインに接続されたＰＭＯＳトランジスタはオ
ン状態であるため、ラッチの状態が遷移する時、つま
り、オフしているＰＭＯＳトランジスタがオンして電流
を流し出す時、接地側に接続されているＮＭＯＳトラン
ジスタはオン状態であるため、そのＮＭＯＳトランジス
タの電流能力の分だけＰＭＯＳトランジスタの出力電流
が相殺されてしまう。このため、ラッチ回路の切り替え
動作が遅れ、結果として入力信号が変化してから出力信
号が変化するまでの遅延が大きくなるという問題があっ
た。
【０００６】そこで、それを見込んで相殺される分の電
流をＰＭＯＳトランジスタに余計に流せば、消費電流が
増したり、それによリＮＭＯＳトランジスタの駆動能力
が相対的に下がるためＰＭＯＳトランジスタのオフ時に
遅延が大きくなる等の問題があった。
流をＰＭＯＳトランジスタに余計に流せば、消費電流が
増したり、それによリＮＭＯＳトランジスタの駆動能力
が相対的に下がるためＰＭＯＳトランジスタのオフ時に
遅延が大きくなる等の問題があった。
【０００７】本発明は以上の点に鑑みてなされたもの
で、その目的は、切り替え時の遅延時間を短縮し消費電
力も低減したレベル変換回路を提供することである。
で、その目的は、切り替え時の遅延時間を短縮し消費電
力も低減したレベル変換回路を提供することである。
【０００８】
【課題を解決するための手段】請求項１にかかる発明
は、入力信号をゲートに入力する第１のＰＭＯＳトラン
ジスタと、前記入力信号と相補な信号をゲートに入力す
る第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳト
ランジスタのドレイン出力をゲートに入力し前記第１の
ＰＭＯＳトランジスタのドレイン出力をドレインに入力
する第１のＮＭＯＳトランジスタおよび前記第１のＰＭ
ＯＳトランジスタのドレイン出力をゲートに入力し前記
第２のＰＭＯＳトランジスタのドレイン出力をドレイン
に入力する第２のＮＭＯＳトランジスタからなり前記第
２のＰＭＯＳトランジスタのドレイン出力をラッチする
ラッチ回路とを具備し、前記第２のＰＭＯＳトランジス
タのドレインから出力を取り出すレベル変換回路におい
て、前記第１のＰＭＯＳトランジスタのドレインと前記
第２のＮＭＯＳトランジスタのゲートとの接続点と前記
第１のＮＭＯＳトランジスタのドレインとの間、又は前
記第１のＮＭＯＳトランジスタのソースと接地との間
に、前記第２のＰＭＯＳトランジスタのドレインが
「Ｌ」になると第１の遅延の後オン、「Ｈ」になると該
第１の遅延の後オフとなる第１のスイッチを接続し、前
記第２のＰＭＯＳトランジスタのドレインと前記第１の
ＮＭＯＳトランジスタのゲートとの接続点と前記第２の
ＮＭＯＳトランジスタのドレインとの間、又は前記第２
のＮＭＯＳトランジスタのソースと接地との間に、前記
第２のＰＭＯＳトランジスタのドレインが「Ｈ」になる
と第２の遅延の後オン、「Ｌ」になると該第２の遅延の
後オフとなる第２のスイッチを接続してなる、ことを特
徴とするレベル変換回路とした。
は、入力信号をゲートに入力する第１のＰＭＯＳトラン
ジスタと、前記入力信号と相補な信号をゲートに入力す
る第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳト
ランジスタのドレイン出力をゲートに入力し前記第１の
ＰＭＯＳトランジスタのドレイン出力をドレインに入力
する第１のＮＭＯＳトランジスタおよび前記第１のＰＭ
ＯＳトランジスタのドレイン出力をゲートに入力し前記
第２のＰＭＯＳトランジスタのドレイン出力をドレイン
に入力する第２のＮＭＯＳトランジスタからなり前記第
２のＰＭＯＳトランジスタのドレイン出力をラッチする
ラッチ回路とを具備し、前記第２のＰＭＯＳトランジス
タのドレインから出力を取り出すレベル変換回路におい
て、前記第１のＰＭＯＳトランジスタのドレインと前記
第２のＮＭＯＳトランジスタのゲートとの接続点と前記
第１のＮＭＯＳトランジスタのドレインとの間、又は前
記第１のＮＭＯＳトランジスタのソースと接地との間
に、前記第２のＰＭＯＳトランジスタのドレインが
「Ｌ」になると第１の遅延の後オン、「Ｈ」になると該
第１の遅延の後オフとなる第１のスイッチを接続し、前
記第２のＰＭＯＳトランジスタのドレインと前記第１の
ＮＭＯＳトランジスタのゲートとの接続点と前記第２の
ＮＭＯＳトランジスタのドレインとの間、又は前記第２
のＮＭＯＳトランジスタのソースと接地との間に、前記
第２のＰＭＯＳトランジスタのドレインが「Ｈ」になる
と第２の遅延の後オン、「Ｌ」になると該第２の遅延の
後オフとなる第２のスイッチを接続してなる、ことを特
徴とするレベル変換回路とした。
【０００９】請求項２にかかる発明は、請求項１にかか
る発明において、前記第１のスイッチおよび前記第２の
スイッチをＮＭＯＳトランジスタで構成したことを特徴
とするレベル変換回路とした。
る発明において、前記第１のスイッチおよび前記第２の
スイッチをＮＭＯＳトランジスタで構成したことを特徴
とするレベル変換回路とした。
【００１０】請求項３にかかる発明は、請求項１又は２
にかかる発明において、前記第１のＰＭＯＳトランジス
タのドレインと接地間に第１の抵抗又は第１の電流源を
接続し、前記第２のＰＭＯＳトランジスタのドレインと
接地間に第２の抵抗又は第２の電流源を接続したことを
特徴とするレベル変換回路とした。
にかかる発明において、前記第１のＰＭＯＳトランジス
タのドレインと接地間に第１の抵抗又は第１の電流源を
接続し、前記第２のＰＭＯＳトランジスタのドレインと
接地間に第２の抵抗又は第２の電流源を接続したことを
特徴とするレベル変換回路とした。
【００１１】請求項４にかかる発明は、請求項１乃至３
のいずれか１つにかかる発明において、前記第２のＰＭ
ＯＳトランジスタのドレインに複数のインバータを直列
接続し、該直列接続の初段から奇数段までのインバータ
より前記第１の遅延を得、偶数段までのインバータによ
り前記第２の遅延を得る、ことを特徴とするレベル変換
回路とした。
のいずれか１つにかかる発明において、前記第２のＰＭ
ＯＳトランジスタのドレインに複数のインバータを直列
接続し、該直列接続の初段から奇数段までのインバータ
より前記第１の遅延を得、偶数段までのインバータによ
り前記第２の遅延を得る、ことを特徴とするレベル変換
回路とした。
【００１２】
【発明の実施の形態】図１は本発明の実施形態のレベル
変換回路２０Ａを示す図である。ここでは、ＮＭＯＳト
ランジスタＭＮ１のドレインとＮＭＯＳトランジスタＭ
Ｎ２のゲートとの間にスイッチＳＷ１を、ＮＭＯＳトラ
ンジスタＭＮ２のドレインとＮＭＯＳトランジスタＭＮ
１のゲートとの間にスイッチＳＷ２を各々接続してい
る。スイッチＳＷ１は出力端子の電圧が「Ｌ」でオン、
「Ｈ」でオフとなるが、その動作は遅延回路ＤＬ１によ
る時間だけ遅延する。また、スイッチＳＷ２は出力端子
の電圧が「Ｈ」でオン、「Ｌ」でオフとなるが、その動
作は遅延回路ＤＬ２による時間だけ遅延する。これら遅
延回路ＤＬ１，ＤＬ２による遅延時間は同一であっても
よいが、多少異なっていても良い。
変換回路２０Ａを示す図である。ここでは、ＮＭＯＳト
ランジスタＭＮ１のドレインとＮＭＯＳトランジスタＭ
Ｎ２のゲートとの間にスイッチＳＷ１を、ＮＭＯＳトラ
ンジスタＭＮ２のドレインとＮＭＯＳトランジスタＭＮ
１のゲートとの間にスイッチＳＷ２を各々接続してい
る。スイッチＳＷ１は出力端子の電圧が「Ｌ」でオン、
「Ｈ」でオフとなるが、その動作は遅延回路ＤＬ１によ
る時間だけ遅延する。また、スイッチＳＷ２は出力端子
の電圧が「Ｈ」でオン、「Ｌ」でオフとなるが、その動
作は遅延回路ＤＬ２による時間だけ遅延する。これら遅
延回路ＤＬ１，ＤＬ２による遅延時間は同一であっても
よいが、多少異なっていても良い。
【００１３】図２はこのレベル変換回路２０Ａの動作の
タイムチャートである。まず、の領域では、Ａ点の電
位が低くＭＰ１がオン状態、Ｂ点の電位は電源電位でＭ
Ｐ２はオフ状態とする。このの領域では、スイッチＳ
Ｗ２はオフ、スイッチＳＷ１はオン状態であり、出力端
子ＯＵＴはＣＭＯＳロジックの「Ｌ」になっている。
タイムチャートである。まず、の領域では、Ａ点の電
位が低くＭＰ１がオン状態、Ｂ点の電位は電源電位でＭ
Ｐ２はオフ状態とする。このの領域では、スイッチＳ
Ｗ２はオフ、スイッチＳＷ１はオン状態であり、出力端
子ＯＵＴはＣＭＯＳロジックの「Ｌ」になっている。
【００１４】次に、Ａ点、Ｂ点の電位状態が変わり、Ａ
点の電位が高くなりＢ点の電位が低くなると、ＭＰ１が
オフ状態、ＭＰ２がオン状態に変わろうとする。この瞬
間では、図２のように、ＭＮ２はオン状態にあり電流を
引き込める状態であるにも拘わらず、ＳＷ２がオフ状態
であるためこれを駆動するＭＰ２の負荷とはならない。
このため、Ｃ点の電位は急速に上昇し、ＣＭＯＳロジッ
クのレベルは、「Ｌ」から「Ｈ」に遷移することができ
る。
点の電位が高くなりＢ点の電位が低くなると、ＭＰ１が
オフ状態、ＭＰ２がオン状態に変わろうとする。この瞬
間では、図２のように、ＭＮ２はオン状態にあり電流を
引き込める状態であるにも拘わらず、ＳＷ２がオフ状態
であるためこれを駆動するＭＰ２の負荷とはならない。
このため、Ｃ点の電位は急速に上昇し、ＣＭＯＳロジッ
クのレベルは、「Ｌ」から「Ｈ」に遷移することができ
る。
【００１５】一方、同じくこの瞬間、ＳＷ１はすでにオ
ン状態であるため、ＭＰ１の出力電流が急速に止まって
いくこととＣ点の電位が急速に上昇することでＭＮ１は
オン状態となり電流を引くため、ＭＰ１のドレインのＤ
点の電位が急速に下がる。そしてＤ点の電位が下がるた
めＭＮ２はゲート電位が下がりオフ状態となる。
ン状態であるため、ＭＰ１の出力電流が急速に止まって
いくこととＣ点の電位が急速に上昇することでＭＮ１は
オン状態となり電流を引くため、ＭＰ１のドレインのＤ
点の電位が急速に下がる。そしてＤ点の電位が下がるた
めＭＮ２はゲート電位が下がりオフ状態となる。
【００１６】その後、の額域では、遅延素子ＤＬ１、
ＬＤ２の遅延作用により出力端子ＯＵＴの電位状態はま
だＳＷ１とＳＷ２には伝達されていない。このの領域
でレベル変換出力の状態遷移が完了する時間を確保して
いる。
ＬＤ２の遅延作用により出力端子ＯＵＴの電位状態はま
だＳＷ１とＳＷ２には伝達されていない。このの領域
でレベル変換出力の状態遷移が完了する時間を確保して
いる。
【００１７】その後、遅延素子ＤＬ１，ＤＬ２の遅延時
間が経過すると、ＳＷ１がオンからオフに、ＳＷ２がオ
フからオンに切り替わり、領域に至る。このように出
力端子ＯＵＴの電位が安定したところで、次の状態遷移
を待機する状態へ回路が切り替わる。以降は、信号の
向きが反転するだけで、同様な経過をたどる。
間が経過すると、ＳＷ１がオンからオフに、ＳＷ２がオ
フからオンに切り替わり、領域に至る。このように出
力端子ＯＵＴの電位が安定したところで、次の状態遷移
を待機する状態へ回路が切り替わる。以降は、信号の
向きが反転するだけで、同様な経過をたどる。
【００１８】以上、説明したように、急速に遷移しなけ
ればならない時には、オンしている側のＮＭＯＳトラン
ジスタのドレインをスイッチで切り離しておくことで、
ＰＭＯＳトランジスタの負荷が遷移時だけ低減され、切
替の遅延時間の短縮と低消費電力化を実現できる。
ればならない時には、オンしている側のＮＭＯＳトラン
ジスタのドレインをスイッチで切り離しておくことで、
ＰＭＯＳトランジスタの負荷が遷移時だけ低減され、切
替の遅延時間の短縮と低消費電力化を実現できる。
【００１９】図３は別の例のレベル変換回路２０Ｂを示
す図で、スイッチＳＷ１とＮＭＯＳトランジスタＭＮ１
に並列に抵抗Ｒ１を、スイッチＳＷ２とＮＭＯＳトラン
ジスタＭＮ２に並列に抵抗Ｒ２を、各々接続したもので
ある。このように抵抗Ｒ１，Ｒ２を接続すると、Ｄ点、
Ｃ点がフローティングになることを防止でき、動作の安
定性を確保できる。
す図で、スイッチＳＷ１とＮＭＯＳトランジスタＭＮ１
に並列に抵抗Ｒ１を、スイッチＳＷ２とＮＭＯＳトラン
ジスタＭＮ２に並列に抵抗Ｒ２を、各々接続したもので
ある。このように抵抗Ｒ１，Ｒ２を接続すると、Ｄ点、
Ｃ点がフローティングになることを防止でき、動作の安
定性を確保できる。
【００２０】図４は図３の抵抗Ｒ１，Ｒ２に代えて、電
流源Ｉ１，Ｉ２を接続したレベル変換回路２０Ｃを示す
図であり、図３の場合と同様に動作する。
流源Ｉ１，Ｉ２を接続したレベル変換回路２０Ｃを示す
図であり、図３の場合と同様に動作する。
【００２１】図５は図１のスイッチＳＷ１，ＳＷ２をＮ
ＭＯＳトランジスタＭＮ１，ＭＮ２のソース側に接続し
たレベル変換回路２０Ｄを示す図であり、図１と同様に
動作する。
ＭＯＳトランジスタＭＮ１，ＭＮ２のソース側に接続し
たレベル変換回路２０Ｄを示す図であり、図１と同様に
動作する。
【００２２】図６は図１のスイッチＳＷ１，ＳＷ２、遅
延素子ＤＬ１，ＤＬ２の部分を具体化したレベル変換回
路２０Ｅを示す図である。スイッチＳＷ１，ＳＷ２はＮ
ＭＯＳトランジスタＭＮ３，ＭＮ４で構成し、遅延素子
ＤＬ１はインバータＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構
成し、遅延素子ＤＬ２はインバータＩＮＶ２，ＩＮＶ３
で構成している。インバータＩＮＶ２は出力バッファを
兼用している。このように、遅延素子ＤＬ１を奇数段の
インバータにより、遅延素子ＤＬ２を偶数段のインバー
タにより構成でき、このとき一部のインバータは共用で
きる。
延素子ＤＬ１，ＤＬ２の部分を具体化したレベル変換回
路２０Ｅを示す図である。スイッチＳＷ１，ＳＷ２はＮ
ＭＯＳトランジスタＭＮ３，ＭＮ４で構成し、遅延素子
ＤＬ１はインバータＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構
成し、遅延素子ＤＬ２はインバータＩＮＶ２，ＩＮＶ３
で構成している。インバータＩＮＶ２は出力バッファを
兼用している。このように、遅延素子ＤＬ１を奇数段の
インバータにより、遅延素子ＤＬ２を偶数段のインバー
タにより構成でき、このとき一部のインバータは共用で
きる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
レベル変換回路のラッチの動作時に、ＰＭＯＳトランジ
スタが駆動する負荷を一時的に低減することで、遅延時
間の短縮と低消費電力化を図ることができ、実用上極め
て有用である。
レベル変換回路のラッチの動作時に、ＰＭＯＳトランジ
スタが駆動する負荷を一時的に低減することで、遅延時
間の短縮と低消費電力化を図ることができ、実用上極め
て有用である。
【図１】 本発明のレベル変換回路の回路図である。
【図２】 図１のレベル変換回路の動作説明用のタイム
チャートである。
チャートである。
【図３】 別の例のレベル変換回路の回路図である。
【図４】 別の例のレベル変換回路の回路図である。
【図５】 別の例のレベル変換回路の回路図である。
【図６】 図１のレベル変換回路の具体的な回路図であ
る。
る。
【図７】 従来のレベル変換回路の回路図である。
Claims (4)
- 【請求項１】入力信号をゲートに入力する第１のＰＭＯ
Ｓトランジスタと、前記入力信号と相補な信号をゲート
に入力する第２のＰＭＯＳトランジスタと、該第２のＰ
ＭＯＳトランジスタのドレイン出力をゲートに入力し前
記第１のＰＭＯＳトランジスタのドレイン出力をドレイ
ンに入力する第１のＮＭＯＳトランジスタおよび前記第
１のＰＭＯＳトランジスタのドレイン出力をゲートに入
力し前記第２のＰＭＯＳトランジスタのドレイン出力を
ドレインに入力する第２のＮＭＯＳトランジスタからな
り前記第２のＰＭＯＳトランジスタのドレイン出力をラ
ッチするラッチ回路とを具備し、前記第２のＰＭＯＳト
ランジスタのドレインから出力を取り出すレベル変換回
路において、 前記第１のＰＭＯＳトランジスタのドレインと前記第２
のＮＭＯＳトランジスタのゲートとの接続点と前記第１
のＮＭＯＳトランジスタのドレインとの間、又は前記第
１のＮＭＯＳトランジスタのソースと接地との間に、前
記第２のＰＭＯＳトランジスタのドレインが「Ｌ」にな
ると第１の遅延の後オン、「Ｈ」になると該第１の遅延
の後オフとなる第１のスイッチを接続し、 前記第２のＰＭＯＳトランジスタのドレインと前記第１
のＮＭＯＳトランジスタのゲートとの接続点と前記第２
のＮＭＯＳトランジスタのドレインとの間、又は前記第
２のＮＭＯＳトランジスタのソースと接地との間に、前
記第２のＰＭＯＳトランジスタのドレインが「Ｈ」にな
ると第２の遅延の後オン、「Ｌ」になると該第２の遅延
の後オフとなる第２のスイッチを接続してなる、 ことを特徴とするレベル変換回路。 - 【請求項２】請求項１において、 前記第１のスイッチおよび前記第２のスイッチをＮＭＯ
Ｓトランジスタで構成したことを特徴とするレベル変換
回路。 - 【請求項３】請求項１又は２において、 前記第１のＰＭＯＳトランジスタのドレインと接地間に
第１の抵抗又は第１の電流源を接続し、前記第２のＰＭ
ＯＳトランジスタのドレインと接地間に第２の抵抗又は
第２の電流源を接続したことを特徴とするレベル変換回
路。 - 【請求項４】請求項１乃至３のいずれか１つにおいて、 前記第２のＰＭＯＳトランジスタのドレインに複数のイ
ンバータを直列接続し、該直列接続の初段から奇数段ま
でのインバータより前記第１の遅延を得、偶数段までの
インバータにより前記第２の遅延を得る、 ことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099909A JP2003298408A (ja) | 2002-04-02 | 2002-04-02 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099909A JP2003298408A (ja) | 2002-04-02 | 2002-04-02 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298408A true JP2003298408A (ja) | 2003-10-17 |
Family
ID=29388270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002099909A Pending JP2003298408A (ja) | 2002-04-02 | 2002-04-02 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003298408A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325193A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | レベルシフタ回路 |
| JP2007201704A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | レベルシフト回路 |
| CN108964639A (zh) * | 2018-06-06 | 2018-12-07 | 电子科技大学 | 一种双向迟滞比较器 |
| CN113938126A (zh) * | 2021-10-25 | 2022-01-14 | 中国电子科技集团公司第五十八研究所 | 一种电压锁存式电平转换电路 |
-
2002
- 2002-04-02 JP JP2002099909A patent/JP2003298408A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006325193A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | レベルシフタ回路 |
| JP2007201704A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | レベルシフト回路 |
| CN108964639A (zh) * | 2018-06-06 | 2018-12-07 | 电子科技大学 | 一种双向迟滞比较器 |
| CN113938126A (zh) * | 2021-10-25 | 2022-01-14 | 中国电子科技集团公司第五十八研究所 | 一种电压锁存式电平转换电路 |
| CN113938126B (zh) * | 2021-10-25 | 2023-08-01 | 中国电子科技集团公司第五十八研究所 | 一种电压锁存式电平转换电路 |
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