JPH1141087A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH1141087A JPH1141087A JP9198292A JP19829297A JPH1141087A JP H1141087 A JPH1141087 A JP H1141087A JP 9198292 A JP9198292 A JP 9198292A JP 19829297 A JP19829297 A JP 19829297A JP H1141087 A JPH1141087 A JP H1141087A
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Abstract
(57)【要約】
【課題】第１導電型と第２導電型のＭＯＳトランジスタ
を縦続接続した構成の出力バッファ回路では、オン抵抗
を低減して大電流駆動を実現すると、スイッチング動作
時に発生するノイズが増加し、誤動作が生じ易くなる。 【解決手段】 ＶＤＤ２とＯＵＴとの間に設けられるＰ
チャンネルＭＯＳトランジスタＰ３と、ＶＳＳとＯＵＴ
の間に設けられるＮチャンネルＭＯＳトランジスタＮ３
を含む出力バッファ回路において、ＰチャンネルＭＯＳ
ＭＯＳトランジスタＰ３と並列に、ゲート幅の小さな第
２及び第３のＰチャンネルＭＯＳトランジスタＰ４，Ｐ
５を並列に接続し、入力信号により前記第２及び第３の
ＭＯＳトランジスタＰ４，Ｐ５によって出力を変化させ
た後、遅延回路Ｇ１を通して所定の遅延後にゲート幅の
大きな第１のＰチャンネルＭＯＳトランジスタＰ３を駆
動する構成とする。スイッチング動作時はゲート幅の小
さなＰ４，，５をオンし、定常動作時はゲート幅の大き
なＰ３をオンし、これにより出力バッファ回路における
オン抵抗を低くした場合でもノイズの発生を抑制し、大
電流駆動を実現することが可能となる。
を縦続接続した構成の出力バッファ回路では、オン抵抗
を低減して大電流駆動を実現すると、スイッチング動作
時に発生するノイズが増加し、誤動作が生じ易くなる。 【解決手段】 ＶＤＤ２とＯＵＴとの間に設けられるＰ
チャンネルＭＯＳトランジスタＰ３と、ＶＳＳとＯＵＴ
の間に設けられるＮチャンネルＭＯＳトランジスタＮ３
を含む出力バッファ回路において、ＰチャンネルＭＯＳ
ＭＯＳトランジスタＰ３と並列に、ゲート幅の小さな第
２及び第３のＰチャンネルＭＯＳトランジスタＰ４，Ｐ
５を並列に接続し、入力信号により前記第２及び第３の
ＭＯＳトランジスタＰ４，Ｐ５によって出力を変化させ
た後、遅延回路Ｇ１を通して所定の遅延後にゲート幅の
大きな第１のＰチャンネルＭＯＳトランジスタＰ３を駆
動する構成とする。スイッチング動作時はゲート幅の小
さなＰ４，，５をオンし、定常動作時はゲート幅の大き
なＰ３をオンし、これにより出力バッファ回路における
オン抵抗を低くした場合でもノイズの発生を抑制し、大
電流駆動を実現することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の出
力バッファ回路に関し、特に大電流で容量性負荷を駆動
する出力バッファに関する。
力バッファ回路に関し、特に大電流で容量性負荷を駆動
する出力バッファに関する。
【０００２】
【従来の技術】従来、この種の出力バッファ回路は、図
５に示すように、図外の第１の電源ＶＤＤ１と第３の電
源ＶＳＳとの間で変化されて入力端子ＩＮに入力される
入力信号を、複数のインバータＩＮＶ１〜ＩＮＶ４で構
成されてその所定のタイミングで次段に伝える出力制御
部１と、複数のＰチャネルＭＯＳトランジスタＰ１，Ｐ
２とＮチャネルＭＯＳトランジスタＮ１，Ｎ２で構成さ
れて低圧信号を高圧信号に変換するレベルシフト部２
と、このレベルシフト部２の出力を受けて出力端子ＯＵ
Ｔに出力する出力バッファ部３とで構成されている。こ
の出力バッファ部３は、ソースが第１の電源ＶＤＤ２に
接続され、ドレインが前記出力端子ＯＵＴに接続される
ＰチャンネルＭＯＳトランジスタＰ３と、ソースが第３
の電源ＶＳＳに接続され、ドレインが前記出力端子ＯＵ
Ｔに接続されるＮチャンネルＭＯＳトランジスタＮ３と
で構成されており、前記ＰチャンネルＭＯＳトランジス
タＰ３のゲートに前記レベルシフト部３の出力が入力さ
れ、前記ＮチャンネルＭＯＳトランジスタＮ３のゲート
に前記出力制御部１の一部の仁が入力されている。
５に示すように、図外の第１の電源ＶＤＤ１と第３の電
源ＶＳＳとの間で変化されて入力端子ＩＮに入力される
入力信号を、複数のインバータＩＮＶ１〜ＩＮＶ４で構
成されてその所定のタイミングで次段に伝える出力制御
部１と、複数のＰチャネルＭＯＳトランジスタＰ１，Ｐ
２とＮチャネルＭＯＳトランジスタＮ１，Ｎ２で構成さ
れて低圧信号を高圧信号に変換するレベルシフト部２
と、このレベルシフト部２の出力を受けて出力端子ＯＵ
Ｔに出力する出力バッファ部３とで構成されている。こ
の出力バッファ部３は、ソースが第１の電源ＶＤＤ２に
接続され、ドレインが前記出力端子ＯＵＴに接続される
ＰチャンネルＭＯＳトランジスタＰ３と、ソースが第３
の電源ＶＳＳに接続され、ドレインが前記出力端子ＯＵ
Ｔに接続されるＮチャンネルＭＯＳトランジスタＮ３と
で構成されており、前記ＰチャンネルＭＯＳトランジス
タＰ３のゲートに前記レベルシフト部３の出力が入力さ
れ、前記ＮチャンネルＭＯＳトランジスタＮ３のゲート
に前記出力制御部１の一部の仁が入力されている。
【０００３】この出力バッファ回路では、入力信号に応
じてＰチャンネルＭＯＳトランジスタＰ３とＮチャンネ
ルＭＯＳトランジスタＮ３とを相補的に切り換え、出力
端子ＯＵＴを介して負荷容量ＣＬを駆動する。すなわ
ち、図６に示すように、入力端子ＩＮの入力信号のレベ
ルがＶＤＤ１とＶＳＳの間で変化されると、Ｐチャンネ
ルＭＯＳトランジスタＰ３のゲート信号Ｓ１のレベルが
ＶＤＤ２とＶＳＳの間で変化され、これに伴って出力端
子ＯＵＴの出力信号がＶＤＤ２とＶＳＳの間で変化され
る。ここで、出力制御部１、レベルシフト部２のＭＯＳ
トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と、出力バッファ
部３のＰチャンネルＭＯＳトランジスタＰ３、Ｎチャン
ネルＭＯＳトランジスタＮ３の各幾何学的寸法は、入力
信号ＩＮの変化に対する出力端子ＯＵＴの電圧レベル変
化の時間差である遅延時間と、出力バッファ部３の電流
駆動能力との仕様を満たすように決定される。
じてＰチャンネルＭＯＳトランジスタＰ３とＮチャンネ
ルＭＯＳトランジスタＮ３とを相補的に切り換え、出力
端子ＯＵＴを介して負荷容量ＣＬを駆動する。すなわ
ち、図６に示すように、入力端子ＩＮの入力信号のレベ
ルがＶＤＤ１とＶＳＳの間で変化されると、Ｐチャンネ
ルＭＯＳトランジスタＰ３のゲート信号Ｓ１のレベルが
ＶＤＤ２とＶＳＳの間で変化され、これに伴って出力端
子ＯＵＴの出力信号がＶＤＤ２とＶＳＳの間で変化され
る。ここで、出力制御部１、レベルシフト部２のＭＯＳ
トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２と、出力バッファ
部３のＰチャンネルＭＯＳトランジスタＰ３、Ｎチャン
ネルＭＯＳトランジスタＮ３の各幾何学的寸法は、入力
信号ＩＮの変化に対する出力端子ＯＵＴの電圧レベル変
化の時間差である遅延時間と、出力バッファ部３の電流
駆動能力との仕様を満たすように決定される。
【０００４】
【発明が解決しようとする課題】このような従来の出力
バッファ回路においては、大電流駆動に対応して出力バ
ッファ部３を構成するＭＯＳトランジスタＰ３，Ｎ３の
ソース・ドレイン間抵抗を小さくするようにそのゲート
幅を決定したとき、出力端子ＯＵＴがＶＳＳレベルから
ＶＤＤ２レベルに変化する際にノイズが発生し、その出
力バッファ回路を有する半尊体集積回路を誤動作させて
しまうという問題が生じることがある。この理由は、前
記したように出力バッファ部３を構成するＭＯＳトラン
ジスタＰ３，Ｎ３のソース・ドレイン間のオン抵抗を小
さくしているため、出力端子ＯＵＴのＶＳＳレベルから
ＶＤＤ２レベルへの変化が急峻になりすぎるためであ
る。したがって、従来ではこれらトランジスタのオン抵
抗を小さくすることには制限があり、結果として大電流
駆動に対応することが難しいという問題がある。
バッファ回路においては、大電流駆動に対応して出力バ
ッファ部３を構成するＭＯＳトランジスタＰ３，Ｎ３の
ソース・ドレイン間抵抗を小さくするようにそのゲート
幅を決定したとき、出力端子ＯＵＴがＶＳＳレベルから
ＶＤＤ２レベルに変化する際にノイズが発生し、その出
力バッファ回路を有する半尊体集積回路を誤動作させて
しまうという問題が生じることがある。この理由は、前
記したように出力バッファ部３を構成するＭＯＳトラン
ジスタＰ３，Ｎ３のソース・ドレイン間のオン抵抗を小
さくしているため、出力端子ＯＵＴのＶＳＳレベルから
ＶＤＤ２レベルへの変化が急峻になりすぎるためであ
る。したがって、従来ではこれらトランジスタのオン抵
抗を小さくすることには制限があり、結果として大電流
駆動に対応することが難しいという問題がある。
【０００５】本発明の目的は出力バッファ回路を構成す
るＭＯＳトランジスタのソース・ドレイン間のオン抵抗
を小さくする一方で、出力スイッチング時のノイズの発
生を低減し、大電流駆動に対応可能な出力バッファ回路
を提供することにある。
るＭＯＳトランジスタのソース・ドレイン間のオン抵抗
を小さくする一方で、出力スイッチング時のノイズの発
生を低減し、大電流駆動に対応可能な出力バッファ回路
を提供することにある。
【０００６】
【課題を解決するための手段】本発明の出力バッフア回
路は、第１の電源と出力端子との間に設けられる第１の
第１導電型のＭＯＳトランジスタと第２の電源と出力端
子の間に設けられる第２導電型のＭＯＳトランジスタと
を有して、出力端子に接続された負荷を入力信号に応じ
て駆動する出力バッファ回路において、前記第１の第１
導電型のＭＯＳトランジスタと並列に、ゲート幅の小さ
な第２及び第３の第１導電型のＭＯＳトランジスタを並
列に接続し、入力信号により前記第２及び第３のＭＯＳ
トランジスタによって出力を変化させた後、所定の遅延
後にゲート幅の大きな第１のＭＯＳトランジスタを駆動
する構成とする。また、この第１のＭＯＳトランジスタ
を遅延して駆動する構成に代えて、入力信号と出力信号
と基準電圧とを比較した出力で第１のＭＯＳトランジス
タを駆動するように構成してもよい。
路は、第１の電源と出力端子との間に設けられる第１の
第１導電型のＭＯＳトランジスタと第２の電源と出力端
子の間に設けられる第２導電型のＭＯＳトランジスタと
を有して、出力端子に接続された負荷を入力信号に応じ
て駆動する出力バッファ回路において、前記第１の第１
導電型のＭＯＳトランジスタと並列に、ゲート幅の小さ
な第２及び第３の第１導電型のＭＯＳトランジスタを並
列に接続し、入力信号により前記第２及び第３のＭＯＳ
トランジスタによって出力を変化させた後、所定の遅延
後にゲート幅の大きな第１のＭＯＳトランジスタを駆動
する構成とする。また、この第１のＭＯＳトランジスタ
を遅延して駆動する構成に代えて、入力信号と出力信号
と基準電圧とを比較した出力で第１のＭＯＳトランジス
タを駆動するように構成してもよい。
【０００７】この出力バッファ回路においては、第１の
ＭＯＳトランジスタと並列に接続されている、ゲート幅
の小さな第２及び第３のＭＯＳトランジスタで出力を変
化させるため、出力のスイッチング時の負荷への充電電
流が低く抑えられ、出力変化が緩やかになりノイズの発
生を低減することができる。また、出力のスイッチング
動作後にゲート幅の大きな第１のＭＯＳトランジスタを
オンするため、出力バッファ回路のソース・ドレイン間
のオン抵抗を低くし、大電流駆動を実現することが可能
となる。
ＭＯＳトランジスタと並列に接続されている、ゲート幅
の小さな第２及び第３のＭＯＳトランジスタで出力を変
化させるため、出力のスイッチング時の負荷への充電電
流が低く抑えられ、出力変化が緩やかになりノイズの発
生を低減することができる。また、出力のスイッチング
動作後にゲート幅の大きな第１のＭＯＳトランジスタを
オンするため、出力バッファ回路のソース・ドレイン間
のオン抵抗を低くし、大電流駆動を実現することが可能
となる。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施の形態の
出力バッフア回路の回路図である。入力端子ＩＮに入力
される入力信号は複数のインバータＩＮＶ１〜ＩＮＶ４
で構成される出力制御部１に入力され、そのうちインバ
ータＩＮＶ１，ＩＮＶ３の出力はレベルシフト部２に入
力され、インバータＩＮＶ４の出力は出力バッファ部３
に入力される。前記レベルシフト部２は、Ｐチャンネル
ＭＯＳトランジスタＰ１，Ｐ２とＮチャンネルＭＯＳト
ランジスタＮ１，Ｎ２で構成されており、前記インバー
タＩＮＶ１，ＩＮＶ３の各出力がＮチャンネルＭＯＳト
ランジスタＮ１，Ｎ２の各ゲートに入力される。また、
前記ＰチャンネルＭＯＳトランジスタＰ１，Ｐ２はゲー
トとドレインが互いにたすき掛け状に接続されている。
参照して説明する。図１は本発明の第１の実施の形態の
出力バッフア回路の回路図である。入力端子ＩＮに入力
される入力信号は複数のインバータＩＮＶ１〜ＩＮＶ４
で構成される出力制御部１に入力され、そのうちインバ
ータＩＮＶ１，ＩＮＶ３の出力はレベルシフト部２に入
力され、インバータＩＮＶ４の出力は出力バッファ部３
に入力される。前記レベルシフト部２は、Ｐチャンネル
ＭＯＳトランジスタＰ１，Ｐ２とＮチャンネルＭＯＳト
ランジスタＮ１，Ｎ２で構成されており、前記インバー
タＩＮＶ１，ＩＮＶ３の各出力がＮチャンネルＭＯＳト
ランジスタＮ１，Ｎ２の各ゲートに入力される。また、
前記ＰチャンネルＭＯＳトランジスタＰ１，Ｐ２はゲー
トとドレインが互いにたすき掛け状に接続されている。
【０００９】前記出力バッファ部３は、第２導電型のＭ
ＯＳトランジスタであるＮチャンネルＭＯＳトランジス
タＮ３と、第１導電型の第１ないし第３のＭＯＳトラン
ジスタであるＰチャンネルＭＯＳトランジスタＰ３，Ｐ
４，Ｐ５と、遅延用回路Ｇ１とで構成されている。そし
て、前記レベルシフト部３の前記ＰチャンネルＭＯＳト
ランジスタＰ２のドレインとＮチャンネルＭＯＳトラン
ジスタＮ２のドレインの接続端が、出力バッファ部３の
前記ＰチャンネルＭＯＳトランジスタＰ４のゲートと前
記遅延用回路Ｇｌの入力端子に共通に接続されている。
前記遅延用回路Ｇｌの出力端子は前記ＰチャンネルＭＯ
ＳトランジスタＰ３のゲートに接続されている。また、
前記ＰチャンネルＭＯＳトランジスタＰ４，Ｐ３のソー
スは第２の電源ＶＤＤ２に接続され、前記Ｐチャンネル
ＭＯＳトランジスタＰ４のドレインは前記Ｐチャンネル
ＭＯＳトランジスタＰ５のソースに接続されている。さ
らに、前記ＰチャネルＭＯＳトランジスタＰ５のゲート
はドレインと接続されている。前記ＰチャンネルＭＯＳ
トランジスタＰ５，Ｐ３のドレインとＮチャンネルＭＯ
ＳトランジスタＮ３のドレインは出力端子ＯＵＴに接続
されている。このＮチャンネルＭＯＳトランジスタＮ３
のゲートには、前記出力制御部１のインバータＩＮＶ４
の出力が接続されている。
ＯＳトランジスタであるＮチャンネルＭＯＳトランジス
タＮ３と、第１導電型の第１ないし第３のＭＯＳトラン
ジスタであるＰチャンネルＭＯＳトランジスタＰ３，Ｐ
４，Ｐ５と、遅延用回路Ｇ１とで構成されている。そし
て、前記レベルシフト部３の前記ＰチャンネルＭＯＳト
ランジスタＰ２のドレインとＮチャンネルＭＯＳトラン
ジスタＮ２のドレインの接続端が、出力バッファ部３の
前記ＰチャンネルＭＯＳトランジスタＰ４のゲートと前
記遅延用回路Ｇｌの入力端子に共通に接続されている。
前記遅延用回路Ｇｌの出力端子は前記ＰチャンネルＭＯ
ＳトランジスタＰ３のゲートに接続されている。また、
前記ＰチャンネルＭＯＳトランジスタＰ４，Ｐ３のソー
スは第２の電源ＶＤＤ２に接続され、前記Ｐチャンネル
ＭＯＳトランジスタＰ４のドレインは前記Ｐチャンネル
ＭＯＳトランジスタＰ５のソースに接続されている。さ
らに、前記ＰチャネルＭＯＳトランジスタＰ５のゲート
はドレインと接続されている。前記ＰチャンネルＭＯＳ
トランジスタＰ５，Ｐ３のドレインとＮチャンネルＭＯ
ＳトランジスタＮ３のドレインは出力端子ＯＵＴに接続
されている。このＮチャンネルＭＯＳトランジスタＮ３
のゲートには、前記出力制御部１のインバータＩＮＶ４
の出力が接続されている。
【００１０】ここで、前記出力バッファ部３のＰチャン
ネルＭＯＳトランジスタＰ３，Ｐ４，Ｐ５においては、
そのゲート幅がＰチャンネルＭＯＳトランジスタＰ４，
Ｐ５では小さく、またＰチャンネルＭＯＳトランジスタ
Ｐ３ではこれよりも大きくなるように設計、製造されて
いる。
ネルＭＯＳトランジスタＰ３，Ｐ４，Ｐ５においては、
そのゲート幅がＰチャンネルＭＯＳトランジスタＰ４，
Ｐ５では小さく、またＰチャンネルＭＯＳトランジスタ
Ｐ３ではこれよりも大きくなるように設計、製造されて
いる。
【００１１】次に、図１の出力バッフア回路の動作につ
いて説明する。図２は図１の出力バッファ回路の動作を
示すタイミング図である。まず、入力端子ＩＮの入力信
号がＶＳＳのとき、すなわちロウレベルの時、出力制御
部１を構成するインバータ回路により、ＮチャンネルＭ
ＯＳトランジスタＮｌ，Ｎ３のゲートはハイレベルとな
り、各トランジスタは導通状態、すなわち、オンとな
り、またＮチャンネルＭＯＳトランジスタＮ２のゲート
はロウレベルとなり、トランジスタは非導通状態、すな
わちオフとなる。この時、ＰチャンネルＭＯＳトランジ
スタＰ４，Ｐ３のゲートＳｌ，Ｓ２はハイレベルとなる
ため、オフとなり出力端子ＯＵＴにはＶＳＳレベルが出
力される。
いて説明する。図２は図１の出力バッファ回路の動作を
示すタイミング図である。まず、入力端子ＩＮの入力信
号がＶＳＳのとき、すなわちロウレベルの時、出力制御
部１を構成するインバータ回路により、ＮチャンネルＭ
ＯＳトランジスタＮｌ，Ｎ３のゲートはハイレベルとな
り、各トランジスタは導通状態、すなわち、オンとな
り、またＮチャンネルＭＯＳトランジスタＮ２のゲート
はロウレベルとなり、トランジスタは非導通状態、すな
わちオフとなる。この時、ＰチャンネルＭＯＳトランジ
スタＰ４，Ｐ３のゲートＳｌ，Ｓ２はハイレベルとなる
ため、オフとなり出力端子ＯＵＴにはＶＳＳレベルが出
力される。
【００１２】そして、入力端子ＩＮの入力信号がロウレ
ベルからハイレベルに変化すると、出力制御部１の出力
によりＮチャンネルＭＯＳトランジスタＮｌ，Ｎ３のゲ
ートはロウレベルとなりオフとなる。また、Ｎチャンネ
ルＭＯＳトランジスタＮ２のゲートはハイレベルとなり
オンとなる。この時、ＰチャンネルＭＯＳトランジスタ
Ｐ４のゲートＳｌがロウレベルとなり、オンとなってド
レインＳ３の電圧が上昇する。この時、出力端子ＯＵＴ
はＶＳＳレベルであるためＰチャンネルＭＯＳトランジ
スタＰ５はオンとなり出力端子ＯＵＴはＶＤＤ２レベル
へと上昇し始める。しかし、ＰチャンネルＭＯＳトラン
ジスタＰ４，Ｐ５のゲート幅は小さいため、その出力変
化は比較的緩やかなものとなる。さらに、出力端子ＯＵ
ＴがＶＤＤ２レベルに近づくにつれて、ＰチャンネルＭ
ＯＳトランジスタＰ５のゲート・ソース間の電位差が減
少していくためオフの状態へと近づき、またソース・ド
レイン間の電位差も減少するため、さらに電流駆動能力
を下げていく効果がある。このため、出力端子ＯＵＴの
出力信号の立ち上がり波形は、電位が上昇するにつれて
緩やかになっていく。そして最終的にはＶＤＤ２レベル
からＰチャンネルＭＯＳトランジスタＰ４のしきい値電
圧ＶＴＰを引いた値まで上昇する。
ベルからハイレベルに変化すると、出力制御部１の出力
によりＮチャンネルＭＯＳトランジスタＮｌ，Ｎ３のゲ
ートはロウレベルとなりオフとなる。また、Ｎチャンネ
ルＭＯＳトランジスタＮ２のゲートはハイレベルとなり
オンとなる。この時、ＰチャンネルＭＯＳトランジスタ
Ｐ４のゲートＳｌがロウレベルとなり、オンとなってド
レインＳ３の電圧が上昇する。この時、出力端子ＯＵＴ
はＶＳＳレベルであるためＰチャンネルＭＯＳトランジ
スタＰ５はオンとなり出力端子ＯＵＴはＶＤＤ２レベル
へと上昇し始める。しかし、ＰチャンネルＭＯＳトラン
ジスタＰ４，Ｐ５のゲート幅は小さいため、その出力変
化は比較的緩やかなものとなる。さらに、出力端子ＯＵ
ＴがＶＤＤ２レベルに近づくにつれて、ＰチャンネルＭ
ＯＳトランジスタＰ５のゲート・ソース間の電位差が減
少していくためオフの状態へと近づき、またソース・ド
レイン間の電位差も減少するため、さらに電流駆動能力
を下げていく効果がある。このため、出力端子ＯＵＴの
出力信号の立ち上がり波形は、電位が上昇するにつれて
緩やかになっていく。そして最終的にはＶＤＤ２レベル
からＰチャンネルＭＯＳトランジスタＰ４のしきい値電
圧ＶＴＰを引いた値まで上昇する。
【００１３】一方で遅延用回路Ｇｌの出力信号Ｓ２はＰ
チャンネルＭＯＳトランジスタＰ４のゲート信号Ｓｌか
らある所定の遅延時間ｔｄ経過後に立ち下がる。これに
よりＰチャンネルＭＯＳトランジスタＰ３はオンとなり
出力端子ＯＵＴの電位はＶＤＤ２レベルまで立ち上が
る。遅延用回路Ｇｌの遅延時間ｔｄを調整することでＰ
チャンネルＭＯＳトランジスタＰ３がオンするタイミン
グを決定することができる。この出力バッファ回路の場
合、出力端子ＯＵＴのスイッチング動作時はゲート幅の
小さなＰチャンネルＭＯＳトランジスタＰ４，Ｐ５がオ
ンするため、負荷を充電する電流が抑えられノイズの発
生を低減することが可能となる。そしてスイッチング動
作の終了後にゲート幅の大きなＰチャンネルＭＯＳトラ
ンジスタＰ３がオンするため、定常状態時のソース・ド
レイン間のオン抵抗を低くすることができ、また大電流
駆動が可能となる。
チャンネルＭＯＳトランジスタＰ４のゲート信号Ｓｌか
らある所定の遅延時間ｔｄ経過後に立ち下がる。これに
よりＰチャンネルＭＯＳトランジスタＰ３はオンとなり
出力端子ＯＵＴの電位はＶＤＤ２レベルまで立ち上が
る。遅延用回路Ｇｌの遅延時間ｔｄを調整することでＰ
チャンネルＭＯＳトランジスタＰ３がオンするタイミン
グを決定することができる。この出力バッファ回路の場
合、出力端子ＯＵＴのスイッチング動作時はゲート幅の
小さなＰチャンネルＭＯＳトランジスタＰ４，Ｐ５がオ
ンするため、負荷を充電する電流が抑えられノイズの発
生を低減することが可能となる。そしてスイッチング動
作の終了後にゲート幅の大きなＰチャンネルＭＯＳトラ
ンジスタＰ３がオンするため、定常状態時のソース・ド
レイン間のオン抵抗を低くすることができ、また大電流
駆動が可能となる。
【００１４】図３は本発明の第２の実施形態の出力バッ
ファ回路の回路図である。この回路で前記第１の実施形
態と異なる点は、前記遅延用回路Ｇｌの代わりに、所定
の基準電位を発生させる基準電位発生回路Ｇ３が設けら
れている点と、この基準電位発生回路Ｇ３で発生された
基準電位と、前記入力端子ＩＮに入力される入力信号
と、前記出力端子ＯＵＴの電位を比較する比較回路Ｇ２
を設けている点であり、特にこの比較回路Ｇ２の出力を
前記ＰチャンネルＭＯＳトランジスタＰ３のゲート端子
に入力している点を特徴としている。なお、比較回路Ｇ
２の動作は入力端子ＩＮの入力信号のレベルがロウレベ
ルの時は出力がハイレベルになり、入力端子ＩＮがハイ
レベルの時は、出力端子ＯＵＴが基準電位発生回路Ｇ３
により決定されるある所定の基準電位に達したときにロ
ウレベルを出力するものである。
ファ回路の回路図である。この回路で前記第１の実施形
態と異なる点は、前記遅延用回路Ｇｌの代わりに、所定
の基準電位を発生させる基準電位発生回路Ｇ３が設けら
れている点と、この基準電位発生回路Ｇ３で発生された
基準電位と、前記入力端子ＩＮに入力される入力信号
と、前記出力端子ＯＵＴの電位を比較する比較回路Ｇ２
を設けている点であり、特にこの比較回路Ｇ２の出力を
前記ＰチャンネルＭＯＳトランジスタＰ３のゲート端子
に入力している点を特徴としている。なお、比較回路Ｇ
２の動作は入力端子ＩＮの入力信号のレベルがロウレベ
ルの時は出力がハイレベルになり、入力端子ＩＮがハイ
レベルの時は、出力端子ＯＵＴが基準電位発生回路Ｇ３
により決定されるある所定の基準電位に達したときにロ
ウレベルを出力するものである。
【００１５】図４は図３に示した出力バッファ回路の動
作を示すタイミング図である。この実施形態の回路で
は、ＰチャンネルＭＯＳトランジスタＰ４，Ｐ５の動作
は第１の実施形態と同様であるが、ＰチャンネルＭＯＳ
トランジスタＰ３をオンさせるタイミングを出力端子Ｏ
ＵＴの電位の上昇の程度により調整することが可能とな
る。例えば、出力端子ＯＵＴの電位がＶＤＤ２レベルの
９０％まで上昇したときに出力がロウレベルとなるよう
に比較回路Ｇ２と基準電位発生回路Ｇ３を構成した場
合、第１の実施形態と同様に大電流駆動時の立ち上がり
動作時のノイズを低減することができ、かつソース・ド
レイン間のオン抵抗を小さく抑え電流能力が確保でき
る。また、出力端子ＯＵＴとＶＳＳの間に接続される外
部負荷容量ＣＬの値に関係なく最適のタイミングでＰチ
ャンネルＭＯＳトランジスタＰ３をオンさせることがで
きる。
作を示すタイミング図である。この実施形態の回路で
は、ＰチャンネルＭＯＳトランジスタＰ４，Ｐ５の動作
は第１の実施形態と同様であるが、ＰチャンネルＭＯＳ
トランジスタＰ３をオンさせるタイミングを出力端子Ｏ
ＵＴの電位の上昇の程度により調整することが可能とな
る。例えば、出力端子ＯＵＴの電位がＶＤＤ２レベルの
９０％まで上昇したときに出力がロウレベルとなるよう
に比較回路Ｇ２と基準電位発生回路Ｇ３を構成した場
合、第１の実施形態と同様に大電流駆動時の立ち上がり
動作時のノイズを低減することができ、かつソース・ド
レイン間のオン抵抗を小さく抑え電流能力が確保でき
る。また、出力端子ＯＵＴとＶＳＳの間に接続される外
部負荷容量ＣＬの値に関係なく最適のタイミングでＰチ
ャンネルＭＯＳトランジスタＰ３をオンさせることがで
きる。
【００１６】
【発明の効果】以上説明したように本発明は、定常状感
の動作をする第１のＭＯＳトランジスタと、これよりも
ゲート幅の小さいスイッチング動作を行う第２及び第３
のＭＯＳトランジスタとを並列に接続し、さらに第２及
び第３のＭＯＳトランジスタ野一方をドレインとゲート
を接続する事により、出力を緩やかに立ち上げかつスイ
ッチング動作後の低オン抵抗を実現しているので、出力
バッファ部のＭＯＳトランジスタのソース・ドレイン間
のオン抵抗を大きくすることなく、出力変化時のノイズ
の発生を低減することを可能とし、大電流での駆動を可
能にした出力バッファ回路を得ることができる。
の動作をする第１のＭＯＳトランジスタと、これよりも
ゲート幅の小さいスイッチング動作を行う第２及び第３
のＭＯＳトランジスタとを並列に接続し、さらに第２及
び第３のＭＯＳトランジスタ野一方をドレインとゲート
を接続する事により、出力を緩やかに立ち上げかつスイ
ッチング動作後の低オン抵抗を実現しているので、出力
バッファ部のＭＯＳトランジスタのソース・ドレイン間
のオン抵抗を大きくすることなく、出力変化時のノイズ
の発生を低減することを可能とし、大電流での駆動を可
能にした出力バッファ回路を得ることができる。
【図１】本発明の出力バッファ回路の第１の実施形態の
回路図である。
回路図である。
【図２】図１の回路の動作を説明するためのタイミング
図である。
図である。
【図３】本発明の出力バッファ回路の第２の実施形態の
回路図である。
回路図である。
【図４】図３の回路の動作を説明するためのタイミング
図である。
図である。
【図５】従来の出力バッファ回路の一例の回路図であ
る。
る。
【図６】図５の回路の動作を説明するためのタイミング
図である。
図である。
【符号の説明】 １ 出力制御部 ２ レベルシフト部 ３ 出力バッファ部 Ｐ１〜Ｐ５ ＰチャンネルＭＯＳトランジスタ Ｎ１〜Ｎ３ ＮチャンネルＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ４ インバータ Ｇ１ 遅延回路 Ｇ２ 比較回路 Ｇ３ 基準電圧発生回路 ＣＬ 容量負荷
Claims (4)
- 【請求項１】 第１の電源と第２の電源との間にソース
・ドレインが直列状態に接続され、入力信号に応じてオ
ン、オフ動作される第１の第１導電型のＭＯＳトランジ
スタと第２導電型のＭＯＳトランジスタを有し、これら
トランジスタの接続点から出力信号を出力する出力バッ
ファ部を備える出力バッファ回路において、前記第１の
第１導電型のＭＯＳトランジスタと並列に、この第１の
第１導電型のＭＯＳトランジスタよりもゲート幅が小さ
い第２及び第３の第１導電型のＭＯＳトランジスタが接
続され、前記第２の第１導電型のＭＯＳトランジスタの
ゲートには前記入力信号に対応する信号が入力される構
成とされ、前記第１の第１導電型のＭＯＳトランジスタ
のゲートには前記入力信号に対応する信号が遅延して入
力される遅延回路が接続されていることを特徴とする出
力バッファ回路。 - 【請求項２】 第１の電源と出力端子の間に設けられる
第１のＰチャンネルＭＯＳトランジスタと、前記出力端
子と第２の電源との間に設けられるＮチャンネルＭＯＳ
トランジスタと、前記第１のＰチャンネルＭＯＳトラン
ジスタと並列に、第２のＰチャンネルＭＯＳトランジス
タと、ゲートをドレインに接続した第３のＰチャンネル
ＭＯＳトランジスタを直列に接続した回路が接続され、
前記第１のＰチャンネルＭＯＳトランジスタのゲートに
は入力信号に応じた信号が入力される構成とされ、前記
第１のＰチャンネルＭＯＳトランジスタのゲートには前
記遅延回路を通して前記入力信号に応じた信号が前記第
２のＰチャンネルＭＯＳトランジスタのゲートへの入力
から所定の遅延時間の後に入力されるように構成されて
いる請求項１に記載の出力バッファ回路。 - 【請求項３】 第１の電源と第２の電源との間にソース
・ドレインが直列状態に接続され、入力信号に応じてオ
ン、オフ動作される第１の第１導電型のＭＯＳトランジ
スタと第２導電型のＭＯＳトランジスタを有し、これら
トランジスタの接続点から出力信号を出力する出力バッ
ファ部を備える出力バッファ回路において、前記第１の
第１導電型のＭＯＳトランジスタと並列に、この第１の
第１導電型のＭＯＳトランジスタよりもゲート幅が小さ
い第２及び第３の第１導電型のＭＯＳトランジスタが接
続され、また入力信号の電位と、出力信号の電位と、所
定の基準電位とを比較する比較回路を備え、前記第２の
第１導電型のＭＯＳトランジスタのゲートには前記入力
信号に対応する信号が入力される構成とされ、前記第１
導電型の第１のＭＯＳトランジスタのゲートには前記比
較回路の出力が入力されるように構成したことを特徴と
する出力バッファ回路。 - 【請求項４】 第１の電源と出力端子の間に設けられる
第１のＰチャンネルＭＯＳトランジスタと、前記出力端
子と第２の電源との間に設けられるＮチャンネルＭＯＳ
トランジスタと、前記第１のＰチャンネルＭＯＳトラン
ジスタと並列に、第２のＰチャンネルＭＯＳトランジス
タと、ゲートをドレインに接続した第３のＰチャンネル
ＭＯＳトランジスタを直列に接続した回路が接続され、
また入力信号の電位と、出力信号の電位と、所定の基準
電位とを比較する比較回路を備え、前記第１のＰチャン
ネルＭＯＳトランジスタのゲートには入力信号に応じた
信号が入力される構成とされ、前記第１のＰチャンネル
ＭＯＳトランジスタのゲートには前記比較回路の出力が
入力されるように構成されている請求項３に記載の出力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19829297A JP3159137B2 (ja) | 1997-07-24 | 1997-07-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19829297A JP3159137B2 (ja) | 1997-07-24 | 1997-07-24 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141087A true JPH1141087A (ja) | 1999-02-12 |
| JP3159137B2 JP3159137B2 (ja) | 2001-04-23 |
Family
ID=16388710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19829297A Expired - Fee Related JP3159137B2 (ja) | 1997-07-24 | 1997-07-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159137B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005513851A (ja) * | 2001-12-13 | 2005-05-12 | ザイリンクス インコーポレイテッド | 低電圧での能力を備えた高速出力回路 |
| JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6090013B2 (ja) * | 2013-07-02 | 2017-03-08 | トヨタ自動車株式会社 | 搬送システム |
-
1997
- 1997-07-24 JP JP19829297A patent/JP3159137B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2005513851A (ja) * | 2001-12-13 | 2005-05-12 | ザイリンクス インコーポレイテッド | 低電圧での能力を備えた高速出力回路 |
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| Publication number | Publication date |
|---|---|
| JP3159137B2 (ja) | 2001-04-23 |
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