JP2002076881A - レベル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】回路面積が小さく、信号レベル変換動作が高速
で、かつ動作電圧範囲が広いレベル変換回路を提供す
る。 【解決手段】電源ＶｃｃとＶｓｓで動作しレベル入力信
号ＩＮの供給を受け相補の低レベル駆動信号を出力する
インバータＩＮＶ１，ＩＮＶ２と、電源ＶｐｐとＶｓｓ
で動作し低レベル駆動信号の供給を受けＶｐｐレベルの
相補の高レベル出力信号を出力する２組の高レベルイン
バータとを備える。２組の高レベルインバータを構成
し、ソースに電源Ｖｐｐの供給を受け各々のドレインが
互いに相手のゲートと抵抗素子を経由してたすきがけ接
続されフリップフロップを構成するトランジスタＰ１，
Ｐ２の正帰還量を大きくする正帰還増強回路１を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はレベル変換回路に関
し、特に異なる電圧の電源で動作する論理回路間のイン
タフェースとして信号レベルの変換を行うレベル変換回
路に関する。

【０００２】

【従来の技術】従来から、異なる電圧の電源（多電源）
をそれぞれ用いる複数の論理回路を含むいわゆる多電源
の半導体集積回路（ＬＳＩ）が様々な用途に用いられて
いる。このようなＬＳＩの論理回路間において、電源電
圧の異なる論理回路を接続する場合は、一方の論理回路
の出力信号をこの信号を受け取る方の論理回路の信号レ
ベルに合わせてレベルをシフトする必要がある。レベル
変換回路は、このような目的で使用される回路である。

【０００３】この種のＬＳＩの例として、ＴＦＴ（薄膜
トランジスタ）液晶ディスプレイパネル駆動用のＴＦＴ
液晶ドライバがある。一般に、ＴＦＴ液晶ドライバの出
力電圧としては、０〜１５Ｖ又は３０Ｖを必要とする
が、このドライバの制御信号の信号レベルはこのドライ
バを制御する中央処理装置（ＣＰＵ）等から供給される
ので、１．５Ｖ、あるいは３．３Ｖである。この制御信
号によりドライバ出力回路を切り替えるためレベル変換
回路が必要になる。

【０００４】特開昭５９−１２２２２２号公報記載の従
来の第１のレベル変換回路を回路図で示す図６を参照す
ると、この従来の第１のレベル変換回路は、ソースが電
源Ｖｐｐに接続されドレインから出力信号ＯＵＴを出力
するＰチャネル型のＭＯＳトランジスタ（以下トランジ
スタ）Ｐ１と、ソースが電源Ｖｐｐにゲートがトランジ
スタＰ１のドレインにドレインがトランジスタＰ１のゲ
ートにそれぞれ接続されドレインから出力信号ＯＵＴＢ
を出力するＰチャネル型のトランジスタＰ２と、ドレイ
ンがトランジスタＰ１のドレインにソースが接地電位Ｖ
ｓｓにそれぞれ接続されたＮチャネル型のトランジスタ
Ｎ１と、ドレインがトランジスタＰ２のドレインにソー
スが接地電位Ｖｓｓにそれぞれ接続されたＮチャネル型
のトランジスタＮ２と、電源Ｖｃｃと接地電位Ｖｓｓで
動作し入力端に入力信号ＩＮの供給を受け出力端（ノー
ドＡ）がトランジスタＮ１のゲートに接続されたインバ
ータＩＮＶ１と、電源Ｖｃｃと接地電位Ｖｓｓで動作し
入力端がインバータＩＮＶ１の出力端（ノードＡ）に出
力端がトランジスタＮ２のゲートにそれぞれ接続された
インバータＩＮＶ２とを備える。

【０００５】ここで、電源Ｖｐｐと電源Ｖｃｃ及び接地
電位Ｖｓｓとの電圧の関係は、Ｖｐｐ（Ｖ）＞Ｖｃｃ
（Ｖ）＞Ｖｓｓ（Ｖ）とする。

【０００６】図６を参照して、従来の第１のレベル変換
回路の動作について説明すると、入力信号ＩＮがＨレベ
ルからＬレベルに変化する時、ノードＡはＬレベルから
Ｈレベルに変化し、トランジスタＮ２はオフ、トランジ
スタＮ１はオンする。このときトランジスタＰ１とトラ
ンジスタＮ１の相互コンダクタンスｇｍ（以下ｇｍ）が
同一である場合、これらトランジスタＰ１，Ｎ１が同時
にオンすると、貫通電流が流れ出力信号ＯＵＴのレベル
は中間電圧以上の電圧を保持してしまう。このような状
態を避けるため、トランジスタＰ１，Ｎ１のｇｍ比を適
切に選定することにより出力信号ＯＵＴレベルを決定す
る。上記入力条件で、トランジスタＰ１のｇｍに対して
トランジスタＮ１のｇｍを大きくしておくと、出力信号
ＯＵＴは次第にＬレベルに向かって下降し、トランジス
タＰ２のゲ−ト電圧が｜Ｖｐｐ−Ｖｔｐ｜より小さくな
ったところでＰ２はオンする。ここで、Ｖｔｐはトラン
ジスタＰ１のしきい値電圧である。トランジスタＮ２は
オフなので出力信号ＯＵＴＢは次第にＨレベル（Ｖｐ
ｐ）に向かって上昇する。するとトランジスタＰ１は益
々オフに向かい、正帰還がかかってレベル変化が加速さ
れ、本回路は出力信号ＯＵＴ＝０（Ｖ）、出力信号ＯＵ
ＴＢ＝Ｖｐｐ（Ｖ）を出力する。

【０００７】入力信号ＩＮがＬレベルからＨレベルに変
化する時も、動作原理としては同様で動作としては逆
に、トランジスタＮ１はオフ、トランジスタＮ２がオン
する。この時、出力信号ＯＵＴはＬレベルであるのでト
ランジスタＰ２もオンする。トランジスタＰ２に対して
トランジスタＮ２のｇｍを大きくしておくと、出力信号
ＯＵＴＢはＬレベルとなりトランジスタＰ１のゲ−ト電
圧が｜Ｖｐｐ−Ｖｔｐ｜より小さくなりこのトランジス
タＰ１がオンする。

【０００８】トランジスタＰ１がオンでトランジスタＮ
１がオフであるので、出力信号ＯＵＴはＨレベルに向か
って上昇する。よって、トランジスタＰ２は益々オフに
向かい正帰還がかかってレベル変化が加速され、本回路
は出力信号ＯＵＴ＝Ｖｐｐ、出力信号ＯＵＴＢ＝０を出
力する。

【０００９】しかし、この従来の第１のレベル変換回路
は、出力信号ＯＵＴレベルをＰチャネルトランジスタと
Ｎチャネルトランジスタのｇｍ比、すなわち、サイズ比
で決定するため、Ｐチャネルトランジスタに対してＮチ
ャネルトランジスタを大きくする必要がある。よって、
面積が大きくなる。

【００１０】また、入力信号振幅と出力信号振幅の差が
大きくなればなるほど、入力信号の入力時から出力信号
出力時までの出力遅延が大きくなり、誤動作しやすくな
る。

【００１１】次に、特開平４−１９２６２２号公報記載
の従来の第２のレベル変換回路を図６と共通の構成要素
には共通の参照文字／数字を付して同様に回路図で示す
図７を参照すると、この従来の第２のレベル変換回路
は、従来の第１のレベル変換回路と共通のＰチャネルト
ランジスタＰ１，Ｐ２と、ＮチャネルトランジスタＮ
１，Ｎ２と、インバータＩＮＶ１，ＩＮＶ２に加えて、
ソースが電源ＶｐｐにドレインがトランジスタＰ１のド
レインにそれぞれ接続されたＰチャネルトランジスタＰ
Ｌ１と、ソースが電源Ｖｐｐにドレインがトランジスタ
ＰＬ１のゲート（ノードＣ）にそれぞれ接続されたＰチ
ャネルトランジスタＰＬ２と、ドレインがトランジスタ
Ｐ１のゲート（ノードＱＢ）にドレインがトランジスタ
ＰＬ１のゲートにゲートがトランジスタＰＬ２のゲート
にそれぞれ接続されたＮチャネルトランジスタＮＬ１
と、ソースが電源ＶｐｐにドレインがトランジスタＰ２
のドレインにそれぞれ接続されたＰチャネルトランジス
タＰＲ１と、ソースが電源Ｖｐｐにドレインがトランジ
スタＰＲ１のゲート（ノードＤ）にそれぞれ接続された
ＰチャネルトランジスタＰＲ２と、ドレインがトランジ
スタＰ２のゲート（ノードＱＡ）にドレインがトランジ
スタＰＲ１のゲートにゲートがトランジスタＰＲ２のゲ
ートにそれぞれ接続されたＮチャネルトランジスタＮＲ
１と、一端がノードＱＢに接続され出力信号ＯＵＴＢの
供給を受ける遅延回路ＤＬ１と、入力端が遅延回路ＤＬ
１の他端（ノードＡ）とトランジスタＮＬ１のゲートに
出力端（ノードＢ）がトランジスタＮＲ１のゲートにそ
れぞれ接続され電源Ｖｃｃと接地電位Ｖｓｓで動作する
インバータＩＮＶ３とを備える。

【００１２】図７を参照して、従来の第２のレベル変換
回路の動作について説明すると、入力信号ＩＮがＨレベ
ルからＬレベルに変化する時、出力信号ＯＵＴＢが遅延
回路ＤＬ１により遅延されたＨレベル信号がトランジス
タＮＬ１とＰＬ２の各々のゲート電圧に印加されること
でトランジスタＮＬ１はオン、トランジスタＰＬ２はオ
フする。

【００１３】すると、トランジスタＰ１，ＰＬ１の各々
のゲート電圧が等しくなり、これらトランジスタＰ１，
ＰＬ１が並列に接続されることにより、トランジスタＮ
１に対するトランジスタＰ１のｇｍ比が見かけ上大きく
なったようすることができる。ただし、（Ｐ１のｇｍ＋
ＰＬ１のｇｍ）＞＝Ｎ１のｇｍの場合は、貫通電流が流
れ出力信号ＯＵＴレベルは中間電圧以上の電圧を保持し
てしまう。

【００１４】よって、トランジスタＮ１，Ｎ２の各々の
ｇｍは予めトランジスタＰ１＋ＰＬ１，Ｐ２＋ＰＲ１の
各々のｇｍに対して大きくしておく必要がある。

【００１５】また、出力信号ＯＵＴＢが遅延回路ＤＬ１
により遅延された信号が、インバータＩＮＶ３を通して
トランジスタＮＲ１，ＰＲ２の各々のゲート電圧に印加
されると、トランジスタＮＲ１はオフ、トランジスタＰ
Ｒ２はオンし、このトランジスタＰＲ２がオンしたこと
で、トランジスタＰＲ１のゲート電圧がＨレベルとな
り、トランジスタＰＲ１はオフする。

【００１６】よって、トランジスタＮＲ１，ＰＲ１，Ｐ
Ｒ２がこの動作に与える影響はない。

【００１７】また、入力信号ＩＮがＬレベルからＨレベ
ルに変化する時も同様の動作原理であり、動作としては
逆に、出力信号ＯＵＴＢが遅延回路ＤＬ１により遅延さ
れたＬレベルレベル信号がトランジスタＮＲ１とトラン
ジスタＰＲ２のゲート電圧に印加されることでトランジ
スタＮＲ１はオン、トランジスタＰＲ２はオフする。

【００１８】すると、トランジスタＰ２，ＰＲ１の各々
のゲート電圧が等しくなり、これらトランジスタＰ２、
ＰＲ１が並列に接続されることにより、トランジスタＮ
２に対するトランジスタＰ２のｇｍ比が見かけ上大きく
なったようすることができる。ただし、（Ｐ２のｇｍ＋
ＰＲ１のｇｍ）＞＝Ｎ２のｇｍ比の場合は、貫通電流が
流れ出力信号ＯＵＴレベルは中間電圧以上の電圧を保持
してしまう。

【００１９】また、出力信号ＯＵＴＢが遅延回路ＤＬ１
により遅延された信号が、インバータＩＮＶ３を通して
トランジスタＮＬ１，ＰＬ２の各々のゲート電圧に印加
されると、トランジスタＮＬ１はオフ、トランジスタＰ
Ｌ２はオンし、このＰＬ２がオンしたことで、トランジ
スタＰＬ１のゲート電圧がＨレベルとなり、トランジス
タＰＬ１はオフする。

【００２０】よって、トランジスタＮＬ１，ＰＬ１，Ｐ
Ｌ２がこの動作に与える影響はない。

【００２１】しかし、この従来の第２のレベル変換回路
は、出力信号ＯＵＴレベルをＰチャネルトランジスタと
Ｎチャネルトランジスタのｇｍ比、すなわち、サイズ比
で決定するため、Ｐチャネルトランジスタに対してＮチ
ャネルトランジスタを大きくする必要がある。よって、
面積が大きくなる。

【００２２】また、遅延回路で遅延させた信号を用いる
ので、高速動作する回路向きではない。

【００２３】次に、特開平４−４８８１７号公報記載の
従来の第３のレベル変換回路を回路図で示す図８を参照
すると、この従来の第３のレベル変換回路は、各々のベ
ースに入力信号ＩＮ，ＩＮＢの供給をそれぞれ受け各々
のコレクタが電源Ｖｐｐに接続され各々のエミッタが負
荷Ｌ１，Ｌ２の各々の一端（ノードＡ，Ｂ）にそれぞれ
接続されたＮＰＮ型のバイポーラトランジスタＴ１，Ｔ
２と、各々のドレインが負荷Ｌ１，Ｌ２の各々の他端
（ノードＣ，Ｄ）に各々のソースが接地電位Ｖｓｓに各
々のゲートが電源Ｖｐｐにそれぞれ接続されそれぞれ定
電流源を構成するＮチャネルトランジスタＮ１，Ｎ２
と、電源端がトランジスタＴ１のエミッタ（ノードＡ）
に入力端が負荷Ｌ２の他端（ノードＤ）に接続され出力
端から出力信号ＯＵＴを出力するインバータＩＮＶ１
と、電源端がトランジスタＴ２のエミッタ（ノードＢ）
に入力端が負荷Ｌ１の他端（ノードＣ）に接続され出力
端から出力信号ＯＵＴＢを出力するインバータＩＮＶ２
とを備える。インバータＩＮＶ１，ＩＮＶ２は通常のＰ
チャネルトランジスタとＮチャネルトランジスタから成
るＣＭＯＳ型インバータであり、電源端はＰチャネルト
ランジスタのソースである。

【００２４】図８を参照して、従来の第３のレベル変換
回路の動作について説明すると、まず、入力信号ＩＮが
ＥＣＬ（エミッタ結合ロジック）レベルのＨレベル（約
１Ｖ）からＬレベルに変化する時、トランジスタＴ１は
オフし、一方、入力信号ＩＮＢはＬレベルからＨレベル
に変化するので、トランジスタＴ２はオンする。トラン
ジスタＴ２がオンすると、ノードＢの電位は次第にＨレ
ベル（Ｖｐｐ）に近づき、インバータＩＮＶ２は電源端
であるＰチャネルトランジスタのソース電位がＨレベル
となるので出力信号ＯＵＴＢとしてＨレベルを出力す
る。一方、インバータＩＮＶ１はノードＡの電位がＬレ
ベルとなるため、電源端であるＰチャネルトランジスタ
のソース電位がＬレベルとなり出力信号ＯＵＴとしてＬ
レベルを出力する。。

【００２５】逆に、入力信号ＩＮがＬレベルからＨレベ
ルに変化した時も逆極性で同様の動作を行い、トランジ
スタＴ１はオンし、一方、入力信号ＩＮＢはＨレベルか
らＬレベルに変化するので、トランジスタＴ２はオフす
る。トランジスタＴ２がオフすると、ノードＢの電位は
次第にＬレベルに近づき、インバータＩＮＶ２から出力
信号ＯＵＴＢとしてＬレベルを出力する。一方、インバ
ータＩＮＶ１はノードＡの電位がＨレベルとなるため、
出力信号ＯＵＴとしてＨレベルを出力する。

【００２６】すなわち、本回路は、ＥＣＬレベルの入力
信号ＩＮ／ＩＮＢをＭＯＳトランジスタレベルの出力信
号ＯＵＴ／ＯＵＴＢに変換する この従来の第３のレベル変換回路は、定電流源のＮチャ
ネルトランジスタＮ１，Ｎ２が共に、常時オン状態であ
るため、消費電力が大きい。

【００２７】また、本回路は上述のように、ＥＣＬレベ
ルからＭＯＳトランジスタレベルへのレベル変換専用で
あり、本発明の目的とする、液晶ドライバ用等には適用
できない。

【００２８】

【発明が解決しようとする課題】上述した従来の第１の
レベル変換回路は、出力信号レベルをＰチャネルトラン
ジスタとＮチャネルトランジスタのｇｍ比、すなわち、
サイズ比で決定するので、Ｐチャネルトランジスタに対
してＮチャネルトランジスタを大きくする必要があるた
め、面積が大きくなることに加えて、入力信号振幅と出
力信号振幅の差が大きくなればなるほど、入力信号の入
力時から出力信号出力時までの出力遅延が大きくなり、
誤動作しやすくなるという欠点があった。

【００２９】また、従来の第２のレベル変換回路は、出
力信号レベルをＰチャネルトランジスタとＮチャネルト
ランジスタのｇｍ比、すなわち、サイズ比で決定するの
で、Ｐチャネルトランジスタに対してＮチャネルトラン
ジスタを大きくする必要があり、面積が大きくなること
に加えて、遅延回路で遅延させた信号を用いるので、高
速動作が困難であるという欠点があった。

【００３０】また、従来の第３のレベル変換回路は、定
電流源用の２つのＮチャネルトランジスタが共に常時オ
ン状態であるため消費電力が大きいことに加え、レベル
変換電圧範囲がＥＣＬレベルからＭＯＳトランジスタレ
ベル専用に限られ、液晶ドライバ等のより高電位レベル
への変化用に適用できないという欠点があった。

【００３１】本発明の目的は、回路面積が小さく、信号
レベル変換動作が高速で、かつ動作電圧範囲が広いレベ
ル変換回路を提供することにある。

【００３２】

【課題を解決するための手段】請求項１記載の発明のレ
ベル変換回路は、第２及び第３の電源で動作しこれら第
２及び第３の電源の電位差に相当する低レベル入力信号
の供給を受け相補の低レベル駆動信号を出力する直列接
続された第１及び第２の低レベルインバータと、第１及
び第２の電源で動作し前記相補の低レベル駆動信号の供
給を受け前記第１及び第３の電源の電位差に相当する相
補の高レベル出力信号を出力する第１，第２の高レベル
インバータとを備えるレベル変換回路において、前記第
１，第２の高レベルインバータを構成し、ソースに前記
第１の電源の供給を受け各々のドレインが互いに相手の
ゲートと抵抗素子を経由してたすきがけ接続されフリッ
プフロップを構成する第１及び第２のトランジスタの正
帰還量を大きくする正帰還増強回路を備えて構成されて
いる。

【００３３】請求項２記載の発明のレベル変換回路は、
ソースが第１の電源に接続されドレインから非反転相出
力信号を出力する第１の第１導電型のトランジスタと、
ソースが前記第１の電源に接続されドレインから反転相
出力信号を出力するとともに第２の抵抗素子を経由して
前記第１の第１導電型のトランジスタのゲートに接続さ
れゲートが第１の抵抗素子を経由して前記第１の第１導
電型のトランジスタのドレインに接続された第２の第１
導電型のトランジスタと、ドレインが前記第１の第１導
電型のトランジスタのドレインにソースが前記第１の電
源の電位より低い第３の電源にそれぞれ接続された第１
の第２導電型のトランジスタと、ドレインが前記第２の
第１導電型のトランジスタのドレインにソースが前記第
３の電源にそれぞれ接続された第２の第２導電型のトラ
ンジスタと、前記第１及び第２の電源の中間の電位であ
る第２の電源と前記第３の電源で動作し入力端に非反転
相の入力信号の供給を受け出力端が前記第１の第２導電
型のトランジスタのゲートに接続された第１のインバー
タと、前記第２の電源と前記第３の電源で動作し入力端
が前記第１のインバータの出力端に出力端が前記第２の
第２導電型のトランジスタのゲートにそれぞれ接続した
第２のインバータとを備え、前記第２と第３の電源の電
位差に相当する第２の信号レベルから前記第１と第３の
電源の電位差に相当する第１の信号レベルに変換するレ
ベル変換回路において、前記第１の第１導電型のトラン
ジスタのドレインから前記第２の第１導電型のトランジ
スタのゲートに、及び前記第２の第１導電型のトランジ
スタのドレインから前記第１の第１導電型のトランジス
タのゲートにそれぞれ帰還する正帰還量を増強するため
の正帰還増強回路を備えて構成されている。

【００３４】また、請求項３記載の発明は、請求項２記
載のレベル変換回路において、前記正帰還増強回路が、
ドレインが前記第２の第１導電型のトランジスタのゲー
トにソースが前記第３の電源にゲートが前記第１の第２
導電型のトランジスタのゲートにそれぞれ接続された第
３の第２導電型のトランジスタと、ドレインが前記第１
の第１導電型のトランジスタのゲートにソースが前記第
３の電源にゲートが前記第２の第１導電型のトランジス
タのゲートにそれぞれ接続された第４の第２導電型のト
ランジスタと、一端が前記第１の第１導電型のトランジ
スタのドレインに他端が前記第２の第１導電型のトラン
ジスタのゲートにそれぞれ接続した前記第１の抵抗素子
である第１の抵抗と、一端が前記第２の第１導電型のト
ランジスタのドレインに他端が前記第１の第１導電型の
トランジスタのゲートにそれぞれ接続した前記第２の抵
抗素子である第２の抵抗とを備えて構成されている。

【００３５】また、請求項４記載の発明は、請求項２記
載のレベル変換回路において、前記正帰還増強回路が、
ドレインが前記第２の第１導電型のトランジスタのゲー
トにソースが前記第３の電源にゲートが前記第１の第２
導電型のトランジスタのゲートにそれぞれ接続された第
３の第２導電型のトランジスタと、ドレインが前記第１
の第１導電型のトランジスタのゲートにソースが前記第
３の電源にゲートが前記第２の第１導電型のトランジス
タのゲートにそれぞれ接続された第４の第２導電型のト
ランジスタと、ゲートに前記第１の電源の供給を受けド
レインが前記第１の第１導電型のトランジスタのドレイ
ンにソースが前記第２の第１導電型のトランジスタのゲ
ートにそれぞれ接続した前記第１の抵抗素子である第５
の第２導電型のトランジスタと、ゲートに前記第１の電
源の供給を受けドレインが前記第２の第１導電型のトラ
ンジスタのドレインにソースが前記第１の第１導電型の
トランジスタのゲートにそれぞれ接続した前記第２の抵
抗素子である第６の第２導電型のトランジスタと請求項
５記載の発明のレベル変換回路は、ソースが第１の電源
に接続されドレインから非反転相出力信号を出力する第
１の第２導電型のトランジスタと、ソースが前記第１の
電源に接続されドレインから反転相出力信号を出力する
とともに第２の抵抗素子を経由して前記第１の第２導電
型のトランジスタのゲートに接続されゲートが第１の抵
抗素子を経由して前記第１の第１導電型のトランジスタ
のドレインに接続された第２の第２導電型のトランジス
タと、ドレインが前記第１の第１導電型のトランジスタ
のドレインにソースが前記第１の電源の電位より高い第
２の電源にそれぞれ接続された第１の第１導電型のトラ
ンジスタと、ドレインが前記第２の第１導電型のトラン
ジスタのドレインにソースが前記第２の電源にそれぞれ
接続された第２の第１導電型のトランジスタと、前記第
１及び第２の電源の中間の電位である第３の電源と前記
第２の電源で動作し入力端に非反転相の入力信号の供給
を受け出力端が前記第１の第１導電型のトランジスタの
ゲートに接続された第１のインバータと、前記第３の電
源と前記第２の電源で動作し入力端が前記第１のインバ
ータの出力端に出力端が前記第２の第１導電型のトラン
ジスタのゲートにそれぞれ接続した第２のインバータと
を備え、前記第２と第３の電源の電位差に相当する第２
の信号レベルから前記第１と第３の電源の電位差に相当
する第１の信号レベルに変換するレベル変換回路におい
て、前記第１の第２導電型のトランジスタのドレインか
ら前記第２の第２導電型のトランジスタのゲートに、及
び前記第２の第２導電型のトランジスタのドレインから
前記第１の第２導電型のトランジスタのゲートにそれぞ
れ帰還する正帰還量を増強するための正帰還増強回路を
備えて構成されている。

【００３６】また、請求項６記載の発明は、請求項５記
載のレベル変換回路において、前記正帰還増強回路が、
ドレインが前記第２の第２導電型のトランジスタのゲー
トにソースが前記第２の電源にゲートが前記第１の第２
導電型のトランジスタのゲートにそれぞれ接続された第
３の第１導電型のトランジスタと、ドレインが前記第１
の第２導電型のトランジスタのゲートにソースが前記第
２の電源にゲートが前記第２の第２導電型のトランジス
タのゲートにそれぞれ接続された第４の第１導電型のト
ランジスタと、一端が前記第１の第２導電型のトランジ
スタのドレインに他端が前記第２の第２導電型のトラン
ジスタのゲートにそれぞれ接続した前記第１の抵抗素子
である第１の抵抗と、一端が前記第２の第２導電型のト
ランジスタのドレインに他端が前記第１の第２導電型の
トランジスタのゲートにそれぞれ接続した前記第２の抵
抗素子である第２の抵抗とを備えて構成されている。

【００３７】さらに、請求項７記載の発明は、請求項５
記載のレベル変換回路において、前記正帰還増強回路
が、ドレインが前記第２の第２導電型のトランジスタの
ゲートにソースが前記第２の電源にゲートが前記第１の
第２導電型のトランジスタのゲートにそれぞれ接続され
た第３の第１導電型のトランジスタと、ドレインが前記
第１の第２導電型のトランジスタのゲートにソースが前
記第２の電源にゲートが前記第２の第２導電型のトラン
ジスタのゲートにそれぞれ接続された第４の第１導電型
のトランジスタと、ゲートに前記第１の電源の供給を受
けドレインが前記第１の第２導電型のトランジスタのド
レインにソースが前記第２の第２導電型のトランジスタ
のゲートにそれぞれ接続した前記第１の抵抗素子である
第５の第１導電型のトランジスタと、ゲートに前記第１
の電源の供給を受けドレインが前記第２の第２導電型の
トランジスタのドレインにソースが前記第１の第２導電
型のトランジスタのゲートにそれぞれ接続した前記第２
の抵抗素子である第６の第１導電型のトランジスタとを
備えて構成されている。

【００３８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３９】本実施の形態のレベル変換回路は、第２及
び第３の電源で動作しこれら第２及び第３の電源の電位
差に相当する低レベル入力信号の供給を受け相補の低レ
ベル駆動信号を出力する直列接続された第１及び第２の
低レベルインバータと、第１及び第２の電源で動作し相
補の低レベル駆動信号の供給を受け第１及び第３の電源
の電位差に相当する相補の高レベル出力信号を出力する
第１，第２の高レベルインバータとを備えるレベル変換
回路において、上記第１，第２の高レベルインバータを
構成し、ソースに第１の電源の供給を受け各々のドレイ
ンが互いに相手のゲートと抵抗素子を経由してたすきが
け接続されフリップフロップを構成する第１及び第２の
トランジスタの正帰還量を大きくする正帰還増強回路を
備えたので、正帰還量増強によりレベル変換動作が高速
化するため、小さな素子サイズで正常動作を行うことが
可能となり、かつ、入力信号と出力信号の振幅の差が大
きくても誤動作することなく正常動作することを特徴と
するものである。

【００４０】次に、本発明の実施の形態を図６と共通の
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施の形態
のレベル変換回路は、従来の第１のレベル変換回路と共
通のソースが電源Ｖｐｐに接続されドレイン（ノード
（節点）Ａ）から出力信号ＯＵＴを出力するＰチャネル
型のＭＯＳトランジスタ（以下トランジスタ）Ｐ１と、
ソースが電源Ｖｐｐに接続されドレイン（ノードＤ）か
ら出力信号ＯＵＴＢを出力するＰチャネル型のトランジ
スタＰ２と、ドレインがトランジスタＰ１のドレインに
ソースが接地電位Ｖｓｓにそれぞれ接続されたＮチャネ
ル型のトランジスタＮ１と、ドレインがトランジスタＰ
２のドレインにソースが接地電位Ｖｓｓにそれぞれ接続
されたＮチャネル型のトランジスタＮ２と、電源Ｖｃｃ
と接地電位Ｖｓｓで動作し入力端に入力信号ＩＮの供給
を受け出力端（ノードＥ）がトランジスタＮ１のゲート
に接続されたインバータＩＮＶ１と、電源Ｖｃｃと接地
電位Ｖｓｓで動作し入力端がインバータＩＮＶ１の出力
端に出力端がトランジスタＮ２のゲートにそれぞれ接続
されたインバータＩＮＶ２とに加えて、正帰還量を大き
くするための正帰還増強回路１を備える。

【００４１】正帰還増強回路１は、ドレイン（ノード
Ｂ）がトランジスタＰ２のゲートにソースが接地電位Ｖ
ｓｓにゲートがトランジスタＮ１のゲートにそれぞれ接
続されたＮチャネル型のトランジスタＮ３と、ドレイン
（ノードＣ）がトランジスタＰ１のゲートにソースが接
地電位ＶｓｓにゲートがトランジスタＮ２のゲートにそ
れぞれ接続されたＮチャネル型のトランジスタＮ４と、
一端がトランジスタＰ１，Ｎ１のドレイン共通接続点
（ノードＡ）に他端がトランジスタＮ３のドレインとト
ランジスタＰ２のゲートとの共通接続点（ノードＣ）に
それぞれ接続した抵抗Ｒ１と、一端がトランジスタＰ
２，Ｎ２のドレイン共通接続点（ノードＤ）に他端がト
ランジスタＮ４のドレインとトランジスタＰ１のゲート
との共通接続点（ノードＢ）にそれぞれ接続した抵抗Ｒ
２とを備える。

【００４２】ここで、電源Ｖｐｐと電源Ｖｃｃ及び接地
電位Ｖｓｓとの電圧の関係は、Ｖｐｐ（Ｖ）＞Ｖｃｃ
（Ｖ）＞Ｖｓｓ（Ｖ）とする。

【００４３】次に、図１を参照して本実施の形態の動作
について説明すると、まず、トランジスタＰ１，Ｎ１
と、トランジスタＰ２，Ｎ２はそれぞれ相補の低レベル
（Ｖｃｃ）信号を入力とし、相補の高レベル出力信号Ｏ
ＵＴ，ＯＵＴＢをそれぞれ出力するＣＭＯＳ型インバー
タを構成する。また、トランジスタＰ１，Ｐ２は各々の
ドレインとゲートとが抵抗Ｒ１，Ｒ２を経由してたすき
がけ接続され、公知のフリップフロップ回路を構成して
いる。すなわち、トランジスタＰ１のドレインの出力は
トランジスタＰ２のゲートに、トランジスタＰ２のドレ
インの出力はトランジスタＰ１のゲートにそれぞれ正帰
還することによりトランジスタＰ１，Ｐ２の一方がオン
状態に遷移した場合の遷移動作を加速する。

【００４４】本実施の形態を特徴付ける正帰還増強回路
１のの等価回路を示す図２（Ａ）を参照すると、この図
はトランジスタＰ１，Ｎ１，Ｎ３の各々の導通（オン）
抵抗Ｒｐ１，Ｒｎ１，Ｒｎ３と、抵抗Ｒ１の接続関係を
示す。動作時における各部の波形をタイムチャートで示
す図２（Ｂ）を参照すると、入力信号ＩＮがＨレベルか
らＬレベルに変化したとき、すなわち、ノードＥの電位
がＬレベルからＨレベルに変化したとき、トランジスタ
Ｎ１が導通（オン）し始めノードＡの電位が次第に低下
する。一定時間経過後のノードＡの電位を（Ｖｐｐ−Ｖ
ｓｓ）／２とする。説明の便宜上、Ｒ１の抵抗値を２Ｒ
ｎ３とすると、この時点で、ノードＢの電位は（Ｖｐｐ
−Ｖｓｓ）／６となる。すなわち、ノードＡの電圧より
ノードＢの電圧が低くなる。

【００４５】このように、ノードＡの電圧よりノードＢ
の電圧が低いと、従来の第１のレベル変換回路のよう
に、ノードＡからゲートへ直接正帰還するよりもトラン
ジスタＰ２のオン抵抗が速く低下し、すなわち、正帰還
量が大きくなり、トランジスタＰ１，Ｐ２の遷移動作が
加速される。この結果、図２（Ｂ）を再度参照すると、
トランジスタＰ１，Ｎ１のｇｍ比のみに依存した場合の
正帰還の作用時間、すなわちレベル遷移時間Ｔ２に対
し、本実施の形態ではレベル遷移時間はＴ１に短縮され
る。従って、その分、動作が高速化する。

【００４６】次に、本実施の形態の全体動作について説
明すると、まず、入力信号ＩＮがＨレベル（Ｖｃｃ）か
らＬレベル（Ｖｓｓ）に変化する時、ノードＥはＬレベ
ルからＨレベルに変化し、トランジスタＮ２，Ｎ４はオ
フ、トランジスタＮ１，Ｎ３はオンする。

【００４７】一定時間経過後のノードＡの電位を（Ｖｐ
ｐ−Ｖｓｓ）／２とする。上述したように、Ｒ１の抵抗
値を２Ｒｎ３とすると、この時点で、ノードＢの電位は
（Ｖｐｐ−Ｖｓｓ）／６となる。すなわち、ノードＡよ
りノードＢの電圧が低くなり、トランジスタＰ２のゲ−
ト電圧が｜Ｖｐｐ−Ｖｔｐ｜より小さくなった時点でこ
のトランジスタＰ２はオンする。ここで、Ｖｔｐはトラ
ンジスタＰ１，Ｐ２のしきい値電圧である。このとき、
トランジスタＮ２はオフであるので、出力信号ＯＵＴＢ
は次第にＨ（Ｖｐｐ）レベルに向かって上昇する。する
と、トランジスタＰ１は益々オフに向かい、正帰還がか
かって出力信号ＯＵＴ＝０（Ｖ）、出力信号ＯＵＴＢ＝
Ｖｐｐ（Ｖ）を出力する。すなわち、入力信号レベルＶ
ｃｃから出力信号レベルＶｐｐにレベル変換する。

【００４８】入力信号ＩＮがＬレベルからＨレベルに変
化する時も、動作原理としては同様で動作としては逆
に、トランジスタＮ１，Ｎ３はオフ、トランジスタＮ
２，Ｎ４がオンする。この時、出力信号ＯＵＴはＬレベ
ルであるので、トランジスタＰ２もオンする。トランジ
スタＮ２とＮ４を並列接続することにより、ノードＤよ
りノードＣの電圧を低くする。トランジスタＰ１のゲ−
ト電圧が｜Ｖｐｐ−Ｖｔｐ｜より小さくなるとトランジ
スタＰ１はオンする。トランジスタＰ１がオンでトラン
ジスタＮ１がオフであるので、出力信号ＯＵＴはＨレベ
ルに向かって上昇する。よって、トランジスタＰ２は益
々オフに向かい正帰還がかかってレベル変化が加速さ
れ、本回路は出力信号ＯＵＴ＝Ｖｐｐ、出力信号ＯＵＴ
Ｂ＝０を出力する。

【００４９】このように、本実施の形態では、トランジ
スタＮ３，Ｎ４と抵抗Ｒ１，Ｒ２の付加による正帰還量
増強によりレベル変換動作が高速化するため、レベル変
換動作の速度が同一の場合はＮチャネルトランジスタの
サイズを小さくできる。

【００５０】また、レベル変換動作の高速化により、高
電圧でも出力遅延量が小さくなり、誤動作を防止でき
る。

【００５１】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図３を参照すると、この図に示す本実施
の形態の前述の第１の実施の形態との相違点は、正電位
の電源Ｖｐｐの代わりに負電位の電源Ｖｅｅを用いるこ
とであり、これに伴い、逆の導電型のトランジスタ、す
なわち、トランジスタＰ１，Ｐ２に代わり各々のソース
が電源Ｖｅｅに接続したトランジスタＮ１Ｂ，Ｎ２Ｂ
を、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４に代わり各々
のソースが電源Ｖｃｃに接続したトランジスタＰ１Ｂ，
Ｐ２Ｂ，Ｐ３Ｂ，Ｐ４Ｂを備えることである。従って、
本実施の形態の正帰還増強回路１Ａは、トランジスタＰ
３Ｂ，Ｐ４Ｂと抵抗Ｒ１，Ｒ２とを備える。

【００５２】ここで、電源Ｖｅｅと電源Ｖｃｃ及び接地
電位Ｖｓｓとの電圧の関係は、Ｖｃｃ＞Ｖｓｓ＞Ｖｅｅ
とする。また、入力信号は、第１の実施の形態と同様に
Ｖｃｃ、Ｖｓｓの範囲で変化する。

【００５３】次に、図３を参照して本実施の形態の動作
について説明すると、まず、入力信号ＩＮがＬレベル
（Ｖｓｓ）からＨレベル（Ｖｃｃ）に変化する時、ノー
ドＥはＨレベルからＬレベルに変化し、トランジスタＰ
２Ｂ，Ｐ４Ｂはオフ、トランジスタＰ１Ｂ，Ｐ３Ｂはオ
ンする。入力信号ＩＮがＬレベルからＨレベルに変化
し、一定時間経過後のノードＡの電位を（Ｖｅｅ−Ｖｃ
ｃ）／２とする。トランジスタＰ３のオン抵抗をＲｐ
３、Ｒ１の抵抗値を２Ｒｐ３とすると、この時点で、ノ
ードＢの電位は（Ｖｅｅ−Ｖｃｃ）／６となる。すなわ
ち、ノードＡよりノードＢの電圧が高くなり、トランジ
スタＮ２Ｂのゲ−ト電圧の絶対値が｜Ｖｔｎ｜より大き
くなった時点でこのトランジスタＮ２Ｂはオンする。こ
こで、ＶｔｎはトランジスタＮ１Ｂ，Ｎ２Ｂのしきい値
電圧である。このとき、トランジスタＰ２はオフである
ので、出力信号ＯＵＴＢは次第にＬ（Ｖｅｅ）レベルに
向かって下降する。すると、トランジスタＮ１は益々オ
フに向かい、正帰還がかかって出力信号ＯＵＴ＝Ｖｓｓ
（Ｖ）、出力信号ＯＵＴＢ＝Ｖｅｅ（Ｖ）を出力する。
すなわち、入力信号レベルＶｃｃから出力信号レベルＶ
ｅｅにレベル変換する。

【００５４】入力信号ＩＮがＨレベルからＬレベルに変
化する時も、動作原理としては同様で動作としては逆
に、トランジスタＰ１Ｂ，Ｐ３Ｂはオフ、トランジスタ
Ｐ２Ｂ，Ｐ４Ｂがオンする。この時、出力信号ＯＵＴは
Ｈレベルであるので、トランジスタＮ２Ｂもオンする。
トランジスタＰ２ＢとＰ４Ｂを並列接続することによ
り、ノードＤよりノードＣの電圧を高くする。トランジ
スタＮ１Ｂのゲ−ト電圧の絶対値が｜Ｖｔｎ｜より大き
くなるとこのトランジスタＮ１Ｂはオンする。トランジ
スタＮ１ＢがオンでトランジスタＰ１Ｂがオフであるの
で、出力信号ＯＵＴはＬレベルに向かって下降する。よ
って、トランジスタＮ２は益々オフに向かい正帰還がか
かってレベル変化が加速され、本回路は出力信号ＯＵＴ
＝Ｖｅｅ（Ｖ）、出力信号ＯＵＴＢ＝Ｖｓｓ（Ｖ）を出
力する。

【００５５】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図４を参照すると、この図に示す本実施
の形態の前述の第１の実施の形態との相違点は、正帰還
路を構成する抵抗Ｒ１，Ｒ２の代わりにＮチャネル型の
トランジスタＮ５，Ｎ６を備えることである。従って、
本実施の形態の正帰還増強回路１Ｂは、トランジスタＮ
３，Ｎ４とトランジスタＮ５，Ｎ６とを備える。

【００５６】トランジスタＮ５は、ゲートを電源Ｖｐｐ
にドレインをトランジスタＰ１，Ｎ１のドレイン共通接
続点（ノードＡ）にソースをトランジスタＮ３のドレイ
ン（ノードＢ）にそれぞれ接続する。トランジスタＮ６
は、ゲートを電源ＶｐｐにドレインをトランジスタＰ
２，Ｎ２のドレイン共通接続点（ノードＤ）にソースを
トランジスタＮ４のドレイン（ノードＣ）にそれぞれ接
続する。

【００５７】説明の便宜上トランジスタＮ５，Ｎ６のオ
ン抵抗Ｒｎ５をトランジスタＮ３，Ｎ４のオン抵抗Ｒｎ
３の２倍、すなわち、Ｒｎ５＝２Ｒｎ３とすると、この
場合の動作は上述の第１の実施の形態と全く同一とな
る。

【００５８】次に、本発明の第４の実施の形態を図３と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図５を参照すると、この図に示す本実施
の形態の前述の第２の実施の形態との相違点は、正帰還
路を構成する抵抗Ｒ１，Ｒ２の代わりにＰチャネル型の
トランジスタＰ５Ｂ，Ｐ６Ｂを備えることである。従っ
て、本実施の形態の正帰還増強回路１Ｃは、トランジス
タＰ３Ｂ，Ｐ４ＢとトランジスタＰ５Ｂ，Ｐ６Ｂとを備
える。

【００５９】トランジスタＰ５Ｂは、ゲートを電源Ｖｅ
ｅにドレインをトランジスタＰ１Ｂ，Ｎ１Ｂのドレイン
共通接続点（ノードＡ）にソースをトランジスタＰ３Ｂ
のドレイン（ノードＢ）にそれぞれ接続する。トランジ
スタＰ６Ｂは、ゲートを電源Ｖｅｅにドレインをトラン
ジスタＰ２Ｂ，Ｎ２Ｂのドレイン共通接続点（ノード
Ｄ）にソースをトランジスタＰ４Ｂのドレイン（ノード
Ｃ）にそれぞれ接続する。

【００６０】説明の便宜上トランジスタＰ５Ｂ，Ｐ６Ｂ
のオン抵抗Ｒｐ５をトランジスタＰ３Ｂ，Ｐ４Ｂのオン
抵抗Ｒｐ３の２倍、すなわち、Ｒｐ５＝２Ｒｐ３とする
と、この場合の動作は上述の第２の実施の形態と全く同
一となる。

【００６１】

【発明の効果】以上説明したように、本発明のレベル変
換回路は、第１，第２の高レベルインバータを構成し、
ソースに第１の電源の供給を受け各々のドレインが互い
に相手のゲートと抵抗素子を経由してたすきがけ接続さ
れフリップフロップを構成する第１及び第２のトランジ
スタの正帰還量を大きくする正帰還増強回路を備えるの
で、正帰還量増強によりレベル変換動作が高速化するた
め、レベル変換動作の速度が同一の場合はＮチャネルト
ランジスタのサイズを小さくできるという効果がある。

【００６２】また、レベル変換動作の高速化により、高
電圧でも出力遅延量が小さくなり、誤動作を防止できる
という効果がある。

【図面の簡単な説明】

【図１】本発明のレベル変換回路の第１の実施の形態を
示す回路図である。

【図２】本実施の形態のレベル変換回路における正帰還
増強回路の等価回路を示す回路図及び動作の一例を示す
タイムチャートである。

【図３】本発明のレベル変換回路の第２の実施の形態を
示す回路図である。

【図４】本発明のレベル変換回路の第３の実施の形態を
示す回路図である。

【図５】本発明のレベル変換回路の第４の実施の形態を
示す回路図である。

【図６】従来の第１のレベル変換回路の一例を示す回路
図である。

【図７】従来の第２のレベル変換回路の一例を示す回路
図である。

【図８】従来の第３のレベル変換回路の一例を示す回路
図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ 正帰還増強回路 ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ Ｌ１，Ｌ２ 負荷 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ１Ｂ，Ｎ２
Ｂ，ＮＬ１，ＮＲ１，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，
Ｐ６，Ｐ１Ｂ，Ｐ２Ｂ，Ｐ３Ｂ，Ｐ４Ｂ，Ｐ５Ｂ，Ｐ６
Ｂ，ＰＬ１，ＰＬ２，ＰＲ１，ＰＲ２，Ｔ１，Ｔ２
トランジスタ Ｒ１，Ｒ２ 抵抗 ＤＬ１ 遅延回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第２及び第３の電源で動作しこれら第２
   及び第３の電源の電位差に相当する低レベル入力信号の
   供給を受け相補の低レベル駆動信号を出力する直列接続
   された第１及び第２の低レベルインバータと、第１及び
   第２の電源で動作し前記相補の低レベル駆動信号の供給
   を受け前記第１及び第３の電源の電位差に相当する相補
   の高レベル出力信号を出力する第１，第２の高レベルイ
   ンバータとを備えるレベル変換回路において、 前記第１，第２の高レベルインバータを構成し、ソース
   に前記第１の電源の供給を受け各々のドレインが互いに
   相手のゲートと抵抗素子を経由してたすきがけ接続され
   フリップフロップを構成する第１及び第２のトランジス
   タの正帰還量を大きくする正帰還増強回路を備えること
   を特徴とするレベル変換回路。
2. 【請求項２】 ソースが第１の電源に接続されドレイン
   から非反転相出力信号を出力する第１の第１導電型のト
   ランジスタと、ソースが前記第１の電源に接続されドレ
   インから反転相出力信号を出力するとともに第２の抵抗
   素子を経由して前記第１の第１導電型のトランジスタの
   ゲートに接続されゲートが第１の抵抗素子を経由して前
   記第１の第１導電型のトランジスタのドレインに接続さ
   れた第２の第１導電型のトランジスタと、ドレインが前
   記第１の第１導電型のトランジスタのドレインにソース
   が前記第１の電源の電位より低い第３の電源にそれぞれ
   接続された第１の第２導電型のトランジスタと、ドレイ
   ンが前記第２の第１導電型のトランジスタのドレインに
   ソースが前記第３の電源にそれぞれ接続された第２の第
   ２導電型のトランジスタと、前記第１及び第２の電源の
   中間の電位である第２の電源と前記第３の電源で動作し
   入力端に非反転相の入力信号の供給を受け出力端が前記
   第１の第２導電型のトランジスタのゲートに接続された
   第１のインバータと、前記第２の電源と前記第３の電源
   で動作し入力端が前記第１のインバータの出力端に出力
   端が前記第２の第２導電型のトランジスタのゲートにそ
   れぞれ接続した第２のインバータとを備え、前記第２と
   第３の電源の電位差に相当する第２の信号レベルから前
   記第１と第３の電源の電位差に相当する第１の信号レベ
   ルに変換するレベル変換回路において、 前記第１の第１導電型のトランジスタのドレインから前
   記第２の第１導電型のトランジスタのゲートに、及び前
   記第２の第１導電型のトランジスタのドレインから前記
   第１の第１導電型のトランジスタのゲートにそれぞれ帰
   還する正帰還量を増強するための正帰還増強回路を備え
   ることを特徴とするレベル変換回路。
3. 【請求項３】 前記正帰還増強回路が、ドレインが前記
   第２の第１導電型のトランジスタのゲートにソースが前
   記第３の電源にゲートが前記第１の第２導電型のトラン
   ジスタのゲートにそれぞれ接続された第３の第２導電型
   のトランジスタと、 ドレインが前記第１の第１導電型のトランジスタのゲー
   トにソースが前記第３の電源にゲートが前記第２の第１
   導電型のトランジスタのゲートにそれぞれ接続された第
   ４の第２導電型のトランジスタと、 一端が前記第１の第１導電型のトランジスタのドレイン
   に他端が前記第２の第１導電型のトランジスタのゲート
   にそれぞれ接続した前記第１の抵抗素子である第１の抵
   抗と、 一端が前記第２の第１導電型のトランジスタのドレイン
   に他端が前記第１の第１導電型のトランジスタのゲート
   にそれぞれ接続した前記第２の抵抗素子である第２の抵
   抗とを備えることを特徴とする請求項２記載のレベル変
   換回路。
4. 【請求項４】 前記正帰還増強回路が、ドレインが前記
   第２の第１導電型のトランジスタのゲートにソースが前
   記第３の電源にゲートが前記第１の第２導電型のトラン
   ジスタのゲートにそれぞれ接続された第３の第２導電型
   のトランジスタと、 ドレインが前記第１の第１導電型のトランジスタのゲー
   トにソースが前記第３の電源にゲートが前記第２の第１
   導電型のトランジスタのゲートにそれぞれ接続された第
   ４の第２導電型のトランジスタと、 ゲートに前記第１の電源の供給を受けドレインが前記第
   １の第１導電型のトランジスタのドレインにソースが前
   記第２の第１導電型のトランジスタのゲートにそれぞれ
   接続した前記第１の抵抗素子である第５の第２導電型の
   トランジスタと、 ゲートに前記第１の電源の供給を受けドレインが前記第
   ２の第１導電型のトランジスタのドレインにソースが前
   記第１の第１導電型のトランジスタのゲートにそれぞれ
   接続した前記第２の抵抗素子である第６の第２導電型の
   トランジスタとを備えることを特徴とする請求項２記載
   のレベル変換回路。
5. 【請求項５】 ソースが第１の電源に接続されドレイン
   から非反転相出力信号を出力する第１の第２導電型のト
   ランジスタと、ソースが前記第１の電源に接続されドレ
   インから反転相出力信号を出力するとともに第２の抵抗
   素子を経由して前記第１の第２導電型のトランジスタの
   ゲートに接続されゲートが第１の抵抗素子を経由して前
   記第１の第１導電型のトランジスタのドレインに接続さ
   れた第２の第２導電型のトランジスタと、ドレインが前
   記第１の第１導電型のトランジスタのドレインにソース
   が前記第１の電源の電位より高い第２の電源にそれぞれ
   接続された第１の第１導電型のトランジスタと、ドレイ
   ンが前記第２の第１導電型のトランジスタのドレインに
   ソースが前記第２の電源にそれぞれ接続された第２の第
   １導電型のトランジスタと、前記第１及び第２の電源の
   中間の電位である第３の電源と前記第２の電源で動作し
   入力端に非反転相の入力信号の供給を受け出力端が前記
   第１の第１導電型のトランジスタのゲートに接続された
   第１のインバータと、前記第３の電源と前記第２の電源
   で動作し入力端が前記第１のインバータの出力端に出力
   端が前記第２の第１導電型のトランジスタのゲートにそ
   れぞれ接続した第２のインバータとを備え、前記第２と
   第３の電源の電位差に相当する第２の信号レベルから前
   記第１と第３の電源の電位差に相当する第１の信号レベ
   ルに変換するレベル変換回路において、 前記第１の第２導電型のトランジスタのドレインから前
   記第２の第２導電型のトランジスタのゲートに、及び前
   記第２の第２導電型のトランジスタのドレインから前記
   第１の第２導電型のトランジスタのゲートにそれぞれ帰
   還する正帰還量を増強するための正帰還増強回路を備え
   ることを特徴とするレベル変換回路。
6. 【請求項６】 前記正帰還増強回路が、ドレインが前記
   第２の第２導電型のトランジスタのゲートにソースが前
   記第２の電源にゲートが前記第１の第２導電型のトラン
   ジスタのゲートにそれぞれ接続された第３の第１導電型
   のトランジスタと、 ドレインが前記第１の第２導電型のトランジスタのゲー
   トにソースが前記第２の電源にゲートが前記第２の第２
   導電型のトランジスタのゲートにそれぞれ接続された第
   ４の第１導電型のトランジスタと、 一端が前記第１の第２導電型のトランジスタのドレイン
   に他端が前記第２の第２導電型のトランジスタのゲート
   にそれぞれ接続した前記第１の抵抗素子である第１の抵
   抗と、 一端が前記第２の第２導電型のトランジスタのドレイン
   に他端が前記第１の第２導電型のトランジスタのゲート
   にそれぞれ接続した前記第２の抵抗素子である第２の抵
   抗とを備えることを特徴とする請求項４記載のレベル変
   換回路。
7. 【請求項７】 前記正帰還増強回路が、ドレインが前記
   第２の第２導電型のトランジスタのゲートにソースが前
   記第２の電源にゲートが前記第１の第２導電型のトラン
   ジスタのゲートにそれぞれ接続された第３の第１導電型
   のトランジスタと、 ドレインが前記第１の第２導電型のトランジスタのゲー
   トにソースが前記第２の電源にゲートが前記第２の第２
   導電型のトランジスタのゲートにそれぞれ接続された第
   ４の第１導電型のトランジスタと、 ゲートに前記第１の電源の供給を受けドレインが前記第
   １の第２導電型のトランジスタのドレインにソースが前
   記第２の第２導電型のトランジスタのゲートにそれぞれ
   接続した前記第１の抵抗素子である第５の第１導電型の
   トランジスタと、 ゲートに前記第１の電源の供給を受けドレインが前記第
   ２の第２導電型のトランジスタのドレインにソースが前
   記第１の第２導電型のトランジスタのゲートにそれぞれ
   接続した前記第２の抵抗素子である第６の第１導電型の
   トランジスタとを備えることを特徴とする請求項５記載
   のレベル変換回路。
8. 【請求項８】 前記第１導電型トランジスタがＰチャネ
   ル型ＭＯＳトランジスタであり、前記第２導電型トラン
   ジスタがＮチャネル型ＭＯＳトランジスタであることを
   特徴とする請求項２又は５記載のレベル変換回路。