KR20050122292A

KR20050122292A - 듀티 비 개선을 위한 레벨 쉬프터 및 이를 이용한 레벨쉬프팅 방법.

Info

Publication number: KR20050122292A
Application number: KR1020040047348A
Authority: KR
Inventors: 박정렬
Original assignee: 삼성전자주식회사
Priority date: 2004-06-24
Filing date: 2004-06-24
Publication date: 2005-12-29

Abstract

듀티 비가 중시되는 경우에 있어 듀티 에러를 줄일 수 있는 레벨 쉬프터 및 이를 이용한 레벨 쉬프팅 방법이 개시되어 있다.

레벨 쉬프터는 제1 반전기, 입력 생성부, 비교기 및 제2 반전기를 포함한다. 입력 생성부는 입력 신호 및 반전된 입력 신호를 입력받아 동일한 신호 특성을 가지는 상보적인 제1 레벨의 입력 신호들을 생성한다. 레벨 쉬프팅 방법은 제1 반전단계, 입력 생성단계, 비교단계 및 제2 반전단계를 포함한다. 따라서, 레벨 쉬프터의 듀티 에러를 최소화할 수 있다.

Description

듀티 비 개선을 위한 레벨 쉬프터 및 이를 이용한 레벨 쉬프팅 방법.{LEVEL SHIFTER IMPROVING DUTY RATE AND LEVEL SHIFTING METHOD USING THE SAME}

본 발명은 레벨 쉬프터에 관한 것으로, 특히 듀티 비가 중요시되는 레벨 쉬프터에 관한 것이다.

미세 가공 기술의 가속화와 더불어 전원전압이 계속 하강하고 있어, 현재 1.8V 전원전압에서 동작하는 0.18㎛ 공정이 일반화되었으며, 1V 미만에서 동작하는 0.1㎛ 이하의 공정도 개발되고 있다. 이와 더불어 고속 디지털 통신, 고화질 고속 디스플레이, 고용량 저장 장치 등의 고속 시스템 요구 사양을 수용하기 위해서 시스템내의 아날로그 블록과 디지털 블록이 복수개의 전원전압을 이용하는 방향으로 전개되고 있다.

0.18㎛ 의 경우에, 아날로그 회로는 3.3V 전원전압으로 동작하는 게이트가 두꺼운 트랜지스터를 이용하며, 디지털 회로는 1.8V의 전원전압을 이용하는 게이트가 얇은 트랜지스터로 구현된다. 이 때, 아날로그 블록의 3.3V 신호와 디지털 블록의 1.8V 신호를 인터페이스 하기 위해서 높은 레벨의 전압을 낮은 레벨의 전압으로 변환하는 레벨 쉬프터와, 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터가 사용된다. 레벨 쉬프터의 기능 중, 그 듀티비가 중요시 되는 경우는 주로 아날로그/디지털 변환기(A/D Converter) 등의 아날로그 블록에 샘플링 클럭을 공급하는 경우이며, 클럭 기반(clock base)로 동작하는 아날로그 블록은 입력 클럭의 듀티에 따라 그 성능이 크게 좌우된다. 특히 3.3V 전원을 사용하는 PLL(Phase Locked Loop)과 같은 회로에서 1.8V 전원을 사용하는 아날로그/디지컬 변환기와 같은 회로로 그 샘플링 클럭을 공급할 경우에 이와 같은 문제는 더욱 심각해진다.

도 1은 종래 기술에 따른 레벨 쉬프터의 회로도이다. 도 1을 참조하면 종래 기술에 따른 레벨 쉬프터는 제1 반전기(110), 비교기(120), 및 제2 반전기(130)를 포함한다. 비교기(120)는 입력 단자(IN)로부터 입력되는 입력 신호 및 제1 반전기(120)에서 출력되는 반전된 입력 신호를 입력받아 이를 서로 비교하여 비교 결과를 출력한다. 제2 반전기(130)는 비교기(120)의 출력 신호를 반전하여 출력 단자(OUT)로 출력한다.

비교기(120)는 두 개의 엔모스 트랜지스터(MN1, MN2) 및 두 개의 피모스 트랜지스터(MP1, MP2)를 포함한다. 입력 단자(IN)는 제1 엔모스 트랜지스터(MN1)의 게이트 및 제1 반전기(110)의 입력 단자에 연결된다. 제1 반전기(110)의 출력 단자는 제2 엔모스 트랜지스터(MN2)의 게이트에 연결된다. 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 소스는 모두 접지전위(VSS1)에 연결된다. 제1 엔모스 트랜지스터(MN1)의 드레인은 제1 피모스 트랜지스터(MP1)의 드레인 및 제2 피모스 트랜지스터(MP2)의 게이트에 연결된다. 제2 엔모스 트랜지스터(MN2)의 드레인은 제2 피모스 트랜지스터(MP2)의 드레인 및 제1 피모스 트랜지스터(MP1)의 게이트에 연결된다. 제1 및 제2 피모스 트랜지스터(MP1, MP2)의 소스는 모두 전원전압(VDD1)에 연결된다. 제2 반전기(130)의 입력 단자는 제1 엔모스 트랜지스터(MN1)의 드레인, 제1 피모스 트랜지스터(MP1)의 드레인, 및 제2 피모스 트랜지스터(MP2)의 게이트가 연결된 노드에 연결되며, 제2 반전기(130)의 출력 단자는 출력 단자(OUT)에 연결된다.

이하 도 1에 도시된 레벨 쉬프터의 동작을 설명한다. 입력 단자(IN)에는 제1 레벨의 입력 신호가 입력된다. 먼저 입력 단자(IN)에 입력되는 입력 신호가 제1 레벨의 논리 '하이'일 때 제1 엔모스 트랜지스터(MN1)는 전류를 많이 흘리고, 제2 엔모스 트랜지스터(MN2)는 전류를 적게 흘린다. 따라서, 노드(n1)의 전압이 떨어지게 되고, 그 결과 제2 피모스 트랜지스터(MP2)가 전류를 많이 흘리게 되어 노드(n2)의 전압이 올라가게 된다. 그 결과 제1 피모스 트랜지스터(MP1)는 전류를 적게 흘리게 된다. 결과적으로 노드(n1)의 전압이 논리 '로우'레벨이 되므로 제2 반전기의 출력 신호는 제2 레벨의 논리 '하이'가 된다. 반대로 입력 단자(IN)에 입력되는 입력 신호가 제1 레벨의 논리 '로우'일 때 제1 엔모스 트랜지스터(MN1)는 전류를 적게 흘리고, 제2 엔모스 트랜지스터(MN2)는 전류를 많이 흘린다. 따라서, 노드(n2)의 전압이 떨어지게 되고, 그 결과 제1 피모스 트랜지스터(MP1)가 전류를 많이 흘리게 되어 노드(n1)의 전압이 올라가게 된다. 그 결과 제2 피모스 트랜지스터(MP2)는 전류를 적게 흘리게 된다. 결과적으로 노드(n1)의 전압이 논리 '하이'레벨이 되므로 제2 반전기의 출력 신호는 제2 레벨의 논리 '로우'가 된다.

그러나, 도 1에 도시된 종래 기술에 따른 레벨 쉬프터는 제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터의 게이트를 통하여 입력되는 입력 신호 및 반전된 입력 신호의 경로가 다르게 된다. 즉, 제1 엔모스 트랜지스터(MN1)의 게이트에는 기생 효과(Parasitic Effect)가 포함된 신호가 입력되는 반면 제1 반전기(110)를 지나 제2 엔모스 트랜지스터(MN2)의 게이트에 인가되는 신호는 제1 반전기(110)의 출력만 고려되므로, 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 게이트 조건이 다르게 된다. 따라서, 상승 에지(Rising edge)와 하강 에지(Falling edge)의 조건이 서로 다르게 되며, 결과적으로 듀티 에러(duty error)를 발생시키게 된다.

상기 문제점을 해결하기 위한 본 발명의 목적은 듀티 에러를 줄일 수 있는 레벨 쉬프터를 제공하는 것이다.

또한, 본 발명의 다른 목적은 듀티 에러를 줄일 수 있는 레벨 쉬프팅 방법을 제공하는 것이다.

상술한 본 발명의 목적을 달성하기 위한 레벨 쉬프터는 입력 신호를 반전하여 반전된 입력 신호를 생성하는 제1 반전기, 입력 신호 및 반전된 입력 신호를 입력받아 동일한 신호 특성을 가지는 상보적인 제1 레벨의 입력 신호들을 생성하는 입력 생성부, 상보적인 제1 레벨의 입력 신호들을 받아서 이를 서로 비교하여 비교결과를 출력하는 비교기, 및 비교기의 출력 신호를 반전하여 제2 레벨의 출력 신호를 생성하는 제2 반전기를 포함한다.

또한, 상술한 본 발명의 다른 목적을 달성하기 위한 레벨 쉬프팅 방법은 입력 신호를 반전하여 반전된 입력 신호를 생성하는 제1 반전 단계, 입력 신호 및 반전된 입력 신호를 이용하여 동일한 신호 특성을 가지는 상보적인 제1 레벨의 입력 신호들을 생성하는 입력 생성단계, 상보적인 제1 레벨의 입력 신호들 서로 비교하여 비교 결과를 출력하는 비교단계, 및 비교 결과를 반전하여 제2 레벨의 출력 신호를 생성하는 제2 반전 단계를 포함한다.

이러한 레벨 쉬프터 및 레벨 쉬프팅 방법에 따르면, 듀티 에러를 최소화하여 레벨 쉬프팅을 수행할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 2는 본 발명의 일실시예에 따른 레벨 쉬프터의 회로도이다. 도 2를 참조하면, 본 발명의 일실시예에 따른 레벨 쉬프터는 제1 반전기(110), 입력 생성부(210), 비교기(120), 및 제2 반전기(130)를 포함한다.

이하 도 2에 도시된 레벨 쉬프터의 각 부분의 구성을 상세히 살펴본다. 제1 반전기(110), 비교기(120) 및 제2 반전기(130)는 도 1에 도시된 종래 기술에 따른 레벨 쉬프터의 그것과 동일하다. 입력 생성부(210)는 두 개의 반전기(211, 213)를 포함한다. 입력 생성부(210) 내의 두 개의 반전기(211, 213)는 한 쪽 반전기의 입력 단자가 다른 쪽 반전기의 출력 단자에 연결된 구성으로 되어 있다. 또한 두 개의 반전기(211, 213)는 각각 입력 단자(IN) 및 제1 반전기(110)의 출력 단자로부터 입력받고, 비교기(120)내부의 제1 엔모스 트랜지스터(MN1) 및 제2 엔모스 트랜지스터(MN2)의 게이트로 출력 신호를 출력한다. 결과적으로 입력 생성부(210)의 반전기(211)는 비교기(120)의 제2 엔모스 트랜지스터(MN2)의 게이트에 인가되는 제1 레벨 입력 신호로부터 비교기(120)의 제1 엔모스 트랜지스터(MN1)의 게이트에 인가되는 제1 레벨 입력신호로의 제1 피드백 경로를 형성한다. 또한, 입력 생성부(210)의 반전기(213)는 비교기(120)의 제1 엔모스 트랜지스터(MN1)의 게이트에 인가되는 제1 레벨 입력 신호로부터 비교기(120)의 제2 엔모스 트랜지스터(MN2)의 게이트에 인가되는 제1 레벨 입력신호로의 제2 피드백 경로를 형성한다.

이하 도 2에 도시된 레벨 쉬프터의 동작을 설명한다. 먼저 입력단자(IN)에 논리 '하이'가 인가되면, 이는 제1 반전기(110) 및 입력 생성부(210) 내의 반전기(213)로 입력된다. 이 경우 제1 반전기(110)는 논리 '로우'의 출력신호를 입력 생성부(210) 내의 반전기(211)로 출력하므로 반전기(211)는 논리 '하이'를 출력하게 된다. 반전기(213)는 입력 단자(IN) 및 반전기(211)의 출력 단자로부터 논리 '하이'를 입력받아 논리 '로우'를 출력하고, 이는 다시 반전기(211)의 입력 단자로 입력된다. 반전기(211) 및 반전기(213)의 출력 신호는 각각 제1 엔모스 트랜지스터(MN1) 및 제2 엔모스 트랜지스터(MN2)의 게이트로 입력된다.

결과적으로 반전기(211) 및 반전기(213)에 의해서 생성되는 제1 레벨 입력 신호들은 반전기(211)에 의한 제1 피드백 경로 및 반전기(213)에 의한 제2 피드백 경로에 의하여 제1 레벨 입력 신호들이 지연시간 등에 있어 동일한 신호 특성을 가질 수 있게 된다. 따라서 입력 생성부(210)는 동일한 신호 특성을 가지는 상보적인 제1 레벨 입력 신호들이 비교기(120)로 입력될 수 있도록 하여 듀티 에러를 줄일 수 있도록 하는 것이다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 레벨 쉬프터 및 레벨 쉬프팅 방법은 제1 레벨 입력 신호 상호간의 피드백 경로에 의하여 제1 레벨 입력 신호들이 동일한 신호 특성을 가지는 상보적인 신호가 될 수 있도록 한다. 따라서 비교기의 두 엔모스 트랜지스터의 게이트 조건이 같아지게 되어 상승 에지와 하강 에지의 조건이 서로 같게 되며 결과적으로 듀티 에러를 줄일 수 있어 특히 클럭신호 등의 레벨 쉬프팅을 수행함에 있어 성능을 향상시킬 수 있다.

도 1은 종래 기술에 따른 레벨 쉬프터의 회로도.

도 2는 본 발명의 일실시예에 따른 레벨 쉬프터의 회로도.

*도면의 주요부분에 대한 부호의 설명*

110 : 제1 반전기

120 : 비교기

130 : 제2 반전기

210 : 입력 생성부

Claims

입력 신호를 반전하여 반전된 입력 신호를 생성하는 제1 반전기;

상기 입력 신호 및 상기 반전된 입력 신호를 입력받아 동일한 신호 특성을 가지는 상보적인 제1 레벨의 입력 신호들을 생성하는 입력 생성부;

상기 상보적인 제1 레벨의 입력 신호들을 받아서 이를 서로 비교하여 비교 결과를 출력하는 비교기; 및

상기 비교기의 출력 신호를 반전하여 제2 레벨의 출력 신호를 생성하는 제2 반전기를 포함하는 것을 특징으로 하는 레벨 쉬프터.
제 1 항에 있어서 상기 입력 생성부는 상기 상보적인 제1 레벨의 입력 신호 상호간의 피드백 경로를 가지는 것을 특징으로 하는 레벨 쉬프터.
제 2 항에 있어서 상기 피드백 경로는 각각 1개 이상의 반전기를 포함하는 것을 특징으로 하는 레벨 쉬프터.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서 상기 레벨 쉬프터는 클럭 신호의 레벨 쉬프팅에 사용되는 것을 특징으로 하는 레벨 쉬프터.
입력 신호를 반전하여 반전된 입력 신호를 생성하는 제1 반전 단계;

상기 입력 신호 및 상기 반전된 입력 신호를 이용하여 동일한 신호 특성을 가지는 상보적인 제1 레벨의 입력 신호들을 생성하는 입력 생성단계;

상기 상보적인 제1 레벨의 입력 신호들을 서로 비교하여 비교 결과를 출력하는 비교단계; 및

상기 비교 결과를 반전하여 제2 레벨의 출력 신호를 생성하는 제2 반전 단계를 포함하는 것을 특징으로 하는 레벨 쉬프팅 방법.
제 5 항에 있어서 상기 입력 생성 단계는 상기 상보적인 제1 레벨의 입력 신호가 서로의 신호 생성에 영향을 끼치도록 하는 것을 특징으로 하는 레벨 쉬프팅 방법.
제 5 항 또는 제 6 항에 있어서 상기 레벨 쉬프팅 방법은 클럭 신호를 레벨 쉬프팅하는 것을 특징으로 하는 레벨 쉬프팅 방법.