KR20010060104A - 전압 변환 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 승압전압(VPP)을 공급하기 위한 전압 변환 회로에 관한 것으로, 종래 전압 변환 회로는 교번적으로 펌핑 하도록 제어하는 스위칭 제어부가 인버터의 지연에 의해 결정되므로 지연의 크기에 따라 스위칭 타이밍이 크게 변하게 되는 비효율적인 방법으로 구현되었으며, 스위치가 래치업되는 것을 방지하기 위해 웰 바이어스를 인가하는데 그 웰 바이어스를 발생시키기 위해 큰 레이아웃 면적이 필요하게 되는 문제점이 있었다.
따라서, 본 발명의 전압 변환 회로는 전압을 펌핑할 때 인가되는 발진신호를 입력받아 플립플롭 구조의 스위칭 구조를 통하여 각 구동신호가 겹치지 않고 하이레벨에서 로우레벨로, 로우레벨에서 하이레벨로 천이를 모두 이용하여 효율적으로 펌핑 캐패시터를 구동하며, 선충전, 스위칭 트랜지스터를 피모스 트랜지스터로 제어하여 엔모스 트랜지스터의 문턱전압 저하 문제를 해결하여 레이아웃 크기, 도전율(conductivity), 신뢰도(reliability) 및 전력소모를 줄일 수 있도록 구성하였다.

Description

전압 변환 회로{VOLTAGE CONVERSION CIRCUIT}
본 발명은 전압 변환 회로에 관한 것으로, 특히 전압을 펌핑할 때 인가되는 발진신호를 입력받아 플립플롭 구조의 스위칭 구조를 통하여 각 구동신호가 겹치지 않고 하이레벨에서 로우레벨로, 로우레벨에서 하이레벨로 천이를 모두 이용하여 효율적으로 펌핑 캐패시터를 구동하며, 선충전, 스위칭 트랜지스터를 피모스 트랜지스터로 제어하여 엔모스 트랜지스터의 문턱전압 저하 문제를 해결하여 레이아웃 크기, 도전율(conductivity), 신뢰도(reliability) 및 전력소모를 줄일 수 있도록 한 전압 변환 회로에 관한 것이다.
이러한 전압 변환 회로는 예를 들어 "VOLTAGE BOOSTING CIRCUIT CONSTRUCTED ON AN INTEGRATED CIRCUIT SUBSTAT, AS FOR A SEMICONDUCTOR MEMORY DEVICE"의 명칭으로 1996년 5월 28일, Keum-Yong Kim에게 허여된 미국특허 제5,521,546호에 개시되어 있다. 본 명세서에 첨부된 도 1은 상기 미국특허로부터 발췌하여 도시한 것이다. 이에 대해서 다음에 설명한다.
도 1은 종래 반도체 메모리 장치에 승압전압(VPP)을 공급하기 위한 전압 변환 회로를 보인 회로도로써, 이에 도시된 바와 같이, 반도체 메모리 장치가 파워-업(powered-up) 되거나 승압전압(VPP)이 원하는 레벨 이하가 될 때, 이미 설정된 주기를 갖는 클럭신호를 발생하기 위한 승압 발진부(10)와, 그 승압 발진부(10)의 출력(VPPOSC)이 입력되고, 원하는 승압전압(VPP)을 생성하기 위해전원전압(VCC)으로부터 펌핑하기 위한 메인 펌핑부(20)와, 그 메인 펌핑부(20)의 출력을 교번적으로 출력하기 위한 제1, 제2 전송게이트(31,32)와, 상기 메인 펌핑부(20)의 출력에 따라서 상기 제1, 제2 전송게이트(31,32)의 스위칭 동작을 제어하기 위한 제1, 제2 스위칭 제어부(41,42)와, 상기 제1, 제2 전송게이트(31,32)의 채널에 형성된 절연 웰(isolation well)에 설정된 바이어스를 공급하기 위한 웰 바이어스 공급부(50)와, 반도체 메모리 장치가 파워-업 되거나 승압전압(VPP)이 원하는 레벨 이하가 될 때, 웰 바이어스 공급부(50)를 구동하기 위해 설정된 주기를 갖는 클럭신호를 생성하기 위한 웰 바이어스 발진부(60)와, 원하는 승압전압(VPP)을 공급하기 위해 상기 제1, 제2 전송게이트(31,32)의 출력 단자가 공통 연결되어 형성된 승압 노드(70)를 포함하여 구성된다.
여기서, 종래 전압 변환 회로가 피-타입(p-type) 기판에 형성되었다고 가정하면, 상기 제1, 제2 전송게이트(31,32)는 엔-타입(n-type) 절연 웰 안에 또는 각각 엔-타입 절연 웰 안에 피모스 트랜지스터로써 각각 형성되고, 웰 바이어스 공급부(50)는 피모스 트랜지스터로 구성된 제1, 제2 전송게이트(31,32)가 형성된 절연 웰에 설정된 바이어스를 공급한다.
종래 전압 변환 회로가 안정되고 확실한 승압 동작을 수행하기 위해, 웰 바이어스 발진부(60)와 웰 바이어스 공급부(50)는 펌핑 동작이 시작하기 전에 제1, 제2 전송게이트(31,32)의 웰에 설정된 바이어스를 공급한다.
전원전압(VCC)이 초기에 공급된 반도체 메모리 장치가 파워-업 되는 동안, 웰 바이어스 발진부(60)는 활성화되고, 따라서, 웰 바이어스 공급부(50)는 구동된다. 그 다음, 제1, 제2 전송게이트(31,32)의 웰 전압은 웰 바이어스 공급부(50)에 의해 생성된다. 여기서, 제1, 제2 전송게이트(31,32)의 웰에 전압을 인가하는 목적은 전압 변환 회로가 안정되게 동작하게 하기 위한 것이다.
이어서, 구동신호(VCCH)가 인에이블 될 때, 승압 발진부(10)는 활성화되고, 메인 펌핑부(20)는, 승압전압(VPP)이 원하는 레벨까지 상승되어 인에이블 된다. 이와 같이 펌핑된 전압은, 제1, 제2 스위칭 제어부(41,42)에 의해 각각 공급된 각각의 게이트 전위의 제어에 따라서 교번적으로 연결되는 제1, 제2 전송게이트(31,32)의 채널을 통해서 승압 노드(70)에 승압전압(VPP)으로써 전송된다.
도 2는 도 1의 종래 전압 변환 회로의 블록도의 중요 부분을 상세하게 보인 회로도로써, 이에 도시된 바와 같이, 메인 펌핑부(20)는, 제1 입력단자에 승압 발진부(10)로부터의 출력신호가 직렬 연결된 제1, 제2 인버터(21,22)에 지연된 신호가 인가되고, 제2 입력단자에 승압 발진부(10)로부터의 출력신호가 인가되는 제1 노아게이트(23)와, 그 제1 노아게이트(23)의 출력이 제1 입력단자에 인가되고, 상기 제1 노아게이트(23)의 출력이 직렬 연결된 제3, 제4 인버터(24,25)에 의해 지연된 신호가 제2 입력단자에 인가되는 제1 낸드게이트(26)와, 그 제1 낸드게이트(26)의 출력을 반전시키는 제 5 인버터(27)와, 제1 단자에 상기 제1 노아게이트(23)의 출력이 직렬 연결된 제6, 제7 인버터(28,29)에 의해 지연된 신호가 인가되고, 제2 단자가 상기 제1 전송게이트(31)의 소오스가 연결된 제1 노드(81)에 연결된 제1 펌핑 캐패시터(30)와, 제1 입력단자에 상기 승압 발진부(10)로부터의 출력신호(VPPOSC)가 상기 직렬 연결된 제1, 제2 인버터(21,22)에 의해 지연된 신호가 인가되고, 제2 입력단자에 승압 발진부(10)로부터의 출력신호(VPPOSC)가 인가되는 제2 낸드게이트(33)와, 그 제2 낸드게이트(33)의 출력을 반전시키는 제7 인버터(34)와, 제1 입력단자에 상기 제7 인버터(34)의 출력이 직렬 연결된 제8, 제9 인버터(35,36)에 의해 지연된 신호가 인가되고, 제2 입력단자에 상기 제7 인버터(34)의 출력이 인가되는 제3 낸드게이트(37)와, 그 제3 낸드게이트(37)의 출력을 반전시켜 출력하는 제10 인버터(38)와, 상기 제8, 제9 인버터(35,36)에 의해 지연된 신호가 다시 지연되는 제11, 제12 인버터(39,40)와, 제1 단자가 상기 제11, 제12 인버터(39,40)에 의해 지연된 신호가 인가되고, 제2 단자가 상기 제2 전송게이트(32)의 소오스가 연결된 제2 노드(82)에 연결된 제2 펌핑 캐패시터(43)를 포함하여 구성된다. 여기서, 상기 제1 낸드게이트(26)의 출력과 상기 제5 인버터(27)에 의해 반전된 신호가 상기 제1 스위칭 제어부(41)의 입력신호로써 인가되고, 상기 제3 낸드게이트(37)의 출력과 상기 제10 인버터(38)에 의해 반전된 신호가 상기 제2 스위칭 제어부(42)의 입력신호로써 인가된다.
상기 웰 바이어스 공급부(50)는 상기 웰 바이어스 발진부(60)의 출력신호(WELLOSC)를 순차 반전시키는 제1, 제2 인버터(51,52)와, 제1 단자에 제1 인버터(51)의 출력이 인가되는 제1, 제2 캐패시터(53,54)와, 제1 단자에 제2 인버터(52)의 출력이 인가되는 제3, 제4 캐패시터(55,56)와, 전원전압(VCC)을 상기 제1~제4 캐패시터(53~56)의 제2 단자에 인가하기 위해 저항으로써 연결된 제1~제4 엔모스 트랜지스터(57,58,59,61)와, 상기 제1, 제3 캐패시터(53,55)의 각각의 제2 단자 사이에 연결되고, 다이오드 연결된 제5 엔모스 트랜지스터(62)와, 상기 제3캐패시터(55)의 제2 단자와 웰 노드(83) 사이에 연결되고, 다이오드 연결된 제6 엔모스 트랜지스터(63)와, 상기 제2, 제4 캐패시터(54,56)의 제2 단자 사이에 연결되고, 다이오드 연결된 제7 엔모스 트랜지스터(64)와, 상기 제4 캐패시터(56)의 제2 단자와 웰 노드(83) 사이에 연결되고, 다이오드 연결된 제8 엔모스 트랜지스터(65)를 포함하여 구성된다.
이와 같이 구성된 종래 전압 변환 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 도 1에 도시된 종래 전압 변환 회로의 동작에 대한 신호를 보인 타이밍도로써, 초기에, 즉, 도 3의 제1 단계(t1)에서, 구동신호(VCCH)가 하이레벨로 인에이블되기 전에 반도체 메모리 장치가 파워-업되고, 전원전압(VCC)가 인가될 때, 승압전압(VPP)의 레벨이 미리 정해진 레벨(예를 들어, VCC-VTH 레벨)보다 낮을 때, 활성화된 승압전압 검출기(미도시)의 출력신호(DET)가 로우레벨에서 하이레벨로 인에이블된다. 이어서, 제2 단계(t2)에서, 웰 바이어스 발진부(60)는 발진신호(WELLOSC)를 발생하기 위해 활성화된다. 제3 단계(t3)에서, 상기 발진신호(WELLOSC)에 의해 웰 바이어스 공급부(50)는 제1, 제2 전송게이트(31,32)에 웰 전압(WELL<VPPW>)을 인가하기 위해(제4 단계(t4)) 활성화된다. 여기서, 웰 바이어스 공급부(50)에는 웰 바이어스 발진부(60)의 발진신호(WELLOSC)가 인가되고, 발진신호(WELLOSC)가 천이함으로써 이중 펌핑 동작을 수행한다. 따라서, 웰 바이어스 공급부(50)의 웰 전압(WELL<VPPW>)은 3VCC-3VTH 레벨이 된다. 이때, 웰 바이어스 공급부(50)의 출력레벨이 VCC+4VTH 레벨을 초과하면, 웰 노드(83)의 전압레벨은 클램프 회로(80)에 의해 클램프 된다. 이어서, 제5 단계(t5)에서, 전원전압(VCC)이 미리 설정된 레벨로 상승할 때, 구동신호(VCCH)가 하이레벨로 인에이블되고, 동시에 승압전압 검출기(미도시)의 출력신호(DET)가 하이레벨로 인에이블되면, 제6 단계(t6)에서, 승압 발진부(10)는 활성화된다. 따라서, 승압 발진부(10)의 출력신호(VPPOSC)는 발생되고, 메인 펌핑부(20)는 승압전압(VPP)의 펌핑 동작을 수행한다. 즉, 승압 발진부(10)의 출력신호(VPPOSC)가 로우레벨로 인에이블되면, 제1 펌핑 캐패시터(29)는 제1 노아게이트(23)와 직렬 연결된 제1, 제2 인버터(24,25)를 통해 펌핑 동작을 수행한다. 제7 단계(t7)에서, 선충전부(90)에 의해 전원전압(VCC) 레벨로 선충전된 제1 펌핑 노드(81)는 2VCC 레벨로 펌핑된다. 여기서, 제8 단계에서는, 제1 스위칭 제어부(41)의 출력신호가 제1 펌핑 노드(81)에서의 신호와 반대되는 위상을 기지고 승압전압(VPP) 레벨에서 0 V로 인에이블될 때, 제9 단계에서, 제1 펌핑 노드(81)의 2VCC 레벨이 제1 전송게이트(31)의 채널을 통해 2VCC 레벨로 상승하기 위해 승압 노드(70)의 승압전압(VPP)을 허용한다. 그 다음, 제9 단계에서, 승압 발진부(10)의 출력신호(VPPOSC)가 로우레벨로 인에이블되면, 제2 펌핑 캐패시터(44)는 제2 낸드게이트(37)와 직렬 연결된 제7, 제8, 제11, 제12 인버터(35,36,39,40)를 통해 펌핑 동작을 수행한다. 선충전부(90)에 의해 전원전압(VCC) 레벨로 선충전된 제2 펌핑 노드(82)는 2VCC 레벨로 펌핑된다. 여기서, 제8 단계(t8)에서는, 제2 펌핑 제어부(42)의 출력신호가 제2 펌핑 노드(82)에서의 신호와 반대되는 위상을 가지고 승압전압(VPP) 레벨에서 0 V로 인에이블될 때, 제9 단계(t9)에서, 제2 펌핑 노드(82)의 2VCC 레벨은 제2 전송 게이트(32)의 채널을 통해 2VCC 레벨로 상승하기위해 승압 노드(70)의 승압전압(VPP)을 허용한다. 제10 단계(t10)에서, 원하는 승압전압(VPP)이 상기의 단계들의 반복에 의해 얻어지기 위해, 제1, 제2 펌핑 캐패시터(30,44)는 승압 발진부(10)의 출력신호(VPPOSC)의 토글(toggle) 입력에 응답하여 동작된다. 여기서, 메인 펌핑부(20)가 펌핑 동작을 수행하기 전에, 웰 바이어스가 웰 바이어스 공급부(50)에 의해 제1, 제2 전송게이트(31,32)의 웰에 이미 인가되었으므로, 정상 승압 동작은 래치업 현상의 발생 없이 수행된다.
만약, 단일 집적회로의 많은 회로들의 액티브 동작에 의해, 승압전압(VPP) 레벨이 떨어지면, 도 3에 도시된 바와 같은 동작을 연속적으로 진행하여 승압전압(VPP)의 레벨을 높인다. 이러한 동작의 진행은 전압을 승압시키는 회로를 포함하는 단일 집적회로의 파워업에 기인하여 설명되는 같은 방법에 의해 수행된다.
도 4는 종래 전압 변환 회로의 승압 효과에 대한 파형을 도시한 그래프이다. 이에 도시된 바와 같이, 전원전압(VCC)이 0 V에서 1.8 V로 인에이블될 때, 전원전압(VCC)이 약 1.6 V가 되면, 웰 바이어스 공급부(50)의 출력신호(WELL)은 3.6 V 이상이 된다. 구동신호(VCCH)는 전원전압(VCC)이 안정된 레벨, 즉 1.8V에 도달할 때, 인에이블되고, 따라서, 승압 발진부(10)를 활성화시킨다. 승압 발진부(10)의 활성화는 제1, 제2 펌핑 노드(81.82)를 2VCC 피크 레벨로 구동하고, 제1, 제2 전송게이트(31,32)의 동작은 승압전압(VPP)을 3.6V로 유지하기 위해 승압 노드(70)에 상기 2VCC 피크 레벨을 교변적으로 인가한다.
그러나, 종래 전압 변환 회로는 교번적으로 펌핑 하도록 제어하는 스위칭 제어부가인버터의 지연에 의해 결정되므로 지연의 크기에 따라 스위칭 타이밍이 크게 변하게 되는 비효율적인 방법으로 구현되었으며, 스위치가 래치업되는 것을 방지하기 위해 웰 바이어스를 인가하는데, 그 웰 바이어스를 발생시키기 위해 큰 레이아웃 면적이 필요하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 플립플롭 구조를 사용하여 외부 발진기의 출력신호의 천이 시에 각 신호의 충돌 없이 스위칭하여 승압 전압 회로를 효과적으로 구동할 수 있고, 간단한 펌핑 회로를 사용하여 웰 바이어스를 발생시킬 수 있는 전압 변환 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 전압 변환 회로는 플립플롭 구조로 구성되어 발진신호(OSC)에 의해 제1, 제2 구동신호(DR1,DR2)를 발생하는 구동신호 발생부(100)와, 상기 제1, 제2 구동신호(DR1,DR2)에 의해 전압을 펌핑하는 제1, 제2 펌핑부(200,300)와, 그 제1, 제2 펌핑부(200,300)에 의해 펌핑된 전압을 선택적으로 출력하기 위한 제1, 제2 스위치(400,500)와, 상기 제1, 제2 펌핑부(200,300)와 동일한 원리로 구성되어, 그 제1, 제2 스위치(400,500)에 인가되는 웰 바이어스 전압(VWB)을 발생하는 웰 바이어스 전압 발생부(600)를 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 전압 변환 회로를 보인 블록도.
도 2는 도 1의 블록도에서, 중요 부분에 대한 상세 회로도.
도 3은 도 1의 블록도의 동작 타이밍도.
도 4는 도 1의 블록도의 전압 승압 효과의 파형을 보인 그래프.
도 5는 본 발명 전압 변환 회로를 보인 회로도.
도 6은 도 5의 회로도의 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 구동신호 발생부 200: 제1 펌핑부
300: 제2 펌핑부 400: 제1 스위치
500: 제2 스위치 600: 웰 바이어스 전압 발생부
NOR101,NOR102: 제1, 제2 노아게이트 INV101~INV109: 제1~제9 인버터
C101~C104: 제1~제4 캐패시터
PM101~PM110: 제1~제10 피모스 트랜지스터
NM101~NM103: 제1~제3 엔모스 트랜지스터
DR1,DR2: 제1, 제2 구동신호
VWB: 웰 바이어스 전압
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 5는 본 발명의 전압 변환 회로를 보인 회로도로써, 이에 도시된 바와 같이, 승압 발진회로(미도시)의 발진신호(OSC)에 의해 제1, 제2 구동신호(DR1,DR2)를 발생하는 구동신호 발생부(100)와, 상기 제1, 제2 구동신호(DR1,DR2)에 의해 전압을 펌핑하는 제1, 제2 펌핑부(200,300)와, 그 제1, 제2 펌핑부(200,300)에 의해 펌핑된 전압을 선택적으로 출력하기 위한 제1, 제2 스위치(400,500)와, 그 제1, 제2 스위치(400,500)에 인가되는 웰 바이어스 전압(well bias voltage)(VWB)을 발생하는 웰 바이어스 전압 발생부(600)를 포함하여 구성된다.
여기서, 상기 구동신호 발생부(100)는 발진신호(OSC)를 반전시키는 제1 인버터(INV101)와, 제1 입력단자에 발진신호(OSC) 및 그 발진신호(OSC)의 반전된 신호가 각각 인가되고, 플립플롭 구성을 형성하기 위해 제2 입력단자에 서로의 출력이 입력되는 제1, 제2 노아 게이트(NOR101,NOR102)와, 그 제1, 제2 노아 게이트(NOR101,NOR102)의 출력을 반전시켜 각각 제1, 제2 구동신호(DR1,DR2)를 출력하는 제2, 제3 인버터(INV102,INV103)를 포함하여 구성된다.
상기 제1 펌핑부(200)는 상기 구동신호 발생부(100)의 제2 인버터(INV102)의 출력(DR1)을 순차 반전하는 제4~제6 인버터(INV104~INV106)와, 한 단자에 상기 제6 인버터(INV106)의 출력이 연결되는 제1 캐패시터(C101)와, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 구동신호 발생부(100)의 제1 구동신호(DR1)가 인가되는 제1 엔모스 트랜지스터(NM101) 및 서브스트레이트가 소오스에 공통 연결된 제1 피모스 트랜지스터(PM101)와, 게이트가 상기 제1 피모스 트랜지스터(PM101)와 제1 엔모스 트랜지스터(NM101)의 드레인이 공통 연결된 제3 노드(N103)에 연결되고, 서브스트레이트가 드레인에 공통 연결된 제2 피모스 트랜지스터(PM102)를 포함하여 구성되는데, 상기 제1 캐패시터(C101)의 다른 한 단자는 상기 제1 피모스 트랜지스터(PM101)의 소오스와 제2 피모스 트랜지스터(PM102)의 드레인이 공통 연결된 제1 노드(N101)에 연결된다.
또한, 상기 제2 펌핑부(300)는 제7~제9 인버터(INV107~INV109), 제2 캐패시터(C102), 제3, 제4 피모스 트랜지스터(PM103,PM104) 및 제2 엔모스 트랜지스터(NM102)를 포함하여 상기 제1 펌핑부(200)와 동일하게 구성된다. 즉, 상기 구동신호 발생부(100)의 제3 인버터(INV103)의 출력(DR2)을 순차 반전하는 제7~제9 인버터(INV107~INV109)와, 한 단자에 상기 제9 인버터(INV109)의 출력이 연결되는 제2 캐패시터(C102)와, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 구동신호 발생부(100)의 제2 구동신호(DR2)가 인가되는 제2 엔모스 트랜지스터(NM102) 및 서브스트레이트가 소오스에 공통 연결된 제3 피모스 트랜지스터(PM103)와, 게이트가 상기 제3 피모스 트랜지스터(PM103)와 제2 엔모스 트랜지스터(NM102)의 드레인이 공통 연결된 제4 노드(N104)에 연결되고, 서브스트레이트가 드레인에 공통 연결된 제4 피모스 트랜지스터(PM104)를 포함하여 구성되는데, 상기 제2 캐패시터(C102)의 다른 한 단자는 상기 제3 피모스 트랜지스터(PM103)의 소오스와 제4 피모스 트랜지스터(PM104)의 드레인이 공통 연결된 제2 노드(N102)에 연결된다.
상기 제1 스위치(400)는 제1 펌핑부(200)의 제1 피모스 트랜지스터(PM101)의 소오스, 제2 피모스 트랜지스터(PM102)의 드레인 및 제1 캐패시터(C101)의 다른 한 단자가 공통 연결된 제1 노드(N101)의 전압을 선택적으로 전송하기 위해, 게이트에 상기 제2 펌핑부(300)의 제3 피모스 트랜지스터(PM103)와 제2 엔모스 트랜지스터(NM102)의 드레인이 공통 연결된 제4 노드(N104)의 전압이 인가되어 제어되며, 서브스트레이트에 상기 웰 바이어스 전압 발생부(600)의 웰 바이어스 전압(VWB)이 인가되는 제5 피모스 트랜지스터(PM105)로 구성된다.
또한, 상기 제2 스위치(500)는 제6 피모스 트랜지스터(PM106)를 포함하여 상기 제1 스위치(400)와 동일하게 구성된다. 즉, 제2 펌핑부(300)의 제3 피모스 트랜지스터(PM103)의 소오스, 제4 피모스 트랜지스터(PM104)의 드레인 및 제2 캐패시터(C102)의 다른 한 단자가 공통 연결된 제2 노드(N102)의 전압을 선택적으로 전송하기 위해, 게이트에 상기 제1 펌핑부(200)의 제1 피모스 트랜지스터(PM101)와 제1 엔모스 트랜지스터(NM101)의 드레인이 공통 연결된 제3 노드(N103)의 전압이 인가되어 제어되며, 서브스트레이트에 상기 웰 바이어스 전압 발생부(600)의 웰 바이어스 전압(VWB)이 인가되는 제6 피모스 트랜지스터(PM106)로 구성된다.
상기 웰 바이어스 전압 발생부(600)는 상기 제1, 제2 캐패시터(C101,C102)의 한 단자에 각각 한 단자가 연결된 제3, 제4 캐패시터(C103,C104)와, 소오스에 전원전압(VCC)이 인가되고, 드레인이 서브스트레이트와 공통 연결되어 각각 상기 제3, 제4 캐패시터(C103,C104)의 다른 한 단자에 연결되고, 게이트가 각각 상기 제3, 제4 노드(N103,N104)에 연결된 제7, 제8 피모스 트랜지스터(PM107,PM108)와, 소오스가 각각 상기 제3, 제4 캐패시터(C103,C104)의 다른 한 단자에 연결되고, 드레인이 공통 연결되어 출력단자(OUT)를 형성하며, 게이트가 각각 상기 제3, 제4 노드(N103,N104)에 연결된 제9, 제10 피모스 트랜지스터(PM109,PM110)와, 게이트와 드레인이 공통 연결되어 전원전압(VCC)이 인가되고, 드레인이 상기 출력단자(OUT)에 연결된 제3 엔모스 트랜지스터(NM103)를 포함하여 구성되며, 상기 출력단자(OUT)에서 웰 바이어스 전압(VWB)이 출력된다.
여기서, 상기 제3 엔모스 트랜지스터(NM103)는 출력단자(OUT)를 전원전압(VCC) 레벨로 선충전하기 위해 사용된다.
이와 같이 구성된 본 발명 전압 변환 회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 6은 도 5에 도시된 본 발명 전압 변환 회로의 동작에 대한 신호를 보인 타이밍도로써, 먼저, 도 6의 제1 구간(T1)에 도시된 바와 같이, 발진신호(OSC)가 하이레벨에서 로우레벨로 천이할 때, 그 발진신호(OSC)는 제1 인버터(INV101)에 의해 반전되고, 이어서 제2 노아게이트(NOR102)의 출력은 로우레벨이 된다. 그 다음에, 제1 노아게이트(NOR101)의 출력은 하이레벨이 된다.
반대로, 도 6의 제2 구간(T2)에 도시된 바와 같이, 발진신호(OSC)가 로우레벨에서 하이레벨로 천이할 때, 제1 노아게이트(NOR101)의 출력은 로우레벨이 되고, 그 다음에, 제2 노아게이트(NOR102)의 출력은 하이레벨이 된다.
따라서, 상기 제1 노아게이트(NOR101)의 출력과 제2 노아게이트(NOR102)의 출력은 서로 겹치는 경우를 피할 수 있다.
상기 제1, 제2 노아게이트(NOR101,NOR102)의 출력은 각각 제2, 제3 인버터(INV102,INV103)에 의해 반전되어 제1, 제2 펌핑부(200,300)를 구동하기 위한제1, 제2 구동신호(DR1,DR2)로 출력된다. 따라서, 제1, 제2 구동신호(DR1,DR2)는 도 6(b) 및 도 6(c)에 도시된 바와 같이, 서로 겹치지 않고 교번적으로 인에이블 되는 신호가 된다.
한편, 발진신호(OSC)가 하이레벨에서 로우레벨로 천이할 때, 로우레벨인 제1 구동신호(DR1)는 제1 피모스 트랜지스터(PM101) 및 제1 엔모스 트랜지스터(NM101)의 공통 연결된 게이트에 인가된다. 따라서, 제1 피모스 트랜지스터(PM101)는 턴 온 되고, 제1 엔모스 트랜지스터(NM101)는 턴 오프 되므로, 이로 인해서, 제2 피모스 트랜지스터(PM102)는 턴 온 되어 제1 노드(N101)는 전원전압(VCC)에 연결되어 선충전 된다.
이와 동시에, 로우레벨인 제1 구동신호(DR1)는 제4~제6 인버터(INV104~INV106)에 의해 순차 반전되어 제1 캐패시터(C101)의 한 단자에 인가된다. 따라서, 제1 캐패시터(C101)의 두 단자 사이의 전압은 전원전압(VCC)으로 증가한다. 즉, 제1 캐패시터(C101)의 한 단자는 제1 구동신호(DR1)가 제4~제6 인버터(INV104~INV106)에 의해 순차 반전된 로우레벨인 신호가 인가되고, 다른 한 단자는 제2 피모스 트랜지스터(PM102)를 통해 전원전압(VCC)에 연결된다. 이어서, 제1 캐패시터(C101)는 제6 인버터(INV106)의 출력이 하이레벨이 될 때, 충전된 전압을 펌핑한다. 따라서, 제1 노드(N101)의 전압레벨은 2VCC가 된다.
이때, 하이레벨인 제2 구동신호(DR2)는 제3 피모스 트랜지스터(PM103) 및 제2 엔모스 트랜지스터(NM102)의 공통 연결된 게이트에 인가된다. 따라서, 제3 피모스 트랜지스터(PM103)는 턴 오프 되고, 제2 엔모스 트랜지스터(NM102)는 턴 온 되어 제4 노드(N104)는 제2 엔모스 트랜지스터(NM102)를 통해 접지전압(VSS)에 연결된다. 따라서, 제4 피모스 트랜지스터(PM104)는 턴 온 된다. 이때, 제4 노드(N104)의 레벨이 접지전압(VSS) 레벨이므로 제1 스위치(400) 역할을 하는 제5 피모스 트랜지스터(PM105)는 턴 온 되어, 상기 제1 노드(N101)에 충전된 전압(2VCC)이 제5 피모스 트랜지스터(PM105)를 통해 승압 단자(N105)에 승압전압(VPP)으로 출력된다.
반대로, 발진신호(OSC)가 로우레벨에서 하이레벨로 천이할 때, 로우레벨인 제2 구동신호(DR2)는 제3 피모스 트랜지스터(PM103) 및 제2 엔모스 트랜지스터(NM102)의 공통 연결된 게이트에 인가된다. 따라서, 제3 피모스 트랜지스터(PM103)는 턴 온 되고, 제2 엔모스 트랜지스터(NM102)는 턴 오프 되므로, 이로 인해서, 제4 피모스 트랜지스터(PM104)는 턴 온 되어 제2 노드(N102)는 전원전압(VCC)에 연결되어 선충전 된다.
이와 동시에, 로우레벨인 제2 구동신호(DR2)는 제7~제9 인버터(INV107~INV109)에 의해 순차 반전되어 제2 캐패시터(C102)의 한 단자에 인가된다. 따라서, 제2 캐패시터(C102)의 두 단자 사이의 전압은 전원전압(VCC)으로 증가한다. 즉, 제2 캐패시터(C102)의 한 단자는 제2 구동신호(DR2)가 제7~제9 인버터(INV107~INV109)에 의해 순차 반전된 로우레벨인 신호가 인가되고, 다른 한 단자는 제4 피모스 트랜지스터(PM104)를 통해 전원전압(VCC)에 연결된다. 이어서, 제2 캐패시터(C102)는 제9 인버터(INV109)의 출력이 하이레벨이 될 때, 충전된 전압을 펌핑한다. 따라서, 제2 노드(N102)의 전압레벨은 2VCC가 된다.
이때, 하이레벨인 제1 구동신호(DR1)는 제1 피모스 트랜지스터(PM101) 및 제1 엔모스 트랜지스터(NM101)의 공통 연결된 게이트에 인가된다. 따라서, 제1 피모스 트랜지스터(PM101)는 턴 오프 되고, 제1 엔모스 트랜지스터(NM101)는 턴 온 되어 제3 노드(N103)는 제1 엔모스 트랜지스터(NM101)를 통해 접지전압(VSS)에 연결된다. 따라서, 제2 피모스 트랜지스터(PM102)는 턴 온 된다. 이때, 제3 노드(N103)의 레벨이 접지전압(VSS) 레벨이므로 제2 스위치(500) 역할을 하는 제6 피모스 트랜지스터(PM106)는 턴 온 되어, 상기 제2 노드(N102)에 충전된 전압(2VCC)이 제6 피모스 트랜지스터(PM106)를 통해 승압 노드(N105)에 승압전압(VPP)으로 출력된다.
이와 같이, 제1, 제2 펌핑부(200,300)는 차례로 펌핑 동작을 하기 위해 승압된 제1노드(N101) 또는 제2 노드(N102)에 충전된 전압(2VCC)을 제1, 제2 스위치(400,500)의 스위칭 동작에 의해 교번적으로 승압 노드(N105)에 출력하여 안정적인 승압전압(VPP)을 얻을 수 있다.
여기서, 상기 제1, 제2 스위치(400,500) 역할을 하는 제5, 제6 피모스 트랜지스터(PM105,PM106)는 웰 바이어스가 피모스 트랜지스터의 소오스와 드레인 사이의 전압 보다 낮아지는 경우가 발생하여 래치업 되는 것을 방지하기 위해 승압전압(VPP)을 발생하기 위한 본 발명의 펌핑 회로와 동일한 원리의 웰 바이어스 발생부(700)를 추가하였다.
여기서, 그 웰 바이어스 발생부(700)를 구성하는 각 트랜지스터의 크기는 피모스 트랜지스터의 N-웰 만을 충전시키면 되기 때문에 상기 본 발명의 펌핑 회로를 구성하는 트랜지스터들의 크기보다 매우 적게 설계하여도 된다.
따라서, 도 6에 도시된 바와 같이, 승압전압(VPP)이 펌핑되는 시기와 동일한 시기에웰 바이어스(VPPW)도 펌핑되어 제1, 제2 스위치(400,500) 역할을 하는 제5, 제6 피모스 트랜지스터(PM105,PM106)의 웰에 인가되므로, 제5, 제6 피모스 트랜지스터(PM105,PM106)가 래치업 되는 것을 방지 할 수 있다.
이와 같이, 본 발명 전압 변환 회로는 승압전압을 펌핑할 때 인가되는 발진신호를 입력받아 플립플롭 구조의 스위칭 구조를 통하여 각 구동신호가 겹치지 않고 하이레벨에서 로우레벨로, 로우레벨에서 하이레벨로의 천이를 모두 이용하여 효율적으로 펌핑 캐패시터를 구동하며, 래치업을 방지하기 위해 사용하는 웰 바이어스 발생부를 별도의 발진신호를 사용하여 추가적인 회로를 사용하지 않고, 메인 펌핑부와 동일하게 동작하도록 설계하여 레이아웃 크기, 도전율(conductivity), 신뢰도(reliability) 및 전력소모를 줄일 수 있는 효과가 있다.

Claims (7)

  1. 플립플롭 구조로 구성되어 발진신호(OSC)에 의해 제1, 제2 구동신호(DR1,DR2)를 발생하는 구동신호 발생부(100)와, 상기 제1, 제2 구동신호(DR1,DR2)에 의해 전압을 펌핑하는 제1, 제2 펌핑부(200,300)와, 그 제1, 제2 펌핑부(200,300)에 의해 펌핑된 전압을 선택적으로 출력하기 위한 제1, 제2 스위치(400,500)와, 상기 제1, 제2 펌핑부(200,300)와 동일한 원리로 구성되어, 그 제1, 제2 스위치(400,500)에 인가되는 웰 바이어스 전압(VWB)을 발생하는 웰 바이어스 전압 발생부(600)를 포함하여 구성된 것을 특징으로 하는 전압 변환 회로.
  2. 제1 항에 있어서, 상기 구동신호 발생부(100)는 발진신호(OSC)를 반전시키는 제1 인버터(INV101)와, 제1 입력단자에 발진신호(OSC) 및 그 발진신호(OSC)의 반전된 신호가 각각 인가되고, 플립플롭 구성을 형성하기 위해 제2 입력단자에 서로의 출력이 입력되는 제1, 제2 노아 게이트(NOR101,NOR102)와, 그 제1, 제2 노아 게이트(NOR101,NOR102)의 출력을 반전시켜 각각 제1, 제2 구동신호(DR1,DR2)를 출력하는 제2, 제3 인버터(INV102,INV103)를 포함하여 구성된 것을 특징으로 하는 전압 변환 회로.
  3. 제1 항에 있어서, 상기 제1 펌핑부(200)는 상기 구동신호 발생부(100)의 제2 인버터(INV102)의 출력(DR1)을 순차 반전하는 제4~제6 인버터(INV104~INV106)와, 한단자에 상기 제6 인버터(INV106)의 출력이 연결되는 제1 캐패시터(C101)와, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 구동신호 발생부(100)의 제1 구동신호(DR1)가 인가되는 제1 엔모스 트랜지스터(NM101) 및 서브스트레이트가 소오스에 공통 연결된 제1 피모스 트랜지스터(PM101)와, 게이트가 상기 제1 피모스 트랜지스터(PM101)와 제1 엔모스 트랜지스터(NM101)의 드레인이 공통 연결된 제3 노드(N103)에 연결되고, 서브스트레이트가 드레인에 공통 연결된 제2 피모스 트랜지스터(PM102)를 포함하여 구성되어, 상기 제1 캐패시터(C101)의 다른 한 단자는 상기 제1 피모스 트랜지스터(PM101)의 소오스와 제2 피모스 트랜지스터(PM102)의 드레인이 공통 연결된 제1 노드(N101)에 연결된 것을 특징으로 하는 전압 변환 회로.
  4. 제1 항에 있어서, 상기 제2 펌핑부(300)는 상기 구동신호 발생부(100)의 제3 인버터(INV103)의 출력(DR2)을 순차 반전하는 제7~제9 인버터(INV107~INV109)와, 한 단자에 상기 제9 인버터(INV109)의 출력이 연결되는 제2 캐패시터(C102)와, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 구동신호 발생부(100)의 제2 구동신호(DR2)가 인가되는 제2 엔모스 트랜지스터(NM102) 및 서브스트레이트가 소오스에 공통 연결된 제3 피모스 트랜지스터(PM103)와, 게이트가 상기 제3 피모스 트랜지스터(PM103)와 제2 엔모스 트랜지스터(NM102)의 드레인이 공통 연결된 제4 노드(N104)에 연결되고, 서브스트레이트가 드레인에 공통 연결된 제4 피모스 트랜지스터(PM104)를 포함하여 구성되어, 상기 제2 캐패시터(C102)의다른 한 단자는 상기 제3 피모스 트랜지스터(PM103)의 소오스와 제4 피모스 트랜지스터(PM104)의 드레인이 공통 연결된 제2 노드(N102)에 연결된 것을 특징으로 하는 전압 변환 회로.
  5. 제1 항에 있어서, 상기 제1 스위치(400)는 제1 펌핑부(200)의 제1 피모스 트랜지스터(PM101)의 소오스, 제2 피모스 트랜지스터(PM102)의 드레인 및 제1 캐패시터(C101)의 다른 한 단자가 공통 연결된 제1 노드(N101)의 전압을 선택적으로 전송하기 위해, 게이트에 상기 제2 펌핑부(300)의 제3 피모스 트랜지스터(PM103)와 제2 엔모스 트랜지스터(NM102)의 드레인이 공통 연결된 제4 노드(N104)의 전압이 인가되어 제어되며, 서브스트레이트에 상기 웰 바이어스 전압 발생부(600)의 웰 바이어스 전압(VWB)이 인가되는 제5 피모스 트랜지스터(NM105)로 구성된 것을 특징으로 하는 전압 변환 회로.
  6. 제1 항에 있어서, 상기 제2 스위치(500)는 제6 피모스 트랜지스터(NM106)를 포함하여 상기 제1 스위치(400)와 동일하게 구성된다. 즉, 제2 펌핑부(300)의 제3 피모스 트랜지스터(PM103)의 소오스, 제4 피모스 트랜지스터(PM104)의 드레인 및 제2 캐패시터(C102)의 다른 한 단자가 공통 연결된 제2 노드(N102)의 전압을 선택적으로 전송하기 위해, 게이트에 상기 제1 펌핑부(200)의 제1 피모스 트랜지스터(PM101)와 제1 엔모스 트랜지스터(NM101)의 드레인이 공통 연결된 제3 노드(N103)의 전압이 인가되어 제어되며, 서브스트레이트에 상기 웰 바이어스 전압 발생부(600)의 웰 바이어스 전압(VWB)이 인가되는 제6 피모스 트랜지스터(NM106)로 구성된 것을 특징으로 하는 전압 변환 회로.
  7. 제1 항에 있어서, 상기 웰 바이어스 전압 발생부(600)는 상기 제1, 제2 캐패시터(C101,C102)의 한 단자에 각각 한 단자가 연결된 제3, 제4 캐패시터(C103,C104)와, 소오스에 전원전압(VCC)이 인가되고, 드레인이 서브스트레이트와 공통 연결되어 각각 상기 제3, 제4 캐패시터(C103,C104)의 다른 한 단자에 연결되고, 게이트가 각각 상기 제3, 제4 노드(N103,N104)에 연결된 제7, 제8 피모스 트랜지스터(PM107,PM108)와, 소오스가 각각 상기 제3, 제4 캐패시터(C103,C104)의 다른 한 단자에 연결되고, 드레인이 공통 연결되어 출력단자(OUT)를 형성하며, 게이트가 각각 상기 제3, 제4 노드(N103,N104)에 연결된 제9, 제10 피모스 트랜지스터(PM109,PM110)와, 게이트와 드레인이 공통 연결되어 전원전압(VCC)이 인가되고, 드레인이 상기 출력단자(OUT)에 연결된 제3 엔모스 트랜지스터(NM103)를 포함하여 구성되어, 상기 출력단자(OUT)에서 웰 바이어스 전압(VWB)이 출력되는 것을 특징으로 하는 전압 변환 회로.
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