JPH11232869A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH11232869A JPH11232869A JP10032748A JP3274898A JPH11232869A JP H11232869 A JPH11232869 A JP H11232869A JP 10032748 A JP10032748 A JP 10032748A JP 3274898 A JP3274898 A JP 3274898A JP H11232869 A JPH11232869 A JP H11232869A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 内部電源電圧を上昇・下降させて所望の値に
調整可能とする。 【解決手段】 内部電源ノードｂと差動増幅器２０の非
反転入力端子に接続されるノードｅとの間にＰチャネル
ＭＯＳトランジスタ３１〜３４を並列に接続する。トラ
ンジスタ３１、３２のゲートには制御回路Ｘｉからの制
御信号ｘｉが、トランジスタ３３、３４のゲートには制
御回路Ｙｊからの制御信号ｙｊが入力される。制御信号
ｘｉは、ヒューズ４２が非切断状態のときはＬレベル、
切断状態のときはＨレベルとなり、制御信号ｙｊは、ヒ
ューズ５２が非切断状態のときはＨレベル、切断状態の
ときはＬレベルとなる。
調整可能とする。 【解決手段】 内部電源ノードｂと差動増幅器２０の非
反転入力端子に接続されるノードｅとの間にＰチャネル
ＭＯＳトランジスタ３１〜３４を並列に接続する。トラ
ンジスタ３１、３２のゲートには制御回路Ｘｉからの制
御信号ｘｉが、トランジスタ３３、３４のゲートには制
御回路Ｙｊからの制御信号ｙｊが入力される。制御信号
ｘｉは、ヒューズ４２が非切断状態のときはＬレベル、
切断状態のときはＨレベルとなり、制御信号ｙｊは、ヒ
ューズ５２が非切断状態のときはＨレベル、切断状態の
ときはＬレベルとなる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体回路装置に
関し、さらに詳しくは、外部電源電圧を受け、外部電源
電圧よりも低い内部電源電圧を発生する内部電源回路を
有する半導体回路装置に関する。
関し、さらに詳しくは、外部電源電圧を受け、外部電源
電圧よりも低い内部電源電圧を発生する内部電源回路を
有する半導体回路装置に関する。
【０００２】
【従来の技術】現在、半導体回路装置の１つとして、Ｄ
ＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲ
ＡＭ（スタティックランダムアクセスメモリ）などの半
導体記憶装置が提供されている。最近では、消費電力を
低減するために、外部電源電圧（たとえば５Ｖ）を降圧
して内部電源電圧（たとえば３．３Ｖ）を生成する内部
電源回路を備えた半導体記憶装置も提供されている。
ＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲ
ＡＭ（スタティックランダムアクセスメモリ）などの半
導体記憶装置が提供されている。最近では、消費電力を
低減するために、外部電源電圧（たとえば５Ｖ）を降圧
して内部電源電圧（たとえば３．３Ｖ）を生成する内部
電源回路を備えた半導体記憶装置も提供されている。
【０００３】図５は、ＤＲＡＭなどに用いられる従来の
内部電源回路の構成を示す回路図である。図５を参照し
て、従来の内部電源回路は、差動増幅器６０と、Ｎチャ
ネルＭＯＳトランジスタ６５と、ドライバトランジスタ
６６と、ＰチャネルＭＯＳトランジスタ６７〜６９と、
ヒューズ７１〜７３と、ＮチャネルＭＯＳトランジスタ
７４とを備える。差動増幅器６０は、ＰチャネルＭＯＳ
トランジスタ６１、６２と、ＮチャネルＭＯＳトランジ
スタ６３、６４とを含み、ＮチャネルＭＯＳトランジス
タ６３のゲートを反転入力端子として基準電圧Ｖｒｅｆ
を受け、ノードｋに接続されたＮチャネルＭＯＳトラン
ジスタ６４のゲートを非反転入力端子とし、出力電圧を
ノードｈに供給する。ＮチャネルＭＯＳトランジスタ６
５は、一方がＮチャネルＭＯＳトランジスタ６３および
６４に、他方が接地ノードｃに接続され、イネーブル信
号ＴＥに応答してオン／オフになる。ドライバトランジ
スタ６６は、差動増幅器６０からの出力電圧をゲートに
受け、外部電源ノードａと内部電源ノードｂとの間に接
続される。ＰチャネルＭＯＳトランジスタ６７〜６９
は、接地ノードｃに接続されたゲートを有し、内部電源
ノードｂとノードｋとの間に直列に接続される。ヒュー
ズ７１はＰチャネルＭＯＳトランジスタ６７と並列に接
続され、ヒューズ７２はＰチャネルＭＯＳトランジスタ
６８と並列に接続され、ヒューズ７３はＰチャネルＭＯ
Ｓトランジスタ６９と並列に接続され、さらにヒューズ
７１〜７３は内部電源ノードｂとノードｋとの間に直列
に接続される。ＮチャネルＭＯＳトランジスタ７４は、
一定電圧Ｖｃｎｔ１を受けるゲートを有し、ノードｋと
接地ノードｃとの間に接続される。
内部電源回路の構成を示す回路図である。図５を参照し
て、従来の内部電源回路は、差動増幅器６０と、Ｎチャ
ネルＭＯＳトランジスタ６５と、ドライバトランジスタ
６６と、ＰチャネルＭＯＳトランジスタ６７〜６９と、
ヒューズ７１〜７３と、ＮチャネルＭＯＳトランジスタ
７４とを備える。差動増幅器６０は、ＰチャネルＭＯＳ
トランジスタ６１、６２と、ＮチャネルＭＯＳトランジ
スタ６３、６４とを含み、ＮチャネルＭＯＳトランジス
タ６３のゲートを反転入力端子として基準電圧Ｖｒｅｆ
を受け、ノードｋに接続されたＮチャネルＭＯＳトラン
ジスタ６４のゲートを非反転入力端子とし、出力電圧を
ノードｈに供給する。ＮチャネルＭＯＳトランジスタ６
５は、一方がＮチャネルＭＯＳトランジスタ６３および
６４に、他方が接地ノードｃに接続され、イネーブル信
号ＴＥに応答してオン／オフになる。ドライバトランジ
スタ６６は、差動増幅器６０からの出力電圧をゲートに
受け、外部電源ノードａと内部電源ノードｂとの間に接
続される。ＰチャネルＭＯＳトランジスタ６７〜６９
は、接地ノードｃに接続されたゲートを有し、内部電源
ノードｂとノードｋとの間に直列に接続される。ヒュー
ズ７１はＰチャネルＭＯＳトランジスタ６７と並列に接
続され、ヒューズ７２はＰチャネルＭＯＳトランジスタ
６８と並列に接続され、ヒューズ７３はＰチャネルＭＯ
Ｓトランジスタ６９と並列に接続され、さらにヒューズ
７１〜７３は内部電源ノードｂとノードｋとの間に直列
に接続される。ＮチャネルＭＯＳトランジスタ７４は、
一定電圧Ｖｃｎｔ１を受けるゲートを有し、ノードｋと
接地ノードｃとの間に接続される。
【０００４】上記内部電源回路においては、ノードｋの
電位が差動増幅器６０にフィードバックされ、それによ
り差動増幅器６０がノードｋの電位が基準電圧Ｖｒｅｆ
に等しくなるようにドライバトランジスタ６６を制御す
る。その結果、この内部電源回路は、内部電源ノードｂ
とノードｋとの間の電圧降下分だけノードｋの電位より
も高い内部電源電圧ｉｎｔＶｃｃを内部電源ノードｂに
供給する。
電位が差動増幅器６０にフィードバックされ、それによ
り差動増幅器６０がノードｋの電位が基準電圧Ｖｒｅｆ
に等しくなるようにドライバトランジスタ６６を制御す
る。その結果、この内部電源回路は、内部電源ノードｂ
とノードｋとの間の電圧降下分だけノードｋの電位より
も高い内部電源電圧ｉｎｔＶｃｃを内部電源ノードｂに
供給する。
【０００５】上記内部電源回路においては、予め内部電
源ノードｂに供給される内部電源電圧ｉｎｔＶｃｃが所
望の値よりも低くなるように基準電圧Ｖｒｅｆを設定す
る。
源ノードｂに供給される内部電源電圧ｉｎｔＶｃｃが所
望の値よりも低くなるように基準電圧Ｖｒｅｆを設定す
る。
【０００６】ここで、ヒューズ７１〜７３のうちの少な
くとも１つを切断すると、内部電源ノードｂとノードｋ
との間に、切断されたヒューズと並列に接続されたＰチ
ャネルＭＯＳトランジスタ６７〜６９のチャネル抵抗に
よる電圧降下が生じ、この電圧降下分だけ内部電源電圧
ｉｎｔＶｃｃが上昇する。
くとも１つを切断すると、内部電源ノードｂとノードｋ
との間に、切断されたヒューズと並列に接続されたＰチ
ャネルＭＯＳトランジスタ６７〜６９のチャネル抵抗に
よる電圧降下が生じ、この電圧降下分だけ内部電源電圧
ｉｎｔＶｃｃが上昇する。
【０００７】このように、切断するヒューズ７１〜７３
の数を調整して内部電源電圧ｉｎｔＶｃｃを所望の値と
なるまで上昇させる。
の数を調整して内部電源電圧ｉｎｔＶｃｃを所望の値と
なるまで上昇させる。
【０００８】
【発明が解決しようとする課題】上記内部電源回路にお
いては、ヒューズ７１〜７３の切断により内部電源電圧
ｉｎｔＶｃｃを上げることはできるが下げることができ
ないため、内部電源電圧ｉｎｔＶｃｃが所望の値よりも
高く設定された場合には、内部電源電圧ｉｎｔＶｃｃを
所望の値となるよう調整することができないという問題
点があった。
いては、ヒューズ７１〜７３の切断により内部電源電圧
ｉｎｔＶｃｃを上げることはできるが下げることができ
ないため、内部電源電圧ｉｎｔＶｃｃが所望の値よりも
高く設定された場合には、内部電源電圧ｉｎｔＶｃｃを
所望の値となるよう調整することができないという問題
点があった。
【０００９】また、ヒューズ７１〜７３がポリシリコン
などの高抵抗な材料で構成されている場合には、このヒ
ューズ７１〜７３の抵抗によって内部電源ノードｂとノ
ードｋとの間の電位差が大きくなるため、内部電源電圧
ｉｎｔＶｃｃを所望の値に調整できないという問題点が
あった。
などの高抵抗な材料で構成されている場合には、このヒ
ューズ７１〜７３の抵抗によって内部電源ノードｂとノ
ードｋとの間の電位差が大きくなるため、内部電源電圧
ｉｎｔＶｃｃを所望の値に調整できないという問題点が
あった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、その目的は、内部電源回路が供
給する内部電源電圧を上昇または下降させることにより
所望の値に調整することができる半導体回路装置を提供
することである。
ためになされたもので、その目的は、内部電源回路が供
給する内部電源電圧を上昇または下降させることにより
所望の値に調整することができる半導体回路装置を提供
することである。
【００１１】この発明のもう１つの目的は、ヒューズの
抵抗による影響を受けることなく、内部電源回路が供給
する内部電源電圧を所望の値に調整することができる半
導体回路装置を提供することである。
抵抗による影響を受けることなく、内部電源回路が供給
する内部電源電圧を所望の値に調整することができる半
導体回路装置を提供することである。
【００１２】
【課題を解決するための手段】この発明に従うと、半導
体回路装置は、外部電源電圧を受ける外部電源ノードに
接続され、外部電源電圧よりも低い内部電源電圧を内部
電源ノードに発生する内部電源手段を有する。内部電源
手段は、差動増幅器と、ドライバトランジスタと、複数
の抵抗手段と、切換手段とを備える。差動増幅器は、基
準電圧を受ける反転入力端子を有する。ドライバトラン
ジスタは、差動増幅器の出力端子に接続されたゲートを
有し、外部電源ノードと内部電源ノードとの間に接続さ
れる。複数の抵抗手段は、内部電源ノードと差動増幅器
の非反転入力端子との間に並列に接続され、各々が定抵
抗状態および絶縁状態を有する。切換手段は、複数の抵
抗手段の各々に接続され、複数の抵抗手段の各々の定抵
抗状態／絶縁状態を切換える。
体回路装置は、外部電源電圧を受ける外部電源ノードに
接続され、外部電源電圧よりも低い内部電源電圧を内部
電源ノードに発生する内部電源手段を有する。内部電源
手段は、差動増幅器と、ドライバトランジスタと、複数
の抵抗手段と、切換手段とを備える。差動増幅器は、基
準電圧を受ける反転入力端子を有する。ドライバトラン
ジスタは、差動増幅器の出力端子に接続されたゲートを
有し、外部電源ノードと内部電源ノードとの間に接続さ
れる。複数の抵抗手段は、内部電源ノードと差動増幅器
の非反転入力端子との間に並列に接続され、各々が定抵
抗状態および絶縁状態を有する。切換手段は、複数の抵
抗手段の各々に接続され、複数の抵抗手段の各々の定抵
抗状態／絶縁状態を切換える。
【００１３】上記半導体回路装置においては、切換手段
によって複数の抵抗手段の各々の定抵抗状態／絶縁状態
が切換えられると、内部電源ノードと差動増幅器の非反
転入力端子との間の合成抵抗が増減する。これに伴って
内部電源ノードと差動増幅器の非反転入力端子との間の
電位差が増減する。さらに、（差動増幅器の非反転入力
端子の電位）＋（内部電源ノードと差動増幅器の非反転
入力端子との間の電位差）である内部電源電圧も上昇ま
たは下降する。
によって複数の抵抗手段の各々の定抵抗状態／絶縁状態
が切換えられると、内部電源ノードと差動増幅器の非反
転入力端子との間の合成抵抗が増減する。これに伴って
内部電源ノードと差動増幅器の非反転入力端子との間の
電位差が増減する。さらに、（差動増幅器の非反転入力
端子の電位）＋（内部電源ノードと差動増幅器の非反転
入力端子との間の電位差）である内部電源電圧も上昇ま
たは下降する。
【００１４】好ましくは、上記複数の抵抗手段はそれぞ
れ複数のトランジスタを含み、上記切換手段は、複数の
トランジスタの各々のゲートに接続され、複数のトラン
ジスタの各々をオン／オフさせる。
れ複数のトランジスタを含み、上記切換手段は、複数の
トランジスタの各々のゲートに接続され、複数のトラン
ジスタの各々をオン／オフさせる。
【００１５】上記半導体回路装置においては、切換手段
によりトランジスタがオフからオンに切換えられたとき
には、このトランジスタのチャネル抵抗が内部電源ノー
ドと差動増幅器の非反転入力端子との間に並列に加わる
ため、内部電源ノードと差動増幅器の非反転入力端子と
の間の合成抵抗が減少し、内部電源電圧は下降する。切
換手段によりトランジスタがオンからオフに切換えられ
たときには、このトランジスタのチャネル抵抗が内部電
源ノードと差動増幅器の非反転入力端子との間からなく
なるため、内部電源ノードと差動増幅器の非反転入力端
子との間の合成抵抗が増加し、内部電源電圧は上昇す
る。
によりトランジスタがオフからオンに切換えられたとき
には、このトランジスタのチャネル抵抗が内部電源ノー
ドと差動増幅器の非反転入力端子との間に並列に加わる
ため、内部電源ノードと差動増幅器の非反転入力端子と
の間の合成抵抗が減少し、内部電源電圧は下降する。切
換手段によりトランジスタがオンからオフに切換えられ
たときには、このトランジスタのチャネル抵抗が内部電
源ノードと差動増幅器の非反転入力端子との間からなく
なるため、内部電源ノードと差動増幅器の非反転入力端
子との間の合成抵抗が増加し、内部電源電圧は上昇す
る。
【００１６】好ましくは、上記切換手段は、複数のトラ
ンジスタのうち少なくとも１つに対応して設けられた第
１の制御手段と、当該他のトランジスタに対応して設け
られた第２の制御手段とを含む。第１の制御手段は、第
１のヒューズと、第１の信号発生手段とを含む。第１の
信号発生手段は、第１のヒューズが切断された状態のと
きは第１の論理レベルの第１の制御信号を対応するトラ
ンジスタのゲートに出力し、第１のヒューズが切断され
ていない状態のときは第２の論理レベルの第１の制御信
号を対応するトランジスタのゲートに出力する。第２の
制御手段は、第２のヒューズと、第２の信号発生手段と
を含む。第２の信号発生手段は、第２のヒューズが切断
された状態のときは第２の論理レベルの第２の制御信号
を対応するトランジスタのゲートに出力し、第２のヒュ
ーズが切断されていない状態のときは第１の論理レベル
の第２の制御信号を対応するトランジスタのゲートに出
力する。
ンジスタのうち少なくとも１つに対応して設けられた第
１の制御手段と、当該他のトランジスタに対応して設け
られた第２の制御手段とを含む。第１の制御手段は、第
１のヒューズと、第１の信号発生手段とを含む。第１の
信号発生手段は、第１のヒューズが切断された状態のと
きは第１の論理レベルの第１の制御信号を対応するトラ
ンジスタのゲートに出力し、第１のヒューズが切断され
ていない状態のときは第２の論理レベルの第１の制御信
号を対応するトランジスタのゲートに出力する。第２の
制御手段は、第２のヒューズと、第２の信号発生手段と
を含む。第２の信号発生手段は、第２のヒューズが切断
された状態のときは第２の論理レベルの第２の制御信号
を対応するトランジスタのゲートに出力し、第２のヒュ
ーズが切断されていない状態のときは第１の論理レベル
の第２の制御信号を対応するトランジスタのゲートに出
力する。
【００１７】上記半導体回路装置においては、ヒューズ
を切断するとヒューズに対応するトランジスタのオン／
オフが切換わる。また、内部電源ノードと差動増幅器の
非反転入力端子との間にヒューズを設けていないため、
内部電源電圧はヒューズの抵抗により生じる電圧降下の
影響を受けない。
を切断するとヒューズに対応するトランジスタのオン／
オフが切換わる。また、内部電源ノードと差動増幅器の
非反転入力端子との間にヒューズを設けていないため、
内部電源電圧はヒューズの抵抗により生じる電圧降下の
影響を受けない。
【００１８】好ましくは、第１の信号発生手段は、第１
の抵抗素子と、第１のラッチ回路とを含み、第２の信号
発生手段は、第２の抵抗素子と、第２のラッチ回路と、
インバータとを含む。第１の抵抗素子は、第１のヒュー
ズとともに外部電源ノードまたは内部電源ノードと接地
ノードとの間に直列に接続される。第１のラッチ回路
は、第１のヒューズと第１の抵抗素子との間の相互接続
ノードからの信号をラッチし、第１の制御信号を出力す
る。第２の抵抗素子は、第２のヒューズとともに外部電
源ノードまたは内部電源ノードと接地ノードとの間に直
列に接続される。第２のラッチ回路は、第２のヒューズ
と第２の抵抗素子との間の相互接続ノードからの信号を
ラッチする。インバータは、第２のラッチ回路からの出
力信号を反転して第２の制御信号を出力する。
の抵抗素子と、第１のラッチ回路とを含み、第２の信号
発生手段は、第２の抵抗素子と、第２のラッチ回路と、
インバータとを含む。第１の抵抗素子は、第１のヒュー
ズとともに外部電源ノードまたは内部電源ノードと接地
ノードとの間に直列に接続される。第１のラッチ回路
は、第１のヒューズと第１の抵抗素子との間の相互接続
ノードからの信号をラッチし、第１の制御信号を出力す
る。第２の抵抗素子は、第２のヒューズとともに外部電
源ノードまたは内部電源ノードと接地ノードとの間に直
列に接続される。第２のラッチ回路は、第２のヒューズ
と第２の抵抗素子との間の相互接続ノードからの信号を
ラッチする。インバータは、第２のラッチ回路からの出
力信号を反転して第２の制御信号を出力する。
【００１９】好ましくは、第１および第２のラッチ回路
の各々は、インバータと、トランジスタとを含む。イン
バータは、相互接続ノードからの信号を反転する。トラ
ンジスタは、相互接続ノードと接地ノードとの間に接続
され、インバータからの出力信号を受けるゲートを有す
る。
の各々は、インバータと、トランジスタとを含む。イン
バータは、相互接続ノードからの信号を反転する。トラ
ンジスタは、相互接続ノードと接地ノードとの間に接続
され、インバータからの出力信号を受けるゲートを有す
る。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００２１】図１は、この発明の実施の形態によるＤＲ
ＡＭの全体構成を示すブロック図である。図１を参照し
て、このＤＲＡＭは、メモリセルアレイ１と、行および
列アドレスバッファ２と、行デコーダ３と、列デコーダ
４と、センスアンプ５と、入出力回路６とを備える。
ＡＭの全体構成を示すブロック図である。図１を参照し
て、このＤＲＡＭは、メモリセルアレイ１と、行および
列アドレスバッファ２と、行デコーダ３と、列デコーダ
４と、センスアンプ５と、入出力回路６とを備える。
【００２２】このＤＲＡＭはさらに、外部電源電圧ｅｘ
ｔＶｃｃ（たとえば５Ｖ）を受ける電源端子７と、接地
電圧ＧＮＤを受ける接地端子８と、行および列アドレス
信号Ａ１〜Ａｎを受けるｎ個のアドレス端子９と、デー
タ信号ＤＱの入出力を行なうデータ入出力端子１０とを
備える。
ｔＶｃｃ（たとえば５Ｖ）を受ける電源端子７と、接地
電圧ＧＮＤを受ける接地端子８と、行および列アドレス
信号Ａ１〜Ａｎを受けるｎ個のアドレス端子９と、デー
タ信号ＤＱの入出力を行なうデータ入出力端子１０とを
備える。
【００２３】メモリセルアレイ１は、行および列に配置
された複数のメモリセル（図示せず）を有する。アドレ
スバッファ２は、アドレス端子９からの行および列アド
レス信号Ａ１〜Ａｎを行アドレス信号または列アドレス
信号に変換する。行デコーダ３は、アドレスバッファ２
からの行アドレス信号Ａ１〜Ａｎに応答してメモリセル
アレイ１の行（ワード線）を選択する。列デコーダ４
は、アドレスバッファ２からの列アドレス信号Ａ１〜Ａ
ｎに応答してメモリセルアレイ１の列（コラム選択線、
ビット線）を選択する。センスアンプ５は、メモリセル
アレイ１から読出されたデータ信号を増幅する。入出力
回路６は、コラム選択ゲートおよびデータ入出力線対を
含み、列デコーダ４によって選択された列にデータ信号
を入力したり、列デコーダ４によって選択された列から
データ信号を出力したりする。
された複数のメモリセル（図示せず）を有する。アドレ
スバッファ２は、アドレス端子９からの行および列アド
レス信号Ａ１〜Ａｎを行アドレス信号または列アドレス
信号に変換する。行デコーダ３は、アドレスバッファ２
からの行アドレス信号Ａ１〜Ａｎに応答してメモリセル
アレイ１の行（ワード線）を選択する。列デコーダ４
は、アドレスバッファ２からの列アドレス信号Ａ１〜Ａ
ｎに応答してメモリセルアレイ１の列（コラム選択線、
ビット線）を選択する。センスアンプ５は、メモリセル
アレイ１から読出されたデータ信号を増幅する。入出力
回路６は、コラム選択ゲートおよびデータ入出力線対を
含み、列デコーダ４によって選択された列にデータ信号
を入力したり、列デコーダ４によって選択された列から
データ信号を出力したりする。
【００２４】このＤＲＡＭはさらに、基準電圧発生回路
１１と、内部電源回路１２とを備える。基準電圧発生回
路１１は、一定の基準電圧Ｖｒｅｆを発生する。内部電
源回路１２は、基準電圧発生回路１１からの基準電圧Ｖ
ｒｅｆを基準として電源端子７からの外部電源電圧ｅｘ
ｔＶｃｃを降圧することにより内部電源電圧ｉｎｔＶｃ
ｃ（例えば３．３Ｖ）を生成し、アドレスバッファ２、
行デコーダ３、列デコーダ４などの内部回路に供給す
る。
１１と、内部電源回路１２とを備える。基準電圧発生回
路１１は、一定の基準電圧Ｖｒｅｆを発生する。内部電
源回路１２は、基準電圧発生回路１１からの基準電圧Ｖ
ｒｅｆを基準として電源端子７からの外部電源電圧ｅｘ
ｔＶｃｃを降圧することにより内部電源電圧ｉｎｔＶｃ
ｃ（例えば３．３Ｖ）を生成し、アドレスバッファ２、
行デコーダ３、列デコーダ４などの内部回路に供給す
る。
【００２５】図２は、図１中の内部電源回路１２の具体
的な構成を示す回路図である。図２を参照して、内部電
源回路１２は、差動増幅器２０と、ＮチャネルＭＯＳト
ランジスタ２５と、ドライバトランジスタ２６と、Ｐチ
ャネルＭＯＳトランジスタ３１〜３４と、ＮチャネルＭ
ＯＳトランジスタ３５とを備える。差動増幅器２０は、
ＰチャネルＭＯＳトランジスタ２１、２２と、Ｎチャネ
ルＭＯＳトランジスタ２３、２４とを含み、Ｎチャネル
ＭＯＳトランジスタ２３のゲートを反転入力端子として
基準電圧Ｖｒｅｆを受け、ノードｅに接続されたＮチャ
ネルＭＯＳトランジスタ２４のゲートを非反転入力端子
とし、出力電圧をノードｄに供給する。ＮチャネルＭＯ
Ｓトランジスタ２５のドレインはＮチャネルＭＯＳトラ
ンジスタ２３および２４に、ソースが接地ノードｃに接
続され、イネーブル信号ＴＥに応答してオン／オフにな
る。ドライバトランジスタ２６は、差動増幅器２０から
の出力電圧をゲートに受け、外部電源ノードａと内部電
源ノードｂとの間に接続される。ＰチャネルＭＯＳトラ
ンジスタ３１〜３４は、内部電源ノードｂと差動増幅器
の非反転入力端子に接続されるノードｅとの間に並列に
接続される。ＰチャネルＭＯＳトランジスタ３１は、図
３に示される制御回路Ｘ１（後述）からの制御信号ｘ１
を受けるゲートを有し、ＰチャネルＭＯＳトランジスタ
３２は、図３に示される制御回路Ｘ２（後述）からの制
御信号ｘ２を受けるゲートを有する。ＰチャネルＭＯＳ
トランジスタ３３は、図４に示される制御回路Ｙ１（後
述）からの制御信号ｙ１を受けるゲートを有し、Ｐチャ
ネルＭＯＳトランジスタ３４は、図４に示される制御回
路Ｙ２（後述）からの制御信号ｙ２を受けるゲートを有
する。ＮチャネルＭＯＳトランジスタ３５は、一定電圧
Ｖｃｎｔ１を受けるゲートを有し、ノードｅと接地ノー
ドｃとの間に接続される。
的な構成を示す回路図である。図２を参照して、内部電
源回路１２は、差動増幅器２０と、ＮチャネルＭＯＳト
ランジスタ２５と、ドライバトランジスタ２６と、Ｐチ
ャネルＭＯＳトランジスタ３１〜３４と、ＮチャネルＭ
ＯＳトランジスタ３５とを備える。差動増幅器２０は、
ＰチャネルＭＯＳトランジスタ２１、２２と、Ｎチャネ
ルＭＯＳトランジスタ２３、２４とを含み、Ｎチャネル
ＭＯＳトランジスタ２３のゲートを反転入力端子として
基準電圧Ｖｒｅｆを受け、ノードｅに接続されたＮチャ
ネルＭＯＳトランジスタ２４のゲートを非反転入力端子
とし、出力電圧をノードｄに供給する。ＮチャネルＭＯ
Ｓトランジスタ２５のドレインはＮチャネルＭＯＳトラ
ンジスタ２３および２４に、ソースが接地ノードｃに接
続され、イネーブル信号ＴＥに応答してオン／オフにな
る。ドライバトランジスタ２６は、差動増幅器２０から
の出力電圧をゲートに受け、外部電源ノードａと内部電
源ノードｂとの間に接続される。ＰチャネルＭＯＳトラ
ンジスタ３１〜３４は、内部電源ノードｂと差動増幅器
の非反転入力端子に接続されるノードｅとの間に並列に
接続される。ＰチャネルＭＯＳトランジスタ３１は、図
３に示される制御回路Ｘ１（後述）からの制御信号ｘ１
を受けるゲートを有し、ＰチャネルＭＯＳトランジスタ
３２は、図３に示される制御回路Ｘ２（後述）からの制
御信号ｘ２を受けるゲートを有する。ＰチャネルＭＯＳ
トランジスタ３３は、図４に示される制御回路Ｙ１（後
述）からの制御信号ｙ１を受けるゲートを有し、Ｐチャ
ネルＭＯＳトランジスタ３４は、図４に示される制御回
路Ｙ２（後述）からの制御信号ｙ２を受けるゲートを有
する。ＮチャネルＭＯＳトランジスタ３５は、一定電圧
Ｖｃｎｔ１を受けるゲートを有し、ノードｅと接地ノー
ドｃとの間に接続される。
【００２６】図３は、図２中の制御信号ｘ１およびｘ２
を生成する制御回路Ｘｉ（ｉ＝１，２）の構成を示す回
路図である。図３を参照して、この制御回路Ｘｉは、Ｐ
チャネルＭＯＳトランジスタ４１と、ヒューズ４２と、
ＮチャネルＭＯＳトランジスタ４３と、インバータ４４
と、ＮチャネルＭＯＳトランジスタ４５とを備える。Ｐ
チャネルＭＯＳトランジスタ４１は、外部電源ノードａ
とヒューズ４２との間に接続され、接地ノードｃに接続
されたゲートを有する。ヒューズ４２は、ＰチャネルＭ
ＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ
４３との間に接続される。ＮチャネルＭＯＳトランジス
タ４３は、ヒューズ４２と接地ノードｃとの間に接続さ
れ、一定電圧Ｖｃｎｔ２を受けるゲートを有する。イン
バータ４４は、相互接続ノードｆからの信号を反転して
制御信号ｘｉとして出力する。ＮチャネルＭＯＳトラン
ジスタ４５は、相互接続ノードｆと接地ノードｃとの間
に接続され、インバータ４４からの出力信号を受けるゲ
ートを有する。インバータ４４とＮチャネルＭＯＳトラ
ンジスタ４５とでラッチ回路を構成する。
を生成する制御回路Ｘｉ（ｉ＝１，２）の構成を示す回
路図である。図３を参照して、この制御回路Ｘｉは、Ｐ
チャネルＭＯＳトランジスタ４１と、ヒューズ４２と、
ＮチャネルＭＯＳトランジスタ４３と、インバータ４４
と、ＮチャネルＭＯＳトランジスタ４５とを備える。Ｐ
チャネルＭＯＳトランジスタ４１は、外部電源ノードａ
とヒューズ４２との間に接続され、接地ノードｃに接続
されたゲートを有する。ヒューズ４２は、ＰチャネルＭ
ＯＳトランジスタ４１とＮチャネルＭＯＳトランジスタ
４３との間に接続される。ＮチャネルＭＯＳトランジス
タ４３は、ヒューズ４２と接地ノードｃとの間に接続さ
れ、一定電圧Ｖｃｎｔ２を受けるゲートを有する。イン
バータ４４は、相互接続ノードｆからの信号を反転して
制御信号ｘｉとして出力する。ＮチャネルＭＯＳトラン
ジスタ４５は、相互接続ノードｆと接地ノードｃとの間
に接続され、インバータ４４からの出力信号を受けるゲ
ートを有する。インバータ４４とＮチャネルＭＯＳトラ
ンジスタ４５とでラッチ回路を構成する。
【００２７】図４は、図２中の制御信号ｙ１およびｙ２
を生成する制御回路Ｙｊ（ｊ＝１，２）の構成を示す回
路図である。図４を参照して、この制御回路Ｙｊは、Ｐ
チャネルＭＯＳトランジスタ５１と、ヒューズ５２と、
ＮチャネルＭＯＳトランジスタ５３と、インバータ５
４、５６と、ＮチャネルＭＯＳトランジスタ５５とを備
える。ＰチャネルＭＯＳトランジスタ５１は、外部電源
ノードａとヒューズ５２との間に接続され、接地ノード
ｃに接続されたゲートを有する。ヒューズ５２は、Ｐチ
ャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトラ
ンジスタ５３との間に接続される。ＮチャネルＭＯＳト
ランジスタ５３は、ヒューズ５２と接地ノードｃとの間
に接続され、一定電圧Ｖｃｎｔ２を受けるゲートを有す
る。インバータ５４は、相互接続ノードｇからの信号を
反転して出力する。ＮチャネルＭＯＳトランジスタ５５
は、相互接続ノードｇと接地ノードｃとの間に接続さ
れ、インバータ５４からの出力信号を受けるゲートを有
する。インバータ５４とＮチャネルＭＯＳトランジスタ
５５とでラッチ回路を構成する。インバータ５６は、イ
ンバータ５４からの出力信号を反転して制御信号ｙｊと
して出力する。
を生成する制御回路Ｙｊ（ｊ＝１，２）の構成を示す回
路図である。図４を参照して、この制御回路Ｙｊは、Ｐ
チャネルＭＯＳトランジスタ５１と、ヒューズ５２と、
ＮチャネルＭＯＳトランジスタ５３と、インバータ５
４、５６と、ＮチャネルＭＯＳトランジスタ５５とを備
える。ＰチャネルＭＯＳトランジスタ５１は、外部電源
ノードａとヒューズ５２との間に接続され、接地ノード
ｃに接続されたゲートを有する。ヒューズ５２は、Ｐチ
ャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトラ
ンジスタ５３との間に接続される。ＮチャネルＭＯＳト
ランジスタ５３は、ヒューズ５２と接地ノードｃとの間
に接続され、一定電圧Ｖｃｎｔ２を受けるゲートを有す
る。インバータ５４は、相互接続ノードｇからの信号を
反転して出力する。ＮチャネルＭＯＳトランジスタ５５
は、相互接続ノードｇと接地ノードｃとの間に接続さ
れ、インバータ５４からの出力信号を受けるゲートを有
する。インバータ５４とＮチャネルＭＯＳトランジスタ
５５とでラッチ回路を構成する。インバータ５６は、イ
ンバータ５４からの出力信号を反転して制御信号ｙｊと
して出力する。
【００２８】次に、上記のように構成されたＤＲＡＭの
内部電源回路１２の動作について説明する。
内部電源回路１２の動作について説明する。
【００２９】上記内部電源回路１２においては、Ｈレベ
ルのイネーブル信号ＴＥがＮチャネルＭＯＳトランジス
タ２５のゲートに入力されるとＮチャネルＭＯＳトラン
ジスタ２５がオンとなり、その結果差動増幅器２０が活
性化される。ノードｅの電位が差動増幅器２０へフィー
ドバックされ、差動増幅器２０は、ノードｅの電位が基
準電圧Ｖｒｅｆに等しくなるようにドライバトランジス
タ２６を制御する。この結果、ノードｅの電位は基準電
圧Ｖｒｅｆに等しくなる。したがって、内部電源電圧ｉ
ｎｔＶｃｃは、（ノードｅの電位＋ノードｂとノードｅ
との間の電位差）となる。ノードｂとノードｅとの間の
電位差は、並列に接続されたＰチャネルＭＯＳトランジ
スタ３１〜３４のチャネル抵抗の合成抵抗により決定さ
れる。ＰチャネルＭＯＳトランジスタ３１〜３４は、制
御回路Ｘ１、Ｘ２、Ｙ１、Ｙ２からゲートに入力される
制御信号ｘ１、ｘ２、ｙ１、ｙ２に応じてオン（定抵抗
状態）またはオフ（絶縁状態）となる。ここで、制御信
号ｘｉ、ｙｊについて考える。図３を参照して、Ｐチャ
ネルＭＯＳトランジスタ４１のゲートは接地ノードｃと
接続されているため、ＰチャネルＭＯＳトランジスタ４
１はオンとなる。ＮチャネルＭＯＳトランジスタ４３の
ゲートは電源電圧Ｖｃｃよりも低い電圧Ｖｃｎｔ２が入
力されるため、ＮチャネルＭＯＳトランジスタ４３は完
全にはオンとならず定抵抗状態となる。したがって、相
互接続ノードｆはＨレベルとなる。このＨレベルの信号
はインバータ４４によって反転されるため、制御信号ｘ
ｉはＬレベルの信号となる。すなわち、ＰチャネルＭＯ
Ｓトランジスタ３１および３２のゲートに接続される制
御回路Ｘ１およびＸ２からはＬレベルの信号ｘ１および
ｘ２が出力される。この結果、ＰチャネルＭＯＳトラン
ジスタ３１および３２はオン（定抵抗状態）となる。
ルのイネーブル信号ＴＥがＮチャネルＭＯＳトランジス
タ２５のゲートに入力されるとＮチャネルＭＯＳトラン
ジスタ２５がオンとなり、その結果差動増幅器２０が活
性化される。ノードｅの電位が差動増幅器２０へフィー
ドバックされ、差動増幅器２０は、ノードｅの電位が基
準電圧Ｖｒｅｆに等しくなるようにドライバトランジス
タ２６を制御する。この結果、ノードｅの電位は基準電
圧Ｖｒｅｆに等しくなる。したがって、内部電源電圧ｉ
ｎｔＶｃｃは、（ノードｅの電位＋ノードｂとノードｅ
との間の電位差）となる。ノードｂとノードｅとの間の
電位差は、並列に接続されたＰチャネルＭＯＳトランジ
スタ３１〜３４のチャネル抵抗の合成抵抗により決定さ
れる。ＰチャネルＭＯＳトランジスタ３１〜３４は、制
御回路Ｘ１、Ｘ２、Ｙ１、Ｙ２からゲートに入力される
制御信号ｘ１、ｘ２、ｙ１、ｙ２に応じてオン（定抵抗
状態）またはオフ（絶縁状態）となる。ここで、制御信
号ｘｉ、ｙｊについて考える。図３を参照して、Ｐチャ
ネルＭＯＳトランジスタ４１のゲートは接地ノードｃと
接続されているため、ＰチャネルＭＯＳトランジスタ４
１はオンとなる。ＮチャネルＭＯＳトランジスタ４３の
ゲートは電源電圧Ｖｃｃよりも低い電圧Ｖｃｎｔ２が入
力されるため、ＮチャネルＭＯＳトランジスタ４３は完
全にはオンとならず定抵抗状態となる。したがって、相
互接続ノードｆはＨレベルとなる。このＨレベルの信号
はインバータ４４によって反転されるため、制御信号ｘ
ｉはＬレベルの信号となる。すなわち、ＰチャネルＭＯ
Ｓトランジスタ３１および３２のゲートに接続される制
御回路Ｘ１およびＸ２からはＬレベルの信号ｘ１および
ｘ２が出力される。この結果、ＰチャネルＭＯＳトラン
ジスタ３１および３２はオン（定抵抗状態）となる。
【００３０】一方、図４を参照して、制御回路Ｙｊは、
インバータ５６以外の部分の構成および機能を制御回路
Ｘｉと同じくするため、制御回路ＹｊからはＨレベルの
制御信号ｙｊが出力される。すなわち、ＰチャネルＭＯ
Ｓトランジスタ３３および３４のゲートに接続される制
御回路Ｙ１およびＹ２からはＨレベルの信号ｙ１および
ｙ２が出力される。この結果、ＰチャネルＭＯＳトラン
ジスタ３３および３４はオフ（絶縁状態）となる。
インバータ５６以外の部分の構成および機能を制御回路
Ｘｉと同じくするため、制御回路ＹｊからはＨレベルの
制御信号ｙｊが出力される。すなわち、ＰチャネルＭＯ
Ｓトランジスタ３３および３４のゲートに接続される制
御回路Ｙ１およびＹ２からはＨレベルの信号ｙ１および
ｙ２が出力される。この結果、ＰチャネルＭＯＳトラン
ジスタ３３および３４はオフ（絶縁状態）となる。
【００３１】以上の説明より、ノードｂとノードｅとの
間の電位差は、ＰチャネルＭＯＳトランジスタ３１およ
び３２のチャネル抵抗の合成抵抗により生じる電圧降下
分となる。
間の電位差は、ＰチャネルＭＯＳトランジスタ３１およ
び３２のチャネル抵抗の合成抵抗により生じる電圧降下
分となる。
【００３２】ここで、制御回路Ｘ１のヒューズ４２を切
断した場合と制御回路Ｙ１のヒューズ５２を切断した場
合とについて説明する。
断した場合と制御回路Ｙ１のヒューズ５２を切断した場
合とについて説明する。
【００３３】（ａ） 制御回路Ｘ１のヒューズ４２を切
断した場合 この場合、図３に示される相互接続ノードｆとＰチャネ
ルＭＯＳトランジスタ４１とは絶縁状態となるため、相
互接続ノードｆはＮチャネルＭＯＳトランジスタ４３に
よってＬレベルに引抜かれる。このＬレベルの信号がイ
ンバータ４４により反転されて出力されるため、制御信
号ｘ１はＨレベルとなる。したがってＰチャネルＭＯＳ
トランジスタ３１はオン（定抵抗状態）からオフ（絶縁
状態）へと変化することになる。この結果、ノードｂと
ノードｅとの間の合成抵抗はＰチャネルＭＯＳトランジ
スタ３２のチャネル抵抗のみとなる。ヒューズ４２を切
断する前と比べると、ノードｂとノードｅとの間の合成
抵抗は増加しており、この結果ノードｂとノードｅとの
間の電位差も増加する。したがって、内部電源電圧ｉｎ
ｔＶｃｃは上昇することになる。
断した場合 この場合、図３に示される相互接続ノードｆとＰチャネ
ルＭＯＳトランジスタ４１とは絶縁状態となるため、相
互接続ノードｆはＮチャネルＭＯＳトランジスタ４３に
よってＬレベルに引抜かれる。このＬレベルの信号がイ
ンバータ４４により反転されて出力されるため、制御信
号ｘ１はＨレベルとなる。したがってＰチャネルＭＯＳ
トランジスタ３１はオン（定抵抗状態）からオフ（絶縁
状態）へと変化することになる。この結果、ノードｂと
ノードｅとの間の合成抵抗はＰチャネルＭＯＳトランジ
スタ３２のチャネル抵抗のみとなる。ヒューズ４２を切
断する前と比べると、ノードｂとノードｅとの間の合成
抵抗は増加しており、この結果ノードｂとノードｅとの
間の電位差も増加する。したがって、内部電源電圧ｉｎ
ｔＶｃｃは上昇することになる。
【００３４】（ｂ） 制御回路Ｙ１のヒューズ５２を切
断した場合 この場合も上記（ａ）の場合と同様に、図４に示される
相互接続ノードｇはＬレベルとなる。しかし、このＬレ
ベルの信号はインバータ５４および５６を通じて出力さ
れるため制御信号ｙ１はＬレベルとなる。したがってＰ
チャネルＭＯＳトランジスタ３３はオフ（絶縁状態）か
らオン（定抵抗状態）へと変化することになる。この結
果、ノードｂとノードｅとの間の合成抵抗は、Ｐチャネ
ルＭＯＳトランジスタ３１、３２および３３のチャネル
抵抗の合成抵抗となる。ヒューズ５２を切断する前と比
べると、ノードｂとノードｅとの間の合成抵抗は減少し
ており、この結果ノードｂとノードｅとの間の電位差も
減少する。したがって、内部電源電圧ｉｎｔＶｃｃは下
降することになる。
断した場合 この場合も上記（ａ）の場合と同様に、図４に示される
相互接続ノードｇはＬレベルとなる。しかし、このＬレ
ベルの信号はインバータ５４および５６を通じて出力さ
れるため制御信号ｙ１はＬレベルとなる。したがってＰ
チャネルＭＯＳトランジスタ３３はオフ（絶縁状態）か
らオン（定抵抗状態）へと変化することになる。この結
果、ノードｂとノードｅとの間の合成抵抗は、Ｐチャネ
ルＭＯＳトランジスタ３１、３２および３３のチャネル
抵抗の合成抵抗となる。ヒューズ５２を切断する前と比
べると、ノードｂとノードｅとの間の合成抵抗は減少し
ており、この結果ノードｂとノードｅとの間の電位差も
減少する。したがって、内部電源電圧ｉｎｔＶｃｃは下
降することになる。
【００３５】以上のようにこの実施の形態によれば、ヒ
ューズが切断されていない状態のときはＬレベルの信号
を出力し、ヒューズが切断された状態のときはＨレベル
の信号を出力する制御回路Ｘｉおよびヒューズが切断さ
れていない状態のときはＨレベルの信号を出力し、ヒュ
ーズが切断された状態のときはＬレベルの信号を出力す
る制御回路Ｙｊを内部電源ノードｂとノードｅとの間に
並列に接続されたトランジスタ３１〜３４に対応させて
設けたため、制御回路Ｘｉのヒューズ４２を切断するこ
とにより内部電源電圧ｉｎｔＶｃｃが上昇し、また制御
回路Ｙｊのヒューズ５２を切断することにより内部電源
電圧ｉｎｔＶｃｃが下降する。したがって、内部電源電
圧ｉｎｔｖｃｃが所望の値よりも低いときは必要な数だ
け制御回路Ｘｉのヒューズ４２を切断し、内部電源電圧
ｉｎｔＶｃｃが所望の値よりも高いときは必要な数だけ
制御回路Ｙｊのヒューズ５２を切断することで内部電源
電圧ｉｎｔＶｃｃを所望の値に調整することができる。
ューズが切断されていない状態のときはＬレベルの信号
を出力し、ヒューズが切断された状態のときはＨレベル
の信号を出力する制御回路Ｘｉおよびヒューズが切断さ
れていない状態のときはＨレベルの信号を出力し、ヒュ
ーズが切断された状態のときはＬレベルの信号を出力す
る制御回路Ｙｊを内部電源ノードｂとノードｅとの間に
並列に接続されたトランジスタ３１〜３４に対応させて
設けたため、制御回路Ｘｉのヒューズ４２を切断するこ
とにより内部電源電圧ｉｎｔＶｃｃが上昇し、また制御
回路Ｙｊのヒューズ５２を切断することにより内部電源
電圧ｉｎｔＶｃｃが下降する。したがって、内部電源電
圧ｉｎｔｖｃｃが所望の値よりも低いときは必要な数だ
け制御回路Ｘｉのヒューズ４２を切断し、内部電源電圧
ｉｎｔＶｃｃが所望の値よりも高いときは必要な数だけ
制御回路Ｙｊのヒューズ５２を切断することで内部電源
電圧ｉｎｔＶｃｃを所望の値に調整することができる。
【００３６】また、内部電源ノードｂとノードｅとの間
にヒューズを設けていないため、従来の問題点であった
ヒューズの抵抗によって内部電源ノードｂとノードｅと
の間の電位差が大きくなり内部電源電圧ｉｎｔＶｃｃを
所望の値に設定できないという問題も解消される。
にヒューズを設けていないため、従来の問題点であった
ヒューズの抵抗によって内部電源ノードｂとノードｅと
の間の電位差が大きくなり内部電源電圧ｉｎｔＶｃｃを
所望の値に設定できないという問題も解消される。
【００３７】なお、ここでは内部電源ノードｂとノード
ｅとの間に並列に接続されるトランジスタ３１〜３４の
数を４つとし、これらのゲートに接続される制御回路Ｘ
ｉおよびＹｊの数を２つずつとしたが、内部電源ノード
ｂとノードｅとの間に並列に接続されるトランジスタの
数を増減することによって、内部電源電圧ｉｎｔＶｃｃ
を上昇または下降させることができる範囲を調整するこ
とができる。
ｅとの間に並列に接続されるトランジスタ３１〜３４の
数を４つとし、これらのゲートに接続される制御回路Ｘ
ｉおよびＹｊの数を２つずつとしたが、内部電源ノード
ｂとノードｅとの間に並列に接続されるトランジスタの
数を増減することによって、内部電源電圧ｉｎｔＶｃｃ
を上昇または下降させることができる範囲を調整するこ
とができる。
【００３８】また、内部電源ノードｂとノードｅとの間
にチャネル抵抗値の異なる種々のトランジスタを並列に
接続することで、１つの制御回路のヒューズを切断する
ことにより内部電源電圧ｉｎｔＶｃｃが上昇または下降
する量を調節でき、より細かな内部電源電圧ｉｎｔＶｃ
ｃの調整ができる。
にチャネル抵抗値の異なる種々のトランジスタを並列に
接続することで、１つの制御回路のヒューズを切断する
ことにより内部電源電圧ｉｎｔＶｃｃが上昇または下降
する量を調節でき、より細かな内部電源電圧ｉｎｔＶｃ
ｃの調整ができる。
【００３９】また、ここでは制御回路Ｘｉ、ＹｊのＰチ
ャネルＭＯＳトランジスタ４１および５１の一端を外部
電源ノードａに接続しているが、これを内部電源ノード
ｂに接続しても差支えない。
ャネルＭＯＳトランジスタ４１および５１の一端を外部
電源ノードａに接続しているが、これを内部電源ノード
ｂに接続しても差支えない。
【００４０】
【発明の効果】この発明に従った半導体回路装置は、内
部電源ノードと差動増幅器の非反転入力端子との間に並
列に接続される複数の抵抗手段と、複数の抵抗手段の各
々の定抵抗状態／絶縁状態を切換える切換手段を備える
内部電源手段を有するため、複数の抵抗手段の各々の定
抵抗状態／絶縁状態を切換えることにより内部電源電圧
を上昇または下降させて所望の値になるように調整する
ことができる。
部電源ノードと差動増幅器の非反転入力端子との間に並
列に接続される複数の抵抗手段と、複数の抵抗手段の各
々の定抵抗状態／絶縁状態を切換える切換手段を備える
内部電源手段を有するため、複数の抵抗手段の各々の定
抵抗状態／絶縁状態を切換えることにより内部電源電圧
を上昇または下降させて所望の値になるように調整する
ことができる。
【００４１】また、複数の抵抗手段はそれぞれ複数のト
ランジスタで構成され、第１の制御手段および第２の制
御手段を有する切換手段を設けたため、第１のヒューズ
または第２のヒューズを切断することでトランジスタの
オン／オフを切換えることができ、これにより内部電源
電圧を上昇または下降させて所望の値になるように調整
することができる。
ランジスタで構成され、第１の制御手段および第２の制
御手段を有する切換手段を設けたため、第１のヒューズ
または第２のヒューズを切断することでトランジスタの
オン／オフを切換えることができ、これにより内部電源
電圧を上昇または下降させて所望の値になるように調整
することができる。
【００４２】また、内部電源ノードと差動増幅器の非反
転入力端子との間にヒューズを設けていないため、ヒュ
ーズの抵抗によって生じる電圧降下の影響を受けること
なく内部電源電圧の調整ができる。
転入力端子との間にヒューズを設けていないため、ヒュ
ーズの抵抗によって生じる電圧降下の影響を受けること
なく内部電源電圧の調整ができる。
【００４３】また、ラッチ回路は、インバータとトラン
ジスタで構成されるため、簡単な回路構成で実現するこ
とができる。
ジスタで構成されるため、簡単な回路構成で実現するこ
とができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示されたＤＲＡＭ中の内部電源回路の
構成を示す回路図である。
構成を示す回路図である。
【図３】 図２に示された内部電源回路を制御するため
の制御回路Ｘｉ（ｉ＝１，２）の構成を示す回路図であ
る。
の制御回路Ｘｉ（ｉ＝１，２）の構成を示す回路図であ
る。
【図４】 図２に示された内部電源回路を制御するため
の制御回路Ｙｊ（ｊ＝１，２）の構成を示す回路図であ
る。
の制御回路Ｙｊ（ｊ＝１，２）の構成を示す回路図であ
る。
【図５】 従来の内部電源回路の構成を示す回路図であ
る。
る。
１２ 内部電源回路、２０ 差動増幅器、２６ ドライ
バトランジスタ、３１〜３４ ＰチャネルＭＯＳトラン
ジスタ、４２，５２ ヒューズ、４３，４５，５３，５
５ ＮチャネルＭＯＳトランジスタ、４４，５４，５６
インバータ、ｅｘｔＶｃｃ 外部電源電圧、ｉｎｔＶ
ｃｃ 内部電源電圧、Ｖｒｅｆ 基準電圧、ａ 外部電
源ノード、ｂ 内部電源ノード、ｃ 接地ノード、ｆ，
ｇ 相互接続ノード。
バトランジスタ、３１〜３４ ＰチャネルＭＯＳトラン
ジスタ、４２，５２ ヒューズ、４３，４５，５３，５
５ ＮチャネルＭＯＳトランジスタ、４４，５４，５６
インバータ、ｅｘｔＶｃｃ 外部電源電圧、ｉｎｔＶ
ｃｃ 内部電源電圧、Ｖｒｅｆ 基準電圧、ａ 外部電
源ノード、ｂ 内部電源ノード、ｃ 接地ノード、ｆ，
ｇ 相互接続ノード。
Claims (5)
- 【請求項１】 外部電源電圧を受ける外部電源ノードに
接続され、前記外部電源電圧よりも低い内部電源電圧を
内部電源ノードに発生する内部電源手段を有する半導体
回路装置であって、 前記内部電源手段は、 基準電圧を受ける反転入力端子を有する差動増幅器と、 前記差動増幅器の出力端子に接続されたゲートを有し、
前記外部電源ノードと前記内部電源ノードとの間に接続
されたドライバトランジスタと、 前記内部電源ノードと前記差動増幅器の非反転入力端子
との間に並列に接続され、各々が定抵抗状態および絶縁
状態を有する複数の抵抗手段と、 前記複数の抵抗手段の各々に接続され、前記複数の抵抗
手段の各々の定抵抗状態／絶縁状態を切換える切換手段
とを備える、半導体回路装置。 - 【請求項２】 前記複数の抵抗手段はそれぞれ複数のト
ランジスタを含み、 前記切換手段は、前記複数のトランジスタの各々のゲー
トに接続され、前記複数のトランジスタの各々をオン／
オフさせる、請求項１に記載の半導体回路装置。 - 【請求項３】 前記切換手段は、 前記複数のトランジスタのうち少なくとも１つに対応し
て設けられた第１の制御手段と、 当該他のトランジスタに対応して設けられた第２の制御
手段とを含み、 前記第１の制御手段は、 第１のヒューズと、 前記第１のヒューズが切断された状態のときは第１の論
理レベルの第１の制御信号を対応するトランジスタのゲ
ートに出力し、前記第１のヒューズが切断されていない
状態のときは第２の論理レベルの第１の制御信号を対応
するトランジスタのゲートに出力する第１の信号発生手
段とを含み、 前記第２の制御手段は、 第２のヒューズと、 前記第２のヒューズが切断された状態のときは第２の論
理レベルの第２の制御信号を対応するトランジスタのゲ
ートに出力し、前記第２のヒューズが切断されていない
状態のときは第１の論理レベルの第２の制御信号を対応
するトランジスタのゲートに出力する第２の信号発生手
段とを含む、請求項２に記載の半導体回路装置。 - 【請求項４】 前記第１の信号発生手段は、 前記第１のヒューズとともに前記外部電源ノードまたは
内部電源ノードと接地ノードとの間に直列に接続された
第１の抵抗素子と、 前記第１のヒューズと前記第１の抵抗素子との間の相互
接続ノードからの信号をラッチし、前記第１の制御信号
を出力する第１のラッチ回路とを含み、 前記第２の信号発生手段は、 前記第２のヒューズとともに前記外部電源ノードまたは
内部電源ノードと接地ノードとの間に直列に接続された
第２の抵抗素子と、 前記第２のヒューズと前記第２の抵抗素子との間の相互
接続ノードからの信号をラッチする第２のラッチ回路
と、 前記第２のラッチ回路からの出力信号を反転して前記第
２の制御信号を出力するインバータとを含む、請求項３
に記載の半導体回路装置。 - 【請求項５】 前記第１および第２のラッチ回路の各々
は、前記相互接続ノードからの信号を反転するインバー
タと、 前記相互接続ノードと前記接地ノードとの間に接続さ
れ、前記インバータからの出力信号を受けるゲートを有
するトランジスタとを含む、請求項４に記載の半導体回
路装置。
Priority Applications (5)
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|---|---|---|---|
| JP10032748A JPH11232869A (ja) | 1998-02-16 | 1998-02-16 | 半導体回路装置 |
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