JP5038616B2

JP5038616B2 - 半導体集積回路

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Publication number: JP5038616B2
Application number: JP2005328519A
Authority: JP
Inventors: 伸吾中島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-11-14
Filing date: 2005-11-14
Publication date: 2012-10-03
Anticipated expiration: 2025-11-14
Also published as: US20070126476A1; US8438406B2; US20120119826A1; US8065535B2; JP2007134624A

Description

本発明は半導体集積回路に関し特に、レギュレータを内蔵した回路に関する。

近年、半導体集積回路では、微細化に伴い、動作電圧の低電圧化が進んでいる。一方では、回路の大規模化と高速化により、消費電流が増加する傾向にある。このような半導体集積回路では、外部から供給された外部電源電圧から内部電源電圧を生成し、内部電源電圧を回路内部に供給している。

このような技術として特許文献１および２に記載の技術が知られている。特許文献１におよび２記載の技術では、外部電源電圧を伝播する配線と、内部電源電圧を供給する配線の間に複数のＭＯＳトランジスタが接続されている。この複数のＭＯＳトランジスタのゲートに制御回路で生成された基準電位を供給し、基準電位を変化させることで、所定の内部電源電圧となるように調整している。

従来の技術では、制御回路が生成する基準電位は、ダミー回路をモニタする、あるいは１つのＭＯＳトランジスタの出力する内部電圧をモニタすることなどで基準電位を生成している。このような構成では、モニタするダミー回路や、モニタする点の電圧に変動が生じた場合、全体の内部電源電圧として目標値に近づけることが困難な場合があった。
つまり、従来の技術では、内部電源電圧をモニタする位置などについて特に考慮されておらず、内部電源電圧を所望の値に近づけることが困難な場合があった。
特開２００４−２２６４７号公報特開２００３−２４３５３８号公報

上記したように、内部電源電圧を所定の値に出来ない場合があった。

本発明の１態様による半導体集積回路は、外部電源電圧が入力される外部端子と、前記外部端子と複数の内部電源配線との間に接続された複数の電界効果トランジスタと、前記内部電源配線の前記複数の電界効果トランジスタの出力点からの電圧降下がそれぞれ略同一な箇所の電位が入力され、前記入力された電位に基づいて前記複数の電界効果トランジスタを制御する電圧を出力する制御回路とを有する。

また、本発明の１態様による半導体集積回路は、外部電源電圧が印加される外部端子と、前記外部端子と複数の内部電源配線との間にそれぞれ接続される複数の電界効果トランジスタと、前記複数の内部電源配線と接続されるモニタ配線と、前記複数の内部電源配線と前記モニタ配線との接続点の電位が前記モニタ配線を介して入力され、前記入力された前記接続点の電位に基づいて前記複数の電界効果トランジスタを制御する電圧を出力する制御回路とを有し、前記複数のトランジスタの出力点の電位と前記接続点の前記電位との電位差がそれぞれ略同一であることを特徴とする。

内部電源電圧を目標の値に近づけることが可能である。

実施の形態１

以下、図面に基づいて本発明の実施の形態について説明する。図１は、本発明の実施の形態１の回路配置の１例を示す配置図である。また、図２は、本発明の回路を模式的に示す回路図である。なお、図１および図２で共通する構成には同一の符号を付して説明する。

図１および図２に示すように実施の形態１の半導体集積回路は、外部端子１１、１２、第１の電源電圧配線１３、第２の電源電圧配線１４、複数のＮＭＯＳトランジスタ１５、１６、制御回路１７、基準電圧供給配線１８、モニタ配線１９を有している。

図１に示すように外部端子は集積回路が形成されるチップの外周に配置されている。この外部端子には信号入力端子１１、電源入力端子１２などが含まれている。本実施の形態では複数の外部端子（電源入力端子１２）から外部電源電圧が入力されている。第１の電源電圧配線１３（以後、外部電源配線と称す）は、集積回路内に外部電源電圧を伝播する配線である。第２の電源電圧配線１４（以後、内部電源配線と称す）は、内部回路に内部電源電圧を供給する配線である。なお、図１は本発明の接続関係を示すために模式的に示されたものであり、内部電源配線１４は、例えば図８に示したような電源メッシュ、図９に示したような面積の大きな一層の配線あるいは多層配線などで構成されている。

複数のＮＭＯＳトランジスタ１５、１６は、ドレインが外部電源配線１３に、ソースが内部電源配線１４に接続されている。このＮＭＯＳトランジスタが、内部電源電圧を出力する出力トランジスタに相当する。制御回路１７は、内部電源電圧をモニタし基準電圧を生成する回路である。この制御回路１７の出力する基準電圧に基づいて内部電源電圧が出力される。基準電圧供給配線１８は、複数のＮＭＯＳトランジスタのゲートに基準電圧を供給する配線である。モニタ配線１９は内部電源配線の所定箇所の電圧を制御回路１７へと入力する配線である。このモニタ配線を介して内部電源電圧がモニタされる。

このように構成された本実施の形態では、外部端子（電源入力端子）１２より、外部電源電圧が入力され、外部電源配線１３によって集積回路内に伝播される。集積回路内では、複数のＭＯＳトランジスタ１５、１６が基準電圧に基づいて内部電源電圧を出力し、内部電源配線１４へと供給する。内部電源配線１４は、内部回路に内部電源電圧を供給する。この内部電源電圧はモニタ配線１９を介して制御回路１７によってモニタされる。制御回路１７は、モニタした電圧を元に基準電圧を生成し、基準電圧配線１８を介して各トランジスタのゲートに供給する。

図３は、図２に示した回路図を、制御回路１７および配線抵抗などを考慮してさらに詳細に示した図である。以下、図３を用いて本実施の形態の制御回路１７の構成、および制御動作について詳細に説明する。なお、図３において、図１、図２と共通な構成には同一の符号を付し、その説明を省略する。

図３に示すように制御回路１７は、抵抗３１、３２、差動増幅器３３を有している。抵抗３１、３２は、モニタ配線１９が接続されるモニタ入力端子３４と接地電位との間に直列に接続されている。この抵抗３１と３２の間のノードＮの電圧が差動増幅器の反転入力端子に入力されている。差動増幅器３３の非反転入力端子には、参照電圧Ｖｒｅｆが入力されている。差動増幅器３３は、反転入力端子、非反転入力端子に入力される電圧の差に基づいた電圧を出力する。この差動増幅器の出力する電圧が基準電圧として基準電圧出力端３５から出力される。

本実施の形態ではこの制御回路１７に入力される電圧は内部回路においてＮＭＯＳトランジスタ（出力トランジスタ）からの電圧降下が等しくなる箇所の電圧がモニタ配線１９を介して制御回路に入力される。

そこで、本実施の形態の制御回路と電圧の関係について詳細に説明する。以下の説明では電源入力端子１２からトランジスタ１６までの配線抵抗をＲｃ、トランジスタ１５までの配線抵抗をＲｄ、トランジスタ１６からモニタ配線１９までの配線抵抗をＲａ、トランジスタ１５からモニタ配線１９までの配線抵抗をＲｂとして説明する。また、トランジスタ１６のソース電圧、ドレイン電圧をそれぞれＶｓａ、Ｖｄａ、トランジスタ１５のソース電圧、ドレイン電圧をそれぞれＶｓｂ、Ｖｄｂ、モニタ配線の電圧をＶｍとして説明する。また図３においてトランジスタ１６側に流れる電流をＩａ、トランジスタ１５側に流れる電流をＩｂとし、それらを合わせた負荷電流をＩｏとして説明する。

図３に示した回路においてノードＮの電圧は参照電圧Ｖｒｅｆと等しくなるように設定される。そのため、抵抗３１、３２の抵抗値をＲ１、Ｒ２とすると、モニタ配線の電圧Ｖｍは以下のようになる。
Ｖｍ＝（Ｖｒｅｆ／Ｒ２）・（Ｒ１＋Ｒ２）＝Ｖｒｅｆ・［（Ｒ１／Ｒ２）＋１］・・・（１）
また、トランジスタ１５、１６のそれぞれのソース電位は、
Ｖｓａ＝Ｖｍ＋Ｉａ・Ｒａ＝Ｖｒｅｆ・［（Ｒ１／Ｒ２）＋１］＋Ｉａ・Ｒａ・・・（２）
Ｖｓｂ＝Ｖｍ＋Ｉｂ・Ｒｂ＝Ｖｒｅｆ・［（Ｒ１／Ｒ２）＋１］＋Ｉｂ・Ｒｂ・・・（３）
となる。
またトランジスタ１５、１６のそれぞれのドレイン電圧は、トランジスタ１６側の外部端子の電圧をＶＤＤＡ、トランジスタ１５側の外部端子の電圧をＶＤＤＢとした場合に
Ｖｄａ＝ＶＤＤＡ−Ｉａ・Ｒｃ・・・（４）
Ｖｄｂ＝ＶＤＤＢ−Ｉｂ・Ｒｄ・・・（５）
となる。また、抵抗３１、３２に流れる電流Ｉｆは、
Ｉｆ＝Ｖｍ／（Ｒ１＋Ｒ２）・・・（６）
となる。

本実施の形態において、内部電源電圧を所定値に保持する為には、基本的にトランジスタを飽和領域で動作させる必要がある。トランジスタが飽和領域で動作する為に必要な外部電源電圧ＶＤＤＡ、ＶＤＤＢは、トランジスタ１６のゲート電圧をＶｇａ、しきい値をＶｔａ、トランジスタ１５のゲート電圧をＶｇｂ、しきい値をＶｔｂとした場合に
ＶＤＤＡ＞Ｖｇａ−Ｖｔａ＋Ｉａ・Ｒａ・・・（７）
ＶＤＤＢ＞Ｖｇｂ−Ｖｔｂ＋Ｉｂ・Ｒｂ・・・（８）
となる。

以上、本実施形態における各部の電圧に関して説明したが、本実施形態の場合は出力トランジスタはＮＭＯＳトランジスタを用いている。ＮＭＯＳトランジスタが飽和領域で動作する場合は上記のドレイン電圧Ｖｄａ、Ｖｄｂに多少の相違があってもトランジスタを流れる電流にはほとんど影響がなく、Ｒｃ、Ｒｄに多少の相違があってもよい。そこで以下Ｖｓａ、Ｖｓｂの電位とそこからの電圧降下に関与するＲａ、Ｒｂを中心に考察する。

本実施の形態では、ＮＭＯＳトランジスタ（出力トランジスタ）からの電圧降下が等しくなる箇所の電圧がモニタ配線１９を介して制御回路に入力されるので、上記した（２）、（３）式において、Ｒａ＝α・Ｒ、Ｒｂ＝（１−α）・Ｒとすると、
Ｖｍ＝Ｖｓａ−α・Ｒ＝Ｖｓｂ−Ｉｂ・（１−α）・Ｒ・・・（９）
となる。式（９）より、
Ｖｓａ−Ｖｓｂ＝α・Ｒ・（Ｉａ＋Ｉｂ）−Ｉｂ・Ｒ・・・（１０）
となる。ここで、飽和領域で動作するトランジスタでは、流れる電流値を以下のように表すことが出来る。
Ｉａ＝Ｋａ・（Ｖｇａ−Ｖｓａ―Ｖｔａ）^２・・・（１１）
Ｉｂ＝Ｋｂ・（Ｖｇｂ−Ｖｓｂ―Ｖｔｂ）^２・・・（１２）
ここで、Ｋａ、Ｋｂはトランジスタのサイズに基づいた定数である。
ここで、トランジスタ１５、１６のゲートには制御回路１７から同じ電圧が与えられているので、
Ｖｇａ＝Ｖｇｂ、また、トランジスタのしきい値はＶｔａ＝Ｖｔｂ＝Ｖｔで等しいものとして、Ｖｓａ―Ｖｓｂ＝ΔＶｓとすれば、上記式（１２）より、
Ｉｂ＝Ｋｂ・（Ｖｇａ−Ｖｓａ−Ｖｔ＋ΔＶｓ）^２・・・（１３）
となる。Ｖｇａ−Ｖｓａ−Ｖｔ＝Ａとし、式（１０）、（１１）、（１３）より、
ΔＶｓ＝α・Ｒ・［Ｋａ・Ａ^２＋Ｋｂ（Ａ＋ΔＶｓ）^２］―Ｒ・［Ｋｂ・（Ａ＋ΔＶｓ）^２］
・・・（１４）
となる。ＶｓａとＶｓｂは、内部電源電圧として等しくなるようにするため、上記のΔＶｓ＝０となる。したがって
α＝Ｋｂ・Ａ^２／（Ｋａ・Ａ^２＋Ｋｂ・Ａ^２）・・・（１５）
となる。式（１５）より、トランジスタ１５、１６からの電圧降下が同じになる箇所の電圧をモニタ配線１９を介して制御回路に入力することにより、内部電源電圧を目標値に近づけることが可能である。トランジスタ１５、１６が同じトランジスタであれば、α＝０．５とすることで、内部電源電圧を目的値に近づけることが可能である。

この効果を理解するために、具体的な数値を当てはめて計算する。例えば、式（１０）において、Ｉａ＝Ｉｂ＝０．１（Ａ）、Ｒ＝１（Ω）とすると、
α＝０．９の場合、
Ｖｓａ―Ｖｓｂ＝０．９・１・（０．１＋０．１）−０．１・１＝０．０８（Ｖ）
となり、同じサイズのトランジスタを用いているにもかかわらずＶｓａとＶｓｂの電位に差が生じてしまい、内部電源電圧を目標値に近づけることが困難となる。
α＝０．５であれば、
Ｖｓａ−Ｖｓｂ＝０．５・１・（０．１＋０．１）−０．１・１＝０．００（Ｖ）
となる。

以上説明したように、出力トランジスタからの電圧降下が同じとなる箇所、つまり、ＩａＲａ＝ＩｂＲｂとなる箇所からモニタ配線を制御回路に入力する。制御回路が、この入力に基づいて複数のトランジスタに基準電圧を出力することにより、内部電圧を目標値に近い値で安定させることが出来る。

実施の形態２
図４は、本発明の実施の形態２の回路を示す図である。図４において、図１乃至３と共通する構成には同一の符号を付し、その説明を省略する。実施の形態１では、外部電源電圧から内部電源電圧を出力するトランジスタがＮＭＯＳトランジスタ１５、１６で構成されていたのに対し、本実施の形態では、ＰＭＯＳトランジスタ４５、４６で構成されている。また、本実施の形態では、抵抗３１と３２の間のノードＮの電圧が差動増幅器３３の非反転入力端子に入力されている。差動増幅器３３の反転入力端子には、参照電圧Ｖｒｅｆが入力されている。

また、実施の形態１では、出力トランジスタとしてＮＭＯＳトランジスタを用いていたため、Ｖｄａ、Ｖｄｂに多少の相違があった場合でも電流Ｉａ、Ｉｂに対する影響は小さかったが、ＰＭＯＳトランジスタを用いた場合はＩａ、Ｉｂに差が生じてくる。そのため、本実施形態では図におけるＲｃ＝Ｒｄとなっている。

出力トランジスタをＰＭＯＳトランジスタ４５、４６で構成した場合、最低動作電圧をＮＭＯＳトランジスタで構成した場合よりも低くすることが可能となる。

実施の形態３
図５は、実施の形態３を説明する為の、集積回路全体のレイアウト構成図である。実施の形態３における回路図は図３と同じであるため、省略する。ただし、本実施の形態では図３におけるトランジスタ１５、１６において、そのレイアウト上の制約から同じサイズのトランジスタを形成できない場合を模式的に示している。例えば、実施の形態１と同等の電流をトランジスタから内部回路へ供給する必要がある一方で、ＮＭＯＳトランジスタ１５のサイズを実施の形態１の半分にする場合について説明する。

トランジスタのサイズを変えた場合、式（１１）におけるＫａがＫａ'になり、式（１２）におけるＫｂがＫｂ'になる。
トランジスタ１５のサイズを実施の形態１の半分にした場合、トランジスタの定数を実施の形態１のＫｂを用いて示すと以下のようになる。
Ｋｂ'=０．５Ｋｂ・・・（１６）

実施の形態１と同等の電流をトランジスタから内部回路へ供給する必要があるが、トランジスタ１５とトランジスタ１６は並列に接続されているので、基本的にトランジスタ１５とトランジスタ１６の合計サイズを実施の形態１と同じにすれば良い。つまり、
Ｋａ＋Ｋｂ＝Ｋａ'＋Ｋｂ' ・・・（１７）
となる。
したがって、Ｋａ＝Ｋｂであるため、式（１６）、（１７）からＫａ'＝１．５Ｋａとしてやれば、実施の形態１と同等の電流を流すことが可能となる。
Ｋａ'＝１．５Ｋａ、Ｋｂ'＝０．５Ｋｂとした場合、式（１５）よりα＝０．２５となる。つまり、ＮＭＯＳトランジスタ１６からＩａ・０．２５Ｒ電圧降下する点と、ＮＭＯＳトランジスタ１５からＩｂ・０．７５Ｒ電圧降下する点からモニタ配線を制御回路に接続することにより、内部電源電圧の目標値からのずれは最小とできる。

実施の形態３によれば、出力トランジスタサイズが別のものを配置した場合においても、各出力トランジスタからの電圧降下が同じになる箇所の電圧をモニタする様にすれば、目標値からのずれを小さくでき、かつ、フロアプラン上の制約を緩和できる。

実施の形態４
図６は、実施の形態４の回路図を示す。図６は、図２のＮＭＯＳトランジスタ１５、１６に対してＮＭＯＳトランジスタ６５、６６を並列接続したものである。このような構成とした場合のレイアウトを図７に示す。

本実施の形態は、１つの電源入力端子１２に対して複数個の出力トランジスタを接続することを特徴とする。この様な構成をとることにより、出力トランジスタ専用端子の数に対する制約が緩和できる。

以上、実施の形態に基づいて詳細に説明したが、本発明は種々の変形が可能である。例えば電源配線は図９に示すように面積の大きな１層あるいは多層の配線を用いることにより、配線抵抗をさらに低減させることが可能である。つまり本発明の主旨を逸脱しない限り当業者において種々の変更が可能である。

実施の形態１のレイアウトを示す図である。実施の形態１の構成を示す回路図である。実施の形態１の詳細な構成を示す回路図である。実施の形態２の詳細な構成を示す回路図である。実施の形態３のレイアウトを示す図である。実施の形態４の構成を示す回路図である。実施の形態４のレイアウトを示す図である。メッシュ状の電源配線の構成例を示す図である。広面積、一層の電源配線の構例を示す図である。

符号の説明

１１信号入力端子
１２電源入力端子
１３外部電源配線
１４内部電源配線
１５トランジスタ
１６トランジスタ
１７制御回路
１８基準電圧配線
１９モニタ配線
３１、３２抵抗
３３差動増幅器
３４モニタ入力端子
３５基準電圧出力端子
４５、４６トランジスタ
６５、６６トランジスタ

Claims

外部電源電圧が入力される外部端子と、
前記外部端子と複数の内部電源配線との間に接続される複数の電界効果トランジスタと、
前記内部電源配線の前記複数の電界効果トランジスタの出力点からの電圧降下がそれぞれ略同一な箇所の電位が入力され、前記入力された電位に基づいて前記複数の電界効果トランジスタを制御する電圧を出力する制御回路と、を有し、
前記複数の電界効果トランジスタは、略同一の閾値電圧を有する第１、第２の電界効果トランジスタを含み、
前記第１、第２の電界効果トランジスタの制御端子のそれぞれには、前記制御回路から出力される前記電圧が入力され、
前記複数の内部電源配線は、前記第１の電界効果トランジスタに接続される第１の内部電源配線と、前記第２の電界効果トランジスタに接続される第２の内部電源配線と、を含み、
前記第１の電界効果トランジスタのトランジスタサイズと前記第１の内部電源配線の配線抵抗値との積と、前記第２の電界効果トランジスタのトランジスタサイズと前記第２の内部電源配線の配線抵抗値との積と、が略同一となる半導体集積回路。
前記内部電源配線は、メッシュ状に形成された配線であることを特徴とする請求項１に記載の半導体集積回路。
前記電界効果トランジスタは、Ｎ型トランジスタであることを特徴とする請求項１あるいは２に記載の半導体集積回路。
前記電界効果トランジスタは、Ｐ型トランジスタであることを特徴とする請求項１あるいは２に記載の半導体集積回路。
前記制御回路は、前記複数の電界効果トランジスタの出力点からの電圧降下がそれぞれ略同一な箇所の電位と参照電位を比較し、当該比較結果に基づいて前記複数の電界効果トランジスタを制御する前記電圧を出力することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
前記第１の電界効果トランジスタは、第１の電流を流し、
前記第２の電界効果トランジスタは、第２の電流を流し、
前記複数の電界効果トランジスタの出力点からの電圧降下がそれぞれ略同一な箇所は、前記第１の電界効果トランジスタの出力点から当該箇所までの前記第１の内部電源配線の前記配線抵抗値と前記第１の電流の値を乗じた値が、前記第２の電界効果トランジスタの出力点から当該箇所までの前記第２の内部電源配線の前記配線抵抗値と前記第２の電流の値を乗じた値と略同一な点であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
前記半導体集積回路は、前記外部端子を複数有し、
前記複数の電界効果トランジスタは前記複数の外部端子の少なくとも１つに接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
前記半導体集積回路はさらに、前記外部端子と前記複数の電界効果トランジスタを接続する外部電源配線を有し、前記外部端子から前記複数の電界効果トランジスタまでの抵抗値が略同一であることを特徴とする請求項４に記載の半導体集積回路。
外部電源電圧が印加される外部端子と、
前記外部端子と複数の内部電源配線との間にそれぞれ接続される複数の電界効果トランジスタと、
前記複数の内部電源配線と接続されるモニタ配線と、
前記複数の内部電源配線と前記モニタ配線との接続点の電位が前記モニタ配線を介して入力され、前記入力された前記接続点の電位に基づいて前記複数の電界効果トランジスタを制御する電圧を出力する制御回路と、
を有し、
前記複数の電界効果トランジスタは、略同一の閾値電圧を有する第１、第２の電界効果トランジスタを含み、
前記第１、第２の電界効果トランジスタの制御端子のそれぞれには、前記制御回路から出力される前記電圧が入力され、
前記複数の内部電源配線は、前記第１の電界効果トランジスタに接続される第１の内部電源配線と、前記第２の電界効果トランジスタに接続される第２の内部電源配線と、を含み、
前記第１の電界効果トランジスタのトランジスタサイズと前記第１の内部電源配線の配線抵抗値との積と、前記第２の電界効果トランジスタのトランジスタサイズと前記第２の内部電源配線の配線抵抗値との積と、が略同一となる半導体集積回路。
前記内部電源配線は、メッシュ状に形成された配線であることを特徴とする請求項９に記載の半導体集積回路。
前記電界効果トランジスタは、Ｎ型トランジスタであることを特徴とする請求項９あるいは１０に記載の半導体集積回路。
前記電界効果トランジスタは、Ｐ型トランジスタであることを特徴とする請求項９あるいは１０に記載の半導体集積回路。
前記制御回路は、入力された前記接続点の電位と参照電位を比較し、当該比較結果に基づいて前記複数の電界効果トランジスタを制御する前記電圧を出力することを特徴とする請求項９乃至１２のいずれか１項に記載の半導体集積回路。
前記第１の電界効果トランジスタは、第１の電流を流し、
前記第２の電界効果トランジスタは、第２の電流を流し、
前記接続点は、前記第１の電界効果トランジスタの出力点から当該接続点までの前記第１の内部電源配線の前記配線抵抗値と前記第１の電流の値を乗じた値が、前記第２の電界効果トランジスタの出力点から当該接続点までの前記第２の内部電源配線の前記配線抵抗値と前記第２の電流の値を乗じた値と略同一な点であることを特徴とする請求項９乃至１３のいずれか１項に記載の半導体集積回路。
前記半導体集積回路は、前記外部端子を複数有し、
前記複数の電界効果トランジスタは前記複数の外部端子の少なくとも１つに接続されていることを特徴とする請求項９乃至１４のいずれか１項に記載の半導体集積回路。
前記半導体集積回路はさらに、前記外部端子と前記複数の電界効果トランジスタを接続する外部電源配線を有し、前記外部端子から前記複数の電界効果トランジスタまでの抵抗値が略同一であることを特徴とする請求項１２に記載の半導体集積回路。