JP2022143944A - レギュレータ - Google Patents

Abstract

【課題】通常時より高い電圧を印加する試験モードを備えたレギュレータにおいて、耐圧を確保し、しかもレイアウト面積の増大を抑制することが可能なレギュレータを提供すること。【解決手段】半導体基板の主面に形成された第１の導電型の不純物領域と、不純物領域の内部に形成された第２の導電型の拡散抵抗と、不純物領域に接続された拡散抵抗の一端にドレインが接続されソースが第１の電源に接続された第２の導電型の第１のトランジスタと、拡散抵抗の他端にドレインが接続されソースが第２の電源に接続された第１の導電型の第２のトランジスタと、拡散抵抗の一端と他端との間に発生した電圧と、予め定められた基準電圧と、を入力して予め定められた電圧または電流を出力する比較回路と、含む。【選択図】図２

Description

本発明は、レギュレータに関する。

レギュレータとは、出力される電圧または電流を一定に維持するように制御する電子回路の一種である。半導体装置では各種機能ブロック回路（内部回路）の仕様に応じた内部電源が必要になるので、外部電源から半導体装置内のレギュレータを使用して内部電源電圧を生成する場合がある。

通常の動作(以下、「通常モード」という場合がある）においては、レギュレータが内部回路に通常使用時の仕様に応じた電源電圧（以下、「標準電圧」という場合がある）を供給する。一方、半導体装置の検査工程においては初期故障率の規格値を満たすためにスクリーニングテストを行い、初期不良品を除去する工程（以下、「検査モード」という場合がある）を設ける場合がある。スクリーニングを電圧加速で行う場合、標準電圧よりも高電圧（以下、「加速電圧」という場合がある）を一定時間印加してテストを実施する。
すなわち、内部回路に加速電圧を印加して検査を実施するが、この際内部回路に印加する電圧を標準電圧にするか加速電圧にするか切り替える必要がある。

レギュレータについて開示した文献として、例えば特許文献１が知られている。特許文献１に係る半導体集積回路は動作テスト機能を有し、電源電圧が供給される電源端子と、レギュレートモード（通常モード）では、電源端子に供給される電源電圧を降圧したレギュレート電圧を出力し、導通モード（検査モード）では、電源端子に供給される電圧を伝送するシリーズレギュレータと、シリーズレギュレータから出力される電圧で動作する電圧動作回路（内部回路）と、シリーズレギュレータにおいて、レギュレート電圧を電圧動作回路へ出力するレギュレートモードと電源端子に供給される電圧を電圧動作回路へ伝送する導通モードとの切り替えを制御するコントロール回路とを備えている。そして、シリーズレギュレータは、レギュレートモードでは、電源端子に供給される電源電圧を降圧したレギュレート電圧を出力し、導通モードでは、電源端子に供給される電圧を伝送する。

図４に比較例に係るレギュレータ５０の回路の基本構成を示す。特許文献１に係る半導体集積回路も基本的な部分にこの回路を用いている。図４に示すように、レギュレータ５０は、比較回路２０、Ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）－ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）（以下「ＰＭＯＳトランジスタ」）ＭＰ１、および抵抗Ｒ１、Ｒ２を含んでいる。比較回路２０の出力は後段の内部回路（図示省略）に接続されている。レギュレータ５０の通常モードでの高電位側の電源はＶＤＤ、低電位側の電源はＶＳＳとなっている。また、通常モードで電源ＶＤＤの電圧を標準電圧とし、検査モードでは電源ＶＤＤの電圧を加速電圧として、内部回路に供給する。電源ＶＤＤは正電圧を発生し、電源ＶＳＳの電位はグランド（０Ｖ）である。

比較回路２０は、ノードＮ２に接続された反転端子に帰還（フィードバック）電圧ＦＢ、非反転端子に基準（リファレンス）電圧ＲＥＦを入力し、ノードＮ１に発生するレギュレート電圧ＶＰＥＲＦを一定に維持する。レギュレート電圧ＶＰＥＲＦは、後段の内部回路（図示省略）の電源電圧として内部回路に供給される。図示を省略しているが、比較回路２０には電源ＶＤＤ、ＶＳＳが接続されている。抵抗Ｒ１、Ｒ２はレギュレート電圧ＶＰＥＲＦを分圧し帰還電圧ＦＢを生成する。抵抗Ｒ１、Ｒ２はレギュレータ５０を搭載している半導体装置の拡散抵抗で形成されている。ＰＭＯＳトランジスタＭＰ１は、通常モードでオフとし、内部回路にレギュレート電圧ＶＰＥＲＦを供給する。一方、検査モードでオンとし、内部回路に加速電圧を供給する。通常モードと検査モードの切り替えは、テスト信号ＴＥＳＴＢによって制御される。テスト信号ＴＥＳＴＢは比較回路２０のＥＮ（イネーブル）端子にも入力され、比較回路２０の動作も切り替える。

図５Ａ、図５Ｂは、レギュレータ５０の拡散抵抗による抵抗Ｒ１、Ｒ２の領域の第１の断面構造を示す概念図であり、図５Ａは通常モード時の動作を、図５Ｂは検査モード時の動作を、各々示している。図５Ａ、図５Ｂに示すように、抵抗Ｒ１、Ｒ２の領域は、半導体基板１１、Ｎウエル１２、Ｐウエル１３－１、１３－２（以下、総称する場合は「Ｐウエル１３」という）、拡散抵抗１４－１、１４－２（以下、総称する場合は「拡散抵抗１４」という）を含んでいる。図５Ａに示すように、Ｎウエル１２の一方の端部には電源ＶＤＤが接続されている。拡散抵抗１４－１の一方の端部はレギュレート電圧ＶＰＥＲＦに接続され、他方の端部は帰還電圧ＦＢに接続され、Ｐウエル１３－１は帰還電圧ＦＢと接続されている。拡散抵抗１４－２の一方の端部は帰還電圧ＦＢと接続され、他方の端部は電源ＶＳＳに接続され、Ｐウエル１３－２は電源ＶＳＳに接続されている。

特開２０１６－０８０６２３号公報

ここで、図５Ａ、図５Ｂに示すように、レギュレータ５０では、抵抗Ｒ１、Ｒ２を拡散抵抗１４－１、１４－２に分けて個別に配置している。これは複数個に分けて配置することによって拡散抵抗１４と基板（Ｐウエル１３）にかかる電圧を低くし、耐圧に起因する問題が発生しないようにするためである。以下、この点について説明するが、ここでは、標準電圧を３Ｖ、加速電圧を５Ｖ、レギュレート電圧ＶＰＥＲＦを２Ｖ、抵抗Ｒ１とＲ２との比を１：１とする。また、拡散抵抗１４とＰウエル１３との間の耐圧を４Ｖとする。

図５Ａに示すように、通常モードでは電源ＶＤＤは３Ｖとされるが、ＰＭＯＳトランジスタＭＰ１がオフのため、レギュレート電圧ＶＰＥＲＦは２Ｖ、帰還電圧ＦＢは１Ｖとなる。このとき、拡散抵抗１４－１にかかる最大電位は２Ｖ、Ｐウエル１３－１の電位は１Ｖなので、拡散抵抗１４－１とＰウエル１３－１との間の最大電位差は１Ｖとなり、耐圧条件を満たしている。また、拡散抵抗１４－２にかかる最大電位は１Ｖ、Ｐウエル１３－２の電位は０Ｖなので、拡散抵抗１４－２とＰウエル１３－２との間の最大電位差は１Ｖとなり、耐圧条件を満たしている。

一方、図５Ｂに示すように、検査モードでは電源ＶＤＤは５Ｖとされるが、ＰＭＯＳトランジスタＭＰ１がオンのため、ノードＮ１の電位は５Ｖ、ノードＮ２の電位は２．５Ｖとなる。このとき、拡散抵抗１４－１にかかる最大電位は５Ｖ、Ｐウエル１３－１の電位は２．５Ｖなので、拡散抵抗１４－１とＰウエル１３－１との間の最大電位差は２．５Ｖとなり、耐圧条件を満たしている。また、拡散抵抗１４－２にかかる最大電位は２．５Ｖ、Ｐウエル１３－２の電位は０Ｖなので、拡散抵抗１４－２とＰウエル１３－２との間の最大電位差は２．５Ｖとなり、耐圧条件を満たしている。

しかしながら、図５Ａ、図５Ｂに示すように、抵抗Ｒ１、Ｒ２を形成するにあたって、拡散抵抗１４を複数に分けると、Ｐウエル１３も分離しなければならなくなる。Ｐウエル１３を分離すると、例えばＰウエル１３－１とＰウエル１３－２との間隔の設計基準により、マスク図形の作図（レイアウト）面積が大きくなりチップサイズが増大する問題が発生する。この作図面積を小さくする方法として、複数個に分離した拡散抵抗を１個にまとめる方法が考えられるが、この方法では拡散抵抗１４とＰウエル１３との間に高電位差が発生する可能性があり、その場合耐圧問題の発生が想定される。

この点、特許文献１も、レギュレータを内蔵した動作テスト機能を有する半導体集積回路において、チップ面積を増加することなく、量産テストを可能とすることを目的としているが、特許文献１に係る半導体集積回路では、拡散抵抗を用いた場合の耐圧は問題としていない。

本発明は、上記の事情を踏まえ、通常時より高い電圧を印加する試験モードを備えたレギュレータにおいて、耐圧を確保し、しかもレイアウト面積の増大を抑制することが可能なレギュレータを提供することを目的とする。

上記課題を解決するため、本発明に係るレギュレータは、半導体基板の主面に形成された第１の導電型の不純物領域と、前記不純物領域の内部に形成された第２の導電型の拡散抵抗と、前記不純物領域に接続された前記拡散抵抗の一端にドレインが接続されソースが第１の電源に接続された第２の導電型の第１のトランジスタと、前記拡散抵抗の他端にドレインが接続されソースが第２の電源に接続された第１の導電型の第２のトランジスタと、前記拡散抵抗の前記一端と前記他端との間に発生した電圧と、予め定められた基準電圧と、を入力して予め定められた電圧または電流を出力する比較回路と、含む。

本発明によれば、通常時より高い電圧を印加する試験モードを備えたレギュレータにおいて、耐圧を確保し、しかもレイアウト面積の増大を抑制することが可能なレギュレータを提供することができる、という効果を奏する。

実施の形態に係るレギュレータの構成の一例を示す回路図である。 実施の形態に係るレギュレータの構成の一例を示す部分断面図である。 実施の形態に係るレギュレータの通常モードにおける動作を説明するための概念図である。 実施の形態に係るレギュレータの検査モードにおける動作を説明するための概念図である。 比較例に係るレギュレータの構成を示す回路図である。 第１の断面構造の比較例に係るレギュレータの通常モードにおける動作を説明するための概念図である。 第１の断面構造の比較例に係るレギュレータの検査モードにおける動作を説明するための概念図である。 第２の断面構造の比較例に係るレギュレータの通常モードにおける動作を説明するための概念図である。 第２の断面構造の比較例に係るレギュレータの検査モードにおける動作を説明するための概念図である。

以下、図面を参照し、本発明の実施の形態について詳細に説明する。以下の実施の形態では、本発明を通常モードと検査モードとを備えたレギュレータに適用した形態を例示して説明する。本実施の形態に係るレギュレータは、一例として半導体装置に組み込まれ、当該半導体装置内の内部回路に電源を供給する。

図１は、本実施の形態に係るレギュレータ１０の回路図を示している。図１に示すように、レギュレータ１０は、比較回路２０、ＰＭＯＳトランジスタＭＰ１、Ｎ型ＭＯＳ－ＦＥＴ（以下、「ＮＭＯＳトランジスタ」という）ＭＮ１、および抵抗Ｒ１、Ｒ２を含んでいる。レギュレータ１０の通常モードでの高電位側の電源はＶＤＤ、低電位側の電源はＶＳＳとなっている。また、通常モードでは電源ＶＤＤの電圧を標準電圧とし、検査モードでは電源ＶＤＤの電圧を加速電圧として、比較回路２０の後段に接続された内部回路（図示省略）に供給する。電源ＶＤＤは正電圧を発生し、電源ＶＳＳはグランド（０Ｖ）とされている。なお、「ＮＭＯＳトランジスタＭＮ１」、「ＰＭＯＳトランジスタＭＰ１」、「電源ＶＳＳ」、および「電源ＶＤＤ」は、各々本発明に係る「第１のトランジスタ」、「第２のトランジスタ」、「第１の電源」、および「第２の電源」の一例である。

比較回路２０は、反転端子に帰還電圧ＦＢ、非反転端子に基準電圧ＲＥＦを入力し、出力であるレギュレート電圧ＶＰＥＲＦを一定に維持する。レギュレート電圧ＶＰＥＲＦは、後段の内部回路（図示省略）の電源電圧として内部回路に供給される。図示を省略しているが、比較回路２０には電源ＶＤＤ、ＶＳＳが接続されている。抵抗Ｒ１、Ｒ２はレギュレート電圧ＶＰＥＲＦを分圧し帰還電圧ＦＢを生成する。抵抗Ｒ１、Ｒ２はレギュレータ１０を搭載している半導体装置の拡散抵抗で形成されている。

ＰＭＯＳトランジスタＭＰ１は、ソースが電源ＶＤＤに、ドレインがレギュレート電圧ＶＰＥＲＦを発生するノードに接続され、レギュレータ５０（図４）のＰＭＯＳトランジスタＭＰ１と同様の接続で、同様の機能を有する。レギュレータ１０では、レギュレータ５０に対してさらにＮＭＯＳトランジスタＭＮ１を追加している。図１に示すようにＮＭＯＳトランジスタＭＮ１は、抵抗Ｒ２の一端と電源ＶＳＳとの間に接続されている。

ＰＭＯＳトランジスタＭＰ１、およびＮＭＯＳトランジスタＭＮ１は、通常モードと検査モードでレギュレータ１０の接続を変更し、通常モードでは内部回路に標準電圧が印加され、検査モードでは内部回路に加速電圧が印加されるように切り替える。当該切り替えはＰＭＯＳトランジスタＭＰ１のゲート、およびＮＭＯＳトランジスタＭＮ１のゲートに印加されたテスト信号ＴＥＳＴＢによって制御される。テスト信号ＴＥＳＴＢは比較回路２０のＥＮ（イネーブル）端子にも入力され、比較回路２０の動作も切り替える。当該切り替えの詳細については後述する。なお、以下では、レギュレート電圧ＶＰＥＲＦが発生するノードをノードＮ１、抵抗Ｒ１とＲ２との接続点をノードＮ２、抵抗Ｒ２とＮＭＯＳトランジスタＭＮ１のドレインとの接続点をノードＮ３として説明する。

図２は、半導体装置としてのレギュレータ１０の部分的な断面構造を説明する概念図である。図２に示すように、レギュレータ１０の抵抗Ｒ１、Ｒ２の領域は、半導体基板１１、Ｎウエル１２、Ｐウエル１３、および拡散抵抗１４を含んでいる。半導体基板１１は一例としてＰ型とされている。Ｎウエル１２の一端は電源ＶＤＤに接続されている。拡散抵抗１４の一端（ノードＮ１）はレギュレート電圧ＶＰＥＲＦに接続され、他端（ノードＮ３）はＮＭＯＳトランジスタＭＮ１のドレインに接続されている。拡散抵抗１４のノードＮ１とノードＮ３との間のノードＮ２が帰還電圧ＦＢに接続されている。すなわち、拡散抵抗１４は、ノードＮ１とノードＮ３との間のノードＮ２を境に抵抗Ｒ１に対応する領域と、抵抗Ｒ２に対応する領域とに分割される。ＮＭＯＳトランジスタＭＮ１のドレインはノードＮ３に、ソースは電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＭＰ１のドレインはノードＮ１に、ソースは電源ＶＤＤに接続されている。なお、Ｐウエル１３は、本発明に係る「不純物領域」の一例である。

ここで、上述したように、作図面積を小さくする目的で複数個に分離した拡散抵抗を１個にまとめる方法を採用した場合、拡散抵抗１４とＰウエル１３との間に高電圧が発生する可能性があり、その場合耐圧問題の発生が想定された。

図６Ａ、図６Ｂを参照して、上記耐圧問題についてより詳細に説明する。図６Ａ、図６Ｂは、図４に示すレギュレータ５０の第２の断面構造の概念図であり、レギュレータ５０において、拡散抵抗１４－１と拡散抵抗１４－２とを１つにまとめた形態、換言すればレギュレータ１０において、ＮＭＯＳトランジスタＭＮ１を備えていない形態を示している。図６Ａは通常モード時の動作を、図６Ｂは検査モード時の動作を、各々説明する概念図である。なお以下の説明では、標準電圧を３Ｖ、加速電圧を５Ｖ、レギュレート電圧ＶＰＥＲＦを２Ｖ、抵抗Ｒ１とＲ２との比を１：１とする。また、拡散抵抗１４とＰウエル１３との間の耐圧を４Ｖとし、電源ＶＳＳの電圧は０Ｖとする。なお、「０Ｖ」、「３Ｖ」、および「５Ｖ」は、本発明に係る「第１の電圧」、「第２の電圧」、および「第３の電圧」の一例である。

図６Ａに示すように、通常モードでは電源ＶＤＤは３Ｖとされるが、ＰＭＯＳトランジスタＭＰ１がオフのため、レギュレート電圧ＶＰＥＲＦは２Ｖ、帰還電圧ＦＢは１Ｖとなる。このとき、拡散抵抗１４にかかる最大電位は２Ｖ、Ｐウエル１３の電位は０Ｖなので、拡散抵抗１４とＰウエル１３との間の最大電位差は２Ｖとなり、耐圧条件を満たしている。

一方、検査モードでは電源ＶＤＤは５Ｖとされるが、ＰＭＯＳトランジスタＭＰ１がオンのため、ノードＮ１の電位は５Ｖ、ノードＮ２の電位は２．５Ｖとなる。このとき、拡散抵抗１４にかかる最大電位は５Ｖ、Ｐウエル１３の電位は０Ｖなので、拡散抵抗１４とＰウエル１３との間の最大電位差は５Ｖとなり、耐圧条件を満たしていない。このように、比較例に係るレギュレータ５０では拡散抵抗１４－１と拡散抵抗１４－２とを単純に１つにまとめると、耐圧条件が満たされなくなる場合があった。

これに対し、本実施の形態に係るレギュレータ１０によれば、耐圧条件が満たされるようになる。この点に関して、図３Ａおよび図３Ｂを参照して、より詳細に説明する。図３Ａは通常モードにおけるレギュレータ１０の動作を、図３Ｂは検査モードにおけるレギュレータ１０の動作を、各々示している。

図３Ａに示すように、通常モードではテスト信号ＴＥＳＴＢが電源ＶＤＤの電圧（３Ｖ）とされ、ＮＭＯＳトランジスタＭＮ１はオン、ＰＭＯＳトランジスタＭＰ１はオフとされる。このことにより、ノードＮ１（レギュレート電圧ＶＰＥＲＦ）の電位は２Ｖ、ノードＮ３の電位は電源ＶＳＳの電位（０Ｖ）となる。ノードＮ２（帰還電圧ＦＢ）の電位は１Ｖである。一方、Ｐウエル１３の電位は０Ｖなので、拡散抵抗１４とＰウエル１３との間にかかる最大電位差は２Ｖとなり、耐圧基準を満たしている。

一方検査モードでは、図３Ｂに示すように、テスト信号ＴＥＳＴＢが電源ＶＳＳの電圧（０Ｖ）とされ、ＮＭＯＳトランジスタＭＮ１はオフ、ＰＭＯＳトランジスタＭＰ１はオンとされる。このことにより、ノードＮ１の電位、ノードＮ２の電位、ノードＮ３の電位はすべて５Ｖとなる。一方、Ｐウエル１３の電位は５Ｖなので、拡散抵抗１４とＰウエル１３との間にかかる最大電位差は０Ｖとなり、耐圧基準を満たしている。

以上詳述したように、本実施の形態に係るレギュレータ１０によれば、通常モード、検査モードのいずれにおいても耐圧基準を満たした上で、分割配置していた拡散抵抗を１個にすることが可能となる。つまり、拡散抵抗の作図面積を小さくすることが可能となり、レギュレータ１０あるいはレギュレータ１０を搭載した半導体装置のチップサイズをより小さくすることが可能となる。

なお、上記実施の形態では、Ｐウエル内に形成したＮ型の拡散抵抗を用いた形態を例示して説明したが、これに限られずＮウエル内に形成したＰ型の拡散抵抗を用いた形態としても同様の効果が得られる。

１０、５０ レギュレータ
１１ 半導体基板
１２ Ｎウエル
１３、１３－１、１３－２ Ｐウエル
１４、１４－１、１４－２ 拡散抵抗
２０ 比較回路
ＦＢ 帰還電圧
ＭＰ１ ＰＭＯＳトランジスタ
ＭＮ１ ＮＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ ノード
ＲＥＦ 基準電圧
ＴＥＳＴＢ テスト信号
ＶＤＤ、ＶＳＳ 電源
ＶＰＥＲＦ レギュレート電圧

Claims (3)

1. 半導体基板の主面に形成された第１の導電型の不純物領域と、
   前記不純物領域の内部に形成された第２の導電型の拡散抵抗と、
   前記不純物領域に接続された前記拡散抵抗の一端にドレインが接続されソースが第１の電源に接続された第２の導電型の第１のトランジスタと、
   前記拡散抵抗の他端にドレインが接続されソースが第２の電源に接続された第１の導電型の第２のトランジスタと、
   前記拡散抵抗の前記一端と前記他端との間に発生した電圧と、予め定められた基準電圧と、を入力して予め定められた電圧または電流を出力する比較回路と、含む
   レギュレータ。
2. 前記第１の電源および前記第２の電源により予め定められた機能を発揮する内部回路をさらに含み、
   前記比較回路は、一定の電圧または電流を出力して前記内部回路に供給し、
   前記レギュレータは、前記内部回路を、前記第１の電源が有する第１の電圧より高い第２の電圧で動作させる通常モード、および前記第２の電圧より高い第３の電圧で動作させる試験モードを備え、
   前記通常モードでは、前記第２の電源の電圧を前記第２の電圧とし、前記第１のトランジスタをオン、前記第２のトランジスタをオフとして前記拡散抵抗の前記一端に前記第１の電圧を印加するとともに前記他端に第２の電圧を印加し、
   前記試験モードでは、前記第２の電源の電圧を前記第３の電圧とし、前記第１のトランジスタをオフ、前記第２のトランジスタをオンとして前記拡散抵抗の前記一端および前記他端に前記第３の電圧を印加する
   請求項１に記載のレギュレータ。
3. 前記通常モードでは、前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートに前記第２の電圧を印加して、前記第１のトランジスタをオン、前記第２のトランジスタをオフとし、
   前記試験モードでは、前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートに前記第１の電圧を印加して、前記第１のトランジスタをオフ、前記第２のトランジスタをオンとする
   請求項２に記載のレギュレータ。
   
   
   

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