JP2012044548A - 基準電流生成回路、及びこれを含む情報処理装置 - Google Patents

Abstract

【課題】電流の方向に関係なく負荷回路を接続でき、ブラックボックス回路として容易に取り扱える基準電流生成回路、及びこれを含む情報処理装置を提供する。
【解決手段】基準電圧に基づく基準電流を出力する第１トランジスタと第２トランジスタの制御端子にそれぞれ供給される第１及び第２バイアス電圧を生成するバイアス電圧生成部と、制御端子に第１バイアス電圧、第２バイアス電圧が印加されると基準電流に基づく電流を出力する第１導電型の第１電流出力用トランジスタ、第２導電型の第２電流出力用トランジスタと、第１電流出力用トランジスタと第２電流出力用トランジスタとの間に一端が接続されるとともに他端が負荷回路に接続され、負荷回路への電流の流し込み、又は負荷回路から電流の引き込みを行う入出力部と、入出力部の電圧値に基づき第１電流出力用トランジスタと第２電流出力用トランジスタのオン／オフを切替る切り替え部とを含む。
【選択図】図４

Description

基準電流生成回路、及びこれを含む情報処理装置に関する。

従来より、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）等の電子回路に、回路動作の基準となる基準電流を供給する基準電流生成回路がある。

例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）トランジスタを使用したアナログ回路を含むＬＳＩ等の電子回路の動作には、基準となる電圧、電流が必要であるため、ＬＳＩ等の電子回路は、基準電流を生成する基準電流生成回路を含んでいる。

特開２００２−１１８４５１号公報 特開２００５−２８５０１９号公報 特開２００９−０６６９２１号公報

上述のような基準電流生成回路によって生成される基準電流は、電子回路等の負荷回路に電流を流し込む場合と、負荷回路から電流を引き抜く場合に用いられる。

しかしながら、電流を流し込む負荷回路と、電流を引き抜く負荷回路とは電流の方向が異なるため、負荷回路の種類（電流の方向）に応じて基準電流生成回路を作り分ける必要があるという問題があった。

また、電流を流し込む負荷回路と、電流を引き抜く負荷回路とは電流の向きが異なるため、ブラックボックス回路として取り扱うことが容易ではなく、接続を間違えると負荷回路が動作不能になるという問題があった。

そこで、電流の方向に関係なく負荷回路を接続でき、ブラックボックス回路として容易に取り扱うことができる基準電流生成回路、及びこれを含む情報処理装置を提供することを目的とする。

本発明の実施の形態の基準電流生成回路は、基準電圧を生成する基準電圧生成部と、それぞれ前記基準電圧に基づく基準電流を出力する第１導電型の第１トランジスタと第２導電型の第２トランジスタとを有し、前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とにそれぞれ供給される第１バイアス電圧及び第２バイアス電圧を生成するバイアス電圧生成部と、制御端子に前記第１バイアス電圧が印加されると前記基準電流に基づく電流を出力する第１導電型の第１電流出力用トランジスタと、制御端子に前記第２バイアス電圧が印加されると前記基準電流に基づく電流を出力する第２導電型の第２電流出力用トランジスタと、前記第１電流出力用トランジスタの電流出力端子と前記第２電流出力用トランジスタの電流入力端子との間に一端が接続されるとともに、他端が負荷回路に接続され、前記第１電流出力用トランジスタから前記負荷回路への電流の流し込み、又は、前記負荷回路から前記第２電流出力用トランジスタへの電流の引き込みを行う入出力部と、前記入出力部の電圧値に基づき、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替部とを含む。

電流の方向に関係なく負荷回路を接続でき、ブラックボックス回路として容易に取り扱うことができる基準電流生成回路、及びこれを含む情報処理装置を提供することができる。

従来の基準電流生成回路の概略的な回路構成を示す図である。 従来の基準電流生成回路の基準電流生成回路と負荷回路との接続関係を示す図である。 実施の形態１の基準電流生成回路が適用されるサーバを示す図である。 実施の形態１の基準電流生成回路を示す図である。 （Ａ）は、ＮＭＯＳトランジスタ１１３の出力電圧に対する出力電流の関係を示す特性図、（Ｂ）は、ＰＭＯＳトランジスタ１１２の出力電圧に対する出力電流の関係を示す特性図である。 （Ａ）は、実施の形態１の基準電流生成回路１００のＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３のドレイン電圧と動作領域の関係を示す図、（Ｂ）は、実施の形態１の基準電流生成回路１００のＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３の動作条件を示す表である。 基準飽和ドレイン電圧生成回路１２１として用いる比較用の回路を示す図である。 実施の形態１の基準電流生成回路１００の基準飽和ドレイン電圧生成回路１２１の具体的な回路構成を示す図である。 実施の形態１の基準電流生成回路１００のステートマシン１３０によって実現される処理を示すフローチャートである。 実施の形態１の変形例の基準電流生成回路１００に含まれるバイアス電圧生成部の回路構成を示す図である。 実施の形態２の基準電流生成回路２００の回路構成を示す図である。 実施の形態３の基準電流生成回路の入出力部を示す図である。 実施の形態３の基準電流生成回路の入出力部を示す図である。 実施の形態４の基準電流生成回路の基準飽和ドレイン電圧生成回路４２１の回路構成を示す図である。 実施の形態４の基準電流生成回路の基準飽和ドレイン電圧生成回路４２１Ａの回路構成を示す図である。

以下、本発明の基準電流生成回路、及びこれを含む情報処理装置を適用した実施の形態について説明する。

実施の形態１、２の基準電流生成回路について説明する前に、まず、図１及び図２を用いて、従来の基準電流生成回路における問題点について説明する。

図１は、従来の基準電流生成回路の概略的な回路構成を示す図である。

図１に示す従来の基準電流生成回路１は、基準電圧生成回路１０、電圧電流変換回路２０、Ｐｃｈ（P channel）−Ｎｃｈ（N channel）変換回路３０、及び出力部４０を含む。

従来の基準電流生成回路１は、例えば、ＬＳＩに含まれる高速シリアルインターフェイス回路、ＰＬＬ（Phase Locked Loop：位相同期回路）、又はＡ／Ｄ（Analog/Digital）コンバータ等に含まれる。

従来の基準電流生成回路１は、高速シリアルインターフェイス回路、ＰＬＬ、又はＡ／Ｄコンバータ等のように、ＣＭＯＳトランジスタを使用したアナログ回路の回路動作の基準になる基準電流を生成する。

基準電圧生成回路１０は、例えば、バンドギャップリファレンス（Band Gap Reference）回路で実現される。バンドギャップリファレンス回路は、温度依存性の少ない定電圧（基準電圧）を出力する回路であり、シリコンのバンドギャップを用いたもので、１．２５（Ｖ）の出力電圧が得られる。基準電圧生成回路１０は、例えば、１．２５（Ｖ）の出力電圧を分圧用の抵抗器等を用いて所望の基準電圧に変換して出力する。

電圧電流変換回路２０は、エラーアンプ２１、ＰＭＯＳ（Ｐ型ＭＯＳ）トランジスタ２２、及び抵抗器２３を有する。

エラーアンプ２１は、非反転入力端に基準電圧生成回路１０が接続され、出力端にＰＭＯＳトランジスタ２２のゲートが接続され、反転入力端にＰＭＯＳトランジスタ２２のドレイン電流が負帰還されるように接続されている。

また、エラーアンプ２１の出力端は、Ｐｃｈ−Ｎｃｈ変換回路３０及び出力部４０内の複数のＰＭＯＳトランジスタの各々のゲートにも接続されている。

エラーアンプ２１の出力電圧は、ＰＭＯＳトランジスタ２２、Ｐｃｈ−Ｎｃｈ変換回路３０及び出力部４０内のＰＭＯＳトランジスタ４１_１〜４１_ｎのゲートに入力される。

ＰＭＯＳトランジスタ２２は、ゲートにエラーアンプ２１の出力端が接続され、ソースに電源（電源電圧：Vdd）が接続され、ドレインは抵抗器２３を介して接地されている。

抵抗器２３は、ＰＭＯＳトランジスタ２２のドレインと接地との間に配設されており、電圧電流変換回路２０の出力電流を規定するための抵抗値を有する。

このような電圧電流変換回路２０において、エラーアンプ２１は、基準電圧生成回路１０から入力する基準電圧と、抵抗器２３の両端間に発生する電圧とを比較し、抵抗器２３にかかる電圧が基準電圧に等しくなるようにＰＭＯＳトランジスタ２２を駆動する。

このときのＰＭＯＳトランジスタ２２のゲート電圧は、出力部４０内の複数のＰＭＯＳトランジスタ４１_１〜４１_ｎの各々のゲート、Ｐｃｈ−Ｎｃｈ変換回路３０内のＰＭＯＳトランジスタ３１に、ＰＭＯＳトランジスタ（３１、４１_１〜４１_ｎ）のゲートを駆動するためのバイアス電圧PBIASとして入力される。

この結果、基準電圧生成回路１０が出力する基準電圧は、電圧電流変換回路２０内において、ＰＭＯＳトランジスタ２２のドレインから抵抗器２３に流れる所定電流値の電流（Iref）に変換される。

Ｐｃｈ−Ｎｃｈ変換回路３０は、ＰＭＯＳトランジスタ３１とＮＭＯＳ（Ｎ型ＭＯＳ）トランジスタ３２を有する。

ＰＭＯＳトランジスタ３１は、ゲートに電圧電流変換回路２０のエラーアンプ２１の出力端が接続され、ソースに電源（電源電圧：Vdd）が接続され、ドレインはＮＭＯＳトランジスタ３２のドレインに接続されている。

ＮＭＯＳトランジスタ３２は、ドレインがＰＭＯＳトランジスタ３１のドレインに接続されるとともに自己のゲートに接続されることにより、ＰＭＯＳトランジスタ３１に対してダイオード接続されている。すなわち、ＮＭＯＳトランジスタ３２のドレインには、ＰＭＯＳトランジスタ３１のドレイン電流と同一のIrefの電流が流れる。

また、ＮＭＯＳトランジスタ３２のソースは接地され、ゲートは、自己のドレインに接続されるとともに、出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎの各々のゲートに接続されている。

すなわち、ＮＭＯＳトランジスタ３２と、出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎとは、カレントミラー回路を構築している。

上述のように、ＮＭＯＳトランジスタ３２は、ＰＭＯＳトランジスタ３１にダイオード接続されているため、ＰＭＯＳトランジスタ３１がオンになってＰＭＯＳトランジスタ３１のドレイン電流（Iref）がＮＭＯＳトランジスタ３２のドレインに入力すると、ＮＭＯＳトランジスタ３２はオンになる。このとき、ＮＭＯＳトランジスタ３２のゲートに生じる電圧は、出力部４０のＮＭＯＳトランジスタ４２_１〜４２_ｎのゲートを駆動するためのバイアス電圧NBIASとして出力部４０の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎの各々に入力される。

このため、出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎには、ＮＭＯＳトランジスタ３２と出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎとのサイズ比に応じた電流が流れる。

このように、ＮＭＯＳトランジスタ３２のドレイン電流は、出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎで生成する電流の元になる基準電流である。このため、ＮＭＯＳトランジスタ３２と出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎとのサイズ比は、電圧電流変換回路２０内のＰＭＯＳトランジスタ２２とＰｃｈ−Ｎｃｈ変換回路内のＰＭＯＳトランジスタ３１を考慮して、出力部４０内の複数のＮＭＯＳトランジスタ４２_１〜４２_ｎが出力部４０に接続される負荷回路に必要な電流を生成できるように設定すればよい。

出力部４０は、ｎ個のＰＭＯＳトランジスタ４１_１〜４１_ｎと、ｎ個のＮＭＯＳトランジスタ４２_１〜４２_ｎとを有する。なお、ｎは、１以上の任意の整数である。

ＰＭＯＳトランジスタ４１_１〜４１_ｎは、それぞれのゲートがＰＭＯＳトランジスタ２２のゲートと接続されることにより、ＰＭＯＳトランジスタ２２に対するカレントミラー回路を構築している。

ＰＭＯＳトランジスタ４１_１〜４１_ｎの各々のソースは、電源（電源電圧：Vdd）に接続され、各々のドレインには、負荷回路が１つずつ接続されている。

なお、負荷回路については図２を用いて後述するが、負荷回路としては、例えば、高速シリアルインターフェイス回路、ＰＬＬ、又はＡ／Ｄコンバータ等に含まれるオペアンプのように、ＣＭＯＳトランジスタを使用したアナログ回路が挙げられる。

電圧電流変換回路２０内のエラーアンプ２１からＰＭＯＳトランジスタ４１_１〜４１_ｎのゲートにバイアス電圧PBIASが入力すると、ＰＭＯＳトランジスタ４１_１〜４１_ｎは、それぞれ、ＰＭＯＳトランジスタ２２とのサイズ比に応じた電流値の電流をドレインから出力する。

このため、ＰＭＯＳトランジスタ４１_１〜４１_ｎの各々のドレインに１つずつ接続される負荷回路に、ＰＭＯＳトランジスタ２２のドレイン電流と同一電流値（Iref）の電流が流し込まれる。

ＮＭＯＳトランジスタ４２_１〜４２_ｎは、それぞれのゲートがＮＭＯＳトランジスタ３２のゲートと接続されることにより、ＮＭＯＳトランジスタ３２に対するカレントミラー回路を構築している。

ＮＭＯＳトランジスタ４２_１〜４２_ｎの各々のドレインには、負荷回路が１つずつ接続され、各々のドレインは、接地されている。

なお、ＮＭＯＳトランジスタ４２_１〜４２_ｎのソースに接続される負荷回路については図２を用いて後述するが、負荷回路としては、例えば、高速シリアルインターフェイス回路、ＰＬＬ、又はＡ／Ｄコンバータ等に含まれるオペアンプのように、ＣＭＯＳトランジスタを使用したアナログ回路が挙げられる。

ＮＭＯＳトランジスタ３２からＮＭＯＳトランジスタ４２_１〜４２_ｎのゲートにバイアス電圧NBIASが入力すると、ＮＭＯＳトランジスタ４２_１〜４２_ｎは、それぞれ、ＮＭＯＳトランジスタ３２とのサイズ比に応じた電流値の電流がドレインに流れる。

ここで、ＮＭＯＳトランジスタ３２のサイズと、ＮＭＯＳトランジスタ４２_１〜４２_ｎのサイズは等しいものとする。

このため、ＮＭＯＳトランジスタ４２_１〜４２_ｎの各々のドレインに１つずつ接続される負荷回路から、ＮＭＯＳトランジスタ３２のドレイン電流と同一電流値（Iref）の電流が引き抜かれる。

次に、図２を用いて、従来の基準電流生成回路と負荷回路との接続関係について説明する。図２では、図１に示したＰＭＯＳトランジスタ４１_１〜４１_ｎのうちの１つについて説明するため、ＰＭＯＳトランジスタ４１と表記する。同様に、図２では、ＮＭＯＳトランジスタ４２_１〜４２_ｎのうちの１つについて説明するため、ＮＭＯＳトランジスタ４２と表記する。

図２は、従来の基準電流生成回路の基準電流生成回路と負荷回路との接続関係を示す図である。図２（Ａ）は、ＰＭＯＳトランジスタ４１と負荷回路の接続関係を示し、図２（Ｂ）は、ＮＭＯＳトランジスタ４２と負荷回路の接続関係を示す。

まず、図２（Ａ）を用いて、負荷回路に電流を流し込む際の動作について説明する。

図２（Ａ）に示す負荷回路５０は、オペアンプである。オペアンプとしての負荷回路５０は、ＰＭＯＳトランジスタ５１、５２、ＮＭＯＳトランジスタ５３、５４、５５、ＰＭＯＳトランジスタ５６、及びＮＭＯＳトランジスタ５７、５８を含む。

ＰＭＯＳトランジスタ５１、５２は、ともにソースが電源（電源電圧：Vdd）に接続され、互いのゲート同士が接続され、ＰＭＯＳトランジスタ５１のゲートは自己のドレインに接続されている。また、ＰＭＯＳトランジスタ５１、５２のドレインは、それぞれ、ＮＭＯＳトランジスタ５３、５４のドレインに接続されている。ＰＭＯＳトランジスタ５１、５２は、カレントミラー回路を構築する。

ＮＭＯＳトランジスタ５３のゲートは、オペアンプの反転入力端（−）となり、ＮＭＯＳトランジスタ５４のゲートは、オペアンプの非反転入力端（＋）となる。

ＮＭＯＳトランジスタ５３、５４のソースは、ともに、ＮＭＯＳトランジスタ５５のドレインに接続されている。

ＰＭＯＳトランジスタ５６のソースは電源（電源電圧：Vdd）に接続され、ゲートはＰＭＯＳトランジスタ５２のドレインに接続されている。ＰＭＯＳトランジスタ５６のドレインは、ＮＭＯＳトランジスタ５７のドレインに接続されており、ＰＭＯＳトランジスタ５６のドレインとＮＭＯＳトランジスタ５７のドレインの接続点は、オペアンプの出力端（ＯＵＴ）となる。

ＮＭＯＳトランジスタ５５、５７のソースは、ともに接地されている。ＮＭＯＳトランジスタ５５、５７のゲートは、互いに接続されている。

このようなオペアンプとしての負荷回路５０は、ＮＭＯＳトランジスタ５８を介して、基準電流生成回路１（図１参照）のＰＭＯＳトランジスタ４１のドレインに接続されている。

ＮＭＯＳトランジスタ５８は、ソースが接地され、ドレインはＰＭＯＳトランジスタ４１のドレインに接続されるとともに、自己のゲートに接続されている。すなわち、ＮＭＯＳトランジスタ５８は、ＰＭＯＳトランジスタ４１と接地との間にダイオード接続されている。

また、ＮＭＯＳトランジスタ５８のゲートは、負荷回路５０のＮＭＯＳトランジスタ５５、５７のゲートに接続されている。

図１に示す電圧電流変換回路２０内のエラーアンプ２１からＰＭＯＳトランジスタ４１のゲートにバイアス電圧PBIASが入力すると、ＰＭＯＳトランジスタ４１は、ＰＭＯＳトランジスタ２２のドレイン電流にサイズ比を乗じた電流をドレインから出力する。

上述のように、図１に示すＰＭＯＳトランジスタ２２のサイズに対するＰＭＯＳトランジスタ４１のサイズは、負荷回路５０に必要な基準電流に応じて設定されているため、ＰＭＯＳトランジスタ４１は、負荷回路５０に必要な基準電流を出力する定電流源として機能する。

これにより、図２（Ａ）に示すＰＭＯＳトランジスタ４１のドレインに接続される負荷回路５０に、負荷回路５０に必要な基準電流が流し込まれる。

この結果、負荷回路５０は、オペアンプとしての動作可能な状態になる。

図２（Ａ）には、ＰＭＯＳトランジスタ４１、及び負荷回路５０を１つずつ示すが、実際には、ｎ個の負荷回路５０が、ｎ個のＰＭＯＳトランジスタ４１_１〜４１_ｎにそれぞれ接続されている。

このため、ｎ個のＰＭＯＳトランジスタ４１_１〜４１_ｎを通じて、ｎ個の負荷回路５０の各々に、ＰＭＯＳトランジスタ２２のドレイン電流と等しい電流値の電流が流し込まれる。

次に、図２（Ｂ）を用いて、負荷回路から電流を引き抜く際の動作について説明する。

図２（Ｂ）に示す負荷回路６０は、オペアンプである。オペアンプとしての負荷回路６０は、ＰＭＯＳトランジスタ７１、７２、７３、７４、７５、及びＮＭＯＳトランジスタ７６、７７、７８を含む。

オペアンプとしての負荷回路６０は、ＰＭＯＳトランジスタ７１を介して、基準電流生成回路１（図１参照）のＮＭＯＳトランジスタ４２のドレインに接続されている。

ＰＭＯＳトランジスタ７１は、ソースが電源（電源電圧：Vdd）に接続され、ドレインはＮＭＯＳトランジスタ４２のドレインに接続されるとともに、自己のゲートに接続されている。すなわち、ＰＭＯＳトランジスタ７１は、ＮＭＯＳトランジスタ４２と電源との間にダイオード接続されている。

また、ＰＭＯＳトランジスタ７１のゲートは、ＰＭＯＳトランジスタ７２、７３のゲートに接続されている。

ＰＭＯＳトランジスタ７２は、ゲートがＰＭＯＳトランジスタ７１、７３のゲートに接続され、ソースが電源（電源電圧：Vdd）に接続され、ドレインがＰＭＯＳトランジスタ７４、７５のソースが並列に接続されている。

ＰＭＯＳトランジスタ７３は、ゲートがＰＭＯＳトランジスタ７１、７２のゲートに接続され、ソースが電源（電源電圧：Vdd）に接続され、ドレインがＮＭＯＳトランジスタ７８のドレインに接続されている。

ＰＭＯＳトランジスタ７４は、ゲートがオペアンプの反転入力端（−）となり、ソースがＰＭＯＳトランジスタ７２のドレインに接続され、ドレインがＮＭＯトランジスタ７６のドレインに接続されている。

ＰＭＯＳトランジスタ７５は、ゲートがオペアンプの非反転入力端（＋）となり、ソースがＰＭＯＳトランジスタ７２のドレインに接続され、ドレインがＮＭＯＳトランジスタのドレインに接続されている。

ＮＭＯＳトランジスタ７６は、ゲートが自己のドレインに接続されるとともに、ＮＭＯＳトランジスタ７７のゲートに接続され、ドレインがＰＭＯＳトランジスタ７４のドレインに接続され、ソースが接地されている。ＮＭＯＳトランジスタ７６は、ＰＭＯＳトランジスタ７４にダイオード接続されている。

ＮＭＯＳトランジスタ７７は、ゲートがＮＭＯＳトランジスタ７６のゲートに接続され、ドレインがＰＭＯＳトランジスタ７５のドレインに接続され、ソースが接地されている。

ＮＭＯＳトランジスタ７８は、ゲートがＰＭＯＳトランジスタ７５のドレインとＮＭＯＳトランジスタ７７のドレインに接続され、ドレインがＰＭＯＳトランジスタ７３のドレインに接続され、ソースが接地されている。

ＰＭＯＳトランジスタ７３のドレインと、ＮＭＯＳトランジスタ７８のドレインの接続点は、オペアンプの出力端（ＯＵＴ）となる。

図１に示すＮＭＯＳトランジスタ３２からＮＭＯＳトランジスタ４２のゲートにバイアス電圧NBIASが入力すると、ＮＭＯＳトランジスタ４２は、ＮＭＯＳトランジスタ３２のドレイン電流と等しい電流値（Iref）の電流をドレインから出力する。

図１に示すＰＭＯＳトランジスタ２２のサイズに対するＮＭＯＳトランジスタ３２のサイズは、負荷回路６０に必要な基準電流に応じて設定されているため、ＮＭＯＳトランジスタ４２は、負荷回路６０に必要な基準電流を出力する定電流源として機能する。

これにより、図２（Ｂ）に示すＮＭＯＳトランジスタ４２のドレインに接続される負荷回路６０から、負荷回路６０の動作に必要な基準電流が引き抜かれる。

この結果、オペアンプとしての負荷回路６０は、オペアンプとしての動作可能な状態になる。

図２（Ｂ）には、ＮＭＯＳトランジスタ４２及び負荷回路６０を１つずつ示すが、実際には、ｎ個の負荷回路６０が、ｎ個のＮＭＯＳトランジスタ４２_１〜４２_ｎにそれぞれ接続されている。

このため、ｎ個のＮＭＯＳトランジスタ４２_１〜４２_ｎを通じて、ｎ個の負荷回路６０の各々に、ＮＭＯＳトランジスタ３２のドレイン電流と等しい電流値の電流が流し込まれる。

上述のように、電流の流し込みが必要な負荷回路５０と、電流の引き抜きが必要な負荷回路６０とでは、基準電流生成回路１と負荷回路との間での電流の方向が異なる。

このため、従来の基準電流生成回路１は、負荷回路５０に電流を流し込むためのＰＭＯＳトランジスタ４１_１〜４１_ｎと、負荷回路６０から電流を引き抜くためのＮＭＯＳトランジスタ４２_１〜４２_ｎとのように、回路構成が異なる２種類の回路を作成していた。

また、電流の流し込みが必要な負荷回路５０の数と、電流の引き抜きが必要な負荷回路６０の数とは、基準電流生成回路１を実装する装置によって異なる。

また、ＰＭＯＳトランジスタ４１_１〜４１_ｎとＮＭＯＳトランジスタ４２_１〜４２_ｎへの負荷回路５０、６０の接続を間違えると、負荷回路に流れる電流の方向が逆になるため、負荷回路５０、６０が動作不能になっていた。

このため、従来の基準電流生成回路１では、電流の流し込みが必要な回路負荷回路５０と、電流を引き抜きが必要な負荷回路６０との数及び配置等に合わせて、出力部４０内のＰＭＯＳトランジスタ４１_１〜４１_ｎとＮＭＯＳトランジスタ４２_１〜４２_ｎを別々に作製する必要があった。

ところで、ＬＳＩのような電子回路は、多品種、短期間開発の要求が益々強くなってきているため、基準電流生成回路のような基本的な回路は、電流の向きに関係なく多くの電子回路に接続できるように共通化することが望ましい。

ここで、共通性を向上させるために、出力電流の方向を流し込み又は引き抜きのどちらか一つの方向に固定した基準電流生成回路を作製し、電流の方向が逆になる負荷回路に用いる際にはカレントミラー回路を用いて電流の方向を反転させることが考えられる。

しかしながら、カレントミラー回路は、複数のＭＯＳトランジスタを含むため、ノイズ(熱雑音、フリッカ雑音)の発生、ＭＯＳトランジスタのばらつきによる電流コピーの精度の劣化等が生じる可能性があるという問題点がある。

また、上述のように、基準電流生成回路と負荷回路との接続関係は、電流の方向（流し込み又は引き抜き）によって異なるため、ブラックボックス回路として取り扱うことが容易ではなく、また、基準電流生成回路と負荷回路との接続を間違えると負荷回路が動作不能になるという問題があった。

以上のように、従来の基準電流生成回路は、電流の方向に応じた共通化が図られていないこと、ブラックボックス化が困難であること、誤接続の場合に負荷回路が動作不能になることという問題点がある。

以下で説明する実施の形態１乃至４では、上述の問題点を解決した基準電流生成回路を提供する。以下、実施の形態１乃至４の基準電流生成回路について説明する。

＜実施の形態１＞
図３は、実施の形態１の基準電流生成回路が適用されるサーバを示す図である。

実施の形態１の基準電流生成回路が適用されるサーバ８０は、ＣＰＵ（Central Processing Unit：中央演算処理装置）８１、制御装置８２、及び記憶装置８３を含む。

ＣＰＵ８１は、ＣＰＵコア８１Ａと高速シリアルインターフェイス回路８１Ｂとを含む演算処理装置である。高速シリアルインターフェイス回路８１Ｂは、ＣＰＵコア８１Ａと制御装置８２との間における高速データ通信を実現するために配設されている。

制御装置８２は、ＣＰＵ８１と記憶装置８３との間に配設され、ＣＰＵ８１及び記憶装置８３とは、例えば、専用のバスで接続されている。制御装置８２は、内部回路８２Ａと、高速シリアルインターフェイス回路８２Ｂ、８２Ｃとを含む。内部回路８２Ａは例えば、メモリーコントローラ、チップセット等を含む。高速シリアルインターフェイス回路８２Ｂは、ＣＰＵ８１と内部回路８２Ａとの間における高速データ通信を実現するために配設されている。また、高速シリアルインターフェイス回路８２Ｃは、内部回路８２Ａと記憶装置８３との間における高速データ通信を実現するために配設されている。

記憶装置８３は、記憶回路８３Ａと高速シリアルインターフェイス回路８３Ｂとを含む。記憶回路８３Ａは、例えば、ＲＯＭ（Read Only Memory：読み出し専用メモリ）、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）に代表される主記憶装置、及びハードディスクに代表される補助記憶装置を含む。高速シリアルインターフェイス回路８３Ｂは、制御装置８２と記憶回路８３Ａとの間における高速データ通信を実現するために配設されている。

このように、サーバ８０に含まれる高速シリアルインターフェイス回路８１Ｂ、８２Ｂ、８２Ｃ、８３Ｂは、ＣＭＯＳトランジスタを使用したアナログ回路を含むため、基準電流生成回路を含んでいる。実施の形態１の基準電流生成回路は、例えば、高速シリアルインターフェイス回路８１Ｂ、８２Ｂ、８２Ｃ、８３Ｂに実装される。

図４は、実施の形態１の基準電流生成回路を示す図である。

実施の形態１の基準電流生成回路１００は、基準電圧生成回路１０、電圧電流変換回路２０、Ｐｃｈ−Ｎｃｈ変換回路３０、入出力部１１０、出力電圧判定部１２０、及びステートマシン１３０を含む。

これらのうち、基準電圧生成回路１０、電圧電流変換回路２０、及びＰｃｈ−Ｎｃｈ変換回路３０は、それぞれ、図１に示した従来の基準電流生成回路１に含まれる基準電圧生成回路１０、電圧電流変換回路２０、及びＰｃｈ−Ｎｃｈ変換回路３０と同一であるため、説明を省略する。

なお、基準電圧生成回路１０は基準電圧を生成する基準電圧生成部の一例である。電圧電流変換回路２０及びＰｃｈ−Ｎｃｈ変換回路３０は、第１バイアス電圧としてのバイアス電圧PBIAS及び第２バイアス電圧としてのバイアス電圧NBIASを生成するバイアス電圧生成部の一例である。

また、Ｐｃｈ−Ｎｃｈ変換回路３０のＰＭＯＳトランジスタ３１は、バイアス電圧生成部に含まれる第１導電型の第１トランジスタの一例であり、ＮＭＯＳトランジスタ３２は、バイアス電圧生成部に含まれる第２導電型の第２トランジスタの一例である。また、電圧電流変換回路２０のＰＭＯＳトランジスタ２２は、第１導電型の第３トランジスタの一例である。

入出力部１１０は、ＰＭＯＳトランジスタ１１１、ＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３、及びＮＭＯＳトランジスタ１１４を含む。ＰＭＯＳトランジスタ１１１、ＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３、及びＮＭＯＳトランジスタ１１４は、電源（電源電圧Vdd）と接地との間で接続されている。これらのうち、ＰＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ１１４とは、それぞれカスコード接続されている。

入出力部１１０は、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の接続点に接続される入出力端子１１０Ａを有する。入出力端子１１０Ａには、負荷回路が接続される。

ここで、負荷回路としては、例えば、高速シリアルインターフェイス回路、ＰＬＬ、又はＡ／Ｄコンバータ等に含まれるオペアンプのように、ＣＭＯＳトランジスタを使用したアナログ回路が挙げられる。

入出力部１１０は、負荷回路に電流を流し込む場合は、入出力端子１１０Ａから電流を負荷回路に出力し、負荷回路から電流を引き抜く場合は、負荷回路から入出力端子１１０Ａを介して電流を入力する。

ＰＭＯＳトランジスタ１１１は、ソースが電源（電源電圧Vdd）に接続され、ゲートは電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートに接続され、ドレインはＰＭＯＳトランジスタ１１２のソースに接続される。すなわち、ＰＭＯＳトランジスタ１１１は、電圧電流変換回路２０内のトランジスタ２２とカレントミラー回路を構築している。

ＰＭＯＳトランジスタ１１１は、ＰＭＯＳトランジスタ３１から入力するバイアス電圧PBIASによって駆動されることにより、負荷回路に電流を流し込むための基準電流となるＰＭＯＳトランジスタ２２のドレイン電流と等しい電流値の電流を出力する第１電流出力用トランジスタトランジスタである。

すなわち、ＰＭＯＳトランジスタ１１１は、ＰＭＯＳトランジスタ２２のドレイン電流と等しい電流値（Iref）の電流を出力する定電流源（ソース電流源）として機能する。このため、図４には、ＰＭＯＳトランジスタ１１１の脇に、電流源の記号を記す。

ＰＭＯＳトランジスタ１１２は、ソースがＰＭＯＳトランジスタ１１１のドレインに接続され、ゲートがステートマシン１３０に接続され、ドレインがＮＭＯＳトランジスタ１１３のドレインと入出力部１１０の入出力端子１１０Ａとに接続される。

ＰＭＯＳトランジスタ１１２は、ステートマシン１３０からゲートに入力するＰｃｈ（P channel）制御信号によってオン／オフが切り替えられる。ＰＭＯＳトランジスタ１１２がオンになると、ＰＭＯＳトランジスタ１１１と入出力端子１１０Ａが接続され、ＰＭＯＳトランジスタ１１２がオフになると、ＰＭＯＳトランジスタ１１１と入出力端子１１０Ａは接続されていない状態になる。

ＮＭＯＳトランジスタ１１３は、ドレインがＰＭＯＳトランジスタ１１２のドレインと入出力部１１０の入出力端子１１０Ａとに接続され、ゲートがステートマシン１３０に接続され、ソースがＮＭＯＳトランジスタ１１４のドレインに接続される。

ＮＭＯＳトランジスタ１１３は、ステートマシンからゲートに入力するＮｃｈ（N channel）制御信号によってオン／オフが切り替えられる。ＮＭＯＳトランジスタ１１３がオンになると、ＮＭＯＳトランジスタ１１４と入出力端子１１０Ａが接続され、ＮＭＯＳトランジスタ１１３がオフになると、ＮＭＯＳトランジスタ１１４と入出力端子１１０Ａは接続されていない状態になる。

なお、ステートマシン１３０からＰＭＯＳトランジスタ１１２のゲートに入力するＰｃｈ制御信号と、ＮＭＯＳトランジスタ１１３のゲートに入力するＮｃｈ制御信号とは、逆位相である。このため、ＰＭＯＳトランジスタ１１２のオン／オフと、ＮＭＯＳトランジスタ１１３のオン／オフは逆位相で行われる。これにより、入出力部１１０の入出力端子１１０Ａには、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１４が同時に接続されることはなく、いずれか一方が接続されるか、又は、両方とも接続されないようになる。

ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３は、ＰＭＯＳトランジスタ１１１又はＮＭＯＳトランジスタ１１４を入出力端子１１０Ａに接続される負荷回路に切り替え的に接続する切替回路として機能する。

ＮＭＯＳトランジスタ１１４は、ドレインがＮＭＯＳトランジスタ１１３のソースに接続され、ゲートはＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートに接続され、ソースは接地されている。すなわち、ＮＭＯＳトランジスタ１１４は、Ｐｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２とカレントミラー回路を構築している。

ＮＭＯＳトランジスタ１１４は、ＮＭＯＳトランジスタ３２から入力されるバイアス電圧NBIASによって駆動されることにより、負荷回路から電流を引き抜くための基準電流となるＮＭＯＳトランジスタ３２のドレイン電流と等しい電流値の電流を出力する第２電流出力用トランジスタトランジスタである。

すなわち、ＮＭＯＳトランジスタ１１４は、ＮＭＯＳトランジスタ３２のドレイン電流と等しい電流値（Iref）の電流を出力する定電流源（シンク電流源）として機能する。このため、図４には、ＮＭＯＳトランジスタ１１４の脇に、電流源の記号を記す。

出力電圧判定部１２０は、基準飽和ドレイン電圧生成回路１２１、及びコンパレータ１２２、１２３を含む。

基準飽和ドレイン電圧生成回路１２１は、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３の動作領域と非動作領域との境界となるドレイン電圧（Ｖ_ＤＳ）である飽和ドレイン電圧を生成する回路である。

基準飽和ドレイン電圧生成回路１２１は、バイアス電圧PBIASとバイアス電圧NBIASに基づき、ＰＭＯＳトランジスタ１１２の飽和ドレイン電圧Vref(Pch)と、ＮＭＯＳトランジスタ１１３の飽和ドレイン電圧Vref(Nch)とを生成する。なお、基準飽和ドレイン電圧生成回路１２１の回路構成については後述する。

コンパレータ１２２は、非反転入力端（＋）が入出力部１１０の入出力端子１１０Ａに接続され、反転入力端（−）が基準飽和ドレイン電圧生成回路１２１に接続される。コンパレータ１２２の非反転入力端（＋）には、入出力端子１１０Ａから電圧値Ｖ_Ｉ／Ｏが入力し、反転入力端（−）には、基準飽和ドレイン電圧生成回路１２１からＰＭＯＳトランジスタ１１２の飽和ドレイン電圧Vref(Pch)が入力する。

コンパレータ１２２は、入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏと飽和ドレイン電圧Vref(Pch)とを比較し、比較結果を表す信号をステートマシン１３０に入力する。

コンパレータ１２３は、非反転入力端（＋）が入出力部１１０の入出力端子１１０Ａに接続され、反転入力端（−）が基準飽和ドレイン電圧生成回路１２１に接続される。コンパレータ１２３の非反転入力端（＋）には、入出力端子１１０Ａから電圧値Ｖ_Ｉ／Ｏが入力し、反転入力端（−）には、基準飽和ドレイン電圧生成回路１２１からＮＭＯＳトランジスタ１１３の飽和ドレイン電圧Vref(Nch)が入力する。

コンパレータ１２３は、入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏと飽和ドレイン電圧Vref(Nch)とを比較し、比較結果を表す信号をステートマシン１３０に入力する。

なお、入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏは、ＰＭＯＳトランジスタ１１２のドレイン電圧と、ＮＭＯＳトランジスタ１１３のドレイン電圧とに等しい。

ステートマシン１３０は、一対の入力端にそれぞれコンパレータ１２２、１２３の出力端が接続され、一対の出力端はそれぞれＰＭＯＳトランジスタ１１２のゲートとＮＭＯＳトランジスタ１１３のゲートとに接続されている。

ステートマシン１３０は、コンパレータ１２２とコンパレータ１２３から入力する比較結果に応じて、ＰＭＯＳトランジスタ１１２のオン／オフを制御するためのＰｃｈ制御信号及びＮＭＯＳトランジスタ１１３のオン／オフを制御するためのＮｃｈ制御信号を出力する。

このため、出力電圧判定部１２０及びステートマシン１３０は、入出力部１１０の入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏに基づき、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３のオン／オフを切り替える選択部として機能する。

なお、ステートマシン１３０は、ＦＦ（Flip Flop：フリップフロップ）及びカウンタ等の論理回路を含むデジタル回路である。ステートマシン１３０の処理については後述する。

以上のような実施の形態１の基準電流生成回路１００において、ＰＭＯＳトランジスタ１１１のゲートには電圧電流変換回路２０内のエラーアンプ２１の出力からバイアス電圧PBIASが、ＮＭＯＳトランジスタ１１４のゲートにはＰｃｈ−Ｎｃｈ変換回路３０からバイアス電圧NBIASが、それぞれ常に印加される。

実施の形態１の基準電流生成回路１００は、入出力端子１１０Ａに接続された負荷回路の種類（電流を流し込む回路、又は、電流を引き抜く回路）に応じて、ＰＭＯＳトランジスタ１１２又はＮＭＯＳトランジスタ１１３のいずれかをオンにすることにより、負荷回路への電流の流し込み、又は負荷回路からの電流の引き抜きを行う。

なお、入出力端子１１０Ａに接続された負荷回路の種類に応じて、ＰＭＯＳトランジスタ１１２又はＮＭＯＳトランジスタ１１３のいずれかをオンにする手法については後述する。

次に、図５を用いて、電流源となるＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１４の動作領域について説明する。

図５（Ａ）は、ＮＭＯＳトランジスタ１１４の出力電圧に対する出力電流の関係を示す特性図であり、図５（Ｂ）は、ＰＭＯＳトランジスタ１１１の出力電圧に対する出力電流の関係を示す特性図である。

図５（Ａ）は、ＮＭＯＳトランジスタ１１４のゲートに規定の電流を流すためのバイアス電圧である Vgs(=Vth_n+Vov)が印加された状態での出力電圧（ドレイン電圧（Ｖ_ＤＳ））と出力電流（ドレイン電流）の関係を示す。なお、VgsはＮＭＯＳトランジスタ１１４のソースに対するゲートの電圧、Vth_nはＮＭＯＳトランジスタ１１４の閾値電圧、VovはＮＭＯＳトランジスタ１１４のオーバードライブ電圧である。

出力電圧がVdsat(Vgs-Vth)以下では、ソース−ドレイン間の電圧が十分ではなく、ＮＭＯＳトランジスタ１１４は線形領域（非飽和領域）に入るので、出力電圧に対して出力電流が一定になる特性が得られない。

ＮＭＯＳトランジスタ１１４は、出力電圧に対して出力電流が一定になる動作条件で用いる必要がある。

このため、電流の引き抜きを行う場合には、入出力端子１１０Ａの電圧は、ＮＭＯＳトランジスタ１１４が飽和領域に入る飽和ドレイン電圧Vdsat以上である必要がある。

一般的に、飽和ドレイン電圧は、トランジスタの二乗則から式（１）で求められる。

基準飽和ドレイン電圧生成回路１２１は、ＮＭＯＳトランジスタ１１４の動作領域と非動作領域との境界となる飽和ドレイン電圧Vdsatを生成する。

なお、ＮＭＯＳトランジスタ１１４の飽和ドレイン電圧Vdsatは、例えば、ＮＭＯＳトランジスタ１１４のドレイン電流が飽和ドレイン電流Isatの９０％以上になる電圧値として規定すればよい。ここで、９０％という値は一例にすぎず、基準電流生成回路１００の利用環境や動作条件等に応じて適切な値に設定することができる。

図５（Ｂ）は、ＰＭＯＳトランジスタ１１１のゲートに規定の電流を流すためのバイアス電圧Vgs(=Vth_p-Vov)が印加された状態での出力電圧（ドレイン電圧（Ｖ_ＤＳ））と出力電流（ドレイン電流）の関係を示す。なお、VgsはＰＭＯＳトランジスタ１１１のソースに対するゲートの電圧、Vth_pはＰＭＯＳトランジスタ１１１の閾値電圧、VovはＰＭＯＳトランジスタ１１１のオーバードライブ電圧である。

出力電圧がVdd-Vov(=Vdd-Vdsat)より高い領域では、ＰＭＯＳトランジスタ１１１は線形領域(非飽和領域)に入るので、出力電圧に対して出力電流が一定になる特性が得られない。

ＰＭＯＳトランジスタ１１１は、電流の流し込みを行う場合に、出力電圧に対して出力電流が一定になる動作条件で用いる必要がある。

このため、電流の流し込みを行う場合には、入出力端子１１０Ａの電圧は、ＰＭＯＳトランジスタ１１１が飽和領域に入る飽和ドレイン電圧Vdd-Vdsat以下である必要がある。

なお、ＰＭＯＳトランジスタ１１１の飽和ドレイン電圧Vdd-Vdsatは、例えば、ＰＭＯＳトランジスタ１１１のドレイン電流が飽和ドレイン電流Isatの９０％以上になる電圧値として規定すればよい。

次に、図６を用いて、ＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４のドレイン電圧と動作領域の関係について説明する。

図６（Ａ）は、実施の形態１の基準電流生成回路１００のＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４のドレイン電圧と動作領域の関係を示す図である。図６（Ｂ）は、実施の形態１の基準電流生成回路１００のＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３の動作条件を示す表である。

図６（Ａ）に示すように、ＰＭＯＳトランジスタ１１１は、ドレイン電圧がVdd-Vdsat以下で動作（オン）し、ドレイン電圧がVdd-Vdsatより高くなると非動作（オフ）となる。

また、ＮＭＯＳトランジスタ１１４は、ドレイン電圧がVdsat以上で動作（オン）し、ドレイン電圧がVdsatより低くなると非動作（オフ）となる。

これは、図６（Ｂ）の表に示す通りである。

以上より、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１４とをオン／オフさせるためには、次のように動作させる必要がある。すなわち、入出力端子１１０Ａの電圧がVdsat以上、Vdd-Vdsat未満の領域では、ＰＭＯＳトランジスタ１１２をオンにするとともに、ＮＭＯＳトランジスタ１１３をオフにする。また、ドレイン電圧がVdd-Vdsat以上の領域では、ＮＭＯＳトランジスタ１１３をオンにするとともに、ＰＭＯＳトランジスタ１１３をオフにする。

このような動作は、基準飽和ドレイン電圧生成回路１２１が生成する飽和ドレイン電圧Vref(Pch)をVdd-Vdsatに設定するとともに、飽和ドレイン電圧Vref(Nch)をVdsatに設定することによって実現される。

次に、図７及び図８を用いて、基準飽和ドレイン電圧生成回路１２１の具体的な回路構成について説明する。

図７は、基準飽和ドレイン電圧生成回路として用いる比較用の回路を示す図である。

基準飽和ドレイン電圧生成回路は、飽和ドレイン電圧Vref(Pch)としての電圧Vdd-Vdsatと、飽和ドレイン電圧Vref(Nch)としての電圧Vdsatとの２種類の電圧を出力することのできる回路であればよい。

ここで、２種類の電圧Vdd-Vdsat、Vdsatを生成する回路は、図７に示すように、３つの抵抗器Ｒ１、Ｒ２、Ｒ３を電源と接地との間に直列接続し、抵抗器Ｒ１、Ｒ２の接続点の電圧と、抵抗器Ｒ２、Ｒ３の接続点の電圧とを出力する回路を組み、抵抗器Ｒ１、Ｒ２、Ｒ３の抵抗値の比率を調整することによって実現することができる。

このような回路を基準飽和ドレイン電圧生成回路として用いれば、電圧Vdd-Vdsatを飽和ドレイン電圧Vref(Pch)としてコンパレータ１２２の反転入力端（−）に入力するとともに、電圧Vdsatを飽和ドレイン電圧Vref(Nch)としてコンパレータ１２３の反転入力端（−）に入力することができる。

しかしながら、図７に示すように抵抗器Ｒ１、Ｒ２、Ｒ３を直列接続しただけの回路は、電源電圧の変動によって、電圧Vdd-Vdsat、Vdsatに変動が生じる場合がある。

このため、実施の形態１の基準電流生成回路１００は、図８に示す回路を基準飽和ドレイン電圧生成回路１２１として用いることが望ましい。

図８は、実施の形態１の基準電流生成回路１００の基準飽和ドレイン電圧生成回路１２１の回路構成を示す図である。

図８に示すように、基準飽和ドレイン電圧生成回路１２１として、ＭＰ１〜ＭＰ４、及びＭＮ１〜ＭＮ４を含む回路を構築する。

ＭＰ１〜ＭＰ４は、それぞれ、ＰＭＯＳトランジスタである。ＭＮ１〜ＭＮ４は、それぞれ、ＮＭＯＳトランジスタである。

ＭＰ１のゲートには、バイアス電圧PBIASが入力され、ＭＮ２とＭＮ４のゲートには、バイアス電圧NBIASが入力される。

ここで、バイアス電圧PBIAS、NBIASは、それぞれ、入出力部１１０のＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４のゲートに入力するバイアス電圧と共通のバイアス電圧であり、それぞれ、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲート、Ｐｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートから入力する（図４参照）。

ＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４の閾値電圧をそれぞれVth_p、Vth_n、オーバードライブ電圧をVov(V over drive)とすると、バイアス電圧PBIASは(Vdd-Vth_p-Vov)と表され、バイアス電圧NBIASは(Vth_n+Vov)と表される。

ＭＰ１は、ソースが電源（電源電圧Vdd）に接続され、ドレインはＭＰ２のソースに接続される。また、上述のように、ＭＰ１のゲートは、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートに接続されており、バイアス電圧PBIAS(Vdd-Vth_p-Vov)が入力する。なお、ＭＰ１のドレイン電圧は、飽和ドレイン電圧Vref(Pch)(=Vdd-Vdsat)として出力される。

ＭＰ２は、ソースがＭＰ１のドレインに接続され、ドレインがＭＮ１のドレインに接続され、ゲートがＭＰ３のゲートに接続される。ＭＰ２は、ＭＰ１にカスコード接続されており、ＭＰ１のドレイン電圧の変動を抑制するために設けられている。

ＭＰ３は、ソースが電源（電源電圧Vdd）に接続され、ドレインがＭＮ２のドレインに接続され、ゲートがＭＰ２のゲートに接続されている。また、ＭＰ３のゲートは自己のドレインに接続されている。すなわち、ＭＰ３は、電源とＭＮ２のドレインとの間にダイオード接続されている。

また、ＭＰ３のゲート幅は、ＭＰ１、ＭＰ２、ＭＰ４のゲート幅の１／４に設定される。ＭＰ３は、ゲート幅以外は、ＭＰ１、ＭＰ２、ＭＰ４と同一のサイズを有する。

ＭＰ４は、ソースが電源（電源電圧Vdd）に接続され、ドレインがＭＮ３のドレインに接続され、ゲートは自己のドレインに接続されている。すなわち、ＭＰ４は、電源とＭＮ３のドレインとの間にダイオード接続されている。

ＭＮ１は、ドレインがＭＰ２のドレインに接続され、ソースが接地され、ゲートはＭＮ３のゲートに接続されている。また、ＭＮ１のドレインは自己のゲートに接続されている。すなわち、ＭＮ１は、ＭＰ２のドレインと接地との間にダイオード接続されている。

また、ＭＮ１のゲート幅は、ＭＮ２、ＭＮ３、ＭＮ４のゲート幅の１／４に設定される。ＭＮ１は、ゲート幅以外は、ＭＮ２、ＭＮ３、ＭＮ４と同一のサイズを有する。

ＭＮ２は、ドレインがＭＰ３のドレインに接続され、ソースが接地され、ゲートはＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートに接続されている。ＭＮ２のゲートには、バイアス電圧NBIAS(Vth_n+Vov)が入力する。

ＭＮ３は、ドレインがＭＰ４のドレインに接続され、ソースがＭＮ４のドレインに接続され、ゲートがＭＮ１のゲートに接続される。ＭＮ３は、ＭＮ４にカスコード接続されており、ＭＮ４のドレイン電圧を固定するために配設されている。

ＭＮ４は、ドレインがＭＮ３のソースに接続され、ソースが接地され、ゲートがＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートに接続されている。

図８に示す基準飽和ドレイン電圧生成回路１２１において、バイアス電圧PBIAS(VDD-Vth_p-Vov)をＭＰ１のゲートに印加すると、ＭＰ１のドレイン電圧は、カスコード接続されたＭＰ２によって固定され、Vdd-Vdsatになる。基準飽和ドレイン電圧生成回路１２１は、ＭＰ１のドレイン電圧Vdd-Vdsatをコンパレータ１２２の反転入力端（−）に入力する飽和ドレイン電圧Vref(Pch)として出力する。

ＭＰ２のゲートに入力する電圧は、ＭＮ２、ＭＰ３がバイアス電圧NBIAS(Vth_n+Vov)から生成する。ＭＰ３のゲート幅は、ＭＰ１、ＭＰ２、ＭＰ４のゲート幅の１／４であるため、ＭＰ３のゲートから出力される電圧は、Vdd-Vth_p-2×Vovになる。

また、ＭＮ４のゲートにバイアス電圧NBIASが印加され、ＭＮ４にカスコード接続されたＭＮ３でドレイン電圧の変動を抑制することで、ＭＮ４のドレイン電圧はVdsatに固定される。ＭＮ４のドレイン電圧Vdsatは、基準飽和ドレイン電圧Vref(Nch)としてコンパレータ１２３の反転入力端（−）に入力する。

基準飽和ドレイン電圧Vref(Pch)(= Vdd-Vdsat)を生成する電流パスの一番下流側にあるＭＮ１のゲート幅がＭＮ２、ＭＮ３、ＭＮ４のゲート幅の１／４に設定されているため、ＭＮ３のゲート電圧は、Vth_n+2×Vovになる。

以上のように、図８に示す回路を基準飽和ドレイン電圧生成回路１２１として用いることにより、電圧Vdd-Vdsatと電圧Vdsatを高精度に生成することができる。

図８に示す回路は、トランジスタ（ＭＰ１〜ＭＰ４、ＭＮ１〜ＭＮ４）だけで実現されているため、電流源として用いるＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４と同一サイズのトランジスタを用いることにより、製造時のばらつき（特に、チップ間でのばらつき）を抑制することができる。

また、図８に示す回路は、電流源として用いるＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４と同一サイズのトランジスタを用いるとともに、電圧電流変換回路２０とＰｃｈ−Ｎｃｈ変換回路３０から出力されるバイアス電圧PBIAS、NBIASに基づいて、電圧Vdd-Vdsat、Vdsatを生成している。

このため、電圧電流変換回路２０で生成する基準電流（Iref）の電流値を変更した場合でも、基準飽和ドレイン電圧Vref(Pch)、Vref(Nch)として用いる電圧Vdd-Vdsat、Vdsatが追従できるという利点がある。

また、電流源として用いるＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４と同一サイズのトランジスタを用いることにより、電源電圧Vddが変動しても、電圧Vdd-Vdsat、Vdsatが追従できるという利点がある。

次に、図９のフローチャートを用いて、ステートマシン１３０の処理について説明する。

図９は、実施の形態１の基準電流生成回路１００のステートマシン１３０によって実現される処理を示すフローチャートである。

ステートマシン１３０は、処理を開始すると（ＳＴＡＲＴ）、まず、Ｐｃｈ制御信号及びＮｃｈ制御信号をともにオフにする（ステップＳ１）。ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３をともにオフにすることにより、ステートマシン１３０を初期化するためである。なお、この場合、Ｐｃｈ制御信号は“１”、Ｎｃｈ制御信号は“０”である。

ステートマシン１３０は、Ｐｃｈ制御信号をオンにする（ステップＳ２）。具体的には、ステートマシン１３０は、Ｐｃｈ制御信号を“０”にし、ＰＭＯＳトランジスタ１１２をオンにする。

ステートマシン１３０は、入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏが、ＰＭＯＳトランジスタ１１１の動作条件となる出力電圧Vdd-Vsat以下であるか否かを判定する（ステップＳ３）。

ステートマシン１３０は、ステップＳ３において、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯがVdd-Vsat以下であると判定すれば（Ｓ３ ＹＥＳ）、処理を終了する（ＥＮＤ）。

この場合は、入出力端子１１０Ａに、電流の流し込みが必要な負荷回路が接続されている場合に相当する。電流の流し込みが必要な負荷回路が入出力端子１１０Ａに接続されると、ＰＭＯＳトランジスタ１１１からＰＭＯＳトランジスタ１１２及び入出力端子１１０Ａを経て負荷回路まで電流パスが形成されて電流が流れるため、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯはVdd-Vdsat以下となる。

ステートマシン１３０は、ステップＳ３において、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯがVdd-Vsat以下ではない（Ｓ３ ＮＯ）と判定した場合は、Ｐｃｈ制御信号をオフにする（ステップＳ４）。具体的には、ステートマシン１３０は、Ｐｃｈ制御信号を“１”にしてＰＭＯＳトランジスタ１１２をオフにする。

これは、入出力端子１１０Ａに、負荷回路が接続されていない場合、又は、電流の引き抜きを必要とする負荷回路が接続された場合に相当する。これらの場合は、電流源であるＰＭＯＳトランジスタ１１１から負荷回路への電流パスが形成されないため、入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏは、電源電圧（Vdd）と同一になり、Vdd-Vsatより高くなる。

ステートマシン１３０は、Ｎｃｈ制御信号をオンにする（ステップＳ５）。具体的には、ステートマシン１３０は、Ｎｃｈ制御信号を“１”にして、ＮＭＯＳトランジスタ１１３をオンにする。Ｓ５の処理は、電流の引き抜きが必要な負荷回路が入出力端子１１０Ａに接続されたか否かを判定するための準備として、ＮＭＯＳトランジスタ１１３をオンにする処理である。

ステートマシン１３０は、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯがＮＭＯＳトランジスタ１１４の動作条件となる出力電圧Vdsat以上であるか否かを判定する（ステップＳ６）。電流の引き抜きが必要な負荷回路が入出力端子１１０Ａに接続されたか否かを判定するためである。

ステートマシン１３０は、ステップＳ６において、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯがVdsat以上であると判定した場合は（Ｓ６ ＹＥＳ）、処理を終了する（ＥＮＤ）。

この場合は、入出力端子１１０Ａに、電流の引き抜きが必要な負荷回路が接続されている場合に相当する。電流の引き抜きが必要な負荷回路が入出力端子１１０Ａに接続されると、負荷回路から入出力端子１１０Ａ及びＮＭＯＳトランジスタ１１３を経てＮＭＯＳトランジスタ１１４まで電流パスが形成されて電流が流れるため、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯはVdsat以上となる。

ステートマシン１３０は、ステップＳ６において、入出力端子１１０Ａの電圧値Ｖ_Ｉ／ＯがVdsat以上ではないと判定した場合は（Ｓ６ ＮＯ）、Ｎｃｈ制御信号をオフにする（ステップＳ７）。

これは、入出力端子１１０Ａに、負荷回路が接続されていない場合に相当する。この場合は、負荷回路から電流源であるＮＭＯＳトランジスタ１１４への電流パスが形成されないため、入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏは接地電圧と同一になる。

ステートマシン１３０は、ステップＳ７の処理を終えると、一連の処理を終了する（ＥＮＤ）。

以上、実施の形態１の基準電流生成回路１００によれば、電流の流し込みが必要な負荷回路、又は電流の引き抜きが必要な負荷回路のどちらが入出力端子１１０Ａに接続されても、ステートマシン１３０が入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏに基づいて電流源を選択する。入出力端子１１０Ａの電圧値Ｖ_Ｉ／Ｏに基づいてＰＭＯＳトランジスタ１１２又はＮＭＯＳトランジスタ１１３のいずれかをオンにすることにより、電流源は、ＰＭＯＳトランジスタ１１１又はＮＭＯＳトランジスタ１１４のいずれかに選択される。

すなわち、電流の流し込みが必要な負荷回路であっても、電流の引き抜きが必要な負荷回路であっても、入出力部１１０の入出力端子１１０Ａに接続するだけで、電流パスを形成することができ、負荷回路を動作させることができる。

このため、実施の形態１によれば、従来の基準電流生成回路１の出力部４０（図１参照）のように、電流を流し込むタイプの負荷回路用の回路と、電流を引き抜くための負荷回路用の回路を作り分ける必要がなく、電流の方向に関係なく共通化を図った基準電流生成回路１００を提供することができる。

なお、入出力端子１１０Ａに負荷回路が接続されていない場合は、ＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４ともにオフになるため、入出力端子１１０Ａに電流が流れることはない。

また、電流の方向に関わらず回路の共通化を図ったため、ブラックボックス回路として取り扱うことが容易になるとともに、負荷回路の接続間違いが生じないようにすることができる。

このため、実施の形態１の基準電流生成回路１００は、多品種、短期間開発の要求が強まっているＬＳＩのような電子回路に好適である。

なお、以上では、図９に示したように、ステートマシン１３０が入出力端子１１０Ａに電流を流し込む必要のある負荷回路が接続されているか否かを判定し（ステップＳ３）、電流を流し込む必要のある負荷回路が接続されていないと判定した場合に（Ｓ３ ＮＯ）、入出力端子１１０Ａに電流を引き抜く必要のある負荷回路が接続されているか否かを判定する（Ｓ６）形態について説明した。

しかしながら、判定の順番は、上述の順番とは逆であってもよい。すなわち、ステートマシン１３０が入出力端子１１０Ａに電流を引き抜く必要のある負荷回路が接続されているか否かを判定し、電流を引き抜く必要のある負荷回路が接続されていないと判定した場合に、入出力端子１１０Ａに電流を流し込む必要のある負荷回路が接続されているか否かを判定してもよい。

また、以上では、バイアス電圧生成部として電圧電流変換回路２０及びＰｃｈ−Ｎｃｈ変換回路３０を含む形態について説明したが、バイアス電圧生成部は、図１０に示す回路であってもよい。

図１０は、実施の形態１の変形例の基準電流生成回路１００に含まれるバイアス電圧生成部の回路構成を示す図である。

図１０に示すバイアス電圧生成部２０Ａは、エラーアンプ２１、ＰＭＯＳトランジスタ２２、及び抵抗器２３に加えて、エラーアンプ２４、ＮＭＯＳトランジスタ２５、及び抵抗器２６を含む。

図１０に示すバイアス電圧生成部２０Ａは、バイアス電圧PBIASとバイアス電圧NBIASを生成するため、基準電流生成回路１００にバイアス電圧生成部２０Ａを用いる場合は、図４に示すＰｃｈ−Ｎｃｈ変換回路３０は不要である。

エラーアンプ２１、ＰＭＯＳトランジスタ２２、及び抵抗器２３の接続関係及び動作は、図４に示すエラーアンプ２１、ＰＭＯＳトランジスタ２２、及び抵抗器２３と同一である。ＰＭＯＳトランジスタ２２のゲート電圧から出力するバイアス電圧PBIASは、図４に示す入出力部１１０のＰＭＯＳトランジスタ１１１のゲートに入力する。図１０では、ＰＭＯＳトランジスタ２２がバイアス電圧生成部の第１導電型の第１トランジスタの一例である。また、エラーアンプ２１はバイアス電圧生成部の第１エラーアンプの一例であり、抵抗器２３はバイアス電圧生成部の第１抵抗器の一例である。

エラーアンプ２４は、非反転有力端に基準電圧生成回路１０が接続され、出力端にＮＳＭＯＳトランジスタ２５のゲートが接続され、反転入力端にＮＭＯＳトランジスタ２５のドレイン電流が負帰還されるように接続されている。

ＮＭＯＳトランジスタ２５は、ゲートにエラーアンプ２４の出力端が接続され、ソースが接地され、ドレインは抵抗器２６を介して電源（電源電圧Vdd）に接続されている。

抵抗器２６は、ＮＭＯＳトランジスタ２５のドレインと電源との間に配設されている。

このような電圧電流変換回路２０において、エラーアンプ２４は、基準電圧生成回路１０から入力する基準電圧と、抵抗器２６の下流側における電圧とを比較し、抵抗器２６の下流側の電圧が基準電圧に等しくなるようにＮＭＯＳトランジスタ２５を駆動する。

ＮＳＭＯＳトランジスタ２５のゲート電圧は、バイアス電圧NBIASとして直接出力され、図４に示す入出力部１１０のＮＭＯＳトランジスタ１１４のゲートに入力する。図１０では、ＮＭＯＳトランジスタ２５がバイアス電圧生成部の第２導電型の第２トランジスタの一例である。また、エラーアンプ２４はバイアス電圧生成部の第２エラーアンプの一例であり、抵抗器２６はバイアス電圧生成部の第２抵抗器の一例である。

＜実施の形態２＞
図１１は、実施の形態２の基準電流生成回路２００の回路構成を示す図である。

実施の形態２の基準電流生成回路２００は、図４に示す実施の形態１の基準電流生成回路１００の入出力部１１０をｎ個に増設した点が、実施の形態１の基準電流生成回路１００と異なる。

基準電流生成回路２００は、入出力部１１０_１、１１０_２、・・・、１１０_ｎ−１、１１０_ｎ、逆マルチプレクサ１４０、及びマルチプレクサ１５０を含む。

図１１では、基準電圧生成回路１０、電圧電流変換回路２０、及びＰｃｈ−Ｎｃｈ変換回路３０の図示を省略するが、入出力部１１０_１〜１１０_ｎの各々のＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１４のゲートは、それぞれ、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートとＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートに接続されている。

このため、入出力部１１０_１〜１１０_ｎの各々のＰＭＯＳトランジスタ１１１のゲートには、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートからバイアス電圧PBIASが入力する。また、入出力部１１０_１〜１１０_ｎの各々のＮＭＯＳトランジスタ１１４のゲートには、Ｐｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートからバイアス電圧NBIASが入力する。

入出力部１１０_１〜１１０_ｎの各々のＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１４は、それぞれ、電圧電流変換回路２０内のＰＭＯＳトランジスタ２２及びＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２とカレントミラー回路を構築している。

また、入出力部１１０_１〜１１０_ｎの各々の入出力端子１１０Ａ_１〜１１０Ａ_ｎには、それぞれ、電流の流し込みが必要な負荷回路、又は、電流の引き抜きが必要な負荷回路のいずれかが接続される。なお、すべての入出力端子１１０Ａ_１〜１１０Ａ_ｎに負荷回路を接続する必要はなく、負荷回路が接続されない入出力端子が存在してもよい。

また、入出力部１１０_１〜１１０_ｎは、それぞれ、一対のＦＦ１１５、１１６を有する。入出力部１１０_１〜１１０_ｎの各々の内部において、ＦＦ１１５の出力端子は、ＰＭＯＳトランジスタ１１２のゲートに接続されており、ＦＦ１１６の出力端子は、ＮＭＯＳトランジスタ１１３のゲートに接続されている。 入出力部１１０_１〜１１０_ｎの各々の内部にあるＦＦ１１５は、ステートマシン１３０から入力するＰｃｈ制御信号を保持する。同様に、入出力部１１０_１〜１１０_ｎの各々の内部にあるＦＦ１１６は、ステートマシン１３０から入力するＮｃｈ制御信号を保持する。

なお、入出力部１１０_１〜１１０_ｎの各々の内部のＰＭＯＳトランジスタ１１２又はＮＭＯＳトランジスタ１１３のどちらをオンにするかを決定していない初期状態では、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３の両方をオフにするために、ＦＦ１１５にはデータ“１”が設定され、ＦＦ１１６には、データ“０”が設定される。

逆マルチプレクサ１４０は、入出力部１１０_１〜１１０_ｎの各々のＦＦ１１５、１１６の入力端子に接続されている。

マルチプレクサ１５０は、入出力部１１０_１〜１１０_ｎの各々の入出力端子１１０Ａ_１〜１１０Ａ_ｎに接続されている。

逆マルチプレクサ１４０及びマルチプレクサ１５０には、入出力部１１０_１〜１１０_ｎのうちのいずれか１つを選択するための選択信号がステートマシン１３０から入力している。ステートマシン１３０は、ｎ個の入出力部１１０_１〜１１０_ｎを順番に選択するために、選択信号を順次切り替える。

逆マルチプレクサ１４０及びマルチプレクサ１５０によって入出力部１１０_１〜１１０_ｎのうちのいずれか１つが選択されると、選択された入出力部では、実施の形態１の基準電流生成回路１００と同様に、ステートマシン１３０によって図９に示す処理と同一の処理が行われる。逆マルチプレクサ１４０及びマルチプレクサ１５０による入出力部１１０_１〜１１０_ｎのうちのいずれか１つの選択は、逆マルチプレクサ１４０及びマルチプレクサ１５０に入力する選択信号に基づいて行われる。選択信号は、入出力部１１０_１〜１１０_ｎのうちのいずれか１つを示す。

ステートマシン１３０がＰｃｈ制御信号をオンにすると（図９のステップＳ２参照）、逆マルチプレクサ１４０は、オンにされたＰｃｈ制御信号を、入力した選択信号が示す入出力部のＦＦ１１５を通じてＰＭＯＳトランジスタ１１２のゲートに入力する。また、ステートマシン１３０がＮｃｈ制御信号をオンにすると（図９のステップＳ５参照）、逆マルチプレクサ１４０は、オンにされたＮｃｈ制御信号を、入力する選択信号が示す入出力部のＦＦ１１６を通じてＮＭＯＳトランジスタ１１３のゲートに入力する。

そして、ステートマシン１３０によって図９に示す処理と同一の処理が行われた結果、負荷回路の種類に応じて、ＰＭＯＳトランジスタ１１２、又はＮＭＯＳトランジスタ１１３がオンにされる。

ＰＭＯＳトランジスタ１１２をオンにする場合は、ＦＦ１１５にオン（“０”）のＰｃｈ制御信号が設定され、ＦＦ１１６にオフ（“０”）のＮｃｈ制御信号が設定される。また、ＮＭＯＳトランジスタ１１３をオンにする場合は、ＦＦ１１５にオフ（“１”）のＰｃｈ制御信号が設定され、ＦＦ１１６にオン（“１”）のＮｃｈ制御信号が設定される。

実施の形態２の基準電流生成回路２００では、ステートマシン１３０が選択信号を順次切り替えることによって、逆マルチプレクサ１４０がＰｃｈ制御信号／Ｎｃｈ制御信号を入力する入出力部を、ｎ個の入出力部１１０_１〜１１０_ｎから順次選択する。

マルチプレクサ１５０は、選択信号が示す入出力部（１１０_１〜１１０_ｎのうちのいずれか１つ）から出力されるＶ_Ｉ／Ｏを出力電圧判定部１２０に供給する。出力電圧判定部１２０は、選択信号が示す入出力部（１１０_１〜１１０_ｎのうちのいずれか１つ）のＶ_Ｉ／Ｏと基準電圧とを比較し、比較結果に応じてＰｃｈ制御信号又はＮｃｈ制御信号を出力する。

各入出力部のＦＦ１１５、ＦＦ１１６は、ステートマシン１３０によって設定されたＰｃｈ制御信号、Ｎｃｈ制御信号をそれぞれ保持する。

なお、逆マルチプレクサ１４０及びマルチプレクサ１５０による入出力部１１０_１〜１１０_ｎの選択は、入出力部を１つずつ選択するように順番に行えばよく、例えば、入出力部１１０_１〜１１０_ｎの順に選択を行えばよい。

以上のように、実施の形態２の基準電流生成回路２００では、入出力端子１１０Ａ_１〜１１０Ａ_ｎの各々に負荷回路が接続されると、逆マルチプレクサ１４０及びマルチプレクサ１５０が入出力部１１０_１〜１１０_ｎを１つずつ順番に選択する。

そして、入出力部１１０_１〜１１０_ｎの各々について、図９に示した処理を行い、負荷回路の種類に応じてＮＭＯＳトランジスタ１１２、又はＮＭＯＳトランジスタ１１３をオンにするために、ＦＦ１１５、ＦＦ１１６にＰｃｈ制御信号、Ｎｃｈ制御信号をそれぞれ設定する。

このため、実施の形態２によれば、電流の流し込みが必要な負荷回路、又は電流の引き抜きが必要な負荷回路のどちらが入出力端子１１０Ａ_１〜１１０Ａ_ｎに接続されても、ステートマシン１３０が入出力端子１１０Ａ_１〜１１０Ａ_ｎの電圧値Ｖ_Ｉ／Ｏに基づいて電流源を選択する。電流源は、入出力端子１１０Ａ_１〜１１０Ａ_ｎの電圧値Ｖ_Ｉ／Ｏに基づいて、ＰＭＯＳトランジスタ１１１又はＮＭＯＳトランジスタ１１４のいずれかが選択される。

すなわち、電流の流し込みが必要な負荷回路であっても、電流の引き抜きが必要な負荷回路であっても、入出力部１１０_１〜１１０_ｎの入出力端子１１０Ａ_１〜１１０Ａ_ｎに接続するだけで、電流パスを形成することができ、負荷回路を動作させることができる。

このため、実施の形態２によれば、従来の基準電流生成回路１の出力部４０（図１参照）のように、電流を流し込むタイプの負荷回路用と、電流を引き抜くための負荷回路用の回路を作り分ける必要がなく、電流の方向に応じた共通化を図った基準電流生成回路２００を提供することができる。

また、電流の方向に関わらず回路の共通化を図ったため、ブラックボックス回路として取り扱うことが容易になるとともに、負荷回路の接続間違いが生じないようにすることができる。

このため、実施の形態２の基準電流生成回路２００は、多品種、短期間開発の要求が強まっているＬＳＩのような電子回路に好適である。

＜実施の形態３＞
実施の形態３の基準電流生成回路は、入出力部の回路構成が実施の形態１の基準電流生成回路１００の入出力部１１０と異なる。その他の構成は、実施の形態１の基準電流生成回路１００と同様であるため、実施の形態１と同一の構成要素には、同一符号を付し、その説明を省略する。

図１２は、実施の形態３の基準電流生成回路の入出力部を示す図である。

実施の形態３の基準電流生成回路の入出力部３１０では、電源（電源電圧Vdd）と接地との間に、ＰＭＯＳトランジスタ１１１及びＮＭＯＳトランジスタ１１４が直接的に接続されており、ＰＭＯＳトランジスタ１１１のドレインとＮＭＯＳトランジスタ１１４のドレインとの接続点に入出力部３１０の入出力端子３１０Ａが接続されている。

なお、図１２に示すＰＭＯＳトランジスタ１１１は、実施の形態１のＰＭＯＳトランジスタ１１１と同様に、負荷回路に電流を流し込むための電流源（ソース電流源）である。また、図１２に示すＮＭＯＳトランジスタ１１４は、実施の形態１のＮＭＯＳトランジスタ１１４と同様に、負荷回路から電流を引き抜くための電流源（シンク電流源）である。このため、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１４の脇に、電流源の記号を記す。

ＰＭＯＳトランジスタ１１１のゲートには、ＰＭＯＳトランジスタ３１１のドレインとＰＭＯＳトランジスタ３１３のソースが接続されている。

ＰＭＯＳトランジスタ３１１は、ソースが電源（電源電圧Vdd）に接続され、ドレインがＰＭＯＳトランジスタ１１１のゲートとＰＭＯＳトランジスタ３１３のソースとに接続され、ゲートがインバータ３１２の出力端に接続されている。

インバータ３１２は、入力端がステートマシン１３０（図４参照）とＰＭＯＳトランジスタ３１３のゲートとに接続され、出力端はＰＭＯＳトランジスタ３１１のゲートに入力されている。インバータ３１２の入力端には、ステートマシン１３０からＰｃｈ制御信号が入力する。

ＰＭＯＳトランジスタ３１３は、ソースがＰＭＯＳトランジスタ１１１のゲートとＰＭＯＳトランジスタ３１１のドレインとに接続され、ドレインが電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２（図４参照）のゲートに接続され、ゲートがインバータ３１２の入力端とステートマシン１３０（図４参照）に接続されている。

ＰＭＯＳトランジスタ３１３のドレインには、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートからバイアス電圧PBIASが入力する。また、ＰＭＯＳトランジスタ３１３のゲートには、ステートマシン１３０からＰｃｈ制御信号が入力する。

ＮＭＯＳトランジスタ１１４のゲートには、ＮＭＯＳトランジスタ３１４のドレインとＮＭＯＳトランジスタ３１６のソースが接続されている。

ＮＭＯＳトランジスタ３１４は、ソースが接地され、ドレインがＮＭＯＳトランジスタ１１４のゲートとＮＭＯＳトランジスタ３１６のソースとに接続され、ゲートがインバータ３１５の出力端に接続されている。

インバータ３１５は、入力端がＮＭＯＳトランジスタ３１６のゲートとステートマシン１３０（図４参照）とに接続されており、出力端がＮＭＯＳトランジスタ３１４のゲートに接続されている。インバータ３１５の入力端には、ステートマシン１３０からＮｃｈ制御信号が入力する。

ＮＭＯＳトランジスタ３１６は、ソースがＮＭＯＳトランジスタ１１４のゲートとＮＭＯＳトランジスタ３１４のドレインに接続されており、ドレインがＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２（図４参照）のゲートに接続されており、ゲートがインバータ３１５の入力端とステートマシン１３０とに接続されている。

ＮＭＯＳトランジスタ３１６のドレインには、Ｐｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートからバイアス電圧NBIASが入力する。また、ＮＭＯＳトランジスタ３１６のゲートには、ステートマシン１３０からＮｃｈ制御信号が入力する。

このような入出力部３１０において、初期状態では、バイアス電圧PBIAS、NBIASは、それぞれ、電圧電流変換回路２０及びＰｃｈ−Ｎｃｈ変換回路３０からＰＭＯＳトランジスタ３１３のドレイン、ＮＭＯＳトランジスタ３１６のドレインに常時入力している。

また、初期状態では、ステートマシン１３０からインバータ３１２の入力端とＰＭＯＳトランジスタ３１３のゲートとに入力するＰｃｈ制御信号は、オフ（“１”）である。

これにより、インバータ３１２の出力が“０”となり、ＰＭＯＳトランジスタ３１１がオンになるため、ＰＭＯＳトランジスタ１１１はオフである。なお、このときＰＭＯＳトランジスタ３１３はオフである。

また、初期状態では、ステートマシン１３０からインバータ３１５の入力端とＮＭＯＳトランジスタ３１６のゲートとに入力するＮｃｈ制御信号はオフ（“０”）である。

これにより、インバータ３１５の出力は“１”となり、ＮＭＯＳトランジスタ３１４がオンになるため、ＮＭＯＳトランジスタ１１４はオフである。なお、このときＮＭＯＳトランジスタ３１６はオフである。

Ｐｃｈ制御信号がオン（“０”）になると、インバータ３１２の出力が“１”になることによってＰＭＯＳトランジスタ３１１がオフになり、ＰＭＯＳトランジスタ３１３がオンになるため、ＰＭＯＳトランジスタ１１１のゲートにバイアス電圧PBIASが入力し、ＰＭＯＳトランジスタ１１１がオンになる。

また、Ｎｃｈ制御信号がオン（“１”）になると、インバータ３１５の出力が“０”になることによってＮＭＯＳトランジスタ３１４がオフになり、ＮＭＯＳトランジスタ３１６がオンになるため、ＮＭＯＳトランジスタ１１４のゲートにバイアス電圧NBIASが入力し、ＮＭＯＳトランジスタ１１４がオンになる。

以上のように、入出力部３１０は、実施の形態１の入出力部１１０と同様に、ステートマシン１３０から入力されるＰｃｈ制御信号、Ｎｃｈ制御信号によってＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４のオン／オフを制御できる。

このため、入出力部３１０を実施の形態１の入出力部１１０の代わりに用いた実施の形態３の基準電流生成回路は、実施の形態１の基準電流生成回路１００と同様に、電流の流し込みが必要な負荷回路、又は電流の引き抜きが必要な負荷回路のどちらが入出力端３１０Ａに接続されても、電流パスを形成することができ、負荷回路を動作させることができる。

従って、実施の形態３によれば、従来の基準電流生成回路１の出力部４０（図１参照）のように、電流を流し込むタイプの負荷回路用と、電流を引き抜くための負荷回路用の回路を作り分ける必要がなく、電流の方向に応じた共通化を図った基準電流生成回路を提供することができる。

また、電流の方向に関わらず回路の共通化を図ったため、ブラックボックス回路として取り扱うことが容易になるとともに、負荷回路の接続間違いが生じないようにすることができる。

このため、実施の形態３の基準電流生成回路は、多品種、短期間開発の要求が強まっているＬＳＩのような電子回路に好適である。

なお、実施の形態３の基準電流生成回路の入出力部３１０は、実施の形態２の基準電流生成回路２００に適用してもよい。

＜実施の形態４＞
実施の形態４の基準電流生成回路は、実施の形態３の入出力部３１０のカスコード化を行うとともに、基準飽和ドレイン電圧生成回路をカスコード化を行う点が実施の形態３の基準電流生成回路と異なる。その他の構成は、実施の形態３の基準電流生成回路と同様であるため、実施の形態３と同一の構成要素には、同一符号を付し、その説明を省略する。

まず、図１３を用いて、実施の形態４の基準電流生成回路の入出力部の回路について説明する。

図１３は、実施の形態４の基準電流生成回路の入出力部を示す図である。

実施の形態４の基準電流生成回路の入出力部４１０は、ＰＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１３及びＮＭＯＳトランジスタ１１４とを、それぞれ、実施の形態１と同様に、電源（電源電圧Vdd）と接地との間でカスコード接続した回路構成を有する。

また、ＰＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタ１１３のドレインとの接続点に入出力部４１０の入出力端子４１０Ａが接続されている。

ＰＭＯＳトランジスタ１１１のゲートには、実施の形態１と同様に、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートからバイアス電圧PBIASが入力する。

ＰＭＯＳトランジスタ１１２のゲートには、ＰＭＯＳトランジスタ４１１のドレインとＰＭＯＳトランジスタ４１３のソースが接続されている。

ＰＭＯＳトランジスタ４１１は、ソースが電源（電源電圧Vdd）に接続され、ドレインがＰＭＯＳトランジスタ１１２のゲートとＰＭＯＳトランジスタ４１３のソースとに接続され、ゲートがインバータ４１２の出力端に接続されている。

インバータ４１２は、入力端がステートマシン１３０（図４参照）とＰＭＯＳトランジスタ４１３のゲートとに接続され、出力端はＰＭＯＳトランジスタ４１１のゲートに入力されている。インバータ４１２の入力端には、ステートマシン１３０からＰｃｈ制御信号が入力する。

ＰＭＯＳトランジスタ４１３は、ソースがＰＭＯＳトランジスタ１１２のゲートとＰＭＯＳトランジスタ４１１のドレインとに接続され、ドレインにバイアス電圧PBIASCが入力し、ゲートがインバータ４１２の入力端とステートマシン１３０（図４参照）に接続されている。

このように、実施の形態４では、実施の形態３のＰＭＯＳトランジスタ１１１をＰＭＯＳトランジスタ１１２でカスコード化することにより、ＰＭＯＳトランジスタ１１１のドレイン電圧を固定している。

なお、バイアス電圧PBIASCは、ＰＭＯＳトランジスタ１１１にカスコード接続されたＰＭＯＳトランジスタ１１２のゲートをオン／オフするためのバイアス電圧であり、基準電圧生成回路１０（図４参照）とは別の基準電圧生成回路を用いて、生成すればよい。

また、ＮＭＯＳトランジスタ１１４のゲートには、Ｐｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートからバイアス電圧NBIASが入力する。

ＮＭＯＳトランジスタ１１３のゲートには、ＮＭＯＳトランジスタ４１４のドレインとＮＭＯＳトランジスタ４１６のソースが接続されている。

ＮＭＯＳトランジスタ４１４は、ソースが接地され、ドレインがＮＭＯＳトランジスタ１１３のゲートとＮＭＯＳトランジスタ４１６のソースとに接続され、ゲートがインバータ４１５の出力端に接続されている。

インバータ４１５は、入力端がＮＭＯＳトランジスタ４１６のゲートとステートマシン１３０（図４参照）とに接続されており、出力端がＮＭＯＳトランジスタ４１４のゲートに接続されている。インバータ４１５の入力端には、ステートマシン１３０からＮｃｈ制御信号が入力する。

ＮＭＯＳトランジスタ４１６は、ソースがＮＭＯＳトランジスタ１１３のゲートとＮＭＯＳトランジスタ４１４のドレインに接続されており、ドレインがバイアス電圧NBIASCに接続され、ゲートがインバータ４１５の入力端とステートマシン１３０とに接続されている。

このように、実施の形態４では、ＮＭＯＳトランジスタ１１４にＮＭＯＳトランジスタ１１３をカスコード接続することにより、ＮＭＯＳトランジスタ１１４のドレイン電圧を固定している。

ＮＭＯＳトランジスタ４１６のドレインには、バイアス電圧NBIASCが入力する。また、ＮＭＯＳトランジスタ４１６のゲートには、ステートマシン１３０からＮｃｈ制御信号が入力する。

なお、バイアス電圧NBIASCは、ＮＭＯＳトランジスタ１１４にカスコード接続されたＮＭＯＳトランジスタ１１３のゲートをオン／オフするためのバイアス電圧であり、バイアス電圧PBIASCと同様に、基準電圧生成回路１０（図４参照）とは別の基準電圧生成回路を用いて、生成すればよい。

このような入出力部４１０において、初期状態では、バイアス電圧PBIAS、NBIASは、それぞれ、電圧電流変換回路２０及びＰｃｈ−Ｎｃｈ変換回路３０からＰＭＯＳトランジスタ１１１のゲート、ＮＭＯＳトランジスタ１１４のゲートに常に入力している。

また、初期状態では、ＰＭＯＳトランジスタ４１３のドレインには、バイアス電圧PBIASCが入力し、ＮＭＯＳトランジスタ４１６のドレインには、バイアス電圧NBIASCが入力している。

また、初期状態では、ステートマシン１３０からインバータ４１２の入力端とＰＭＯＳトランジスタ４１３のゲートとに入力するＰｃｈ制御信号は、オフ（“１”）である。

これにより、インバータ４１２の出力が“０”となり、ＰＭＯＳトランジスタ４１１がオンになるため、ＰＭＯＳトランジスタ１１２はオフである。なお、このときＰＭＯＳトランジスタ４１３はオフである。

また、初期状態では、ステートマシン１３０からインバータ４１５の入力端とＮＭＯＳトランジスタ４１６のゲートとに入力するＮｃｈ制御信号はオフ（“０”）である。

これにより、インバータ４１５の出力は“１”となり、ＮＭＯＳトランジスタ４１４がオンになるため、ＮＭＯＳトランジスタ１１３はオフである。なお、このときＮＭＯＳトランジスタ４１６はオフである。

Ｐｃｈ制御信号がオン（“０”）になると、インバータ４１２の出力が“１”になることによってＰＭＯＳトランジスタ４１１がオフになり、ＰＭＯＳトランジスタ４１３がオンになるため、ＰＭＯＳトランジスタ１１２のゲートにバイアス電圧PBIASCが入力し、ＰＭＯＳトランジスタ１１２がオンになる。これにより、ＰＭＯＳトランジスタ１１１から入出力端４１０Ａに電流を流し込むことができる。

また、Ｎｃｈ制御信号がオン（“１”）になると、インバータ４１５の出力が“０”になることによってＮＭＯＳトランジスタ４１４がオフになり、ＮＭＯＳトランジスタ４１６がオンになるため、ＮＭＯＳトランジスタ１１３のゲートにバイアス電圧NBIASCが入力し、ＮＭＯＳトランジスタ１１３がオンになる。これにより、ＮＭＯＳトランジスタ１１４は、入出力端４１０Ａから電流を引き抜くことができる。

以上のように、入出力部４１０は、実施の形態１の入出力部１１０と同様に、ステートマシン１３０から入力されるＰｃｈ制御信号、Ｎｃｈ制御信号によってＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４のオン／オフを制御できる。

このため、入出力部４１０を実施の形態１の入出力部１１０の代わりに用いた実施の形態４の基準電流生成回路は、実施の形態１の基準電流生成回路１００と同様に、電流の流し込みが必要な負荷回路、又は電流の引き抜きが必要な負荷回路のどちらが入出力端４１０Ａに接続されても、電流パスを形成することができ、負荷回路を動作させることができる。

次に、図１４を用いて、基準飽和ドレイン電圧生成回路について説明する。図１４に示す基準飽和ドレイン電圧生成回路は、図１３に示した入出力部４１０とともに用いる回路である。

図１４は、実施の形態４の基準電流生成回路の基準飽和ドレイン電圧生成回路４２１の回路構成を示す図である。

図１４に示すように、基準飽和ドレイン電圧生成回路４２１として、ＭＰ１〜ＭＰ５、及びＭＮ１〜ＭＮ６を含む回路を構築する。

ＭＰ１〜ＭＰ５は、それぞれ、ＰＭＯＳトランジスタである。ＭＮ１〜ＭＮ６は、それぞれ、ＮＭＯＳトランジスタである。

ＭＰ１のゲートには、バイアス電圧PBIASが入力され、ＭＮ２とＭＮ４のゲートには、バイアス電圧NBIASが入力される。

ここで、バイアス電圧PBIAS、NBIASは、それぞれ、入出力部４１０のＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４のゲートに入力するバイアス電圧と共通のバイアス電圧であり、それぞれ、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲート、Ｐｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートから入力する（図４参照）。

ＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１４の閾値電圧をそれぞれVth_p、Vth_n、オーバードライブ電圧をVov(Vover drive)とすると、バイアス電圧PBIASは(Vdd-Vth_p-Vov)と表され、バイアス電圧NBIASは(Vth_n+Vov)と表される。

ＭＰ１は、ソースが電源（電源電圧Vdd）に接続され、ドレインはＭＰ２のソースに接続される。また、上述のように、ＭＰ１のゲートは、電圧電流変換回路２０内のエラーアンプ２１の出力及びＰＭＯＳトランジスタ２２のゲートに接続されており、バイアス電圧PBIAS(Vdd-Vth_p-Vov)が入力する。

ＭＰ２は、ＭＰ１にカスコード接続されており、ソースがＭＰ１のドレインに接続され、ドレインはＭＰ５のソースに接続され、ゲートには、バイアス電圧PBIASCが入力される。

ＭＰ２のドレイン電圧は、飽和ドレイン電圧Vref(Pch)(=Vdd-2×Vov=Vdd-2×Vdsat)として出力される。

なお、バイアス電圧PBIASCは、図１３に示すＰＭＯＳトランジスタ４１３のドレインに入力するバイアス電圧PBIASCと同一であり、同一の基準電圧生成回路から入力すればよい。

ＭＰ５は、ソースがＭＰ２のドレインに接続され、ドレインがＭＮ１のドレインに接続され、ゲートがＭＰ３のゲートに接続される。ＭＰ５は、ＭＰ２にカスコード接続されており、ＭＰ２のドレイン電圧の変動を抑制するために設けられている。

ＭＰ３は、ソースが電源（電源電圧Vdd）に接続され、ドレインがＭＮ５のドレインに接続され、ゲートがＭＰ５のゲートに接続されている。また、ＭＰ３のゲートは自己のドレインに接続されている。すなわち、ＭＰ３は、電源とＭＮ５のドレインとの間にダイオード接続されている。

また、ＭＰ３のゲート幅は、ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５のゲート幅の１／９に設定される。ＭＰ３は、ゲート幅以外は、ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５と同一のサイズを有する。

ＭＰ４は、ソースが電源（電源電圧Vdd）に接続され、ドレインがＭＮ３のドレインに接続され、ゲートは自己のドレインに接続されている。すなわち、ＭＰ４は、電源とＭＮ３のドレインとの間にダイオード接続されている。

ＭＮ１は、ドレインがＭＰ５のドレインに接続され、ソースが接地され、ゲートはＭＮ３のゲートに接続されている。また、ＭＮ１のドレインは自己のゲートに接続されている。すなわち、ＭＮ１は、ＭＰ５のドレインと接地との間にダイオード接続されている。

また、ＭＮ１のゲート幅は、ＭＮ２〜ＭＮ６のゲート幅の１／９に設定される。ＭＮ１は、ゲート幅以外は、ＭＮ２〜ＭＮ６と同一のサイズを有する。

ＭＮ２は、ドレインがＭＮ５のソースに接続され、ソースが接地され、ゲートはＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートに接続されている。ＭＮ２のゲートには、バイアス電圧NBIAS(Vth_n+Vov)が入力する。

ＭＮ３は、ドレインがＭＰ４のドレインに接続され、ソースがＭＮ６のドレインに接続され、ゲートがＭＮ１のゲートに接続される。ＭＮ３は、ＭＮ６にカスコード接続されている。

ＭＮ４は、ドレインがＭＮ６のソースに接続され、ソースが接地され、ゲートがＰｃｈ−Ｎｃｈ変換回路３０のＮＭＯＳトランジスタ３２のゲートに接続されている。

ＭＮ５は、ドレインがＭＰ３のドレインに接続され、ソースがＭＮ２のドレインに接続され、ゲートにバイアス電圧NBIASCが入力される。ＭＮ５は、ＭＮ２にカスコード接続されており、ＭＮ２のドレイン電圧を固定するために設けられている。

ＭＮ６は、ドレインがＭＮ３のソースに接続され、ソースがＭＮ４のドレインに接続され、ゲートにバイアス電圧NBIASCが入力される。ＭＮ６は、ＭＮ４にカスコード接続されており、ＭＮ４のドレイン電圧を固定するために設けられている。

なお、ＭＮ５、ＭＮ６のゲートに入力するバイアス電圧NBIASCは、図１３に示すＮＭＯＳトランジスタ４１６のドレインに入力するバイアス電圧NBIASCと同一であり、同一の基準電圧生成回路から入力すればよい。

実施の形態１では、トランジスタＭＰ３、ＭＮ１のサイズを他のトランジスタのサイズの１／４にすることにより、ＭＰ２のゲートとＭＮ３のゲートに印加するバイアス電圧をそれぞれVDD-Vth_p-2×Vov、Vth_n+2×Vovに設定していた。

これに対して、実施の形態４では、ＭＰ３とＭＮ１のサイズを他のトランジスタの１／９に設定することにより、ＭＰ５のゲートとＭＮ３のゲートに印加するバイアス電圧をそれぞれVDD-Vth_p-3×Vov、Vth_n+3×Vovにしている。

このように、ＭＰ３とＭＮ１のサイズを他のトランジスタの１／９に設定することにより、図１４に示す基準飽和ドレイン電圧生成回路４２１においてもトランジスタのカスコード化を行うことができ、基準飽和ドレイン電圧生成回路４２１をより安定的に動作させることができる。

なお、ＭＰ１、ＭＰ２、ＭＰ５、ＭＮ１のオーバードライブは、Vovであるため、基準飽和ドレイン電圧生成回路４２１が正常に動作するためには、電源電圧が最低でもVth_n+3×Vov+3×Vov=Vth_n+6×Vovが必要になる。

このため、電源電圧が不足する可能性がある場合には、より低い電源電圧で動作可能な図１５に示す基準飽和ドレイン電圧生成回路を用いることができる。

図１５は、実施の形態４の基準電流生成回路の基準飽和ドレイン電圧生成回路４２１Ａの回路構成を示す図である。

図１５に示す基準飽和ドレイン電圧生成回路４２１Ａは、図１４に示す基準飽和ドレイン電圧生成回路４２１に、ＭＰ６、ＭＰ７、ＭＮ７を追加することにより、図１４に示すＭＰ５とＭＮ１の電流パスを分割したものである。

以下、図１４に示す基準飽和ドレイン電圧生成回路４２１Ａとの相違点について説明する。

ＭＰ６のゲートとＭＰ７のゲートは、それぞれ、ＭＰ１のゲートとＭＰ２のゲートに接続されている。すなわち、ＭＰ６、ＭＰ７には、ＭＰ１、ＭＰ２と同一の電流が流れる。

また、ＭＰ５のドレインには、ＭＮ７がダイオード接続されている。

ＭＮ７は、ゲートとドレインが接続されているため、ダイオードとして機能する。ＭＮ７のソースは接地されている。

図１５に示す基準飽和ドレイン電圧生成回路４２１Ａでは、図１４でバイアス電圧Vth_n+3×Vovを生成するＭＮ１をＭＰ５とは異なる電流パス（ＭＰ６、ＭＰ７を通る電流パス）に接続し、電源と接地との間に挿入するトランジスタの数を１つ減らしたため、最小動作電圧をVth_n+3×Vov+2×Vov=Vth_n+5×Voへ低減することができる。

以上、本発明の例示的な実施の形態の基準電流生成回路、及びこれを含む情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
基準電圧を生成する基準電圧生成部と、
それぞれ前記基準電圧に基づく基準電流を出力する第１導電型の第１トランジスタと第２導電型の第２トランジスタとを有し、前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とにそれぞれ供給される第１バイアス電圧及び第２バイアス電圧を生成するバイアス電圧生成部と、
制御端子に前記第１バイアス電圧が印加されると前記基準電流に基づく電流を出力する第１導電型の第１電流出力用トランジスタと、
制御端子に前記第２バイアス電圧が印加されると前記基準電流に基づく電流を出力する第２導電型の第２電流出力用トランジスタと、
前記第１電流出力用トランジスタの電流出力端子と前記第２電流出力用トランジスタの電流入力端子との間に一端が接続されるとともに、他端が負荷回路に接続され、前記第１電流出力用トランジスタから前記負荷回路への電流の流し込み、又は、前記負荷回路から前記第２電流出力用トランジスタへの電流の引き込みを行う入出力部と、
前記入出力部の電圧値に基づき、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替部と
を含む、基準電流生成回路。
（付記２）
前記切替部は、
前記第１電流出力用トランジスタの電流出力端子と前記入出力部との間に接続され、前記電流出力端子と前記入出力部との接続状態を切り替える第１切替回路と、
前記第２電流出力用トランジスタの電流入力端子と前記入出力部との間に接続され、前記電流入力端子と前記入出力部との接続状態を切り替える第２切替回路と、
前記入出力部の電圧値に基づき、前記第１切替回路及び前記第２切替回路の接続状態を切り替えることにより、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替制御部と
を有する、付記１に記載の基準電流生成回路。
（付記３）
前記切替部は、
前記第１電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との間に接続され、前記第１電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との接続状態を切り替える第１切替回路と、
前記第２電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との間に接続され、前記第２電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との接続状態を切り替える第２切替回路と、
前記入出力部の電圧値に基づき、前記第１切替回路及び前記第２切替回路の接続状態を切り替えることにより、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替制御部と
を有する、付記１に記載の基準電流生成回路。
（付記４）
前記第１切替回路は第１導電型のトランジスタであり、前記第２切替回路は第２導電型のトランジスタである、付記２又は３に記載の基準電流生成回路。
（付記５）
前記切替制御部は、
前記第１バイアス電圧及び前記第２バイアス電圧に基づき、前記第１トランジスタの飽和領域と非飽和領域との境界となる第１基準電圧を生成するとともに、前記第２トランジスタの飽和領域と非飽和領域との境界となる第２基準電圧を生成する飽和電圧生成回路と、
前記入出力部の電圧値を前記第１基準電圧と比較した比較結果を出力する第１比較部と、
前記入出力部の電圧値を前記第２基準電圧と比較した比較結果を出力する第２比較部と、
前記第１比較部の比較結果と前記第２比較部の比較結果とに基づき、前記第１切替回路と前記第２切替回路の接続状態を切り替えるステートマシンと
を含む、付記２乃至４のいずれか一項に記載の基準電流生成回路。
（付記６）
前記バイアス電圧生成部は、
前記基準電圧を電流に変換するための第１導電型の第３トランジスタと、
前記第３トランジスタの電流出力端子に接続される抵抗器と、
出力端が前記第３トランジスタの制御端子に接続され、前記基準電圧と、前記第３トランジスタの前記電流出力端子の電圧とを比較するエラーアンプと
をさらに有し、
前記第３トランジスタの制御端子は前記第１トランジスタの前記制御端子に接続されているとともに、前記第２トランジスタは前記第１トランジスタの電流出力端子にダイオード接続されており、前記第１トランジスタは、前記第３トランジスタの電流出力端子に通流する電流の電流として前記基準電流を出力する、付記１乃至５のいずれか一項に記載の基準電流生成回路。
（付記７）
前記バイアス電圧生成部は、
前記第１トランジスタの電流出力端子に接続される第１抵抗器と、
出力端が前記第１トランジスタの制御端子に接続され、前記基準電圧と、前記第１トランジスタの前記電流出力端子の電圧とを比較する第１エラーアンプと、
前記第２トランジスタの電流出力端子に接続される第２抵抗器と、
出力端が前記第２トランジスタの制御端子に接続され、前記基準電圧と、前記第２トランジスタの前記電流出力端子の電圧とを比較する第２エラーアンプと
をさらに有する、付記１乃至５のいずれか一項に記載の基準電流生成回路。
（付記８）
前記第１電流出力用トランジスタ、前記第２電流出力用トランジスタ、前記第１切替回路、及び前記第２切替回路を複数組含むとともに、
前記複数組の前記第１電流出力用トランジスタ、前記第２電流出力用トランジスタ、前記第１切替回路、及び前記第２切替回路の入力側に接続される逆マルチプレクサと、
前記複数組の前記第１電流出力用トランジスタ、前記第２電流出力用トランジスタ、前記第１切替回路、及び前記第２切替回路の出力側に接続されるマルチプレクサと
をさらに含む、付記１乃至７のいずれか一項に記載の基準電流生成回路。
（付記９）
前記第１導電型トランジスタ及び前記第２導電型トランジスタは、前記第１電流出力用トランジスタ及び前記第２電流出力用トランジスタのサイズに対する所定の割合のサイズを有する、付記１乃至９に記載の基準電流生成回路。
（付記１０）
付記１乃至９のいずれか一項に記載の基準電流生成回路を含む入出力ポートと、
前記入出力ポートを有する演算処理装置、制御装置、又は記憶装置と
を含む、情報処理装置。

１００、２００ 基準電流生成回路
１０ 基準電圧生成回路
２０ 電圧電流変換回路
２０Ａ バイアス電圧生成部
２１、２４ エラーアンプ
２２ ＰＭＯＳトランジスタ
２３、２６ 抵抗器
２５ ＮＭＯＳトランジスタ
３０ Ｐｃｈ−Ｎｃｈ変換回路
３１ ＰＭＯＳトランジスタ
３２ ＮＭＯＳトランジスタ
８０ サーバ
８１ ＣＰＵ
８１Ａ ＣＰＵコア
８１Ｂ、８２Ｂ、８２Ｃ、８３Ｂ 高速シリアルインターフェイス回路
８２ 制御装置
８２Ａ 内部回路
８３ 記憶装置
８３Ａ 記憶回路
１１０、１１０_１〜１１０_ｎ 入出力部
１１０Ａ、１１０Ａ_１〜１１０Ａ_ｎ 入出力端子
１１１ ＰＭＯＳトランジスタ
１１２ ＰＭＯＳトランジスタ
１１３ ＮＭＯＳトランジスタ
１１４ ＮＭＯＳトランジスタ
１１５、１１６ ＦＦ
１２０ 出力電圧判定部
１２１、４２１、４２１Ａ 基準飽和ドレイン電圧生成回路
１２２、１２３ コンパレータ
１３０ ステートマシン
１４０ 逆マルチプレクサ
１５０ マルチプレクサ

Claims (9)

1. 基準電圧を生成する基準電圧生成部と、
   それぞれ前記基準電圧に基づく基準電流を出力する第１導電型の第１トランジスタと第２導電型の第２トランジスタとを有し、前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とにそれぞれ供給される第１バイアス電圧及び第２バイアス電圧を生成するバイアス電圧生成部と、
   制御端子に前記第１バイアス電圧が印加されると前記基準電流に基づく電流を出力する第１導電型の第１電流出力用トランジスタと、
   制御端子に前記第２バイアス電圧が印加されると前記基準電流に基づく電流を出力する第２導電型の第２電流出力用トランジスタと、
   前記第１電流出力用トランジスタの電流出力端子と前記第２電流出力用トランジスタの電流入力端子との間に一端が接続されるとともに、他端が負荷回路に接続され、前記第１電流出力用トランジスタから前記負荷回路への電流の流し込み、又は、前記負荷回路から前記第２電流出力用トランジスタへの電流の引き込みを行う入出力部と、
   前記入出力部の電圧値に基づき、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替部と
   を含む、基準電流生成回路。
2. 前記切替部は、
   前記第１電流出力用トランジスタの電流出力端子と前記入出力部との間に接続され、前記電流出力端子と前記入出力部との接続状態を切り替える第１切替回路と、
   前記第２電流出力用トランジスタの電流入力端子と前記入出力部との間に接続され、前記電流入力端子と前記入出力部との接続状態を切り替える第２切替回路と、
   前記入出力部の電圧値に基づき、前記第１切替回路及び前記第２切替回路の接続状態を切り替えることにより、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替制御部と
   を有する、請求項１に記載の基準電流生成回路。
3. 前記切替部は、
   前記第１電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との間に接続され、前記第１電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との接続状態を切り替える第１切替回路と、
   前記第２電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との間に接続され、前記第２電流出力用トランジスタの前記制御端子と前記バイアス電圧生成部との接続状態を切り替える第２切替回路と、
   前記入出力部の電圧値に基づき、前記第１切替回路及び前記第２切替回路の接続状態を切り替えることにより、前記第１電流出力用トランジスタと前記第２電流出力用トランジスタのオン／オフを切り替える切替制御部と
   を有する、請求項１に記載の基準電流生成回路。
4. 前記第１切替回路は第１導電型のトランジスタであり、前記第２切替回路は第２導電型のトランジスタである、請求項２又は３に記載の基準電流生成回路。
5. 前記切替制御部は、
   前記第１バイアス電圧及び前記第２バイアス電圧に基づき、前記第１トランジスタの飽和領域と非飽和領域との境界となる第１基準電圧を生成するとともに、前記第２トランジスタの飽和領域と非飽和領域との境界となる第２基準電圧を生成する飽和電圧生成回路と、
   前記入出力部の電圧値を前記第１基準電圧と比較した比較結果を出力する第１比較部と、
   前記入出力部の電圧値を前記第２基準電圧と比較した比較結果を出力する第２比較部と、
   前記第１比較部の比較結果と前記第２比較部の比較結果とに基づき、前記第１切替回路と前記第２切替回路の接続状態を切り替えるステートマシンと
   を含む、請求項２乃至４のいずれか一項に記載の基準電流生成回路。
6. 前記バイアス電圧生成部は、
   前記基準電圧を電流に変換するための第１導電型の第３トランジスタと、
   前記第３トランジスタの電流出力端子に接続される抵抗器と、
   出力端が前記第３トランジスタの制御端子に接続され、前記基準電圧と、前記第３トランジスタの前記電流出力端子の電圧とを比較するエラーアンプと
   をさらに有し、
   前記第３トランジスタの制御端子は前記第１トランジスタの前記制御端子に接続されているとともに、前記第２トランジスタは前記第１トランジスタの電流出力端子にダイオード接続されており、前記第１トランジスタは、前記第３トランジスタの電流出力端子に通流する電流の電流として前記基準電流を出力する、請求項１乃至５のいずれか一項に記載の基準電流生成回路。
7. 前記バイアス電圧生成部は、
   前記第１トランジスタの電流出力端子に接続される第１抵抗器と、
   出力端が前記第１トランジスタの制御端子に接続され、前記基準電圧と、前記第１トランジスタの前記電流出力端子の電圧とを比較する第１エラーアンプと、
   前記第２トランジスタの電流出力端子に接続される第２抵抗器と、
   出力端が前記第２トランジスタの制御端子に接続され、前記基準電圧と、前記第２トランジスタの前記電流出力端子の電圧とを比較する第２エラーアンプと
   をさらに有する、請求項１乃至５のいずれか一項に記載の基準電流生成回路。
8. 前記第１電流出力用トランジスタ、前記第２電流出力用トランジスタ、前記第１切替回路、及び前記第２切替回路を複数組含むとともに、
   前記複数組の前記第１電流出力用トランジスタ、前記第２電流出力用トランジスタ、前記第１切替回路、及び前記第２切替回路の入力側に接続される逆マルチプレクサと、
   前記複数組の前記第１電流出力用トランジスタ、前記第２電流出力用トランジスタ、前記第１切替回路、及び前記第２切替回路の出力側に接続されるマルチプレクサと
   をさらに含む、請求項１乃至７のいずれか一項に記載の基準電流生成回路。
9. 請求項１乃至８のいずれか一項に記載の基準電流生成回路を含む入出力ポートと、
   前記入出力ポートを有する演算処理装置、制御装置、又は記憶装置と
   を含む、情報処理装置。

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