KR20070033886A - 반도체 집적회로 - Google Patents
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Abstract
(과제) 배선 저항의 프로세스 편차에 따른 특성에 대한 영향을 억제하는 데에 유효한 회로구성을 갖는 반도체 집적회로를 제공한다.
(해결수단) 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 에 대하고 원단의 전원 전압 노드 (36), 접지 전압 노드 (46) 의 사이에 바이어스 발생회로 (1) 를 형성하여, 기준 전압 노드 (56), 노드 (66) 를 원단으로부터 증폭기회로 블록 (2) 에 접속한다. 또한, 실제의 칩 레이아웃도 전원 공급원에 가까운 쪽에 증폭기회로 블록 (2) 이 배치되고, 먼 쪽에 바이어스 발생회로 (1) 가 배치된다. 증폭기회로 블록 (2) 및 바이어스 발생회로 (1) 에서 상시 흐르는 전류에 의해 발생하는 전원 전압의 강하가 발생하였다고 해도, 바이어스 발생회로 (1) 는, 전압 강하된 전원에 기초하여 기준 전압 노드 (56,66) 에 기준 전압을 발생시킨다. 이로 인해, 증폭기회로 블록 (2) 의 정전류원 MOS 트랜지스터의 Vgs 도 바이어스 발생회로 (1) 에 가장 가까운 증폭기회로 (24) 가 가장 작아져, 이 증폭기회로 (24) 를 기준으로 설계하면, 다른 증폭기회로 (21 내지 23) 의 응답 속도가 늦어지는 일은 없다.
반도체 집적 회로, 바이어스, 증폭기, 저항, 노드
Description
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 집적회로의 회로 배치를 나타내는 등가 회로도.
도 2 는 도 1 의 회로 배치에 의한 전원 전압 및 접지 전압과, 기준 바이어스 전압의 관계를 나타내는 도.
도 3 은 본 발명의 제 2 실시형태에 따른 반도체 집적회로의 회로 배치를 나타내는 등가 회로도.
도 4 는 도 3 의 회로 배치에 의한 전원 전압 및 접지 전압과, 기준 바이어스 전압의 관계를 나타내는 도.
도 5 는 본 발명의 제 3 실시형태에 따른 반도체 집적회로의 회로 배치를 나타내는 등가 회로도.
도 6 은 도 5 의 회로 배치에 의한 전원 전압 및 접지 전압과, 기준 바이어스 전압의 관계를 나타내는 도.
*도면의 주요부분에 대한 부호의 설명*
1 바이어스 발생회로 2 증폭기 블록
3 증폭기 블록 11 입력단자
12 입력단자 13 입력단자
14 입력단자 21 증폭기회로
22 증폭기회로 23 증폭기회로
24 증폭기회로 30 전원 전압 공급단자
31 전원 전압 공급단자 31' 이상 전원 전압
32 노드 33 노드
34 노드 35 노드
36 전원 전압 노드 37 전원 전압 노드
40 접지 전압 공급단자 41 접지 전압 공급단자
41'이상 접지 전위 42 노드
43 노드 44 노드
45 노드 46 접지 전압 노드
47 접지 전압 노드 52 노드
53 노드 54 노드
55 노드 56 기준 전압 노드
57 기준 전압 노드 62 노드
63 노드 64 노드
65 노드 66 노드
67 노드 71 배선 저항
72 배선 저항 73 배선 저항
74 배선 저항 101 배선 저항
102 배선 저항 103 배선 저항
104 배선 저항 105 배선 저항
106 배선 저항 112 배선 저항
113 배선 저항 114 배선 저항
115 배선 저항 122 배선 저항
123 배선 저항 124 배선 저항
125 배선 저항 131 배선 저항
132 배선 저항 133 배선 저항
134 배선 저항 135 배선 저항
136 배선 저항 201 출력단자
202 출력단자 203 출력단자
204 출력단자 211 바이어스 발생회로
311 배선 저항 312 배선 저항
313 배선 저항 314 배선 저항
511 전위차 511'전위차
512 전위차 512' 전위차
531 전위차 531'전위차
532 전위차 532'전위차
541 전위차 541' 전위차
542 전위차 542'전위차
551 전위차 551'전위차
552 전위차 552'전위차
(특허문헌 1) 일본 공개특허공보 2000-310981호 (단락번호 0089)
본 발명은, 반도체 집적회로에 관한 것으로, 특히 배선 저항의 프로세스 편차에 따른 특성에 대한 영향을 억제하는 데에 유효한 회로구성을 갖는 반도체 집적회로에 관한 것이다.
칩 사이의 바이어스 전류의 편차를 저감시켜, 칩 사이에서의 소비 전류의 차나, 디바이스 특성의 차를 저감시킨 반도체 집적회로가 알려져 있다. 예를 들어, 특허문헌 1 에는, 상이한 칩 사이의 소비 전류나 특성 차를 억제하기 위해, 각각의 칩에 동일한 바이어스 전류를 외부 공급하고, 전류를 기초로 칩 내 증폭기의 전류를 결정하는 것이 개시되어 있다. 즉, 바이어스 전류를 결정하고 있는 바이어스 발생회로를 칩 외부에 형성하여, 각각의 칩에 동일한 바이어스 전류를 외부 공급하는 것이 개시되어 있다.
그러나, 종래 기술은 특허문헌 1 에 개시되는 바와 같이, 바이어스 발생회로를 칩 외부에 형성하는 기술로, 동일 칩 내에서의 증폭기회로 및 바이어스 발생회 로의 배치에 따라, 복수 증폭기회로 사이의 바이어스 전류의 편차를 저감시켜, 소비 전류의 차나 디바이스 특성의 차를 저감시키는 것은 아니었다. 즉, 액정 TFT 드라이버 반도체 집적회로장치와 같이 칩이 장변이 되어 전원 및 접지 공급 단자로부터 내부 회로로의 전원 및 접지 배선이 길어짐으로써 배선 저항이 커져, 배선 저항의 프로세스 편차에 따른 특성에 대한 영향을 억제하는 데에 유효한 기술을 제공하는 것은 아니었다.
따라서, 본 발명의 목적은, 전술한 문제가 없는 반도체 집적회로를 제공하는 것이다.
본 발명의 제 1 시점은, 제 1 정전위 공급단자를 갖고, 제 1 정전위를 공급하는 제 1 정전위 공급선과, 제 2 정전위 공급단자를 갖고, 제 2 정전위를 공급하는 제 2 정전위 공급선과, 상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 상기 제 1 정전위 및 상기 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시키는 제 1 바이어스 발생회로와, 상기 제 1 바이어스 발생회로에 전기적으로 접속됨과 함께, 상기 제 1 기준 전위를 공급하는 제 1 기준 전위선과, 상기 제 1 바이어스 발생회로에 전기적으로 접속됨과 함께 상기 제 2 기준 전위를 공급하는 제 2 기준 전위선과, 상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되고, 또한 상기 제 1 정전위 공급단자 및 상기 제 2 정전위 공급단자와 상기 제 1 바이어스 발생회로 사이에 배치되는 제 1 아날로그회로를 적어도 포함하는 반도체 집적회로를 제공하는 것이다.
발명을 실시하기
위한 최선의 형태
(1) 제 1 실시형태
본 발명의 제 1 실시형태는, 배선 저항의 프로세스 편차에 따른 특성에 대한 영향을 억제하는 데에 유효한 반도체 집적회로를 제공한다. 도 1 은, 본 발명의 제 1 실시형태에 따른 반도체 집적회로의 회로 배치를 나타내는 등가 회로도이다. 도 2 는, 도 1 의 회로 배치 위치에 의한 전원 전압 및 접지 전압과, 기준 바이어스 전압의 관계를 나타내는 도면이다.
(회로구성)
도 1 에 나타내는 바와 같이, 본 발명의 제 1 실시형태에 따른 반도체 집적회로는, 1 개의 반도체 칩 상에 형성된다. 반도체 집적회로는, 이하의 회로구성을 갖는다. 제 1 정전위 공급선은, 제 1 정전위 공급단자를 갖고, 제 1 정전위를 공급한다. 제 1 정전위 공급선은, 구체적으로는, 이미 알려져 있는 전원 전압 공급선으로 구성하는 것이 가능하다. 제 1 정전위 공급단자는, 구체적으로는, 전원 전압 공급단자 (31) 로 구성하는 것이 가능하다. 제 2 정전위 공급선은, 제 2 정전위 공급단자를 갖고, 제 2 정전위를 공급한다. 제 2 정전위는, 제 1 정전위와 다르다. 제 2 정전위 공급선은, 구체적으로는, 이미 알려져 있는 접지 전압 공급선으로 구성하는 것이 가능하다. 제 2 정전위 공급단자는, 구체적으로는, 접지 전압 공급단자 (41) 로 구성하는 것이 가능하다.
제 1 바이어스 발생회로 (1) 는, 제 1 정전위 공급선과 제 2 정전위 공급선 에 전기적으로 접속됨과 함께, 제 1 정전위 및 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시킨다. 제 1 바이어스 발생회로 (1) 는, 구체적으로는, 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 는, 각각 전원 전압 공급단자 (31) 와 접지 전압 공급단자 (41) 에서 보아 원단 (遠端) 의 노드이다. 제 1 바이어스 발생회로 (1) 는, 전원 전압 공급단자 (31) 로부터 공급된 전원 전압 및 접지 전압 공급단자 (41) 로부터 공급된 접지 전압에 기초하여, 제 1 기준 전위와 제 2 기준 전위를 발생시킨다.
제 1 기준 전위선은, 노드 (56) 를 갖고, 노드 (56) 에서 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 1 기준 전위선은, 제 1 바이어스 발생회로에 의해 발생된 제 1 기준 전위를 공급한다. 제 2 기준 전위선은, 노드 (66) 를 갖고, 노드 (66) 에서 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 2 기준 전위선은, 제 1 바이어스 발생회로에 의해 발생된 제 2 기준 전위를 공급한다.
1 또는 복수의 아날로그회로가, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 기준 전위선과 제 2 기준 전위선에 전기적으로 접속된다. 1 또는 복수의 아날로그회로는, 제 1 정전위 공급단자 및 제 2 정전위 공급단자와, 제 1 바이어스 발생회로 (1) 사이에 배치된다. 여기서, 각 아날로그회로는, 제 1 정전위 공급, 제 2 정전위 공급, 제 1 기준 전위 공급 및 제 2 기준 전위 공급을 받아 동작하는 이미 알려져 있는 아날로그회로, 예를 들어, 증폭기 회로로 구성할 수 있지만, 반드시 증폭기회로로 한정하는 것은 아니다. 구체적으로는, 아날로그회로는, 증폭기회로 (21 내지 24) 로 구성하는 것이 가능하다. 1 또는 복수의 아날로그회로는, 제 1 바이어스 발생회로 (1) 와, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 사이에 배치된다. 구체적으로는, 증폭기회로 (21 내지 24) 는, 제 1 바이어스 발생회로 (1) 와, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 사이에 배치된다.
그 증폭기회로 (21) 는, 전원 전압 공급선의 노드 (32) 와 접지 전압 공급선의 노드 (42) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (52) 와 제 2 기준 전위 공급선의 노드 (62) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (32) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101) 이 존재한다. 접지 전압 공급선의 노드 (42) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131) 이 존재한다. 전원 전압 공급선의 노드 (32) 와 접지 전압 공급선의 노드 (42) 사이에는, 증폭기회로 (21) 의 저항 (71) 이 존재한다. 증폭기회로 (21) 는, ＋입력단자 (11) 와, －입력단자와, 출력단자 (201) 를 갖고, －입력단자는 출력단자 (201) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (52) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (112,113,114,115) 이 존재한다. 제 2 기준 전위 공급선의 노드 (62) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (122,123,124,125) 이 존재한다.
그 증폭기회로 (22) 는, 전원 전압 공급선의 노드 (33) 와 접지 전압 공급선 의 노드 (43) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (53) 와 제 2 기준 전위 공급선의 노드 (63) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (33) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102) 이 존재한다. 접지 전압 공급선의 노드 (43) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132) 이 존재한다. 전원 전압 공급선의 노드 (33) 와 접지 전압 공급선의 노드 (43) 사이에는, 증폭기회로 (22) 의 저항 (72) 이 존재한다. 증폭기회로 (22) 는, ＋입력단자 (12) 와, －입력단자와, 출력단자 (202) 를 갖고, －입력단자는 출력단자 (202) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (53) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (113,114,115) 이 존재한다. 제 2 기준 전위 공급선의 노드 (63) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (123,124,125) 이 존재한다.
그 증폭기회로 (23) 는, 전원 전압 공급선의 노드 (34) 와 접지 전압 공급선의 노드 (44) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (54) 와 제 2 기준 전위 공급선의 노드 (64) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (34) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103) 이 존재한다. 접지 전압 공급선의 노드 (44) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133) 이 존재한다. 전원 전압 공급선의 노드 (34) 와 접지 전압 공급선의 노드 (44) 사이에는, 증폭기회로 (23) 의 저항 (73) 이 존재한다. 증폭기회로 (23) 는, ＋입력 단자 (13) 와, －입력단자와, 출력단자 (203) 를 갖고, －입력단자는 출력단자 (203) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (54) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (114,115) 이 존재한다. 제 2 기준 전위 공급선의 노드 (64) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (124,125) 이 존재한다.
그 증폭기회로 (24) 는, 전원 전압 공급선의 노드 (35) 와 접지 전압 공급선의 노드 (45) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (55) 와 제 2 기준 전위 공급선의 노드 (65) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (35) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103,104) 이 존재한다. 접지 전압 공급선의 노드 (45) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133,134) 이 존재한다. 전원 전압 공급선의 노드 (35) 와 접지 전압 공급선의 노드 (45) 사이에는, 증폭기회로 (24) 의 저항 (74) 이 존재한다. 증폭기회로 (24) 는, ＋입력단자 (14) 와, －입력단자와, 출력단자 (204) 를 갖고, －입력단자는 출력단자 (204) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (55) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (115) 이 존재한다. 제 2 기준 전위 공급선의 노드 (65) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (125) 이 존재한다.
제 1 바이어스 발생회로 (1) 는, 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노 드 (56) 와 제 2 기준 전위 공급선의 노드 (66) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (36) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103,104,105) 이 존재한다. 접지 전압 공급선의 노드 (46) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133,134,135) 이 존재한다.
즉, 증폭기회로 (21) 는, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 와, 증폭기회로 (22) 사이에 배치된다. 증폭기회로 (22) 는, 증폭기회로 (21) 와 증폭기회로 (23) 사이에 배치된다. 증폭기회로 (23) 는, 증폭기회로 (22) 와 증폭기회로 (24) 사이에 배치된다. 증폭기회로 (24) 는, 증폭기회로 (23) 와 제 1 바이어스 발생회로 (1) 사이에 배치된다.
바꿔 말하면, 제 1 바이어스 발생회로 (1) 는, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가, 증폭기회로 (21 내지 24) 의 그것과 비교하여, 보다 먼 위치에 배치된다. 배선 거리란, 제 1 정전위 공급선 및 제 2 정전위 공급선의 거리이다. 제 1 정전위 공급선 및 제 2 정전위 공급선은 배선 저항을 갖기 때문에, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가 길수록 전압 강하가 커진다. 즉, 제 1 바이어스 발생회로 (1) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 각각 접속되는 노드 (36 및 46) 은, 증폭기회로 (21 내지 24) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 접속되는 노드 (32 및 42), 노드 (33 및 43), 노드 (34 및 44), 노드 (35 및 45) 보다, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거 리가 멀다.
즉, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 에 대하여 원단의 전원 전압 노드 (36), 접지 전압 노드 (46) 의 사이에 바이어스 발생회로 (1) 를 형성하고, 기준 전압 노드 (56), 노드 (66) 를 원단으로부터 증폭기회로 블록 (2) 에 접속하고 있다. 또한, 실제의 칩 레이아웃도 전원 공급원에 가까운 쪽에 증폭기회로 블록 (2) 이 배치되고, 먼 쪽에 바이어스 발생회로 (1) 가 배치되어 있다.
증폭기회로 블록 (2) 내의 증폭기회로 (21) 의 전원 전압은 노드 (32) 와 접속되고, 접지 전압은 노드 (42) 와 접속되고, 기준 전압은 노드 (52) 및 노드 (62) 와 접속되어 있다. 증폭기회로 (22) 의 전원 전압은 노드 (33) 와 접속되고, 접지 전압은 노드 (43) 와 접속되고, 기준 전압은 노드 (53) 및 노드 (63) 에 접속되어 있다. 증폭기회로 (23) 의 전원 전압은 노드 (34) 와 접속되고, 접지 전압은 노드 (44) 와 접속되고, 기준 전압은 노드 (54) 및 노드 (64) 에 접속되어 있다. 증폭기회로 (24) 의 전원 전압은 노드 (35) 와 접속되고, 접지 전압은 노드 (45) 와 접속되고, 기준 전압은 노드 (55) 및 노드 (65) 에 접속되어 있다.
또한, 각 증폭기회로 (21,22,23,24) 내에 각각 도시하고 있는 배선 저항 (71,72,73,74) 은, 후술하는 설명을 위해 증폭기회로에 흐르는 전류를 표현하기 위해서 도시하였다.
다음으로 전원 전압 노드 (31) 와 노드 (32) 는 배선 저항 (101) 을 통하여 서로 접속되고, 노드 (32) 와 노드 (33) 는 배선 저항 (102) 을 통하여 서로 접속 되고, 노드 (33) 와 노드 (34) 는 배선 저항 (103) 을 통하여 서로 접속되고, 노드 (34) 와 노드 (35) 는 배선 저항 (104) 을 통하여 서로 접속되고, 노드 (35) 와 노드 (36) 는 배선 저항 (105) 을 통하여 서로 접속되어 있다. 접지 전압 노드 (41) 와 노드 (42) 는 배선 저항 (131) 을 통하여 서로 접속되고, 노드 (42) 와 노드 (43) 는 배선 저항 (132) 을 통하여 서로 접속되고, 노드 (43) 와 노드 (44) 는 배선 저항 (133) 을 통하여 서로 접속되고, 노드 (44) 와 노드 (45) 는 배선 저항 (134) 을 통하여 서로 접속되고, 노드 (45) 와 노드 (46) 는 배선 저항 (135) 을 통하여 서로 접속되어 있다. 기준 전압 노드 (56) 와 노드 (55) 는 배선 저항 (115) 을 통하여 서로 접속되고, 노드 (52) 와 노드 (53) 는 배선 저항 (112) 을 통하여 서로 접속되고, 노드 (53) 와 노드 (54) 는 배선 저항 (113) 을 통하여 서로 접속되고, 노드 (54) 와 노드 (55) 는 배선 저항 (114) 을 통하여 서로 접속되어 있다. 기준 전압 노드 (66) 와 노드 (65) 는 배선 저항 (125) 을 통하여 서로 접속되고, 노드 (62) 와 노드 (63) 는 배선 저항 (122) 을 통하여 서로 접속되고, 노드 (63) 와 노드 (64) 는 배선 저항 (123) 을 통하여 서로 접속되고, 노드 (64) 와 노드 (65) 는 배선 저항 (124) 을 통하여 서로 접속되어 있다. 상기 서술한 배선 저항 (101, 102, 103, 104, 105, 112, 113, 114, 115, 122, 123, 124, 125, 131, 132, 133, 134, 135) 은 배선 메탈에서의 배선 저항을 표현한 것이다. 또한, 노드 (52), 노드 (53), 노드 (54), 노드 (55) 는 각 증폭기회로 (21 내지 24) 내의 정전류원 PMOS 트랜지스터의 게이트에 접속되고, 노드 (62), 노드 (63), 노드 (64), 노드 (65) 는 각 증폭기회로 (21 내지 24) 내의 정전류원 NMOS 트랜지 스터의 게이트에 접속되어 있다.
전술한 배선 및 회로소자는, 1 개의 반도체 칩 상에 집적된다. 제 1 바이어스 발생회로 (1) 는, 이미 알려져 있는 회로구성으로 실현하는 것이 가능하다. 또한, 증폭기회로 (21 내지 24) 의 각각은, 이미 알려져 있는 회로구성으로 실현하는 것이 가능하다.
(회로동작)
도 1 을 참조하여 설명한 반도체 집적회로는, 도 2 에 나타내는 바와 같이, 기본 동작은 각 증폭기회로로의 입력단자 (11,12,13,14) 의 아날로그 전압 레벨을 출력단자 (201,202,203,204) 에 아날로그 전압 레벨로 각각 출력한다.
다음으로 배치 위치에 의한 전원 전압·접지 전압과 바이어스 전압의 관계를 설명한다. 바이어스 발생회로 (1) 는 전원 전압 노드 (36) 와 접지 전압 노드 (46) 사이에 배치되기 때문에, 기준 전압 노드 (56), 노드 (66) 는, 전원 전압 노드 (36) 와 접지 전압 노드 (46) 를 기준으로 결정된다. 그리고 각 증폭기회로 (21 내지 24) 에는 상시 전류가 흐르고 있기 때문에, 각 증폭기회로 (21 내지 24) 에서 전압 강하가 일어나 (점선으로 도시), 전원 전압 노드 (32 내지 36), 접지 전압 노드 (42 내지 46) 에서는 전위차가 발생한다. 특히, 전원 공급측인 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터 보다 먼 노드 (36) 및 노드 (46) 에서 전압 강하가 보다 커진다. 여기서, 전압 강하가 없을 때의 이상 전원 전압 (31') 및 이상 접지 전위 (41') 를 실선으로 도시하고 있다.
또한, 바이어스 발생회로 (1) 로부터의 기준 전압의 배선은 하이 임피던스 상태이기 때문에, 전압 강하도 일어나지 않고 노드 (52) 내지 노드 (56) 의 레벨은 동일, 또한 노드 (62) 내지 노드 (66) 의 레벨도 동일해진다.
(효과)
이상 설명한 바와 같이, 본 발명의 제 1 실시형태에 의하면, 증폭기회로 (21 내지 24) 및 바이어스 발생회로 (1) 에서 상시 흐르는 전류에 의해 발생하는 전원 전압의 강하가 발생하였다고 해도, 바이어스 발생회로 (1) 의 전원 전압 노드 (36) 와 접지 전압 노드 (46) 가 전원 전압 공급 노드 (31) 및 접지 전압 공급 노드 (41) 로부터 최원단이 되는 배치로 함으로써, 바이어스 발생회로 (1) 는, 전압 강하된 전원에 기초하여 기준 전압 노드 (56,66) 에 기준 전압을 발생시킨다. 이로 인해, 증폭기회로 (21 내지 24) 의 정전류원 MOS 트랜지스터의 Vgs 도 바이어스 발생회로 (1) 에 가장 가까운 증폭기회로 (24) 가 가장 작아져, 이 증폭기회로 (24) 를 기준으로 설계하면, 다른 증폭기회로 (21 내지 23) 의 응답 속도가 늦어지는 일이 없다.
또한, 전원 배선 저항이 프로세스 편차에 따라 배선 저항 마무리값이 변하더라도, 전원 전압 노드 (36) 와 기준 전압 노드 (56) 의 전위차, 즉, 도 2 중 배선 저항치가 높을 때의 전위차 (511) 와 낮을 때의 전위차 (511') 는 거의 동일해지고, 또한 접지 전압 노드 (46) 와 기준 전압 노드 (66) 의 전위차, 즉, 도 2 중 배선 저항치가 높을 때의 전위차 (512) 와 낮을 때의 전위차 (512') 는 거의 동일해지기 때문에, 정전류원 MOS 트랜지스터의 Vgs, 즉 도 2 중 전위차 (531,531',532,532') 가 증폭기회로 (24) 의 정전류원 MOS 트랜지스터의 Vgs 보다 크기 때문에, 응답 속도는 늦어지지 않는다.
또한, 배선 저항치가 크게 마무리된 경우를 상정하여 설계하면, 배선 저항치가 작아진 경우에도, 전원 공급측의 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 의 근단, 즉, 바이어스 발생회로 (1) 로부터는 원단의 정전류원 MOS 트랜지스터의 Vgs 는 작아지기 때문에, 소비 전류는 감소한다.
(2) 제 2 실시형태
본 발명의 제 2 실시형태는, 배선 저항의 프로세스 편차에 따른 특성에 대한 영향을 억제하는 데에 유효한 반도체 집적회로를 제공한다. 도 3 은, 본 발명의 제 1 실시형태에 따른 반도체 집적회로의 회로 배치를 나타내는 등가 회로도이다. 도 4 는, 도 3 의 회로 배치 위치에 의한 전원 전압 및 접지 전압과, 기준 바이어스 전압의 관계를 나타내는 도면이다.
(회로구성)
도 3 에 나타내는 바와 같이, 본 발명의 제 2 실시형태에 따른 반도체 집적회로는, 1 개의 반도체 칩 상에 형성된다. 반도체 집적회로는, 이하의 회로구성을 갖는다. 제 1 정전위 공급선은, 제 1 정전위 공급단자를 갖고, 제 1 정전위를 공급한다. 제 1 정전위 공급선은, 구체적으로는, 이미 알려져 있는 전원 전압 공급선으로 구성하는 것이 가능하다. 제 1 정전위 공급단자는, 구체적으로는, 전원 전압 공급단자 (31) 로 구성하는 것이 가능하다. 제 2 정전위 공급선은, 제 2 정전위 공급단자를 갖고, 제 2 정전위를 공급한다. 제 2 정전위는, 제 1 정전위와 다르다. 제 2 정전위 공급선은, 구체적으로는, 이미 알려져 있 는 접지 전압 공급선으로 구성하는 것이 가능하다. 제 2 정전위 공급단자는, 구체적으로는, 접지 전압 공급단자 (41) 로 구성하는 것이 가능하다.
제 1 바이어스 발생회로 (1) 는, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 정전위 및 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시킨다. 제 1 바이어스 발생회로 (1) 는, 구체적으로는, 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 는, 각각 전원 전압 공급단자 (31) 와 접지 전압 공급단자 (41) 에서 보아 원단의 노드이다. 제 1 바이어스 발생회로 (1) 는, 전원 전압 공급단자 (31) 로부터 공급된 전원 전압 및 접지 전압 공급단자 (41) 로부터 공급된 접지 전압에 기초하여, 제 1 기준 전위와 제 2 기준 전위를 발생시킨다.
제 1 기준 전위선은, 노드 (56) 를 갖고, 노드 (56) 에서 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 1 기준 전위선은, 제 1 바이어스 발생회로에 의해 발생된 제 1 기준 전위를 공급한다. 제 2 기준 전위선은, 노드 (66) 를 갖고, 노드 (66) 에서 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 2 기준 전위선은, 제 1 바이어스 발생회로에 의해 발생된 제 2 기준 전위를 공급한다.
제 2 바이어스 발생회로 (211) 는, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 정전위 및 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시킨다. 제 2 바이어스 발생회로 (211) 는, 구체적으로는, 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 는, 각각 전원 전압 공급단자 (31) 와 접지 전압 공급단자 (41) 에서 보아 중간 위치의 노드이다. 제 2 바이어스 발생회로 (211) 는, 전원 전압 공급단자 (31) 로부터 공급된 전원 전압 및 접지 전압 공급단자 (41) 로부터 공급된 접지 전압에 기초하여, 제 3 기준 전위와 제 4 기준 전위를 발생시킨다.
제 1 아날로그회로 블록 (2) 이, 제 2 바이어스 발생회로 (211) 와, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 사이에 배치된다. 제 1 아날로그회로 블록 (2) 은, 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 를 통하여 제 2 바이어스 발생회로 (211) 에 전기적으로 접속된다. 제 1 아날로그회로 블록 (2) 은, 1 또는 복수의 아날로그회로를 포함한다. 1 또는 복수의 아날로그회로가, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 3 기준 전위선과 제 4 기준 전위선에 전기적으로 접속된다. 1 또는 복수의 아날로그회로는, 제 1 정전위 공급단자 및 제 2 정전위 공급단자와, 제 2 바이어스 발생회로 (211) 사이에 배치된다. 여기서, 각 아날로그회로는, 제 1 정전위 공급, 제 2 정전위 공급, 제 3 기준 전위 공급 및 제 4 기준 전위 공급을 받아 동작하는 이미 알려져 있는 아날로그회로, 예를 들어, 증폭기회로로 구성할 수 있지만, 반드시 증폭기회로로 한정하는 것은 아니다. 구체적으로는, 아날로그회로는, 증폭기회로 (21 및 22) 로 구성하는 것이 가능하다. 1 또는 복수의 아날로그회로는, 제 2 바이어스 발생회로 (211) 와, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 사이에 배치된다. 구체적으로는, 증폭기회로 (21 및 22) 은, 제 2 바이어스 발생회로 (211) 와, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 사이에 배치된다.
그 증폭기회로 (21) 는, 전원 전압 공급선의 노드 (32) 와 접지 전압 공급선의 노드 (42) 에 전기적으로 접속됨과 함께, 제 3 기준 전위 공급선의 노드 (52) 와 제 4 기준 전위 공급선의 노드 (62) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (32) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101) 이 존재한다. 접지 전압 공급선의 노드 (42) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131) 이 존재한다. 전원 전압 공급선의 노드 (32) 와 접지 전압 공급선의 노드 (42) 사이에는, 증폭기회로 (21) 의 저항 (71) 이 존재한다. 증폭기회로 (21) 는, ＋입력단자 (11) 와, －입력단자와, 출력단자 (201) 를 갖고, －입력단자는 출력단자 (201) 에 전기적으로 접속된다. 제 3 기준 전위 공급선의 노드 (52) 와 제 2 바이어스 발생회로 (211) 사이에는, 제 3 기준 전위 공급선의 배선 저항 (112,113) 이 존재한다. 제 4 기준 전위 공급선의 노드 (62) 와 제 2 바이어스 발생회로 (211) 사이에는, 제 4 기준 전위 공급선의 배선 저항 (122,123) 이 존재한다.
그 증폭기회로 (22) 는, 전원 전압 공급선의 노드 (33) 와 접지 전압 공급선의 노드 (43) 에 전기적으로 접속됨과 함께, 제 3 기준 전위 공급선의 노드 (53) 와 제 4 기준 전위 공급선의 노드 (63) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (33) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102) 이 존재한다. 접지 전압 공급선의 노드 (43) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132) 이 존재한다. 전원 전압 공급선의 노드 (33) 와 접지 전압 공급선의 노드 (43) 사이에는, 증폭기회로 (22) 의 저항 (72) 이 존재한다. 증폭기회로 (22) 는, ＋입력단자 (12) 와, －입력단자와, 출력단자 (202) 를 갖고, －입력단자는 출력단자 (202) 에 전기적으로 접속된다. 제 3 기준 전위 공급선의 노드 (53) 와 제 2 바이어스 발생회로 (211) 사이에는, 제 3 기준 전위 공급선의 배선 저항 (113) 이 존재한다. 제 4 기준 전위 공급선의 노드 (63) 와 제 2 바이어스 발생회로 (211) 사이에는, 제 4 기준 전위 공급선의 배선 저항 (123) 이 존재한다.
제 2 아날로그회로 블록 (3) 이, 제 1 바이어스 발생회로 (1) 와, 제 2 바이어스 발생회로 (211) 사이에 배치된다. 즉, 제 2 바이어스 발생회로 (211) 는, 제 1 아날로그회로 블록 (2) 과, 제 2 아날로그회로 블록 (3) 사이에 배치된다. 제 2 아날로그회로 블록 (3) 은, 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 를 통하여 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 2 아날로그회로 블록 (3) 은, 1 또는 복수의 아날로그회로를 포함한다. 1 또는 복수의 추가적인 아날로그회로가, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 기준 전위선과 제 2 기준 전위선에 전기적으로 접속된다. 1 또는 복수의 아날로그회로는, 제 1 바이어스 발생회로 (1) 와, 제 2 바이어스 발생회로 (211) 사이에 배치된다. 여기서, 각 아날로그회로는, 제 1 정전위 공급, 제 2 정전위 공급, 제 1 기준 전위 공급 및 제 2 기준 전위 공급을 받아 동작하는 이미 알려져 있는 아날로그회로, 예를 들어, 증폭기회로로 구성할 수 있지만, 반드시 증폭기회로로 한정하는 것은 아니다. 구체적으로는, 아날로그회로는, 증폭기회로 (23 및 24) 로 구성하는 것이 가능하다. 1 또는 복수의 아날로그회로는, 제 1 바이어스 발생회로 (1) 와 제 2 바이어스 발생회로 (211) 사이에 배치된다. 구체적으로는, 증폭기회로 (23 및 24) 는, 제 2 바이어스 발생회로 (211) 와, 제 1 바이어스 발생회로 (1) 와, 제 2 바이어스 발생회로 (211) 사이에 배치된다.
그 증폭기회로 (23) 는, 전원 전압 공급선의 노드 (34) 와 접지 전압 공급선의 노드 (44) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (54) 와 제 2 기준 전위 공급선의 노드 (64) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (34) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103) 이 존재한다. 접지 전압 공급선의 노드 (44) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133) 이 존재한다. 전원 전압 공급선의 노드 (34) 와 접지 전압 공급선의 노드 (44) 사이에는, 증폭기회로 (23) 의 저항 (73) 이 존재한다. 증폭기회로 (23) 는, ＋입력단자 (13) 와, －입력단자와, 출력단자 (203) 를 갖고, －입력단자는 출력단자 (203) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (54) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (114,115) 이 존재한다. 제 2 기준 전위 공급선의 노드 (64) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (124,125) 이 존재한다.
그 증폭기회로 (24) 는, 전원 전압 공급선의 노드 (35) 와 접지 전압 공급선의 노드 (45) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (55) 와 제 2 기준 전위 공급선의 노드 (65) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (35) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103,104) 이 존재한다. 접지 전압 공급선의 노드 (45) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133,134) 이 존재한다. 전원 전압 공급선의 노드 (35) 와 접지 전압 공급선의 노드 (45) 사이에는, 증폭기회로 (24) 의 저항 (74) 이 존재한다. 증폭기회로 (24) 는, ＋입력단자 (14) 와, －입력단자와, 출력단자 (204) 를 갖고, －입력단자는 출력단자 (204) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (55) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (115) 이 존재한다. 제 2 기준 전위 공급선의 노드 (65) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (125) 이 존재한다.
제 1 바이어스 발생회로 (1) 는, 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (56) 와 제 2 기준 전위 공급선의 노드 (66) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (36) 와 전원 전압 공급단자 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103,104,105) 이 존재한다. 접지 전압 공급선의 노드 (46) 와 접지 전압 공급단자 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133,134,135) 이 존재한다.
즉, 증폭기회로 (21) 는, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 와, 증폭기회로 (22) 사이에 배치된다. 증폭기회로 (22) 는, 증폭기회로 (21) 와 제 2 바이어스 발생회로 (211) 사이에 배치된다. 제 2 바이어스 발생회로 (211) 는, 증폭기회로 (22) 와 증폭기회로 (23) 사이에 배치된다. 증폭기회로 (23) 는, 제 2 바이어스 발생회로 (211) 와 증폭기회로 (24) 사이에 배치된다. 증폭기회로 (24) 는, 증폭기회로 (23) 와 제 1 바이어스 발생회로 (1) 사이에 배치된다.
바꿔 말하면, 제 1 바이어스 발생회로 (1) 는, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가, 증폭기회로 (23 및 24) 의 그것과 비교하여, 보다 먼 위치에 배치된다. 배선 거리는, 제 1 정전위 공급선 및 제 2 정전위 공급선의 거리이다. 제 1 정전위 공급선 및 제 2 정전위 공급선은 배선 저항을 갖기 때문에, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가 길수록 전압 강하가 커진다. 즉, 제 1 바이어스 발생회로 (1) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 각각 접속되는 노드 (36 및 46) 는, 증폭기회로 (23 및 24) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 접속되는 노드 (34 및 64), 노드 (35 및 65) 보다, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가 멀다.
제 2 바이어스 발생회로 (211) 는, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가, 증폭기회로 (21 및 22) 의 그것과 비교하여, 보다 먼 위치에 배치된다. 배선 거리란, 제 1 정전위 공급선 및 제 2 정전위 공급선의 거리이다. 제 1 정전위 공급선 및 제 2 정전위 공급선은 배선 저항을 갖기 때문에, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가 길수록 전압 강하가 커진다. 즉, 제 2 바이어스 발생회로 (211) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 각각 접속되는 노드 (37 및 47) 는, 증폭기회로 (21 및 22) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 접속되는 노드 (32 및 42), 노드 (33 및 43) 보다, 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 배선 거리가 멀다.
즉, 전원 전압 공급단자 (31), 접지 전압 공급단자 (41) 에 대하여 원단의 전원 전압 노드 (36), 접지 전압 노드 (46) 의 사이에 바이어스 발생회로 (1) 를 형성하여, 기준 전압 노드 (56), 노드 (66) 를 원단으로부터 증폭기회로 블록 (3) 에 접속하고 있다. 중간에 위치하는 전원 전압 노드 (37), 접지 전압 노드 (47) 의 사이에 바이어스 발생회로 (211) 를 형성하여, 기준 전압 노드 (57), 노드 (67) 를 중앙으로부터 증폭기회로 블록 (2) 에 접속하고 있다. 또한, 실제의 칩 레이아웃도 전원 공급원에 가까운 쪽에 증폭기회로 블록 (2) 이 배치되고, 중앙에 바이어스 발생회로 (211) 가 배치되고, 그것보다 멀리에 증폭기회로 블록 (3) 이 배치되고, 또한 원단에는 바이어스 발생회로 (1) 가 배치되어 있다.
증폭기회로 블록 (2) 내의 증폭기회로 (21) 의 전원 전압은 노드 (32) 와 접속되고, 접지 전압은 노드 (42) 와 접속되고, 기준 전압은 노드 (52) 및 노드 (62) 와 접속되어 있다. 증폭기회로 (22) 의 전원 전압은 노드 (33) 와 접속되고, 접지 전압은 노드 (43) 와 접속되고, 기준 전압은 노드 (53) 및 노드 (63) 에 접속 되어 있다. 증폭기회로 (23) 의 전원 전압은 노드 (34) 와 접속되고, 접지 전압은 노드 (44) 와 접속되고, 기준 전압은 노드 (54) 및 노드 (64) 에 접속되어 있다. 증폭기회로 (24) 의 전원 전압은 노드 (35) 와 접속되고, 접지 전압은 노드 (45) 와 접속되고, 기준 전압은 노드 (55) 및 노드 (65) 에 접속되어 있다.
또한, 각 증폭기회로 내에 도시하고 있는 배선 저항 (71,72,73,74) 은, 후술하는 설명을 위해 증폭기회로에 흐르는 전류를 표현하기 위해 도시하였다.
다음으로 전원 전압 노드 (31) 와 노드 (32) 는 배선 저항 (101) 을 통하여 서로 접속되고, 노드 (32) 와 노드 (33) 는 배선 저항 (102) 을 통하여 서로 접속되고, 노드 (33) 와 노드 (37) 는 배선 저항 (103) 을 통하여 서로 접속되고, 노드 (37) 와 노드 (34) 는 배선 저항 (106) 을 통하여 서로 접속되고, 노드 (34) 와 노드 (35) 는 배선 저항 (104) 을 통하여 서로 접속되고, 노드 (35) 와 노드 (36) 는 배선 저항 (105) 을 통하여 서로 접속되어 있다. 접지 전압 노드 (41) 와 노드 (42) 는 배선 저항 (131) 을 통하여 서로 접속되고, 노드 (42) 와 노드 (43) 는 배선 저항 (132) 을 통하여 서로 접속되고, 노드 (43) 와 노드 (47) 는 배선 저항 (133) 을 통하여 서로 접속되고, 노드 (47) 와 노드 (44) 는 배선 저항 (136) 을 통하여 서로 접속되고, 노드 (44) 와 노드 (45) 는 배선 저항 (134) 을 통하여 서로 접속되고, 노드 (45) 와 노드 (46) 는 배선 저항 (135) 을 통하여 서로 접속되어 있다. 기준 전압 노드 (56) 와 노드 (55) 는 배선 저항 (115) 을 통하여 서로 접속되고, 노드 (52) 와 노드 (53) 는 배선 저항 (112) 을 통하여 서로 접속되고, 노드 (53) 와 노드 (57) 는 배선 저항 (113) 을 통하여 서로 접속되고, 노드 (54) 와 노드 (55) 는 배선 저항 (114) 을 통하여 서로 접속되어 있다. 기준 전압 노드 (66) 와 노드 (65) 는 배선 저항 (125) 을 통하여 서로 접속되고, 노드 (62) 와 노드 (63) 는 배선 저항 (122) 을 통하여 서로 접속되고, 노드 (63) 와 노드 (67) 는 배선 저항 (123) 을 통하여 서로 접속되고, 노드 (64) 와 노드 (65) 는 배선 저항 (124) 을 통하여 서로 접속되어 있다.
상기 서술한 배선 저항 (101, 102, 103, 104, 105, 106, 112, 113, 114, 115, 122, 123, 124, 125, 131, 132, 133, 134,135, 136) 은 배선 메탈로서의 배선 저항을 표현한 것이다. 또한, 노드 (52), 노드 (53), 노드 (54), 노드 (55) 는 각 증폭기회로 (21 내지 24) 내의 정전류원 PMOS 트랜지스터의 게이트에 접속되고, 노드 (62), 노드 (63), 노드 (64), 노드 (65) 는 각 증폭기회로 (21 내지 24) 내의 정전류원 NMOS 트랜지스터의 게이트에 접속되어 있다.
또, 전술한 반도체 집적회로는, 1 개의 반도체 칩에 집적된다. 바이어스 발생회로 (1) 와 바이어스 발생회로 (211) 는 같은 특성을 갖는 회로이다. 또한, 제 1 및 제 2 바이어스 발생회로 (1,211) 는, 이미 알려져 있는 회로구성으로 실현하는 것이 가능하다. 또한, 증폭기회로 (21 내지 24) 의 각각은, 이미 알려져 있는 회로구성으로 실현하는 것이 가능하다.
(회로동작)
도 3 을 참조하여 설명한 반도체 집적회로는, 도 4 에 나타내는 바와 같이, 기본 동작은 각 증폭기회로로의 입력단자 (11,12,13,14) 의 아날로그전압 레벨을 출력단자 (201,202,203,204) 에 아날로그전압 레벨로 각각 출력한다.
다음으로 배치 위치에 의한 전원 전압·접지 전압과 바이어스 전압의 관계를 설명한다. 바이어스 발생회로 (1) 는 전원 전압 노드 (36) 와 접지 전압 노드 (46) 사이에 배치되기 때문에, 기준 전압 노드 (56), 노드 (66) 는, 전원 전압 노드 (36) 와 접지 전압 노드 (46) 를 기준으로 결정된다.
바이어스 발생회로 (211) 는 전원 전압 노드 (37) 와 접지 전압 노드 (47) 사이에 배치되기 때문에, 기준 전압 노드 (57), 노드 (67) 는, 전원 전압 노드 (37) 와 접지 전압 노드 (47) 를 기준으로 결정된다.
그리고 각 증폭기회로 (21 내지 24) 에는 상시 전류가 흐르고 있기 때문에, 각 증폭기회로 (21 내지 24) 에서 전압 강하가 일어나 (점선으로 도시), 전원 전압 노드 (32 내지 36), 접지 전압 노드 (42 내지 46) 에서는 전위차가 발생한다. 특히, 전원 공급측의 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터 멀리 떨어진 노드 (36) 및 노드 (46) 에서 전압 강하가 보다 현저해진다. 여기서, 전압 강하가 없을 때의 이상 전원 전압 (31') 및 이상 접지 전위 (41') 를 도시하고 있다. 또, 전원 전압 노드 (36) 및 접지 전압 노드 (46) 와 비교하여, 전원 전압 노드 (37) 및 접지 전압 노드 (47) 쪽이 전원 공급측의 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 에 가깝기 때문에, 전압 강하의 영향은 적다.
또한, 바이어스 발생회로 (1) 및 바이어스 발생회로 (211) 로부터의 기준 전압의 배선은 하이 임피던스 상태이기 때문에, 전압 강하도 일어나지 않고 노드 (52,53,57) 의 전압 레벨은 동일, 노드 (62,63,67) 의 전압 레벨은 동일, 노드 (54,55,56) 의 전압 레벨은 동일, 노드 (64,65,66) 의 전압 레벨도 각각 동일해진다.
(효과)
이상 설명한 바와 같이, 본 발명의 제 2 실시형태에 의하면, 증폭기회로 (21 내지 24) 및 바이어스 발생회로 (1,211) 에서 상시 흐르는 전류에 의해 발생하는 전원 전압의 강하가 발생하였다고 해도, 바이어스 발생회로 (1) 의 전원 전압 노드 (36) 와 접지 전압 노드 (46) 가 전원 전압 공급 노드 (31) 및 접지 전압 공급 노드 (41) 로부터 최원단이 되도록 배치함으로써, 바이어스 발생회로 (1) 는, 전압 강하된 전원에 기초하여 기준 전압 노드 (56,66) 에 기준 전압을 발생시킨다. 이로 인해, 증폭기회로 (23,24) 의 정전류원 MOS 트랜지스터의 Vgs 도 바이어스 발생회로 (1) 에 가까운 증폭기회로 (24) 가 가장 작아져, 이 증폭기회로 (24) 를 기준으로 설계하면 다른 증폭기회로 (23) 의 응답 속도가 늦어지는 일은 없다.
마찬가지로, 바이어스 발생회로 (211) 의 전원 전압 노드 (37) 와 접지 전압 노드 (47) 가 전원 전압 공급 노드 (31) 및 접지 전압 공급 노드 (41) 로부터 최원단까지의 중간 부근이 되도록 배치함으로써, 바이어스 발생회로 (211) 는, 중간 레벨만큼 전압 강하된 전원에 기초하여 기준 전압 노드 (56,66) 에 기준 전압을 발생시킨다. 이로 인해, 증폭기회로 (21,22) 의 정전류원 MOS 트랜지스터의 Vgs 도 바이어스 발생회로 (211) 에 가까운 증폭기회로 (22) 가 가장 작아져, 이 증폭기회로 (22) 를 기준으로 설계하면 다른 증폭기회로 (21) 의 응답 속도가 늦어지는 일은 없다.
그리고, 전원 공급측의 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 와 그곳으로부터의 최원단의 중간 부근에 바이어스 발생회로 (211) 를 형성함으로써, 전원 공급측의 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 로부터의 최원단에서 기준 전압을 발생시키는 것보다 효과적으로 증폭기회로 (21,22) 에서의 소비 전류는 감소한다.
또한, 전원 배선 저항이 프로세스 편차에 따라 배선 저항 마무리값이 변하더라도, 전원 전압 노드 (36) 와 기준 전압 노드 (56) 의 전위차, 즉, 도 4 중의 배선 저항치가 높을 때의 전위차 (511), 낮을 때의 전위차 (511') 는 거의 동일해지고, 또한, 접지 전압 노드 (46) 와 기준 전압 노드 (66) 의 전위차, 즉, 도 4 중의 배선 저항치가 높을 때의 전위차 (512), 낮을 때의 전위차 (512') 는 각각 거의 동일해진다. 이로 인해, 증폭기회로 (23) 내의 정전류원 MOS 트랜지스터의 Vgs, 즉, 도 4 중의 전위차 (551,551',552,552') 가, 증폭기회로 (24) 내의 정전류원 MOS 트랜지스터의 Vgs 보다 크기 때문에, 응답 속도가 늦어지지 않는다.
마찬가지로, 기준 전압 노드 (57) 의 전위차, 즉, 도 4 보다 배선 저항치가 높을 때의 전위차 (541), 낮을 때의 전위차 (541'), 기준 전압 노드 (67) 의 전위차, 즉, 도 4 보다 배선 저항치가 높을 때의 전위차 (542), 낮을 때의 전위차 (542') 도 각각 거의 동일해지기 때문에, 증폭기회로 (21) 내의 정전류원 MOS 트랜지스터의 Vgs, 즉, 도 4 중의 전위차 (531,531',532,532') 가, 증폭기회로 (22) 내의 정전류원 MOS 트랜지스터의 Vgs 보다 크기 때문에, 응답 속도가 늦어지지 않는다.
또한, 배선 저항치가 크게 마무리된 경우를 상정하여 설계하면, 배선 저항치가 작아진 경우에도, 전원 공급측의 전원 전압 공급단자 (31) 및 접지 전압 공급단자 (41) 의 근단, 즉, 바이어스 발생회로 (1,211) 로부터는 원단의 정전류원 MOS 트랜지스터의 Vgs 는 작아지기 때문에, 소비 전류는 감소한다.
(3) 제 3 실시형태
본 발명의 제 3 실시형태는, 배선 저항의 프로세스 편차에 따른 특성에 대한 영향을 억제하는 데에 유효한 반도체 집적회로를 제공한다. 도 5 는, 본 발명의 제 3 실시형태에 따른 반도체 집적회로의 회로 배치를 나타내는 등가 회로도이다. 도 6 은, 도 5 의 회로 배치 위치에 의한 전원 전압 및 접지 전압과, 기준 바이어스 전압의 관계를 나타내는 도면이다.
(회로구성)
도 5 에 나타내는 바와 같이, 본 발명의 제 3 실시형태에 따른 반도체 집적회로는, 이하의 회로구성을 갖는다. 제 1 정전위 공급선은, 제 1 정전위 공급단자를 갖고, 제 1 정전위를 공급한다. 제 1 정전위 공급선은, 구체적으로는, 이미 알려져 있는 전원 전압 공급선으로 구성하는 것이 가능하다. 제 1 정전위 공급단자는, 구체적으로는, 전원 전압 공급단자 (30) 로 구성하는 것이 가능하다. 제 2 정전위 공급선은, 제 2 정전위 공급단자를 갖고, 제 2 정전위를 공급한다. 제 2 정전위는, 제 1 정전위와 다르다. 제 2 정전위 공급선은, 구체적으로는, 이미 알려져 있는 접지 전압 공급선으로 구성하는 것이 가능하다. 제 2 정전위 공급단자는, 구체적으로는, 접지 전압 공급단자 (40) 로 구성하는 것이 가능하다.
제 1 바이어스 발생회로 (1) 는, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 정전위 및 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시킨다. 제 1 바이어스 발생회로 (1) 는, 구체적으로는, 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 는, 각각, 전원 전압 공급단자 (30) 와 접지 전압 공급단자 (40) 에서 보아 원단의 노드이다. 제 1 바이어스 발생회로 (1) 는, 전원 전압 공급단자 (30) 로부터 공급된 전원 전압 및 접지 전압 공급단자 (40) 로부터 공급된 접지 전압에 기초하여, 제 1 기준 전위와 제 2 기준 전위를 발생시킨다.
제 1 기준 전위선은, 노드 (57) 를 갖고, 노드 (57) 에서 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 1 기준 전위선은, 제 1 바이어스 발생회로 (1) 에 의해 발생된 제 1 기준 전위를 공급한다. 제 2 기준 전위선은, 노드 (67) 를 갖고, 노드 (676) 에서 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 2 기준 전위선은, 제 1 바이어스 발생회로 (1) 에 의해 발생된 제 2 기준 전위를 공급한다.
제 1 아날로그회로 블록 (2) 이, 제 1 바이어스 발생회로 (1) 와, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 사이에 배치된다. 제 1 아날로그회로 블록 (2) 은, 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 를 통하여 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 1 아날로그회로 블록 (2) 은, 전원 전압 공급선의 노드 (31) 와 접지 전압 공급선의 노드 (41) 를 통하여 전원 전압 공급단자 (30) 와 접지 전압 공급단자 (40) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (31) 와 전원 전압 공급단자 (30) 사이에는, 전원 전압 공급선의 배선 저항 (312) 이 존재한다. 접지 전압 공급선의 노드 (41) 와 접지 전압 공급단자 (40) 사이에는, 접지 전압 공급선의 배선 저항 (311) 이 존재한다. 제 1 아날로그회로 블록 (2) 은, 1 또는 복수의 아날로그회로를 포함한다. 1 또는 복수의 아날로그회로가, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 기준 전위선과 제 2 기준 전위선에 전기적으로 접속된다. 1 또는 복수의 아날로그회로는, 제 1 정전위 공급단자 및 제 2 정전위 공급단자와, 제 1 바이어스 발생회로 (1) 사이에 배치된다. 여기서, 각 아날로그회로는, 제 1 정전위 공급, 제 2 정전위 공급, 제 1 기준 전위 공급 및 제 2 기준 전위 공급을 받아 동작하는 이미 알려져 있는 아날로그회로, 예를 들어, 증폭기회로로 구성할 수 있지만, 반드시 증폭기회로로 한정하는 것은 아니다. 구체적으로는, 아날로그회로는, 증폭기회로 (21 및 22) 로 구성하는 것이 가능하다. 1 또는 복수의 아날로그회로는, 제 1 바이어스 발생회로 (1) 와, 노드 (31,41) 사이에 배치된다. 구체적으로는, 증폭기회로 (21 및 22) 는, 제 1 바이어스 발생회로 (1) 와, 노드 (31,41) 사이에 배치된다.
그 증폭기회로 (21) 는, 전원 전압 공급선의 노드 (32) 와 접지 전압 공급선의 노드 (42) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (52) 와 제 2 기준 전위 공급선의 노드 (62) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (32) 와 전원 전압 공급단자 (30) 사이에는, 전원 전압 공급선의 배선 저항 (101,312) 이 존재한다. 접지 전압 공급선의 노드 (42) 와 접지 전압 공급단자 (40) 사이에는, 접지 전압 공급선의 배선 저항 (131,311) 이 존재한다. 전원 전압 공급선의 노드 (32) 와 접지 전압 공급선의 노드 (42) 사이에는, 증폭기회로 (21) 의 저항 (71) 이 존재한다. 증폭기회로 (21) 는, ＋입력단자 (11) 와, －입력단자와, 출력단자 (201) 를 갖고, －입력단자는 출력단자 (201) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (52) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (112,113) 이 존재한다. 제 2 기준 전위 공급선의 노드 (62) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (122,123) 이 존재한다.
그 증폭기회로 (22) 는, 전원 전압 공급선의 노드 (33) 와 접지 전압 공급선의 노드 (43) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (53) 와 제 2 기준 전위 공급선의 노드 (63) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (33) 와 전원 전압 공급단자 (30) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,312) 이 존재한다. 접지 전압 공급선의 노드 (43) 와 접지 전압 공급단자 (40) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,311) 이 존재한다. 전원 전압 공급선의 노드 (33) 와 접지 전압 공급선의 노드 (43) 사이에는, 증폭기회로 (22) 의 저항 (72) 이 존재한다. 증폭기회로 (22) 는, ＋입력단자 (12) 와, －입력단자와, 출력단자 (202) 를 갖고, －입력단자는 출력단자 (202) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (53) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (113) 이 존 재한다. 제 2 기준 전위 공급선의 노드 (63) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (123) 이 존재한다.
제 2 아날로그회로 블록 (3) 이, 제 1 바이어스 발생회로 (1) 와, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 사이에 배치된다. 바꿔 말하면, 제 1 바이어스 발생회로 (1) 는, 제 1 아날로그회로 블록 (2) 과 제 2 아날로그회로 블록 (3) 사이에 배치된다. 제 2 아날로그회로 블록 (3) 은, 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 를 통하여 제 1 바이어스 발생회로 (1) 에 전기적으로 접속된다. 제 2 아날로그회로 블록 (3) 은, 전원 전압 공급선의 노드 (36) 와 접지 전압 공급선의 노드 (46) 를 통하여 전원 전압 공급단자 (30) 와 접지 전압 공급단자 (40) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (36) 와 전원 전압 공급단자 (30) 사이에는, 전원 전압 공급선의 배선 저항 (314) 이 존재한다. 접지 전압 공급선의 노드 (46) 와 접지 전압 공급단자 (40) 사이에는, 접지 전압 공급선의 배선 저항 (313) 이 존재한다. 제 2 아날로그회로 블록 (3) 은, 1 또는 복수의 아날로그회로를 포함한다. 1 또는 복수의 아날로그회로가, 제 1 정전위 공급선과 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 제 1 기준 전위선과 제 2 기준 전위선에 전기적으로 접속된다. 1 또는 복수의 아날로그회로는, 제 1 정전위 공급단자 및 제 2 정전위 공급단자와, 제 1 바이어스 발생회로 (1) 사이에 배치된다. 여기서, 각 아날로그회로는, 제 1 정전위 공급, 제 2 정전위 공급, 제 1 기준 전위 공급 및 제 2 기준 전위 공급을 받아 동작하는 이미 알려져 있는 아날로그회로, 예를 들어, 증폭기회로로 구성할 수 있지만, 반드시 증폭기회로로 한정하는 것은 아니다. 구체적으로는, 아날로그회로는, 증폭기회로 (23 및 24) 로 구성하는 것이 가능하다. 1 또는 복수의 아날로그회로는, 제 1 바이어스 발생회로 (1) 와, 노드 (36,46) 사이에 배치된다. 구체적으로는, 증폭기회로 (23 및 24) 는, 제 1 바이어스 발생회로 (1) 와, 노드 (36,46) 사이에 배치된다.
그 증폭기회로 (23) 는, 전원 전압 공급선의 노드 (34) 와 접지 전압 공급선의 노드 (44) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (54) 와 제 2 기준 전위 공급선의 노드 (64) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (34) 와 전원 전압 공급단자 (30) 사이에는, 전원 전압 공급선의 배선 저항 (104,105,314) 이 존재한다. 접지 전압 공급선의 노드 (44) 와 접지 전압 공급단자 (40) 사이에는, 접지 전압 공급선의 배선 저항 (134,135,313) 이 존재한다. 전원 전압 공급선의 노드 (34) 와 접지 전압 공급선의 노드 (44) 사이에는, 증폭기회로 (23) 의 저항 (73) 이 존재한다. 증폭기회로 (23) 는, ＋입력단자 (13) 와, －입력단자와, 출력단자 (203) 를 갖고, －입력단자는 출력단자 (203) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (54) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (116) 이 존재한다. 제 2 기준 전위 공급선의 노드 (64) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (126) 이 존재한다.
그 증폭기회로 (24) 는, 전원 전압 공급선의 노드 (35) 와 접지 전압 공급선의 노드 (45) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (55) 와 제 2 기준 전위 공급선의 노드 (65) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (35) 와 전원 전압 공급단자 (30) 사이에는, 전원 전압 공급선의 배선 저항 (105,314) 이 존재한다. 접지 전압 공급선의 노드 (45) 와 접지 전압 공급단자 (40) 사이에는, 접지 전압 공급선의 배선 저항 (135,313) 이 존재한다. 전원 전압 공급선의 노드 (35) 와 접지 전압 공급선의 노드 (45) 사이에는, 증폭기회로 (24) 의 저항 (74) 이 존재한다. 증폭기회로 (24) 는, ＋입력단자 (14) 와, －입력단자와, 출력단자 (204) 를 갖고, －입력단자는 출력단자 (204) 에 전기적으로 접속된다. 제 1 기준 전위 공급선의 노드 (55) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 1 기준 전위 공급선의 배선 저항 (114,116) 이 존재한다. 제 2 기준 전위 공급선의 노드 (65) 와 제 1 바이어스 발생회로 (1) 사이에는, 제 2 기준 전위 공급선의 배선 저항 (124,126) 이 존재한다.
제 1 바이어스 발생회로 (1) 는, 전원 전압 공급선의 노드 (37) 와 접지 전압 공급선의 노드 (47) 에 전기적으로 접속됨과 함께, 제 1 기준 전위 공급선의 노드 (57) 와 제 2 기준 전위 공급선의 노드 (67) 에 전기적으로 접속된다. 전원 전압 공급선의 노드 (37) 와 노드 (31) 사이에는, 전원 전압 공급선의 배선 저항 (101,102,103) 이 존재한다. 전원 전압 공급선의 노드 (37) 와 노드 (36) 사이에는, 전원 전압 공급선의 배선 저항 (104,105,106) 이 존재한다. 접지 전압 공급선의 노드 (47) 와 노드 (41) 사이에는, 접지 전압 공급선의 배선 저항 (131,132,133) 이 존재한다. 접지 전압 공급선의 노드 (47) 와 노드 (46) 사이에는, 접지 전압 공급선의 배선 저항 (134,135,136) 이 존재한다.
즉, 증폭기회로 (21) 는, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 와, 증폭기회로 (22) 사이에 배치된다. 증폭기회로 (22) 는, 증폭기회로 (21) 와 제 1 바이어스 발생회로 (1) 사이에 배치된다. 증폭기회로 (23) 는, 제 1 바이어스 발생회로 (1) 와 증폭기회로 (24) 사이에 배치된다. 증폭기회로 (24) 는, 증폭기회로 (23) 와 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 사이에 배치된다.
바꿔 말하면, 제 1 바이어스 발생회로 (1) 는, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 로부터의 배선 거리가, 증폭기회로 (21 내지 24) 의 그것과 비교하여, 보다 먼 위치에 배치된다. 배선 거리란, 제 1 정전위 공급선 및 제 2 정전위 공급선의 거리이다. 제 1 정전위 공급선 및 제 2 정전위 공급선은 배선 저항을 갖기 때문에, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 로부터의 배선 거리가 길수록 전압 강하가 커진다. 즉, 제 1 바이어스 발생회로 (1) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 각각 접속되는 노드 (37 및 47) 는, 증폭기회로 (21 내지 24) 가 제 1 정전위 공급선 및 제 2 정전위 공급선에 접속되는 노드 (32 및 42), 노드 (33 및 43), 노드 (34 및 44), 노드 (35 및 45) 보다, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 로부터의 배선 거리가 멀다.
즉, 증폭기회로 블록 (2), 바이어스 발생회로 (1), 증폭기회로 블록 (3) 을 형성하여, 전원 전압 공급단자 (30), 접지 전압 공급단자 (40) 에 대하여 증폭기회로 블록 (2) 의 전원 전압 노드 (31) 가 배선 저항 (312) 을 통하여 전원 전압 공 급단자 (30) 에 접속되고, 접지 전압 노드 (41) 는 배선 저항 (311) 을 통하여 접지 전압 공급단자 (40) 에 접속되고, 증폭기회로 블록 (3) 의 전원 전압 노드 (36) 는 배선 저항 (314) 을 통하여 전원 전압 공급단자 (30) 에 접속되고, 접지 전압 노드 (46) 는 배선 저항 (313) 을 통하여 접지 공급단자 (40) 에 접속되어 있다.
증폭기회로 블록 (2) 내의 증폭기회로 (21) 의 전원 전압은 노드 (32) 와 접속되고, 접지 전압은 노드 (42) 와 접속되고, 기준 전압은 노드 (52), 노드 (62) 와 접속되어 있다. 증폭기회로 (22) 의 전원 전압은 노드 (33) 와 접속되고, 접지 전압은 노드 (43) 와 접속되고, 기준 전압은 노드 (53), 노드 (63) 에 접속되어 있다. 증폭기회로 (23) 의 전원 전압은 노드 (34) 와 접속되고, 접지 전압은 노드 (44) 와 접속되고, 기준 전압은 노드 (54), 노드 (64) 에 접속되어 있다. 증폭기회로 (24) 의 전원 전압은 노드 (35) 와 접속되고, 접지 전압은 노드 (45) 와 접속되고, 기준 전압은 노드 (55), 노드 (65) 에 접속되어 있다.
또한, 각 증폭기회로 (21 내지 24) 내에 도시하고 있는 배선 저항 (71,72,73,74) 은, 후술하는 설명을 위해 증폭기회로에 흐르는 전류를 표현하기 위해서 도시하였다.
다음으로 전원 전압 노드 (31) 와 노드 (32) 는 배선 저항 (101) 을 통하여 서로 접속되고, 노드 (32) 와 노드 (33) 는 배선 저항 (102) 을 통하여 서로 접속되고, 노드 (33) 와 노드 (37) 는 배선 저항 (103) 을 통하여 서로 접속되고, 노드 (37) 와 노드 (34) 는 배선 저항 (106) 을 통하여 서로 접속되고, 노드 (34) 와 노드 (35) 는 배선 저항 (104) 을 통하여 서로 접속되고, 노드 (35) 와 노드 (36) 는 배선 저항 (105) 을 통하여 서로 접속되어 있다. 접지 전압 노드 (41) 와 노드 (42) 는 배선 저항 (131) 을 통하여 서로 접속되고, 노드 (42) 와 노드 (43) 는 배선 저항 (132) 을 통하여 서로 접속되고, 노드 (43) 와 노드 (47) 는 배선 저항 (133) 을 통하여 서로 접속되고, 노드 (47) 와 노드 (44) 는 배선 저항 (136) 을 통하여 서로 접속되고, 노드 (44) 와 노드 (45) 는 배선 저항 (134) 을 통하여 서로 접속되고, 노드 (45) 와 노드 (46) 는 배선 저항 (135) 을 통하여 서로 접속되어 있다. 기준 전압 노드 (52) 와 노드 (53) 는 배선 저항 (112) 을 통하여 서로 접속되고, 노드 (53) 와 노드 (57) 는 배선 저항 (113) 을 통하여 서로 접속되고, 노드 (57) 와 노드 (54) 는 배선 저항 (116) 을 통하여 서로 접속되고, 노드 (54) 와 노드 (55) 는 배선 저항 (114) 을 통하여 서로 접속되어 있다. 기준 전압 노드 (62) 와 노드 (63) 는 배선 저항 (122) 을 통하여 서로 접속되고, 노드 (63) 와 노드 (67) 는 배선 저항 (123) 을 통하여 서로 접속되고, 노드 (67) 와 노드 (64) 는 배선 저항 (126) 을 통하여 서로 접속되고, 노드 (64) 와 노드 (65) 는 배선 저항 (124) 을 통하여 서로 접속되어 있다.
상기 서술한 배선 저항 (101, 102, 103, 104, 105, 106, 112, 113, 114, 122, 123, 124, 126, 131, 132, 133, 134, 135, 136, 311, 312, 313, 314) 은 배선 메탈에서의 배선 저항을 표현한 것이다. 또한, 노드 (52), 노드 (53), 노드 (54), 노드 (55) 는 각 증폭기회로 (21 내지 24) 내의 정전류원 PMOS 트랜지스터의 게이트에 접속되고, 노드 (62), 노드 (63), 노드 (64), 노드 (65) 는 각 증폭기회로 (21 내지 24) 내의 정전류원 NMOS 트랜지스터의 게이트에 접속되어 있다.
또, 실제의 칩 레이아웃에 의하면, 바이어스 발생회로 (1) 를 증폭기회로 블록 (2) 및 증폭기회로 블록 (3) 사이에 개재시키는 배치로 하고 있고, 전원 전압 공급단자 (30) 로부터 노드 (31), 노드 (32), 노드 (33) 를 통하여 노드 (37) 까지의 배선 저항의 총합과, 전원 전압 공급단자 (30) 로부터 노드 (36), 노드 (35), 노드 (34) 를 통하여 노드 (37) 까지의 배선 저항의 총합이 서로 동등해지도록 하고 있다. 마찬가지로, 접지 전압 공급단자 (40) 로부터 노드 (41), 노드 (42), 노드 (43) 를 통하여 노드 (47) 까지의 배선 저항의 총합과, 접지 전압 공급단자 (40) 로부터 노드 (46), 노드 (45), 노드 (44) 를 통하여 노드 (47) 까지의 배선 저항의 총합이 서로 동등해지도록 하고 있다. 그로 인해, 바이어스 발생회로 (1) 의 배치 위치는, 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 에 대하여 최원단이 된다.
또한, 전술한 반도체 집적회로는, 1 개의 반도체 칩에 집적된다. 제 1 바이어스 발생회로 (1) 는, 이미 알려져 있는 회로구성으로 실현하는 것이 가능하다. 또한, 증폭기회로 (21 내지 24) 의 각각은, 이미 알려져 있는 회로구성으로 실현하는 것이 가능하다.
(회로동작)
도 5 를 참조하여 설명한 반도체 집적회로는, 도 6 에 나타내는 바와 같이, 기본 동작은 각 증폭기회로로의 입력단자 (1112,1314) 의 아날로그전압 레벨을 출력단자 (201,202,203,204) 에 아날로그전압 레벨로 각각 출력한다.
다음으로 배치 위치에 의한 전원 전압·접지 전압과 바이어스 전압의 관계를 설명하면, 바이어스 발생회로 (1) 는 전원 전압 노드 (37) 와 접지 전압 노드 (47) 의 사이에 배치되기 때문에, 기준 전압 노드 (56), 노드 (66) 는, 전원 전압 노드 (37) 와 접지 전압 노드 (47) 를 기준으로 결정된다.
그리고 각 증폭기회로 (21 내지 24) 에는 상시 전류가 흐르고 있기 때문에 각 증폭기회로 (21 내지 24) 에서 전압 강하가 일어나 (점선으로 도시), 전원 전압 노드 (32,33,34,35,36,37), 접지 전압 노드 (42,43,44,45,46,47) 에서는 전위차가 발생한다. 특히, 전원 공급측인 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 로부터 보다 먼 노드 (37) 및 노드 (47) 에서 전압 강하가 현저해진다. 여기서, 전압 강하가 없을 때의 이상 전원 전압 (31') 및 이상 접지 전위 (41') 를 도시하고 있다.
또한, 바이어스 발생회로 (1) 로부터의 기준 전압의 배선은 하이 임피던스상 태이기 때문에, 전압 강하도 일어나지 않고 노드 (52,53,57,54,55) 의 전압 레벨, 노드 (62,63,67,64,65) 의 전압 레벨도 동일해진다.
(효과)
이상 설명한 바와 같이, 본 발명의 제 3 실시형태에 의하면, 증폭기회로 (21 내지 24) 및 바이어스 발생회로 (1) 에서 상시 흐르는 전류에 의해 발생하는 전원 전압의 강하가 발생하였다고 해도, 바이어스 발생회로 (1) 의 전원 전압 노드 (37) 와 접지 전압 노드 (47) 가 전원 전압 공급 노드 (30) 및 접지 전압 공급 노드 (40) 로부터 최원단이 되는 배치로 함으로써, 바이어스 발생회로 (1) 는, 전압 강하된 전원에 기초하여 기준 전압 노드 (57,67) 에 기준 전압을 발생시킨다. 이 로 인해, 증폭기회로 (21 내지 24) 의 정전류원 MOS 트랜지스터의 Vgs 도 바이어스 발생회로 (1) 에 가까운 증폭기회로 (22,23) 가 가장 작아져, 이 증폭기회로 (22,23) 를 기준으로 설계하면, 다른 증폭기회로 (21,24) 의 응답 속도가 늦어지는 일은 없다.
그리고, 증폭기회로 블록 (2) 및 증폭기회로 블록 (3) 에 공통의 바이어스 발생회로 (1) 가, 증폭기회로 블록 (2) 과 증폭기회로 블록 (3) 사이에 개재되고, 또한 증폭기회로 블록 (2) 과 증폭기회로 블록 (3) 에 의해 전원 전압 공급 노드 (30) 및 접지 전압 공급 노드 (40) 로부터 이간됨으로써, 증폭기회로 (21 내지 24) 에서의 응답 속도는 바이어스 발생회로 (1) 에 대하여 거의 대상이 된다. 즉, 증폭기회로 (21) 와 증폭기회로 (24) 는 응답 속도가 거의 동일해지고, 증폭기회로 (22) 와 증폭기회로 (23) 는 응답 속도가 거의 동일해진다.
또한, 전원 배선 저항이 프로세스 편차에 따라 배선 저항 마무리값이 변하더라도, 전원 전압 노드 (37) 와 기준 전압 노드 (57) 의 전위차, 즉, 도 6 중의 배선 저항치가 높을 때의 전위차 (551) 와 낮을 때의 전위차 (551') 는 거의 동일해지고, 또한 접지 전압 노드 (47) 와 기준 전압 노드 (67) 의 전위차, 즉, 도 6 중의 배선 저항치가 높을 때의 전위차 (552) 와 낮을 때의 전위차 (552') 는 각각 거의 동일해지기 때문에, 증폭기회로 (21) 내의 정전류원 MOS 트랜지스터의 Vgs, 즉, 도 6 중의 전위차 (531,531',532,532') 가 증폭기회로 (22) 의 정전류원 MOS 트랜지스터의 Vgs 보다 크기 때문에, 응답 속도가 늦어지지 않는다. 마찬가지로, 증폭기회로 (24) 내의 정전류원 MOS 트랜지스터의 Vgs, 즉, 도 6 중의, 전위차 (511,511',512,512') 가 증폭기회로 (23) 의 정전류원 MOS 트랜지스터의 Vgs 보다 크기 때문에, 응답 속도가 늦어지지 않는다.
또한, 배선 저항치가 크게 마무리된 경우를 상정하여 설계하면, 배선 저항치가 작아진 경우에도, 전원 공급측인 전원 전압 공급단자 (30) 및 접지 전압 공급단자 (40) 에 대하여 근단, 즉, 바이어스 발생회로 (1) 로부터는 원단의 정전류원 MOS 트랜지스터의 Vgs 는 작아지기 때문에, 소비 전류는 감소한다.
(응용예)
전술한 제 1 내지 제 3 실시형태에서는 최대 2 개의 바이어스 발생회로를 형성하였지만, 전원 전압 공급단자 및 접지 전압 공급단자와 바이어스 발생회로 사이에, 바이어스 발생회로에서 발생된 기준 전압을 사용하는 증폭기회로가 배치되는 회로구성이면, 바이어스 발생회로의 수는 한정하는 필요는 없다.
또한, 전술한 제 3 실시형태에 있어서, 전원 전압 공급단자 및 접지 전압 공급단자를 각각 1 개소로 하고, 그곳으로부터 분기하여 2 개의 증폭기회로 블록 (2,3) 에 전원 전압 및 접지 전압을 공급하였지만, 2 개의 증폭기회로 블록 (2,3) 에 전용 단자를 형성하여 따로따로 전원 공급해도 된다. 때, LSI 외부에서의 전원 및 접지의 분기점으로부터의 배선 저항은, 2 개의 증폭기회로 블록 (2,3) 에 있어서 서로 동일해지도록 한다
전술한 제 1 내지 제 3 실시형태에서는, 바이어스 발생회로에서 발생된 기준 전압을 증폭기회로에 공급하는 반도체 집적회로의 구성예를 나타냈지만, 바이어스 발생회로에서 발생된 기준 전압을 밖의 아날로그회로에 공급하는 반도체 집적회로 에도 본 발명을 적용할 수 있다.
또한, 전술한 제 1 내지 제 3 실시형태에서는, 바이어스 발생회로는, 전원 전위와 그라운드 전위에 기초하여 기준 전압을 발생시키는 구성으로 하였지만, 바이어스 발생회로는, 서로 다른 제 1 및 제 2 정전위에 기초하여, 서로 다른 제 1 및 제 2 기준 전위를 발생시키는 구성이면 되고, 특별히 실시형태에서 예시한 전위로 한정하는 것은 아니다.
또한, 전술한 제 1 내지 제 3 실시형태에서는, 배선 저항을 이용하여 전압 강하를 일으켰지만, 배선 저항에 가하거나 또는 대신에 소자 저항을 이용하여 전압 강하를 일으키는 것도 가능하다.
본 발명에 의하면, 제 1 바이어스 발생회로와 제 1 정전위 공급단자 사이의 제 1 정전위 공급선의 배선 거리 및 제 1 바이어스 발생회로와 제 2 정전위 공급단자 사이의 제 2 정전위 공급선의 배선 거리는, 각각, 제 1 아날로그회로와 제 1 정전위 공급단자 사이의 제 1 정전위 공급선의 배선 거리 및 제 1 아날로그회로와 제 2 정전위 공급단자 사이의 제 2 정전위 공급선의 배선 거리보다 길다. 배선 저항은 배선 거리에 비례하기 때문에, 제 1 바이어스 발생회로와 제 1 정전위 공급단자 사이의 제 1 정전위 공급선의 배선 저항 및 제 1 바이어스 발생회로와 제 2 정전위 공급단자 사이의 제 2 정전위 공급선의 배선 저항은, 각각 제 1 아날로그회로와 제 1 정전위 공급단자 사이의 제 1 정전위 공급선의 배선 저항 및 제 1 아날로그회로와 제 2 정전위 공급단자 사이의 제 2 정전위 공급선의 배선 저항보다 크다.
따라서, 제 1 아날로그회로 및 제 1 바이어스 발생회로에서 상시 흐르는 전류에 의해 발생하는 정전압의 강하가 발생하였다고 해도, 제 1 바이어스 발생회로는, 전압 강하된 정전압에 기초하여 제 1 및 제 2 기준 전압을 발생시킨다. 이로 인해, 제 1 및 제 2 정전위 공급선의 배선 저항이 프로세스 편차에 따라 설계치로부터 값이 변화하더라도, 제 1 바이어스 발생회로에 인가되는 전위차는, 설계치와 거의 동일해지고, 제 1 바이어스 발생회로에 의해 발생하는 제 1 및 제 2 기준 전위의 전위차는, 설계치와 거의 동일해진다. 따라서, 제 1 아날로그회로에는 악영향을 미치지 않는다.
Claims (26)
- 제 1 정전위 공급단자를 갖고, 제 1 정전위를 공급하는 제 1 정전위 공급선과,제 2 정전위 공급단자를 갖고, 제 2 정전위를 공급하는 제 2 정전위 공급선과,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 정전위 및 상기 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시키는 제 1 바이어스 발생회로와,상기 제 1 바이어스 발생회로에 전기적으로 접속되고, 상기 제 1 기준 전위를 공급하는 제 1 기준 전위선과,상기 제 1 바이어스 발생회로에 전기적으로 접속되고, 상기 제 2 기준 전위를 공급하는 제 2 기준 전위선과,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되며, 또한 상기 제 1 정전위 공급단자 및 상기 제 2 정전위 공급단자와 상기 제 1 바이어스 발생회로 사이에 배치되는 제 1 아날로그회로를 적어도 포함하는 반도체 집적회로.
- 제 1 항에 있어서,상기 제 1 바이어스 발생회로는, 상기 제 1 정전위 공급단자와의 사이의 제 1 저항을 가짐과 함께 상기 제 2 정전위 공급단자와의 사이의 제 2 저항을 갖고,상기 제 1 아날로그회로는, 상기 제 1 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 3 저항을 가짐과 함께, 상기 제 2 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 4 저항을 갖는 반도체 집적회로.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 저항, 상기 제 2 저항, 상기 제 3 저항 및 상기 제 4 저항은, 배선 저항으로 이루어지는 반도체 집적회로.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되고, 또한 상기 제 1 아날로그회로와 상기 제 1 바이어스 발생회로 사이에 배치되는 제 2 아날로그회로를 추가로 포함하는 반도체 집적회로.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 저항보다 낮고 상기 제 3 저항보다 높은 상기 제 1 정전위 공급단자와의 사이의 제 5 저항을 갖고, 상기 제 2 저항보다 낮고 상기 제 4 저항보다 높은 상기 제 2 정전위 공급단자와의 사이의 제 6 저항을 갖고, 또한, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되는 제 2 아날로그회로를 더 포함하는 반도체 집적회로.
- 제 5 항에 있어서,상기 제 5 저항 및 상기 제 6 저항은, 배선 저항으로 이루어지는 반도체 집적회로.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제 2 아날로그회로는, 상기 제 1 아날로그회로가 상기 제 1 정전위 공급선과 접속되는 제 1 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 2 노드에서 상기 제 1 정전위 공급선에 접속되고, 상기 제 1 아날로그회로가 상기 제 2 정전위 공급선과 접속되는 제 3 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 4 노드에서 상기 제 2 정전위 공급선에 접속되고, 상기 제 1 아날로그회로가 상기 제 1 기준 전위선과 접속되는 제 5 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 6 노드에서 상기 제 1 기준 전위선에 접속되고, 상기 제 1 아날로그회로가 상기 제 2 기준 전위선과 접속되는 제 7 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 8 노드에서 상기 제 2 기준 전위선에 접속되는 반도체 집적회로.
- 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,상기 제 1 아날로그회로와 상기 제 2 아날로그회로는, 각각 증폭회로로 이루 어지는 반도체 집적회로.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 1 바이어스 발생회로와, 상기 제 1 아날로그회로와, 상기 제 2 아날로그회로는, 동일 칩 내에 집적되는 반도체 집적회로.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 정전위 및 상기 제 2 정전위에 기초하여 제 3 기준 전위와 제 4 기준 전위를 발생시키고, 또한 상기 제 1 아날로그회로와 상기 제 1 및 제 2 정전위 공급단자 사이에 배치되는 제 2 바이어스 발생회로와,상기 제 2 바이어스 발생회로에 전기적으로 접속되고, 상기 제 3 기준 전위를 공급하는 제 3 기준 전위선과,상기 제 2 바이어스 발생회로에 전기적으로 접속되고, 상기 제 4 기준 전위를 공급하는 제 4 기준 전위선과,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 3 기준 전위선과 상기 제 4 기준 전위선에 전기적으로 접속되며, 또한 상기 제 1 및 제 2 정전위 공급단자와 상기 제 2 바이어스 발생회로 사이에 배치되는 제 3 아날로그회로와,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되 고, 상기 제 3 기준 전위선과 상기 제 4 기준 전위선에 전기적으로 접속되며, 또한 상기 제 1 및 제 2 정전위 공급단자와 상기 제 3 아날로그회로 사이에 배치되는 제 4 아날로그회로를 추가로 포함하는 반도체 집적회로.
- 제 10 항에 있어서,상기 제 1 바이어스 발생회로와, 상기 제 1 아날로그회로와, 상기 제 2 아날로그회로와, 상기 제 2 바이어스 발생회로와, 상기 제 3 아날로그회로와, 상기 제 4 아날로그회로는 동일 칩 내에 집적되는 반도체 집적회로.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되고, 또한 상기 제 1 및 제 2 정전위 공급단자와 상기 제 1 바이어스 발생회로 사이에 배치되는 제 3 아날로그회로와,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속됨과 함께, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되고, 또한 상기 제 1 및 제 2 정전위 공급단자와 상기 제 3 아날로그회로 사이에 배치되는 제 4 아날로그회로를 더 포함하는 반도체 집적회로.
- 제 12 항에 있어서,상기 제 1 바이어스 발생회로와, 상기 제 1 아날로그회로와, 상기 제 2 아날로그회로와, 상기 제 3 아날로그회로와, 상기 제 4 아날로그회로는 동일 칩 내에 집적되는 반도체 집적회로.
- 제 1 정전위 공급단자를 갖고, 제 1 정전위를 공급하는 제 1 정전위 공급선과,제 2 정전위 공급단자를 갖고, 제 2 정전위를 공급하는 제 2 정전위 공급선과,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 정전위 공급단자와의 사이의 제 1 저항을 갖고, 상기 제 2 정전위 공급단자와의 사이의 제 2 저항을 갖고, 또한 상기 제 1 정전위 및 상기 제 2 정전위에 기초하여 제 1 기준 전위와 제 2 기준 전위를 발생시키는 제 1 바이어스 발생회로와,상기 제 1 바이어스 발생회로에 전기적으로 접속되고, 상기 제 1 기준 전위를 공급하는 제 1 기준 전위선과,상기 제 1 바이어스 발생회로에 전기적으로 접속되고, 상기 제 2 기준 전위를 공급하는 제 2 기준 전위선과,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 3 저항을 갖고, 상기 제 2 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 4 저항 을 갖고, 또한 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되는 제 1 아날로그회로를 적어도 포함하는 반도체 집적회로.
- 제 14 항에 있어서,상기 제 1 저항, 상기 제 2 저항, 상기 제 3 저항 및 상기 제 4 저항은 배선 저항으로 이루어지는 반도체 집적회로.
- 제 14 항 또는 제 15 항에 있어서,상기 제 1 아날로그회로는, 상기 제 1 정전위 공급단자 및 상기 제 2 정전위 공급단자와 상기 제 1 바이어스 발생회로 사이에 배치되는 반도체 집적회로.
- 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 저항보다 낮고 상기 제 3 저항보다 높은 상기 제 1 정전위 공급단자와의 사이의 제 5 저항을 갖고, 상기 제 2 저항보다 낮고 상기 제 4 저항보다 높은 상기 제 2 정전위 공급단자와의 사이의 제 6 저항을 갖고, 또한 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되는 제 2 아날로그회로를 추가로 포함하는 반도체 집적회로.
- 제 17 항에 있어서,상기 제 5 저항 및 상기 제 6 저항은 배선 저항으로 이루어지는 반도체 집적회로.
- 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되며, 또한 상기 제 1 아날로그회로와 상기 제 1 바이어스 발생회로 사이에 배치되는 제 2 아날로그회로를 추가로 포함하는 반도체 집적회로.
- 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,상기 제 2 아날로그회로는, 상기 제 1 아날로그회로가 상기 제 1 정전위 공급선과 접속되는 제 1 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 2 노드에서 상기 제 1 정전위 공급선에 접속되고, 상기 제 1 아날로그회로가 상기 제 2 정전위 공급선과 접속되는 제 3 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 4 노드에서 상기 제 2 정전위 공급선에 접속되고, 상기 제 1 아날로그회로가 상기 제 1 기준 전위선과 접속되는 제 5 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 6 노드에서 상기 제 1 기준 전위선에 접속되고, 상기 제 1 아날로그회로가 상기 제 2 기준 전위선과 접속되는 제 7 노드보다 상기 제 1 바이어스 발생회로에 가까운 제 8 노드에서 상기 제 2 기준 전위선에 접속되는 반도체 집적회로.
- 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,상기 제 1 아날로그회로와 상기 제 2 아날로그회로는 각각 증폭회로로 이루어지는 반도체 집적회로.
- 제 17 항 내지 제 21 항 중 어느 한 항에 있어서,상기 제 1 바이어스 발생회로와, 상기 제 1 아날로그회로와, 상기 제 2 아날로그회로는 동일 칩 내에 집적되는 반도체 집적회로.
- 제 14 항 내지 제 22 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 3 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 7 저항을 갖고, 상기 제 4 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 8 저항을 갖고, 상기 제 1 정전위 및 상기 제 2 정전위에 기초하여 제 3 기준 전위와 제 4 기준 전위를 발생시키는 제 2 바이어스 발생회로와,상기 제 2 바이어스 발생회로에 전기적으로 접속됨과 함께, 상기 제 3 기준 전위를 공급하는 제 3 기준 전위선과,상기 제 2 바이어스 발생회로에 전기적으로 접속되고, 상기 제 4 기준 전위를 공급하는 제 4 기준 전위선과,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 7 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 9 저항을 갖고, 상기 제 8 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 10 저항을 갖고, 상기 제 3 기준 전위선과 상기 제 4 기준 전위선에 전기적으로 접속되는 제 3 아날로그회로와,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 9 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 11 저항을 갖고, 상기 제 10 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 12 저항을 갖고, 상기 제 3 기준 전위선과 상기 제 4 기준 전위선에 전기적으로 접속되는 제 4 아날로그회로를 추가로 포함하는 반도체 집적회로.
- 제 23 항에 있어서,상기 제 1 바이어스 발생회로와, 상기 제 1 아날로그회로와, 상기 제 2 아날로그회로와, 상기 제 2 바이어스 발생회로와, 상기 제 3 아날로그회로와, 상기 제 4 아날로그회로는 동일 칩 내에 집적되는 반도체 집적회로.
- 제 14 항 내지 제 22 항 중 어느 한 항에 있어서,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 1 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 13 저항을 갖고, 상기 제 2 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 14 저항을 갖고, 또한, 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되는 제 3 아날로그회로와,상기 제 1 정전위 공급선과 상기 제 2 정전위 공급선에 전기적으로 접속되고, 상기 제 13 저항보다 낮은 상기 제 1 정전위 공급단자와의 사이의 제 15 저항을 갖고, 상기 제 14 저항보다 낮은 상기 제 2 정전위 공급단자와의 사이의 제 16 저항을 갖고, 또한 상기 제 1 기준 전위선과 상기 제 2 기준 전위선에 전기적으로 접속되는 제 4 아날로그회로를 추가로 포함하는 반도체 집적회로.
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