JP7338821B2 - 信号出力回路 - Google Patents

Description

本発明は、信号出力回路に関する。

入力信号のレベルの切り替わりに応じて、出力信号のレベルが切り替わる信号出力回路に関する技術として、以下の技術が知られている。

例えば、特許文献１には、第１電源電圧に一端が接続される第１抵抗と、第１抵抗の他端に第１主電極及び第１制御電極が接続され、第１電源電圧よりも低い電圧の第２電源電圧に第２主電極が接続される第１トランジスタと、を有する電源系電流源と、入力電圧信号端子に第３主電極が接続され、出力電圧信号端子に第４主電極が接続され、第２制御電極が第１電源電圧よりも低く第２電源電圧よりも高い電圧の第３電源電圧に接続される第２トランジスタと、第４主電極と出力電圧信号端子との間に一端が接続された第２抵抗と、第２抵抗の他端に第５主電極が接続され、第２電源電圧に第６主電極が接続され、第３制御電極が第１制御電極に接続された第３トランジスタと、を備えたレベルシフタが記載されている。

特開２０１８－１２１３２４号公報

入力信号のレベルの切り替わりに応じて、出力信号のレベルが切り替わる信号出力回路は、例えば、入力信号のレベルが閾値に達すると、出力信号のレベルが切り替わるＣＭＯＳインバータを含んで構成されている。しかしながら、出力信号のレベルが切り替わる閾値が固定的である場合、入力信号にノイズが重畳すると出力信号においてチャタリングが生じるおそれがある。すなわち、入力信号のレベルが閾値近辺で推移するような状況において、出力信号にチャタリングが発生する。

本発明は、出力信号におけるチャタリングの発生を抑制することを目的とする。

本発明の第１の態様に係る信号出力回路は、入力信号が入力される入力ラインと、前記入力ラインに接続され、供給される電源電圧のレベルに応じた大きさの第１の電流を生成する第１の電流生成回路と、前記入力ラインに接続され、出力信号のレベルの切り替えに応じてオンオフする第２の電流を生成する第２の電流生成回路と、前記入力ライン上に設けられた抵抗素子と、前記入力ラインに生じる電圧のレベルに応じて前記出力信号の論理レベルを切り換える出力回路と、を含む。

第１の態様に係る信号出力回路によれば、入力信号と出力信号との間にヒステリシス特性を持たせることができるので、出力信号におけるチャタリングの発生を抑制することが可能となる。

信号出力回路は、前記出力信号のレベルが第１のレベルにある場合、前記第１の電流の大きさに相当する大きさの電流が前記抵抗素子に流れ、前記出力信号のレベルが前記第１のレベルとは異なる第２のレベルにある場合、前記第１の電流の大きさと前記第２の電流の大きさとを合算した大きさに相当する大きさの電流が前記抵抗素子に流れるように構成され得る。これにより、出力信号のレベルの切り替わりに応じて、抵抗素子による電圧降下の大きさを切り替えることができる。

前記第２の電流生成回路は、オン状態において前記電源電圧のレベルに応じた大きさの電流を前記第２の電流として生成してもよい。これにより、入力信号のレベルが、電源電圧のレベル変動に連動してレベル変動する場合でも、誤動作の発生を抑制することができる。

信号出力回路は、前記出力信号に応じてオンオフする第１のトランジスタを更に含み、得る。この場合、前記第２の電流生成回路は、前記第１のトランジスタのオンオフに応じてオンオフされ且つ前記第２の電流を出力する第２のトランジスタを含み得る。

前記出力回路は、前記入力信号のレベルとは異なるレベルの信号を前記出力信号として出力してもよい。これにより、例えば、入力信号を直接入力することができない低耐圧素子を含む回路を入力信号に基づいて制御したい場合に対応可能となる。

本発明の第２の態様に係る信号出力回路は、入力信号が入力される入力端子を有する半導体チップと、前記入力端子に接続された第１の抵抗素子と、を含む。前記半導体チップは、前記入力端子に接続された入力ラインと、前記入力ラインに接続され、供給される電源電圧のレベルに応じた大きさの第１の電流を生成する第１の電流生成回路と、前記入力ラインに接続され、出力信号のレベルの切り替えに応じてオンオフする第２の電流を生成する第２の電流生成回路と、前記入力ライン上に設けられ、前記第１の抵抗素子に直列接続された第２の抵抗素子と、前記入力ラインに生じる電圧のレベルに応じて前記出力信号の論理レベルを切り換える出力回路と、を含む。

第２の態様に係る信号出力回路によれば、入力信号と出力信号との間にヒステリシス特性を持たせることができるので、出力信号におけるチャタリングの発生を抑制することが可能となる。また、第１の抵抗素子の抵抗値によりヒステリシス幅を調整することができるので、ヒステリシス幅の調整を柔軟に行うことが可能となる。

本発明によれば出力信号におけるチャタリングの発生を抑制することが可能となる。

本発明の実施形態に係る信号出力回路の構成の一例を示す図である。 本発明の実施形態に係る入力信号の電圧レベルと入力ラインに生じる電圧のレベルとの関係を示す図である。 本発明の実施形態に係る信号出力回路における入力信号と出力信号との関係の一例を示す図である。 本発明の実施形態に係る信号出力回路における入力信号と出力信号との関係の一例を示図である。 本発明の実施形態に係る信号出力回路の構成の一例を示す図である。 本発明の実施形態に係る信号出力回路の構成の一例を示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る信号出力回路１０の構成の一例を示す図である。本実施形態において、信号出力回路１０は、単一の半導体チップ１００内に形成された半導体集積回路として構成されている。なお、図１には、オプションで設けられる外付けの抵抗素子Ｒｘが、半導体チップ１００と共に示されているが、第１の実施形態においては、外付けの抵抗素子Ｒｘを含まない場合について説明する。外付けの抵抗素子Ｒｘを含む場合については、後述する第２の実施形態において説明する。

信号出力回路１０を構成する半導体チップ１００は、入力信号Ｓｉｎが入力される入力端子１２、電源電圧ＶＢＢが供給される電源端子１１、及びグランド電位ＧＮＤが供給されるグランド端子１３を有する。なお、電源端子１１に入力される電源電圧ＶＢＢは、例えば８Ｖ～１８Ｖである。入力端子１２、電源端子１１及びグランド端子１３は、例えば、電極パッド及びバンプ等の半導体チップ１００の外部からのアクセスを可能とする外部端子としての形態を有していてもよい。信号出力回路１０は、入力ラインＬｉｎ、電流生成回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ及び出力回路３０を含んで構成されている。

入力ラインＬｉｎは、入力端子１２に接続されており、入力ラインＬｉｎには入力端子１２を介して入力信号Ｓｉｎが入力される。なお、図１には、入力信号Ｓｉｎが、外付けの抵抗素子Ｒｘを介して入力端子１２に入力されている様子が示されているが、本実施形態では、入力信号Ｓｉｎが外付けの抵抗素子Ｒｘを介さずに入力端子１２に直接入力されるものとする。入力信号Ｓｉｎは、電源電圧ＶＢＢの電圧レベルに相当するハイレベル及びグランドレベルに相当するローレベルを呈する信号である。入力ラインＬｉｎ上には、抵抗素子Ｒ２及びトランジスタＴ２が設けられている。

抵抗素子Ｒ２は、一端が入力端子１２に接続され、他端がトランジスタＴ２のドレインに接続されている。トランジスタＴ２は、ソースが出力回路３０を構成するＣ－ＭＯＳインバータ３１Ａのゲート（ノードＡ）に接続され、ゲートが半導体チップ１００内の電源ラインＬｐに接続されている。電源ラインＬｐには、例えば５Ｖのチップ内電源電圧ＶＣＣが供給されている。

トランジスタＴ２は、ｎチャネル型の垂直方向拡散型の金属／酸化膜／半導体型電界効果トランジスタ（VDMOSFET：Vertical Diffused Metal Oxide Semiconductor Filed Effect Transistor）により構成されている。トランジスタＴ２は、信号出力回路１０を構成する他のトランジスタＴ１、Ｔ３～Ｔ１５と比較して、静電気破壊耐性が高いものとされている。トランジスタＴ２は、入力ラインＬｉｎに印加されるＥＳＤ（electro-static discharge）などのサージからトランジスタＴ１、Ｔ３～Ｔ１５を保護するサージ保護素子として機能する。なお、入力端子１２に印加されるサージに対する耐性が確保できる場合には、トランジスタＴ２を省略してもよい。トランジスタＴ２以外のトランジスタＴ１、Ｔ３～Ｔ１５は、通常のＭＯＳＦＥＴにより構成されている。

電流生成回路２０Ａは、抵抗素子Ｒ１及びｎチャネル型のトランジスタＴ１を含んで構成されている。抵抗素子Ｒ１の一端は、電源端子１１に接続されている。トランジスタＴ１は、ドレイン及びゲートが抵抗素子Ｒ１の他端に接続され、ソースがグランドラインＬｇに接続されている。電流生成回路２０Ａは、半導体チップ１００の外部から供給される電源電圧ＶＢＢのレベルに応じた大きさの電流Ｉ１を生成する。具体的には、電源電圧ＶＢＢのレベルが高くなる程、電流Ｉ１の大きさが大きくなる。

電流生成回路２０Ｂは、ｎチャネル型のトランジスタＴ３及び抵抗素子Ｒ３を含んで構成されている。トランジスタＴ３は、ドレインが抵抗素子Ｒ３の一端に接続され、ゲートがトランジスタＴ１のゲートに接続され、ソースがグランドラインＬｇに接続されている。トランジスタＴ３は、トランジスタＴ１とともにカレントミラー回路を構成している。抵抗素子Ｒ３の他端は、入力ラインＬｉｎのノードＡに接続されている。電流生成回路２０Ｂは、電流生成回路２０Ａによって生成される電流Ｉ１の大きさに比例した大きさの電流Ｉ２を生成する。すなわち、電流Ｉ２の大きさは、電源電圧ＶＢＢのレベルに応じた大きさとなる。具体的には、電源電圧ＶＢＢのレベルが高くなる程、電流Ｉ２の大きさが大きくなる。電流Ｉ１に対する電流Ｉ２の比率（ミラー比）は、例えば、トランジスタＴ１とＴ３の面積比（セル数比）等によって調整することが可能である。なお、電流生成回路２０Ｂは、本発明における第１の電流生成回路の一例である。

電流生成回路２０Ｃは、ｎチャネル型のトランジスタＴ４及びｐチャネル型のトランジスタＴ５を含んで構成されている。トランジスタＴ４は、ゲートがトランジスタＴ１、Ｔ３のゲートに接続され、ドレインがトランジスタＴ５のドレインに接続され、ソースがグランドラインＬｇに接続されている。トランジスタＴ４は、トランジスタＴ１とともにカレントミラー回路を構成している。トランジスタＴ５は、ソースが電源ラインＬｐに接続され、ゲート及びドレインがトランジスタＴ４のドレインに接続されている。電流生成回路２０Ｃは、電流生成回路２０Ａによって生成される電流Ｉ１の大きさに比例した大きさの電流Ｉ３を生成する。すなわち、電流Ｉ３の大きさは、電源電圧ＶＢＢのレベルに応じた大きさとなる。具体的には、電源電圧ＶＢＢのレベルが高くなる程、電流Ｉ３の大きさが大きくなる。電流Ｉ１に対する電流Ｉ３の比率（ミラー比）は、例えば、トランジスタＴ１とＴ４の面積比（セル数比）等によって調整することが可能である。

電流生成回路２０Ｄは、ｐチャネル型のトランジスタＴ６及びｎチャネル型のトランジスタＴ７を含んで構成されている。トランジスタＴ６は、ソースが電源ラインＬｐに接続され、ゲートがトランジスタＴ５のゲートに接続され、ドレインが、トランジスタＴ７のドレインに接続されている。トランジスタＴ６は、トランジスタＴ５とともにカレントミラー回路を構成している。トランジスタＴ７は、ドレイン及びゲートがトランジスタＴ６のドレインに接続され、ソースがグランドラインＬｇに接続されている。電流生成回路２０Ｄは、電流生成回路２０Ｃによって生成される電流Ｉ３の大きさに比例した大きさの電流Ｉ４を生成する。すなわち、電流Ｉ４の大きさは、電源電圧ＶＢＢのレベルに応じた大きさとなる。具体的には、電源電圧ＶＢＢのレベルが高くなる程、電流Ｉ４の大きさが大きくなる。電流Ｉ３に対する電流Ｉ４の比率（ミラー比）は、例えば、トランジスタＴ５とＴ６の面積比（セル数比）等によって調整することが可能である。

電流生成回路２０Ｅは、ｎチャネル型のトランジスタＴ８及び抵抗素子Ｒ４を含んで構成されている。トランジスタＴ８は、ドレインが抵抗素子Ｒ４の一端に接続され、ゲートがトランジスタＴ７のゲートに接続され、ソースがグランドラインＬｇに接続されている。トランジスタＴ８は、トランジスタＴ７とともにカレントミラー回路を構成している。抵抗素子Ｒ４の他端は、入力ラインＬｉｎのノードＡに接続されている。電流生成回路２０Ｅのオンオフの切り替えは、トランジスタＴ９によって制御される。

トランジスタＴ９は、ドレインがトランジスタＴ７、Ｔ８の各ゲートに接続され、ソースがグランドラインＬｇに接続され、ゲートが、出力回路３０を構成するＣ－ＭＯＳインバータ３１Ｂの出力端に接続されている。すなわち、トランジスタＴ９のゲートには、Ｃ－ＭＯＳインバータ３１Ｂの出力端から出力される出力信号Ｓｏｕｔ１が入力される。トランジスタＴ９は、出力信号Ｓｏｕｔ１に応じてオンオフする。トランジスタＴ９がオフ状態となることでトランジスタＴ８がオン状態となり、電流生成回路２０Ｅにおいて電流Ｉ５が流れる（電流生成回路２０Ｅのオン状態）。一方、トランジスタＴ９がオン状態となることでトランジスタＴ８がオフ状態となり、電流生成回路２０Ｅにおいて電流Ｉ５が流れない（電流生成回路２０Ｅのオフ状態）。

電流生成回路２０Ｅのオン状態において、電流生成回路２０Ｅは、電流生成回路２０Ｄによって生成される電流Ｉ４の大きさに比例した大きさの電流Ｉ５を生成する。すなわち、電流Ｉ５の大きさは、電源電圧ＶＢＢのレベルに応じた大きさとなる。具体的には、電源電圧ＶＢＢのレベルが高くなる程、電流Ｉ５の大きさが大きくなる。電流Ｉ４に対する電流Ｉ５の比率（ミラー比）は、例えば、トランジスタＴ７とＴ８の面積比（セル数比）等によって調整することが可能である。なお、電流生成回路２０Ｅは、本発明における第２の電流生成回路の一例である。

出力回路３０は、入力信号Ｓｉｎの論理レベルに対応した論理レベルの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を出力する。出力回路３０は、入力ラインＬｉｎのノードＡに生じる電圧のレベルに応じて出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の論理レベルを切り換える。すなわち、入力ラインＬｉｎのノードＡに生じる電圧のレベルが閾値を超えると、出力信号Ｓｏｕｔ１がハイレベル、出力信号Ｓｏｕｔ２がローレベルとなり、入力ラインＬｉｎのノードＡに生じる電圧のレベルが閾値を下回ると、出力信号Ｓｏｕｔ１がローレベル、出力信号Ｓｏｕｔ２がハイレベルとなる。

出力回路３０は、従属接続された３つのＣ－ＭＯＳインバータ３１Ａ、３１Ｂ、３１Ｃを含んで構成されている。Ｃ－ＭＯＳインバータ３１Ａは、ｐチャネル型のトランジスタＴ１０及びｎチャネル型のトランジスタＴ１１を含んで構成されている。トランジスタＴ１０は、ソースが電源ラインＬｐに接続され、ドレインがトランジスタＴ１１のドレインに接続され、ゲートが入力ラインＬｉｎのノードＡに接続されている。トランジスタＴ１１は、ソースがグランドラインＬｇに接続され、ゲートが入力ラインＬｉｎのノードＡに接続されている。トランジスタＴ１０、Ｔ１１のゲートがＣ－ＭＯＳインバータ３１Ａの入力端とされ、トランジスタＴ１０、Ｔ１１のドレインがＣ－ＭＯＳインバータ３１Ａの出力端とされている。

Ｃ－ＭＯＳインバータ３１Ｂは、ｐチャネル型のトランジスタＴ１２及びｎチャネル型のトランジスタＴ１３を含んで構成されている。トランジスタＴ１２は、ソースが電源ラインＬｐに接続され、ドレインがトランジスタＴ１３のドレインに接続され、ゲートが前段のＣ－ＭＯＳインバータ３１Ａの出力端に接続されている。トランジスタＴ１３は、ソースがグランドラインＬｇに接続され、ゲートが前段のＣ－ＭＯＳインバータ３１Ａの出力端に接続されている。トランジスタＴ１２、Ｔ１３のゲートがＣ－ＭＯＳインバータ３１Ｂの入力端とされ、トランジスタＴ１２、Ｔ１３のドレインがＣ－ＭＯＳインバータ３１Ｂの出力端とされている。

Ｃ－ＭＯＳインバータ３１Ｃは、ｐチャネル型のトランジスタＴ１４及びｎチャネル型のトランジスタＴ１５を含んで構成されている。トランジスタＴ１４は、ソースが電源ラインＬｐに接続され、ドレインがトランジスタＴ１５のドレインに接続され、ゲートが前段のＣ－ＭＯＳインバータ３１Ｂの出力端に接続されている。トランジスタＴ１５は、ソースがグランドラインＬｇに接続され、ゲートが前段のＣ－ＭＯＳインバータ３１Ｂの出力端に接続されている。トランジスタＴ１４、Ｔ１５のゲートがＣ－ＭＯＳインバータ３１Ｃの入力端とされ、トランジスタＴ１４、Ｔ１５のドレインがＣ－ＭＯＳインバータ３１Ｃの出力端とされている。Ｃ－ＭＯＳインバータ３１Ａ、３１Ｂ、３１Ｃは、それぞれ、自身の入力端に入力される信号の論理を反転させた信号を自身の出力端から出力する。

Ｃ－ＭＯＳインバータ３１Ｂの出力端から出力される出力信号Ｓｏｕｔ１及びＣ－ＭＯＳインバータ３１Ｃの出力端から出力される出力信号Ｓｏｕｔ２が、それぞれ、出力回路３０の出力端子１４、１５から出力される。出力信号Ｓｏｕｔ１及びＳｏｕｔ２は、互いに論理が反転関係にある。出力回路３０は、電源電圧ＶＢＢのレベル（例えば８Ｖ～１８Ｖ）に相当するレベルを有する入力信号Ｓｉｎのレベルを、チップ内電源電圧ＶＣＣのレベル（例えば５Ｖ）に相当するレベルにシフトさせた信号を、出力信号Ｓｏｕｔ１及びＳｏｕｔ２として出力する。

以下に、信号出力回路１０の作用について説明する。入力端子１２に入力される入力信号Ｓｉｎは、入力ラインＬｉｎを介して出力回路３０を構成するＣ－ＭＯＳインバータ３１Ａの入力端に入力される。出力回路３０は、入力信号Ｓｉｎの論理に対応した論理の出力信号Ｓｏｕｔ１、Ｓｏｕｔ２を出力する。例えば、入力信号Ｓｉｎがハイレベルである場合、出力信号Ｓｏｕｔ１はハイレベル、出力信号Ｓｏｕｔ２はローレベルとなる。また、出力回路３０は、電源電圧ＶＢＢのレベル（例えば８Ｖ～１８Ｖ）に相当するレベルを有する入力信号Ｓｉｎのレベルを、チップ内電源電圧ＶＣＣのレベル（例えば５Ｖ）に相当するレベルにシフトさせた信号を、出力信号Ｓｏｕｔ１及びＳｏｕｔ２として出力する。

また、出力回路３０は、入力ラインＬｉｎのノードＡに生じる電圧のレベルに応じて出力信号Ｓｏｕｔ１、Ｓｏｕｔ２の論理レベルを切り換える。すなわち、入力ラインＬｉｎのノードＡに生じる電圧のレベルが閾値を超えると、出力信号Ｓｏｕｔ１がハイレベル、出力信号Ｓｏｕｔ２がローレベルとなり、入力ラインＬｉｎのノードＡに生じる電圧のレベルが閾値を下回ると、出力信号Ｓｏｕｔ１がローレベル、出力信号Ｓｏｕｔ２がハイレベルとなる。

図２は、入力信号Ｓｉｎの電圧レベルＶｉｎと、入力ラインＬｉｎのノードＡに生じる電圧のレベルＶａとの関係を示す図である。図２に示される２本の直線のうち、下側の直線は、出力信号Ｓｏｕｔ１がローレベルである場合に対応し、上側の直線は、出力信号Ｓｏｕｔ１がハイレベルである場合に対応する。

ここで、入力信号Ｓｉｎが外付けの抵抗素子Ｒｘを介さずに入力端子１２に直接入力されるものとし、抵抗素子Ｒ２の抵抗値をｒ２、抵抗素子Ｒ２に流れる電流をＩｒとすると、入力ラインＬｉｎのノードＡに生じる電圧のレベルＶａは、下記の（１）式によって表わすことができる。すなわち、入力ラインＬｉｎのノードＡに生じる電圧のレベルＶａは、入力信号Ｓｉｎの電圧レベルＶｉｎを、抵抗素子Ｒ２によって降下させたレベルに相当する。
Ｖａ＝Ｖｉｎ－Ｉｒ×ｒ２ ・・・（１）

出力信号Ｓｏｕｔ１がローレベルである場合、トランジスタＴ９はオフ状態となることからトランジスタＴ７及びＴ８がオン状態となる。その結果、入力ラインＬｉｎに接続された電流生成回路２０Ｅはオン状態となり、電流Ｉ５が流れる。一方、入力ラインＬｉｎに接続された電流生成回路２０Ｂにおいても電流Ｉ２が流れる。従って、出力信号Ｓｏｕｔ１がローレベルである場合、抵抗素子Ｒ２に流れる電流Ｉｒは、下記の（２）式によって表わすことができる。
Ｉｒ＝Ｉ２＋Ｉ５ ・・・（２）

（１）式及び（２）式より、出力信号Ｓｏｕｔ１がローレベルである場合におけるノードＡに生じる電圧のレベルＶａは、下記の（３）式によって表わすことができる。
Ｖａ＝Ｖｉｎ－（Ｉ２＋Ｉ５）×ｒ２ ・・・（３）

（３）式によって表わされる電圧レベルＶａが、Ｃ－ＭＯＳインバータ３１Ａの閾値を超えると、出力信号Ｓｏｕｔ１がローレベルからハイレベルに遷移する。このときの入力信号Ｓｉｎの電圧レベルＶｉｎをＶ１とする。出力信号Ｓｏｕｔ１がハイレベルとなることで、信号出力回路１０の動作点は、動作点Ｐから動作点Ｑに遷移する。

出力信号Ｓｏｕｔ１がハイレベルである場合、トランジスタＴ９はオン状態となることからトランジスタＴ７及びＴ８がオフ状態となり、その結果、入力ラインＬｉｎに接続された電流生成回路２０Ｅはオフ状態となり、電流Ｉ５は流れない。一方、入力ラインＬｉｎに接続された電流生成回路２０Ｂにおいて電流Ｉ２が流れる。従って、出力信号Ｓｏｕｔ１がハイレベルである場合、抵抗素子Ｒ２に流れる電流Ｉｒは、下記の（４）式によって表わすことができる。
Ｉｒ＝Ｉ２ ・・・（４）

（１）式及び（４）式より、出力信号Ｓｏｕｔ１がハイレベルである場合におけるノードＡに生じる電圧のレベルＶａは、下記の（５）式によって表わすことができる。
Ｖａ＝Ｖｉｎ－Ｉ２×ｒ２ ・・・（５）

（５）式によって表わされる電圧レベルＶａが、Ｃ－ＭＯＳインバータ３１Ａの閾値を下回ると、出力信号Ｓｏｕｔ１がハイレベルからローレベルに遷移する。このときの入力信号Ｓｉｎの電圧レベルＶｉｎをＶ２（＜Ｖ１）とする。出力信号Ｓｏｕｔ１がローレベルとなることで、信号出力回路１０の動作点は、動作点Ｒから動作点Ｓに遷移する。

このように、本実施形態に係る信号出力回路１０によれば、出力信号Ｓｏｕｔ１がローレベルの場合に、入力ラインＬｉｎに接続された電流生成回路２０Ｅがオン状態となり、抵抗素子Ｒ２における電圧降下が相対的に大きくなる。また、出力信号Ｓｏｕｔ１がハイレベルの場合に、入力ラインＬｉｎに接続された電流生成回路２０Ｅがオフ状態となり、抵抗素子Ｒ２における電圧降下が相対的に小さくなる。これにより、図２に示すように、入力ラインＬｉｎのノードＡに生じる電圧のレベルＶａを、出力信号Ｓｏｕｔ１の論理レベルの反転に応じて遷移させることができる。その結果、入力信号Ｓｉｎと出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）との間にヒステリシス特性を持たせることができる。ここでいうヒステリシス特性とは、出力信号Ｓｏｕｔ１がローレベルからハイレベルに遷移する入力信号の電圧レベルＶ１と、出力信号Ｓｏｕｔ１がハイレベルからローレベルに遷移する入力信号の電圧レベルＶ２とが互いに異なるという特性を意味する。Ｖ１とＶ２の差分をヒステリシス幅という。

図３Ａは、信号出力回路１０における入力信号Ｓｉｎと出力信号Ｓｏｕｔ１との関係を示す図である。本実施形態に係る信号出力回路１０によれば、２．７ｍＶ程度のヒステリシス幅のヒステリシス特性を実現することができた。このように、入力信号Ｓｉｎと出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）との間にヒステリシス特性を持たせることで、出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）におけるチャタリングの発生を効果的に抑制することが可能となる。

また、信号出力回路１０によれば、図１に示すように、入力端子１２に外付けの抵抗素子Ｒｘを接続し、この外付けの抵抗素子Ｒｘを介して入力信号Ｓｉｎを入力することで、外付けの抵抗素子Ｒｘを接続しない場合と比較して、ヒステリシス幅を大きくすることができる。すなわち、信号出力回路１０によれば、外付けの抵抗素子Ｒｘによってヒステリシス幅を調整することが可能である。従って、半導体チップ１００単体におけるヒステリシス幅を比較的小さくしておき、外付けの抵抗素子Ｒｘによって所望のヒステリシス幅を得るといった対応が可能となる。半導体チップ１００単体におけるヒステリシス幅を比較的小さくしておくことが許容されることで、半導体チップ１００単体における入力閾値電圧（出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）が論理反転する入力信号Ｓｉｎのレベル）の規格範囲が比較的狭い場合でも比較的高い工程能力を確保することができる。

また、信号出力回路１０によれば、抵抗素子Ｒ２における電圧降下の大きさに影響を与える電流Ｉ２及びＩ５は、それぞれ、電源電圧ＶＢＢのレベルに対して依存性を有する。これにより、抵抗素子Ｒ２における電圧降下の大きさを、電源電圧ＶＢＢのレベル変動に追従して変化させることができる。例えば、電源電圧ＶＢＢのレベルが標準値から低下した場合、電流Ｉ２及びＩ５は、それぞれ、標準値よりも小さくなる。その結果、抵抗素子Ｒ２における電圧降下の大きさが標準値よりも小さくなる。このように、抵抗素子Ｒ２における電圧降下の大きさが、電源電圧ＶＢＢのレベル変動に追従して変化することで、電源電圧ＶＢＢのレベル変動に連動してレベル変動する入力信号Ｓｉｎに対して、誤動作の発生を抑制することができる。例えば、電源電圧ＶＢＢのレベル低下に連動してレベル低下した入力信号ｉｎが入力された場合でも、電源電圧ＶＢＢのレベル低下に応じて抵抗素子Ｒ２における電圧降下作用が抑制されるので、入力信号Ｓｉｎの論理レベルの検出を適切に行うことができ、従って、誤った論理レベルの出力信号Ｓｏｕｔ１、Ｓｏｕｔ２が出力されるリスクが抑制される。

また、信号出力回路１０によれば、電流生成回路２０Ａと電流生成回路２０Ｅとが多段のカレントミラー回路を介して接続されているので、電流生成回路２０Ｅによって生成される電流Ｉ５の調整範囲の拡大が容易となり、その結果、ヒステリシス特性におけるヒステリシス幅の調整範囲の拡大が容易となる。

なお、本実施形態においては、出力回路３０が３つのＣ－ＭＯＳインバータ３１Ａ、３１Ｂ、３１Ｃを含んで構成される場合を例示したが、Ｃ－ＭＯＳインバータの段数は、適宜変更することが可能である。

また、本実施形態においては、出力回路３０が、入力信号Ｓｉｎのレベルを、チップ内電源電圧ＶＣＣのレベル（例えば５Ｖ）に相当するレベルにシフトさせた信号を、出力信号Ｓｏｕｔ１及びＳｏｕｔ２として出力する場合を例示したが、出力回路３０は、電源電圧ＶＢＢのレベルに相当するレベルを有する出力信号Ｓｏｕｔ１及びＳｏｕｔ２を出力してもよい。すなわち、信号出力回路１０は、レベルシフト機能を備えていなくてもよい。

［第２の実施形態］
本発明の第２の実施形態に係る出力回路１０は、図１に示すように、半導体チップ１００と、半導体チップ１００の入力端子１２に接続された外付けの抵抗素子Ｒｘと、を含んで構成されている。入力信号Ｓｉｎは、外付けの抵抗素子Ｒｘを介して入力される。

第２の実施形態に係る信号出力回路１０において、入力ラインＬｉｎのノードＡに生じる電圧のレベルＶａは、入力信号Ｓｉｎの電圧レベルＶｉｎを、抵抗素子Ｒ２及び外付けの抵抗素子Ｒｘによって降下させたレベルに相当する。すなわち、第２の実施形態に係る信号出力回路１０において、出力信号Ｓｏｕｔ１がローレベルである場合におけるノードＡに生じる電圧のレベルＶａは、下記の（６）式によって表わすことができる。また、信号出力回路１０において、出力信号Ｓｏｕｔ１がハイレベルである場合におけるノードＡに生じる電圧のレベルＶａは、下記の（７）式によって表わすことができる。なお、（６）式及び（７）式において、ｒｘは外付けの抵抗素子Ｒｘの抵抗値である。
Ｖａ＝Ｖｉｎ－（Ｉ２＋Ｉ５）×（ｒｘ＋ｒ２） ・・・（６）
Ｖａ＝Ｖｉｎ－Ｉ２×（ｒｘ＋ｒ２） ・・・（７）

第２の実施形態に係る信号出力回路１０によれば、入力ラインＬｉｎのノードＡの電圧レベルＶａにおける、出力信号Ｓｏｕｔ１がローレベルである場合とハイレベルである場合との差分が、外付け抵抗素子Ｒｘを接続しない第１の実施形態に係る信号出力回路１０と比較して大きくなる。従って、第１の実施形態に係る信号出力回路１０と比較してヒステリシス幅を大きくすることができる。

図３Ｂは、第２の実施形態に係る信号出力回路１０における入力信号Ｓｉｎと出力信号Ｓｏｕｔ１との関係を示す図である。第２の実施形態に係る信号出力回路１０によれば、２７０ｍＶ程度のヒステリシス幅のヒステリシス特性を実現することができた。このように、入力信号Ｓｉｎと出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）との間にヒステリシス特性を持たせることで、出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）におけるチャタリングの発生を抑制することが可能となる。

以上のように、本発明の第２の実施形態に係る信号出力回路１０によれば、半導体チップ１００の入力端子１２に接続される外付けの抵抗素子Ｒｘによって、ヒステリシス幅を調整することができる。従って、半導体チップ１００単体でのヒステリシス幅を小さくしておき、外付けの抵抗素子Ｒｘによって所望のヒステリシス幅を得るといった対応が可能となる。

［第３の実施形態］
図５は、本発明の第３の実施形態に係る信号出力回路１０Ｂの構成の一例を示す図である。信号出力回路１０Ｂは、第１の実施形態に係る信号出力回路１０（図１参照）が備える電流生成回路２０Ｃ及び２０Ｄを備えていない。また、トランジスタＴ８とＴ９の接続が第１の実施形態に係る信号出力回路１０と異なる。

信号出力回路１０Ｂにおいて、電流生成回路２０Ｅは、抵抗素子Ｒ４及びｎチャネル型のトランジスタＴ８を含んで構成されている。トランジスタＴ８は、ドレインが抵抗素子Ｒ４の一端に接続され、ゲートがトランジスタＴ１及びＴ３のゲートに接続され、ソースがトランジスタＴ９のドレインに接続されている。トランジスタＴ８は、トランジスタＴ１とともにカレントミラー回路を構成している。抵抗素子Ｒ４の他端は、入力ラインＬｉｎのノードＡに接続されている。

トランジスタＴ９は、ドレインがトランジスタＴ８のソースに接続され、ソースがグランドラインＬｇに接続され、ゲートがＣ－ＭＯＳインバータ３１Ｃの出力端（トランジスタＴ１４及びＴ１５のドレイン）に接続されている。すなわち、トランジスタＴ９のゲートには、Ｃ－ＭＯＳインバータ３１Ｃの出力端から出力される出力信号Ｓｏｕｔ２が入力される。トランジスタＴ９は、出力信号Ｓｏｕｔ２に応じてオンオフする。なお、トランジスタＴ９のゲートは、Ｃ－ＭＯＳインバータ３１Ａの出力端（トランジスタＴ１０及びＴ１１のドレイン）に接続されていてもよい。トランジスタＴ９がオフ状態となることで電流経路が遮断され、電流生成回路２０Ｅにおいて電流Ｉ５が流れない（電流生成回路２０Ｅのオフ状態）。一方、トランジスタＴ９がオン状態となることで電流経路が導通し、電流生成回路２０Ｅにおいて電流Ｉ５が流れる（電流生成回路２０Ｅのオン状態）。

電流生成回路２０Ｅのオン状態において、電流生成回路２０Ｅは、電流生成回路２０Ａによって生成される電流Ｉ１の大きさに比例した大きさの電流Ｉ５を生成する。すなわち、電流Ｉ５の大きさは、電源電圧ＶＢＢのレベルに応じた大きさとなる。具体的には、電源電圧ＶＢＢのレベルが高くなる程、電流Ｉ５の大きさが大きくなる。電流Ｉ１に対する電流Ｉ５の比率（ミラー比）は、例えば、トランジスタＴ１とＴ８の面積比（セル数比）等によって調整することが可能である。

本発明の第３の実施形態に係る信号出力回路１０Ｂによれば、第１の実施形態に係る信号出力回路１０と同様の効果を得ることができる。また、第１の実施形態に係る信号出力回路１０と比較して回路規模を小さくすることができるので、製造コストを抑えることが可能となる。なお、信号出力回路１０Ｃが形成された半導体チップ１００の入力端子１２に外付けの抵抗素子Ｒｘを接続してもよい。

［第４の実施形態］
図６は、本発明の第４の実施形態に係る信号出力回路１０Ｃの構成の一例を示す図である。信号出力回路１０Ｃは、第１の実施形態に係る信号出力回路１０（図１参照）が備える電流生成回路２０Ｃ及び２０Ｄを備えていない。また、電流生成回路２０Ｅの構成が、第１の実施形態に係る信号出力回路１０と異なる。

信号出力回路１０Ｂにおいて、電流生成回路２０Ｅは、抵抗素子Ｒ４及びｎチャネル型のトランジスタＴ９を含んで構成されている。トランジスタＴ９は、ドレインが抵抗素子Ｒ４の一端に接続され、ソースがグランドラインＬｇに接続され、ゲートがＣ－ＭＯＳインバータ３１Ｃの出力端（トランジスタＴ１４及びＴ１５のドレイン）に接続されている。すなわち、トランジスタＴ９のゲートには、Ｃ－ＭＯＳインバータ３１Ｃの出力端から出力される出力信号Ｓｏｕｔ２が入力される。トランジスタＴ９は、出力信号Ｓｏｕｔ２に応じてオンオフする。なお、トランジスタＴ９のゲートは、Ｃ－ＭＯＳインバータ３１Ａの出力端（トランジスタＴ１０及びＴ１１のドレイン）に接続されていてもよい。抵抗素子Ｒ４の他端は、入力ラインＬｉｎのノードＡに接続されている。

トランジスタＴ９がオフ状態となることで電流経路が遮断され、電流生成回路２０Ｅにおいて電流Ｉ５が流れない（電流生成回路２０Ｅのオフ状態）。一方、トランジスタＴ９がオン状態となることで電流経路が導通し、電流生成回路２０Ｅにおいて電流Ｉ５が流れる（電流生成回路２０Ｅのオン状態）。

本発明の第４の実施形態に係る信号出力回路１０Ｃによれば、第１の実施形態に係る信号出力回路１０と同様の効果を得ることができる。本発明の第４の実施形態に係る信号出力回路１０Ｃにおいて、電流Ｉ５は、電源電圧ＶＢＢのレベルに対する依存性を有しないものの、第１の実施形態に係る信号出力回路１０Ｃと比較して、回路規模を小さくすることができるので、製造コストを抑えることが可能となる。なお、信号出力回路１０Ｃが形成された半導体チップ１００の入力端子１２に外付けの抵抗素子Ｒｘを接続してもよい。

１０、１０Ｂ、１０Ｃ・・・信号出力回路、１１・・・電源端子、１２・・・入力端子、１３・・・グランド端子、１４、１５・・・出力端子、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ・・・電流生成回路、３０・・・出力回路、３１Ａ、３１Ｂ、３１Ｃ・・・インバータ、Ｌｉｎ・・・入力ライン、Ｌｐ・・・電源ライン、Ｌｇ・・・グランドライン、Ｉ１～Ｉ５・・・電流

Claims (4)

1. 入力信号が入力される入力に接続された入力ラインと、
   前記入力ラインに接続され、供給される第１電源電圧のレベルに応じた大きさの第１の電流を生成する第１の電流生成回路と、
   前記入力ラインに接続され、出力信号のレベルの切り替えに応じてオンオフする第２の電流を生成する第２の電流生成回路と、
   前記入力ライン上に設けられた抵抗素子と、
   前記第１電源電圧と異なる第２電源電圧のラインに接続され、前記入力ラインに生じる電圧のレベルに応じて前記出力信号の論理レベルを切り換える出力回路と、
   を含み、
   前記抵抗素子は、前記入力に接続された一端と、前記第１の電流生成回路及び前記第２の電流生成回路に接続された他端とを有し、
   前記第２の電流生成回路は、オン状態において前記第１電源電圧のレベルに応じた大きさの電流を前記第２の電流として生成する
   信号出力回路。
2. 前記出力信号のレベルが第１のレベルにある場合、前記第１の電流の大きさに相当する大きさの電流が前記抵抗素子に流れ、前記出力信号のレベルが前記第１のレベルとは異なる第２のレベルにある場合、前記第１の電流の大きさと前記第２の電流の大きさとを合算した大きさに相当する大きさの電流が前記抵抗素子に流れる
   請求項１に記載の信号出力回路。
3. 前記出力信号に応じてオンオフする第１のトランジスタを更に含み、
   前記第２の電流生成回路は、前記第１のトランジスタのオンオフに応じてオンオフされ且つ前記第２の電流を出力する第２のトランジスタを含む
   請求項１または請求項２に記載の信号出力回路。
4. 前記出力回路は、前記入力信号のレベルとは異なるレベルの信号を前記出力信号として出力する
   請求項１から請求項３のいずれか１項に記載の信号出力回路。