JP6794395B2 - 半導体装置 - Google Patents
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Description
図1は、第1実施形態の半導体装置の一部の機能ブロックを示す。図1に示されるように、半導体装置1は、半導体集積回路を含み、負電位発生回路3、能動回路4、および制御回路5を含む。半導体装置1は、例えば1つの半導体チップからなる。半導体装置1は、外部から、ノードNP上で電源電位VDDを受け取ることができるとともに、ノードGND上で接地電位VSS(=0V)を受け取ることができる。
Vdis=(VDD−VN)×R2//R4/(R3+R2//R4)+VN (1)
ここで、R2//R4は並列接続された抵抗R2およびR4の合成抵抗を示す。
Vdis=(VDD−VN)×R2//R4/(R1+R2//R4)+VN (2)
である。
図9は、第2実施形態の負電位発生回路3の回路図であり、一部を機能ブロックにより示す。第2実施形態の負電位発生回路3は、第1実施形態(図2)での要素および接続に加えて、抵抗素子RE5およびRE6を含む。抵抗素子RE1とRE2との間のノードN1は、第1実施形態での放電制御ノードNdisと接続されておらず、抵抗素子RE5を介してトランジスタMN1のゲート端子と接続されている。抵抗素子RE3とRE4との間のノードN2は、第1実施形態での放電制御ノードNdisと接続されておらず、抵抗素子RE6を介してトランジスタMN1のゲート端子と接続されている。放電制御ノードNdisは、トランジスタMN1のゲート端子と接続されている。
図10は、第3実施形態の負電位発生回路3の回路図であり、一部を機能ブロックにより示す。第3実施形態の負電位発生回路3は、第1実施形態(図2)での要素および接続に加えて、p型のMOSFET MPnおよびMP(n+m)、ならびにn型のMOSFET MNkの少なくとも1つを含む。nは3以上の自然数であり、mは1以上の自然数であり、kは2以上の自然数である。
Claims (9)
- 出力ノードにおいて負電位を発生するように構成されたチャージポンプと、
第1ノードと第2ノードとの間に順に直列に接続された第1トランジスタおよび第1抵抗素子と、
前記第2ノードと前記出力ノードとの間の第2抵抗素子と、
前記第1ノードと第3ノードとの間に順に直列に接続された第2トランジスタおよび第3抵抗素子と、
前記第3ノードと前記出力ノードとの間の第4抵抗素子と、
前記第1ノードに印加される電位よりも低い電位を印加される第4ノードと前記出力ノードとの間に接続され、ゲートにおいて前記第2ノードおよび前記第3ノードと接続された第3トランジスタと、
を備える、半導体装置。 - 前記第1トランジスタは、ゲートにおいて第1信号を受け取り、
前記第2トランジスタは、ゲートにおいて前記第1信号の論理と反対の論理を有する第2信号を受け取る、
請求項1の半導体装置。 - 前記チャージポンプは、前記第1信号と同じ論理の信号を受け取っている間、前記負電位を発生する、
請求項2の半導体装置。 - 前記第1抵抗素子は、前記第2抵抗素子の抵抗より低い抵抗を有し、
前記第3抵抗素子は、前記第4抵抗素子の抵抗より高い抵抗を有する、
請求項1の半導体装置。 - 前記第1トランジスタおよび前記第2トランジスタは、p型のMOSFETであり、
前記第3トランジスタは、n型のMOSFETである、
請求項1の半導体装置。 - 前記第4ノードは、接地電位を供給される、
請求項1の半導体装置。 - 前記第2ノードと前記第3トランジスタの前記ゲートとの間の第5抵抗素子をさらに備える、
請求項1の半導体装置。 - 前記第3ノードと前記第3トランジスタの前記ゲートとの間の第5抵抗素子をさらに備える、
請求項1の半導体装置。 - 前記第2ノードと前記第3トランジスタの前記ゲートとの間の第6抵抗素子をさらに備える、
請求項8の半導体装置。
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