JP2019161789A - 半導体装置 - Google Patents

Abstract

【課題】 高性能な負電位発生回路を含んだ半導体装置を提供する。【解決手段】 チャージポンプは、出力ノードにおいて負電位を発生する。第１トランジスタおよび第１抵抗素子は、第１ノードと第２ノードとの間に順に直列に接続されている。第２抵抗素子は、第２ノードと出力ノードとの間に接続されている。第２トランジスタおよび第３抵抗素子は、第１ノードと第３ノードとの間に順に直列に接続されている。第４抵抗素子は、第３ノードと出力ノードとの間に接続されている。第３トランジスタは、第１ノードに印加される電位よりも低い電位を印加される第４ノードと出力ノードとの間に接続され、ゲートにおいて第２ノードおよび第３ノードと接続されている。【選択図】 図２

Description

実施形態は、概して半導体装置に関する。

正電位から負電位を発生させる負電位発生回路が知られている。

特開２００７−２８２３６８号公報

高性能な負電位発生回路を含んだ半導体装置を提供しようとするものである。

一実施形態による半導体装置は、チャージポンプと、第１トランジスタと、第１抵抗素子と、第２抵抗素子と、第２トランジスタと、第３抵抗素子と、第４抵抗素子と、第３トランジスタと、を含む。上記チャージポンプは、出力ノードにおいて負電位を発生するように構成されている。上記第１トランジスタと上記第１抵抗素子は、第１ノードと第２ノードとの間に順に直列に接続されている。上記第２抵抗素子は、上記第２ノードと上記出力ノードとの間に接続されている。上記第２トランジスタおよび上記第３抵抗素子は、上記第１ノードと第３ノードとの間に順に直列に接続されている。上記第４抵抗素子は、上記第３ノードと上記出力ノードとの間に接続されている。上記第３トランジスタは、上記第１ノードに印加される電位よりも低い電位を印加される第４ノードと上記出力ノードとの間に接続され、ゲートにおいて上記第２ノードおよび上記第３ノードと接続されている。

図１は、第１実施形態の半導体装置の一部の機能ブロックを示す。 図２は、第１実施形態の負電位発生回路の回路図である。 図３は、第１実施形態の制御回路の一部の回路図である。 図４は、第１実施形態の負電位発生回路の一状態を示す。 図５は、第１実施形態の負電位発生回路の一状態を示す。 図６は、第１実施形態の負電位発生回路のいくつかのノードの電位を時間に亘って示す。 図７は、参考用の負電位発生回路の回路図である。 図８は、参考用の負電位発生回路のいくつかのノードの電位を時間に亘って示す。 図９は、第２実施形態の負電位発生回路の回路図である。 図１０は、第２実施形態の負電位発生回路の回路図である。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

（第１実施形態）
図１は、第１実施形態の半導体装置の一部の機能ブロックを示す。図１に示されるように、半導体装置１は、半導体集積回路を含み、負電位発生回路３、能動回路４、および制御回路５を含む。半導体装置１は、例えば１つの半導体チップからなる。半導体装置１は、外部から、ノードＮＰ上で電源電位ＶＤＤを受け取ることができるとともに、ノードＧＮＤ上で接地電位ＶＳＳ（＝０Ｖ）を受け取ることができる。

負電位発生回路３は、電源電位ＶＤＤおよび接地電位ＶＳＳを供給され、供給された電源電位ＶＤＤおよび接地電位ＶＳＳから負電位を生成できる。生成された負電位は、負電位発生回路３からノードＮＮにおいて出力される。負電位発生回路３は、生成された負電位を能動回路４に供給する。

能動回路４は、供給された負電位を使用して動作する。能動回路４の例は、演算増幅回路を含む。演算増幅回路は、外部から正電位を供給されるとともに、負電位発生回路３から負電位を供給され、供給された正電位および負電位を使用して動作する。

制御回路５は、半導体装置１中の要素を制御し、少なくとも負電位発生回路３を制御すし、負電位発生回路３のノードＥＮ上の電位およびノードＮｄｉｓ上の電位を制御できる。

図２は、第１実施形態の負電位発生回路３の回路図であり、一部を機能ブロックにより示す。図２に示されるように、負電位発生回路３は、チャージポンプ１１、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ＭＰ１およびＭＰ２、ｎ型のＭＯＳＦＥＴ ＭＮ１、および抵抗素子ＲＥ１、ＲＥ２、ＲＥ３、ならびにＲＥ４を含む。

チャージポンプ１１は、ノードＮＰとノードＧＮＤとの間に接続される。以下、ノードＮＰは電源電位ノードＮＰと称され、ノードＧＮＤは接地電位ノードＧＮＤと称される。チャージポンプ１１は、電源電位ＶＤＤおよび接地電位ＶＳＳを使用して、ノードＮＮにおいて負電位を発生させる。以下、ノードＮＮは、出力電位ノードＮＮと称される。チャージポンプ１１は、負電位を生成できる限り、任意の構造を有することが可能であり、チャージポンプ１１の詳細によって第１実施形態は限定されない。

チャージポンプ１１は、ノードＥＮ上で制御回路５から制御信号を受け取る。ノードＥＮ上の制御信号は、チャージポンプ１１のイネーブルまたはディセーブルを制御し、イネーブル信号と称される。具体的には、チャージポンプ１１は、アサートされている（例えば、ハイレベルの）イネーブル信号を受け取っている間、動作し、すなわち出力電位ノードＮＮにおいて負電位を発生させ、ネゲートされているイネーブル信号を受け取っている間、動作しない。以下、ノードＥＮは、イネーブル信号ノードＥＮと称される。

チャージポンプ１１は、ノードＮｄｉｓ上の電位に基づいて、出力電位ノードＮＮを放電させる。以下、ノードＮｄｉｓは、放電制御ノードＮｄｉｓと称される。チャージポンプ１１は、放電制御ノードＮｄｉｓにおいて、制御回路５から制御信号を受け取る。放電制御ノードＮｄｉｓは、負電位発生回路３が動作する必要のない間は、制御回路５によって、接地電位ＶＳＳに維持されている。一方、放電制御ノードＮｄｉｓは、負電位発生回路３の動作の開始とともに、制御回路５による電位の維持から解放され、負電位発生回路３中の要素に基づいて変動する電位を有する。

トランジスタＭＰ１および抵抗素子ＲＥ１は、この順に、電源電位ノードＮＰとノードＮ１との間に直列に接続されている。ノードＮ１はまた、放電制御ノードＮｄｉｓと接続されている。抵抗素子ＲＥ１は、大きさＲ１の抵抗を有する。抵抗Ｒ１は、トランジスタＭＰ１のオン抵抗より十分に大きく、すなわち、Ｒ１≫トランジスタＭＰ１のオン抵抗である。トランジスタＭＰ１は、ゲート端子においてノードＮｃｏｎ１と接続されている。ノードＮｃｏｎ１は、制御回路５からデジタルの制御信号を受け取る。ノードＮｃｏｎ１上の信号は、信号Ｖｃｏｎ１と称される。

抵抗素子ＲＥ２は、ノードＮ１と出力電位ノードＮＮとの間に接続されている。抵抗素子ＲＥ２は、大きさＲ２の抵抗を有する。抵抗Ｒ２は抵抗Ｒ１より大きい。

トランジスタＭＰ２および抵抗素子ＲＥ３は、この順に、電源電位ノードＮＰとノードＮ２との間に直列に接続されている。ノードＮ２はまた、放電制御ノードＮｄｉｓと接続されている。抵抗素子ＲＥ３は、大きさＲ３の抵抗を有する。抵抗Ｒ３は、トランジスタＭＰ２のオン抵抗より十分に大きく、すなわち、Ｒ３≫トランジスタＭＰ２のオン抵抗である。トランジスタＭＰ２は、ゲート端子においてノードＮｃｏｎ２と接続されている。ノードＮｃｏｎ２は、制御回路５からデジタルの制御信号を受け取る。ノードＮｃｏｎ２上の信号は、信号Ｖｃｏｎ２と称され、信号Ｖｃｏｎ１の論理と反対の論理を有する。

抵抗素子ＲＥ４は、ノードＮ２と出力電位ノードＮＮとの間に接続されている。抵抗素子ＲＥ４は、大きさＲ４の抵抗を有する。抵抗Ｒ４は抵抗Ｒ３より小さい。

トランジスタＭＮ１は、接地電位ノードＧＮＤと出力電位ノードＮＮとの間に接続されている。トランジスタＭＮ１のゲート端子は、放電制御ノードＮｄｉｓと接続されている。トランジスタＭＮ１は、例えば大きさが約０．５５Ｖの閾値電圧Ｖｔｈを有する。

図３は、第１実施形態の制御回路５の一部の回路図である。制御回路５は、インバータ回路ＩＶ１およびＩＶ２を含む。インバータ回路ＩＶ１の入力はイネーブル信号ノードと接続されている。インバータ回路ＩＶ１の出力ノードは、ノードＮｃｏｎ２として機能するとともに、インバータ回路ＩＶ２の入力ノードと接続されている。インバータ回路ＩＶ２の出力ノードは、ノードＮｃｏｎ１として機能する。

図３の回路は、負電位発生回路３の一部であってもよい。この場合、負電位発生回路３は、イネーブル信号ノードＥＮ上のイネーブル信号を負電位発生回路３の内部信号として使用して、ノードＮｃｏｎ１上の信号Ｖｃｏｎ１およびノードＮｃｏｎ２上の信号Ｖｃｏｎ２を生成する。

図４〜図６を参照して、負電位発生回路３の動作が記述される。まず、図４および図５を参照して、イネーブル信号がローレベルおよびハイレベルの間の状態が記述される。図４および図５は、イネーブル信号がそれぞれハイレベルおよびローレベルの間の負電位発生回路３の状態を示す。以下、出力電位ノードＮＮ上の電位は出力電位ＶＮと称され、ノードＮｄｉｓ上の電位は電位Ｖｄｉｓと称される。出力電位ＶＮおよび電位Ｖｄｉｓは、固定の或る大きさを有する電位を指すのではなく、出力電位ノードＮＮ上の可変の大きさの電位および放電制御ノードＮｄｉｓ上の可変の大きさの電位を指す。図４および図５の間、放電制御ノードＮｄｉｓには、外部（例えば制御回路５）から電位は印加されておらず、放電制御ノードＮｄｉｓは、負電位発生回路３の状態によって定まる電位を有する。

図４に示されるように、イネーブル信号がハイレベルであるため、信号Ｖｃｏｎ１はハイレベル（＝電源電位ＶＤＤ）であり、信号Ｖｃｏｎ２はローレベル（＝接地電位ＶＳＳ）である。よって、トランジスタＭＰ１はオフしており、トランジスタＭＰ２はオンしている。

トランジスタＭＰ２がオンしているため、トランジスタＭＰ２および抵抗素子ＲＥ２、ＲＥ３、ならびにＲＥ４を介して、電源電位ノードＮＰと出力電位ノードＮＮとの間の電圧の一部が放電制御ノードＮｄｉｓに生じる。一方、トランジスタＭＰ１がオフしているため、トランジスタＭＰ１および抵抗素子ＲＥ１を介する電圧は放電制御ノードＮｄｉｓに印加されない。このように、トランジスタＭＰ１がオフしており、トランジスタＭＰ２がオンしており、上記のようにトランジスタＭＰ２のオン抵抗≪Ｒ３である。よって、放電制御ノードＮｄｉｓには、抵抗Ｒ２、抵抗Ｒ３、および抵抗Ｒ４の合成抵抗の比により定まる電位が生じる。具体的には、電位Ｖｄｉｓは、以下の値を有する。
Ｖｄｉｓ＝（ＶＤＤ−ＶＮ）×Ｒ２//Ｒ４／（Ｒ３＋Ｒ２//Ｒ４）＋ＶＮ （１）
ここで、Ｒ２//Ｒ４は並列接続された抵抗Ｒ２およびＲ４の合成抵抗を示す。

例として、ＶＤＤ＝２［Ｖ］、Ｒ２＝２００［ｋΩ］、Ｒ３＝５００［ｋΩ］、Ｒ４＝５０［ｋΩ］であり、チャージポンプ１１が安定している状態の出力電位ＶＮは−３［Ｖ］であるとする。すると、Ｒ２//Ｒ４＝４０［ｋΩ］なので、Ｖｄｉｓ＝（２−（−３））×４０ｋ／５４０ｋ−３＝−２．６４［Ｖ］である。よって、トランジスタＭＮ１のゲート・ソース間電圧ＶＧＳは、−２．６４−（−３）＝０．３６［Ｖ］である。このため、トランジスタＭＮ１の閾値電圧Ｖｔｈが０．５５［Ｖ］である例に基づくと、トランジスタＭＮ１はオフを維持する。よって、出力電位ノードＮＮは接地電位ノードＧＮＤと電気的に接続されておらず、出力電位ノードＮＮは、放電されずに、チャージポンプ１１の動作に基づく電位を有する。

図５に示されるように、イネーブル信号がローレベルであるため、信号Ｖｃｏｎ１はローレベルであり、信号Ｖｃｏｎ２はハイレベルである。よって、トランジスタＭＰ１はオンしており、トランジスタＭＰ２はオフしている。

トランジスタＭＰ１がオンしているため、トランジスタＭＰ１および抵抗素子ＲＥ１、ＲＥ２、ならびにＲＥ４を介して、電源電位ノードＮＰと出力電位ノードＮＮとの間の電圧の一部が放電制御ノードＮｄｉｓに生じる。一方、トランジスタＭＰ２がオフしているため、トランジスタＭＰ２、および抵抗素子ＲＥ３を介する電圧は放電制御ノードＮｄｉｓに印加されない。このように、トランジスタＭＰ２がオフしており、トランジスタＭＰ１がオンしており、上記のようにトランジスタＭＰ１のオン抵抗≪Ｒ１である。よって、放電制御ノードＮｄｉｓには、抵抗Ｒ１、抵抗Ｒ２、および抵抗Ｒ４の合成抵抗の比により定まる電位が生じる。具体的には、電位Ｖｄｉｓは、以下の値を有する。
Ｖｄｉｓ＝（ＶＤＤ−ＶＮ）×Ｒ２//Ｒ４／（Ｒ１＋Ｒ２//Ｒ４）＋ＶＮ （２）
である。

例として、Ｒ１＝５０［ｋΩ］の場合、Ｖｄｉｓ＝（２−ＶＮ）×４０ｋ／９０ｋ＋ＶＮ＝０．８９＋０．５６ＶＮ［Ｖ］である。よって、トランジスタＭＮ１のゲート・ソース間電圧ＶＧＳは、０．８９＋０．５６ＶＮ−ＶＮ＝０．８９−０．４４ＶＮ［Ｖ］である。このため、トランジスタＭＮ１の閾値電圧Ｖｔｈが０．５５［Ｖ］である例に基づくと、トランジスタＭＮ１は、０．８９−０．４４ＶＮ＞０．５５が満たされている間、オンしており、すなわち、ＶＮ＜０．７８［Ｖ］の間はオンを維持する。

次に、図６を参照して、負電位発生回路３の時間に沿った動作が記述される。図６の動作の開始（時刻ｔ０）において、電源電位ノードＮＰは接地電位ＶＳＳを有し、イネーブル信号ノードＥＮはローレベルの電位を有する。このため、負電位発生回路３は、動作しておらず、出力電位ノードＮＮは接地電位ＶＳＳを有し、ノードＮｃｏｎ１はローレベルの電位を有し、ノードＮｃｏｎ２はハイレベルの電位を有する。また、放電制御ノードＮｄｉｓの電位は、図６の動作の開始とともに制御回路５による維持から解放され、負電位発生回路３の動作により変動するようになる。

以上のようなノードの電位により、負電位発生回路３は、以下の状態となっている。すなわち、ノードＮｃｏｎ１がローレベルであるため、トランジスタＭＰ１はオンしている。トランジスタＭＰ１がオンしているため、トランジスタＭＰ１および抵抗素子ＲＥ１、ＲＥ２、ならびにＲＥ４を介して、電源電位ノードＮＰと出力電位ノードＮＮとの間の電圧の一部が放電制御ノードＮｄｉｓに生じ得る。しかしながら、電源電位ノードＮＰが接地電位ＶＳＳを有するため、放電制御ノードＮｄｉｓは、接地電位ＶＳＳを有する。また、ノードＮｃｏｎ２がハイレベルであるため、トランジスタＭＰ２はオフしている。よって、トランジスタＭＰ２、および抵抗素子ＲＥ２、ＲＥ３ならびにＲＥ４を介する電圧は放電制御ノードＮｄｉｓに印加されない。以上より、放電制御ノードＮｄｉｓは接地電位ＶＳＳを有する。放電制御ノードＮｄｉｓが接地電位ＶＳＳを有するため、トランジスタＭＮ１はオフしている。

時刻ｔ１から、電源電位ノードＮＰに電源電位ＶＤＤが印加され始める。

時刻ｔ２において、イネーブル信号ノードＥＮの電位がハイレベルとされる。この結果、チャージポンプ１１は動作を開始し、出力電位ＶＮは時間とともに低下し、チャージポンプ１１の動作安定したタイミングである時刻ｔ３において電位ＶＮ１に達する。電位ＶＮ１は、主にチャージポンプ１１の性能によって定まる大きさを有し、負電位発生回路３が発生することを意図されている大きさ（例えば、上記のように−３［Ｖ］）を有する。

また、時刻ｔ２において、ノードＮｃｏｎ１の電位はハイレベルとなり、ノードＮｃｏｎ２の電位はローレベルとなる。ノードＮｃｏｎ１の電位がハイレベルとなったことにより、トランジスタＭＰ１は、時刻ｔ２においてオフする。また、ノードＮｃｏｎ２の電位がローレベルになったことにより、トランジスタＭＰ２は時刻ｔ２においてオンする。このため、放電制御ノードＮｄｉｓには、式（１）の電位が表れる。

上記と同じ例として、ＶＤＤ＝２［Ｖ］、Ｒ２＝２００［ｋΩ］、Ｒ３＝５００［ｋΩ］、Ｒ４＝５０［ｋΩ］の場合、Ｖｄｉｓ＝（２−ＶＮ）×４０ｋ／５４０ｋ＋ＶＮ＝０．１５＋０．９３ＶＮ［Ｖ］である。よって、電位Ｖｄｉｓは、出力電位ＶＮに依存し、時刻ｔ２からｔ３の間、出力電位ＶＮの低下に伴って低下する。電位ＶＮ１が、上記と同じ例として−３［Ｖ］であるとすると、出力電位ＶＮは、時刻ｔ２からｔ３の間、０［Ｖ］から−３［Ｖ］までの範囲にある。この間、放電制御ノードＮｄｉｓの電位Ｖｄｉｓは、０．１５［Ｖ］から−２．６４［Ｖ］の範囲にある。この範囲の間、トランジスタＭＮ１のゲート・ソース間電圧ＶＧＳは、０．１５［Ｖ］から０．３６［Ｖ］の範囲に有り、常に閾値電圧Ｖｔｈ（＝０．５５［Ｖ］）より低い。このため、トランジスタＭＮ１は時刻ｔ２からｔ３の間、オフを維持する。よって、出力電位ノードＮＮは、接地電位ノードＧＮＤと電気的に接続されておらず、放電されない。

上記のように、時刻ｔ３において、出力電位ノードＮＮの電位の低下は止まり、出力電位ノードＮＮは電位ＶＮ１（＝−３［Ｖ］）を有することになる。これに伴い、放電制御ノードＮｄｉｓの電位Ｖｄｉｓの低下も止まり、このとき、放電制御ノードＮｄｉｓは、電位Ｖｄｉｓｍ１（＝−２．６４［Ｖ］）を有する。

時刻ｔ４において、イネーブル信号ノードＥＮの電位がローレベルとされる。この結果、チャージポンプ１１は動作を停止し、出力電位ノードＮＮの出力電位ＶＮに影響を与えなくなる。

また、時刻ｔ４において、ノードＮｃｏｎ１の電位はローレベルとなり、ノードＮｃｏｎ２の電位はハイレベルとなる。ノードＮｃｏｎ１の電位がローレベルとなったことにより、トランジスタＭＰ１は、時刻ｔ４においてオンする。また、ノードＮｃｏｎ２の電位がローレベルになったことにより、トランジスタＭＰ２は時刻ｔ４においてオフする。このため、放電制御ノードＮｄｉｓには、式（２）の電位が表れる。

上記と同じ例として、Ｒ１＝５０［ｋΩ］の場合、Ｖｄｉｓ＝（２−ＶＮ）×４０ｋ／９０ｋ＋ＶＮ＝０．８９＋０．５６ＶＮ［Ｖ］である。時刻ｔ４の時点で出力電位ＶＮが電位ＶＮ１（＝−３［Ｖ］）なので、時刻ｔ４において、放電制御ノードＮｄｉｓの電位Ｖｄｉｓ（＝Ｖｄｉｓｐ１）は、−０．７９［Ｖ］へと上昇する。

また、時刻ｔ４の時点で、出力電位ＶＮは−３［Ｖ］である。よって、トランジスタＭＮ１がオンしている条件であるゲート・ソース間電圧ＶＧＳ＞閾値電圧Ｖｔｈ（＝０．５５［Ｖ］）、ＶＮ＜０．７８［Ｖ］が満たされるので、トランジスタＭＮ１はオンする。よって、出力電位ノードＮＮは接地電位ノードＧＮＤと電気的に接続され、出力電位ＶＮは上昇し始める。

出力電位ＶＮが、放電の開始時点の−３［Ｖ］から少なくとも０［Ｖ］となるまでの間、トランジスタＭＮ１がオンしている条件であるＶＮ＜０．７８［Ｖ］が常に満たされる。このため、出力電位ＶＮが０［Ｖ］に上昇するまで、トランジスタＭＮ１はオンを維持し、トランジスタＭＮ１を介した放電経路が維持される。

出力電位ＶＮが０［Ｖ］まで放電されることを確実にするために、出力電位ノードが正の大きさを有する電位Ｖ１となったときにトランジスタＭＮ１がオフするように、抵抗Ｒ１およびＲ２の大きさが決定されることもできる。そのためには、ゲート・ソース間電圧ＶＧＳ＝（２−Ｖ１）×Ｒ２//Ｒ４／（Ｒ１＋Ｒ２//Ｒ４）＝０．５５を満たす抵抗Ｒ１、Ｒ２、およびＲ４が選択されることができる。ただし、電位Ｖ１は、トランジスタＭＮ１のＰＮ接合のオン電圧またはそれ以下の大きさを有する必要がある。電位Ｖ１がトランジスタＭＮ１のＰＮ接合のオン電圧超であると、トランジスタＭＮ１のＰＮ接合を常に電流が流れ、トランジスタＭＮ１がトランジスタとして動作しないからである。

図６の例は、そのような例を示し、すなわち、出力電位ＶＮは、０［Ｖ］を超えても上昇し続け、時刻ｔ５において電位Ｖ１に達する。そして、時刻ｔ５において、ゲート・ソース間電圧ＶＧＳが閾値電圧Ｖｔｈを下回って、トランジスタＭＮ１がオフする。

第１実施形態によれば、以下に記述されるように、簡易な構成の負電位発生回路３が実現されることができる。

図７に示されるような、負電位発生回路３と異なる構成を有する負電位発生回路２１が考えられる。すなわち、チャージポンプ１１は、電源電位ノードＮＰと接地電位ノードＧＮＤとの間に接続され、出力電位ノードＮＮにおいて負電位を出力する。出力電位ノードＮＮはトランジスタＭＮ１を介して接地電位ノードＧＮＤと接続されている。負電位発生回路２１は、図３のようなトランジスタＭＰ１およびＭＰ２、ならびに抵抗素子ＲＥ１〜ＲＥ４を含まない。放電制御ノードＮｄｉｓの電位は、負電位発生回路２１とは別の回路により制御される。

図８は、負電位発生回路２１の動作の間のいくつかのノードの電位を時間に沿って示す。時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４は、負電位発生回路３の動作（図６）における時刻ｔ１、ｔ２、ｔ３、ｔ４での動作に相当する。時刻ｔ１２から時刻ｔ１４の間は、チャージポンプ１１が動作しており、その間は、出力電位ノードＮＮを接地電位ノードＧＮＤから電気的に切断されている必要がある。そのために、トランジスタＭＮ１はオフを維持している必要があり、そのために、放電制御ノードＮｄｉｓ、すなわちトランジスタＭＮ１のゲート端子の電位がチャージポンプ１１の動作が安定している間の出力電位ノードＮＮの電位ＶＮ１＋閾値電圧Ｖｔｈ未満の電位Ｖｄｉｓｍ２に維持されている必要がある。図６を参照して記述された例と同様に、電位ＶＮ１が低く、｜ＶＮ１｜＞Ｖｔｈの場合、ＶＮ１＋Ｖｔｈ＜０であり、よって、Ｖｄｉｓｍ２＜０である必要がある。すなわち、放電制御ノードＮｄｉｓに負の電位Ｖｄｉｓｍ２を印加するための負電源が必要である。

負電位Ｖｄｉｓｍ２の発生のために、負電位発生回路３に加えて別の負電位発生回路が設けられることが考えられる。しかしながら、回路の電源として使用される負電位発生回路２１の動作のために、さらなる負電位発生回路が必要であることは、負電位発生回路２１に必要な回路の規模が大きく、さらに負電位発生回路２１の動作のために必要な消費電流も大きい。負電位Ｖｄｉｓｍ２の発生のための負電位発生回路は、負電位発生回路２１よりも小さな負荷を有する分、負電位発生回路２１よりは小さい規模で済む。それでも、負電位発生回路２１の動作のためにさらなる負電位発生回路が必要である事には変わりは無い。

第１実施形態によれば、負電位発生回路３は、電源電位ノードＮＰと出力電位ノードＮＮとの間に直列接続されたトランジスタＭＰ１および抵抗素子ＲＥ１ならびにＲＥ２、および電源電位ノードＮＰと出力電位ノードＮＮとの間に直列接続されたトランジスタＭＰ２および抵抗素子ＲＥ３ならびにＲＥ４を含む。そして、抵抗素子ＲＥ１とＲＥ２との間のノードＮ１、および抵抗素子ＲＥ３とＲＥ４との間のノードＮ２は、トランジスタＭＮ１のゲート端子に接続され、チャージポンプ１１の動作および放電の間、それぞれトランジスタＭＰ１およびＭＰ２は排他的にオンされる。抵抗Ｒ１〜Ｒ４の調整により、放電制御ノードＮｄｉｓは、チャージポンプ１１の動作の間はトランジスタＭＮ１をオフに維持する電位に、チャージポンプ１１の放電の間はトランジスタＭＮ１をオンに維持する電位に、自律的に維持される。このため、出力電位ノードＮＮは、さらなる負電位発生回路を必要とすることなく、チャージポンプ１１の動作の間は接地電位ノードＧＮＤから電気的に切断された状態を維持し、放電の間は接地電位ノードＧＮＤに電気的に接続された状態を維持する。よって、簡易な構成の負電位発生回路３が実現されることができる。

（第２実施形態）
図９は、第２実施形態の負電位発生回路３の回路図であり、一部を機能ブロックにより示す。第２実施形態の負電位発生回路３は、第１実施形態（図２）での要素および接続に加えて、抵抗素子ＲＥ５およびＲＥ６を含む。抵抗素子ＲＥ１とＲＥ２との間のノードＮ１は、第１実施形態での放電制御ノードＮｄｉｓと接続されておらず、抵抗素子ＲＥ５を介してトランジスタＭＮ１のゲート端子と接続されている。抵抗素子ＲＥ３とＲＥ４との間のノードＮ２は、第１実施形態での放電制御ノードＮｄｉｓと接続されておらず、抵抗素子ＲＥ６を介してトランジスタＭＮ１のゲート端子と接続されている。放電制御ノードＮｄｉｓは、トランジスタＭＮ１のゲート端子と接続されている。

第２実施形態の負電位発生回路３は、第１実施形態と同じく、電源電位ノードＮＰと出力電位ノードＮＮとの間に直列接続されたトランジスタＭＰ１および抵抗素子ＲＥ１ならびにＲＥ２、および電源電位ノードＮＰと出力電位ノードＮＮとの間に直列接続されたトランジスタＭＰ２および抵抗素子ＲＥ３ならびにＲＥ４を含む。そして、抵抗素子ＲＥ１とＲＥ２との間のノードＮ１、および抵抗素子ＲＥ３とＲＥ４との間のノードＮ２は、トランジスタＭＮ１のゲート端子と電気的に接続され、チャージポンプ１１の動作および放電の間、それぞれトランジスタＭＰ１およびＭＰ２は排他的にオンされる。よって、第１実施形態と同じ利点を得られる。

また、第２実施形態によれば、ノードＮ１は抵抗素子ＲＥ５を介してトランジスタＭＮ１のゲート端子と接続され、ノードＮ２は、抵抗素子ＲＥ６を介してトランジスタＭＮ１のゲート端子と接続されている。このため、ノードＮｃｏｎ１およびＮｃｏｎ２の電位がハイレベルとローレベルの間で遷移するときにノードＮ１およびＮ１２で生じるノイズが、トランジスタＭＮ１のゲート端子に伝達することが抑制されることができる。このため、トランジスタＭＮ１のオンおよびオフの切り替わりの特性が向上することができる。

（第３実施形態）
図１０は、第３実施形態の負電位発生回路３の回路図であり、一部を機能ブロックにより示す。第３実施形態の負電位発生回路３は、第１実施形態（図２）での要素および接続に加えて、ｐ型のＭＯＳＦＥＴ ＭＰｎおよびＭＰ（ｎ＋ｍ）、ならびにｎ型のＭＯＳＦＥＴ ＭＮｋの少なくとも１つを含む。ｎは３以上の自然数であり、ｍは１以上の自然数であり、ｋは２以上の自然数である。

トランジスタＭＰ１、ＭＰ３、ＭＰ４、…、ＭＰｎは、電源電位ノードＮＰと抵抗素子ＲＥ１との間に直列に接続されており、ゲート端子においてノードＮｃｏｎ１と接続されている。トランジスタＭＰ２、ＭＰ（ｎ＋１）、ＭＰ（ｎ＋２）、…、ＭＰ（ｎ＋ｍ）は、電源電位ノードＮＰと抵抗素子ＲＥ３との間に直列に接続されており、ゲート端子においてノードＮｃｏｎ２と接続されている。トランジスタＭＮ１〜ＭＮｋは、接地電位ノードＧＮＤと出力電位ノードＮＮとの間に直列に接続されており、ゲート端子においてノードＮ１、Ｎ２、および放電制御ノードＮｄｉｓと接続されている。

トランジスタＭＰ１〜ＭＰ（ｎ＋ｍ）およびトランジスタＭＮ１〜ＭＮｋのうち、トランジスタＭＰ１、ＭＰ２、およびＭＮ１以外の任意のトランジスタのみが設けられてもよい。

第３実施形態は、第２実施形態と組合せられてもよい。

第３実施形態の負電位発生回路３は、第１実施形態と同じく、電源電位ノードＮＰと出力電位ノードＮＮとの間に直列接続されたトランジスタＭＰ１〜ＭＰｎおよび抵抗素子ＲＥ１ならびにＲＥ２、および電源電位ノードＮＰと出力電位ノードＮＮとの間に直列接続されたトランジスタＭＰ２〜ＭＰ（ｎ＋ｍ）および抵抗素子ＲＥ３ならびにＲＥ４を含む。そして、抵抗素子ＲＥ１とＲＥ２との間のノードＮ１、および抵抗素子ＲＥ３とＲＥ４との間のノードＮ２は、トランジスタＭＮ１のゲート端子と電気的に接続され、チャージポンプ１１の動作および放電の間、それぞれトランジスタＭＰ１およびＭＰ２は排他的にオンされる。よって、第１実施形態と同じ利点を得られる。

また、第３実施形態によれば、電源電位ノードＮＰと抵抗素子ＲＥ１の間、および（または）電源電位ノードＮＰと抵抗素子ＲＥ３の間、および（または）接地電位ノードＧＮＤと出力電位ノードＮＮの間には、カスコード接続されたトランジスタが設けられる。このため、トランジスタＭＰ１〜ＭＰｎが設けられる場合、トランジスタＭＰ１〜ＭＰｎの各々にかかる電圧はただ１つのトランジスタＭＰ１が設けられる場合よりも低い。また、トランジスタＭＰ２〜ＭＰ（ｎ＋ｍ）が設けられる場合、トランジスタＭＰ２〜ＭＰ（ｎ＋ｍ）の各々にかかる電圧はただ１つのトランジスタＭＰ２が設けられるトランジスタＭＰ２が設けられる場合よりも低い。さらに、トランジスタＭＮ１〜ＭＮｋが設けられる場合、トランジスタＭＮ１〜ＭＮｋの各々にかかる電圧はただ１つのトランジスタＭＮ１が設けられる場合よりも低い。よって、トランジスタＭＰ１〜ＭＰ（ｎ＋ｍ）の耐圧をトランジスタＭＰ１およびＭＰ２の耐圧よりも高くすることなく、また、トランジスタＭＮ１〜ＭＮｋの耐圧をトランジスタＭＮ１より高くすることなく、トランジスタＭＰ１、ＭＰ２、およびＭＮ１のみが設けられる場合よりも電源電位ＶＤＤと電位ＶＮ１との差が大きくされることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体装置、３…負電位発生回路、４…能動回路、５…制御回路、ＮＰ…電源電位ノード、ＧＮＤ…接地電位ノード、ＥＮ…イネーブル信号ノード、Ｎｄｉｓ…放電制御ノード、ＮＮ…出力電位ノード。

Claims (13)

1. 出力ノードにおいて負電位を発生するように構成されたチャージポンプと、
   第１ノードと第２ノードとの間に順に直列に接続された第１トランジスタおよび第１抵抗素子と、
   前記第２ノードと前記出力ノードとの間の第２抵抗素子と、
   前記第１ノードと第３ノードとの間に順に直列に接続された第２トランジスタおよび第３抵抗素子と、
   前記第３ノードと前記出力ノードとの間の第４抵抗素子と、
   前記第１ノードに印加される電位よりも低い電位を印加される第４ノードと前記出力ノードとの間に接続され、ゲートにおいて前記第２ノードおよび前記第３ノードと接続された第３トランジスタと、
   を備える、半導体装置。
2. 前記第１トランジスタは、ゲートにおいて第１信号を受け取り、
   前記第２トランジスタは、ゲートにおいて前記第１信号の論理と反対の論理を有する第２信号を受け取る、
   請求項１の半導体装置。
3. 前記チャージポンプは、前記第１信号と同じ論理の信号を受け取っている間、前記負電位を発生する、
   請求項２の半導体装置。
4. 前記第１抵抗素子は、前記第２抵抗素子の抵抗より低い抵抗を有し、
   前記第３抵抗素子は、前記第４抵抗素子の抵抗より高い抵抗を有する、
   請求項１の半導体装置。
5. 前記第１トランジスタおよび前記第２トランジスタは、ｐ型のＭＯＳＦＥＴであり、
   前記第３トランジスタは、ｎ型のＭＯＳＦＥＴである、
   請求項１の半導体装置。
6. 前記第４ノードは、接地電位を供給される、
   請求項１の半導体装置。
7. 前記第２ノードと前記第３トランジスタの前記ゲートとの間の第５抵抗素子をさらに備える、
   請求項１の半導体装置。
8. 前記第３ノードと前記第３トランジスタの前記ゲートとの間の第５抵抗素子をさらに備える、
   請求項１の半導体装置。
9. 前記第２ノードと前記第３トランジスタの前記ゲートとの間の第６抵抗素子をさらに備える、
   請求項８の半導体装置。
10. 前記第１トランジスタと前記第１抵抗素子との間に順に直接に接続され、前記第１トランジスタのゲートと接続されたゲートを有する第４トランジスタをさらに備える、
    請求項１の半導体装置。
11. 前記第２トランジスタと前記第３抵抗素子との間に順に直接に接続され、前記第２トランジスタのゲートと接続されたゲートを有する第４トランジスタをさらに備える、
    請求項１の半導体装置。
12. 前記第１トランジスタと前記第１抵抗素子との間に順に直接に接続され、前記第１トランジスタのゲートと接続されたゲートを有する第５トランジスタをさらに備える、
    請求項１１の半導体装置。
13. 前記第３トランジスタと前記出力ノードとの間に順に直接に接続され、前記第３トランジスタのゲートと接続されたゲートを有する第４トランジスタをさらに備える、
    請求項１の半導体装置。