JP2009232169A - 半導体集積回路 - Google Patents

Abstract

【課題】 出力回路の発生する電源ノイズを低減する電源ノイズキャンセル回路において、出力回路に接続される負荷に基づいてキャンセルタイミングを設定する。
【解決手段】 電源ＶＤＤ０と接地ＧＮＤ０との間に接続されその入力端が入力端子にその出力端が出力端子に接続された出力回路と、入力端子と出力端子とに接続され、入力端子と出力端子との電位差に基づいて出力端子に電源ＶＤＤ０から流れ込む電流又は出力端子から接地ＧＮＤ０に流れ出す電流をキャンセルする電流を発生させる電源ノイズキャンセル回路とを備える。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特にノイズキャンセル回路を備えた半導体集積回路に関する。

近年、半導体集積回路（以降、LSIと記す）は、高速化、高密度化（高集積化）が進み、高速化に対応した電源電圧の低電圧化により、内部の電源に重畳されるノイズによりジッタ等の特性に与える影響が増大している。従って、LSI内部に発生する電源ノイズを低減させることが要求されている。

この電源ノイズを低減させるため、特許文献１に記載されるようなノイズキャンセル回路が提案されている。従来のノイズキャンセル回路は、図９に示すように、電源―GND間に接続されたPチャネルトランジスタとNチャネルトランジスタとから構成される出力段９２が発生するスイッチングノイズをキャンセルするために、同時スイッチングノイズキャンセル回路９３を設けて構成されている。

同時スイッチングノイズキャンセル回路９３は、GND側の同時スイッチングノイズをキャンセルするために設けられたGND側同時スイッチングノイズキャンセル回路と、VCC側の同時スイッチングノイズをキャンセルするために設けられたVCC側同時スイッチングノイズキャンセル回路とから構成される。

GND側同時スイッチングノイズキャンセル回路は、ゲートがノードDに接続されたPチャネルトランジスタ、ＬＳＩ内部の電源とノードＤとの間に設けられたダイオード、入力端Ａ’とノードＤとの間に設けられたキャパシタ、及びノードＤとＬＳＩ内部のＧＮＤとの間に設けられた抵抗素子とから構成されている。同様に、ＶＣＣ側同時スイッチングノイズキャンセル回路は、ゲートがノードＦに接続されたＮチャネルトランジスタ、ＬＳＩ内部の電源とノードＤとの間に設けられた抵抗素子、入力端Ａ’とノードＤとの間に設けられたキャパシタ、及びノードＦとＬＳＩ内部のＧＮＤとの間に設けられたダイオードとから構成されている。

このように構成された同時スイッチングキャンセル回路の動作を、図１０を用いて説明をする。

最初に、図１０の各信号について説明する。信号Ａ’は、出力段９２への入力信号の電圧であって、出力段９２を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのゲートに、ＬからＨに変化する電圧あるいはＨからＬに変換する電圧として入力される。信号Ａは、入力信号Ａ’の入力電圧に応じて出力段９２から信号端子に出力される電圧である。信号Ｂは、出力段からＧＮＤ端子に流れる電流であって、ＧＮＤ端子のリードのＬ成分によって流れる電流である。信号Ｃは、電源端子から出力段に流れる電流である。信号Ｄは、ノードＤの電圧、すなわちＰ−ｃｈＦＥＴのゲートにかかる電圧であって、ＧＮＤ端子のリードのＬ成分による同時スイッチングノイズをキャンセルする回路のＰ−ｃｈＦＥＴのゲートに印加される電圧である。信号Ｅは、Ｐ−ｃｈＦＥＴのキャンセル回路に流れる電流であって、信号Ｄをゲートに印加したときに流れる電流である。信号Ｆは、ノードＦの電圧、すなわちＮ−ｃｈＦＥＴのゲートにかかる電圧であって、電源端子のリードのＬ成分による同時スイッチングノイズをキャンセルする回路のＮ−ｃｈＦＥＴのゲートに印加される電圧である。信号Ｇは、Ｎ−ｃｈＦＥＴのキャンセル回路に流れる電流であって、信号Ｆをゲートに印加したときに流れる電流である。信号Ｈは、電源端子に流れる電流の合計であって、Ｈ＝Ｃ＋Ｇの電流であり、ここでは零となるように調整した電流である。Ｊは、ＧＮＤ端子に流れる電流の合計であって、Ｊ＝Ｂ＋Ｅの電流であり、ここでは零となるように調整した電流である。

以上のように、同時スイッチングノイズキャンセル回路に別電源端子および別ＧＮＤ端子を設けたことにより
（１） 信号Ａ’がＨからＬに変化し、出力段２の出力電圧がＬからＨに変化した場合に、電源端子のリード成分により発生する同時スイッチングノイズをキャンセルすることができると共に、更に電源端子にキャンセル電流を流したときにＧＮＤ端子側でキャンセル電流による干渉がなくなり、安定に動作する。
（２） 信号Ａ’がＬからＨに変化し、出力段２の出力電圧がＨからＬに変化した場合に、ＧＮＤ端子のリード成分により発生する同時スイッチングノイズをキャンセルすることができると共に、更にＧＮＤ端子にキャンセル電流を流したときに電源端子側でキャンセル電流による干渉がなくなり、安定に動作する。

特開平１０-１２６２３７

上述したように従来の電源ノイズキャンセル回路は、出力段９２に入力される入力信号が変化したことによって同時スイッチングノイズキャンセル回路９３の動作、すなわちキャンセルが実行されるタイミングが決定されるため、出力段９２の出力に接続された外部負荷が変化しても電流のキャンセルタイミングが変化しない。

そのため、従来の電源ノイズキャンセル回路において、外部負荷が変化した場合、出力電圧Ａ、出力段からＧＮＤ端子に流れる電流Ｂ、電源端子から出力段に流れる電流Ｃは外部負荷の大きさに応じて変化する。しかしながら、ＧＮＤ側同時ノイズキャンセル回路のＰチャネルトランジスタに流れる電流Ｅ、及びＶＣＣ側同時ノイズキャンセル回路のＮチャネルトランジスタに流れる電流Ｇは外部負荷の大きさに関わらず変化しない。従って、負荷が大きい時は、Ｂ＞Ｅ、Ｃ＞Ｇとなる。また、負荷が小さいときは、Ｂ＜Ｅ、Ｃ＜Ｇとなる。

その結果として、電源端子に流れる電流の合計H、ＧＮＤ端子に流れる電流の合計Ｊは、負荷変動を吸収しきれず、電流キャンセルが不十分となってしまうという問題が発生する。

本発明は、第１の電源ラインと第２の電源ラインとの間に接続されると共にその入力端が入力端子にその出力端が出力端子に接続された出力回路と、入力端子と出力端子との間に接続され、入力端子の電位と出力端子との電位の差に基づいて出力端子に第１の電源ラインから流れ込む電流又は出力端子から第２の電源ラインに流れ出す電流をキャンセルする電流を発生させることを特徴とする電源ノイズキャンセル回路とを備えることを特徴とする。

入力信号と出力信号との電位差に基づいてキャンセル期間を決定しているため、出力端子に接続される外部負荷が変化した場合においても、外部負荷が変化したことによる電流値の変化に追従したキャンセル期間を生成することができ、効率よくノイズキャンセルすることを可能としている。

本発明のノイズキャンセル回路を備えた半導体集積回路は、第１の電源ラインＶＤＤ０と第２の電源ラインＧＮＤ０との間に接続されると共にその入力端が入力端子Ｔ１にその出力端が出力端子Ｔ２に接続された出力回路１と、入力端子Ｔ１と出力端子Ｔ２との間に接続され、入力端子の電位と出力端子との電位の差に基づいて出力端子Ｔ２に第１の電源ラインＶＤＤ０から流れ込む電流又は出力端子Ｔ２から第２の電源ラインＧＮＤ０に流れ出す電流をキャンセルする電流を発生させるように構成された電源ノイズキャンセル回路２とを備えている。このような電源ノイズキャンセル回路２を備えることによって、入力端子Ｔ１の電位と出力端子Ｔ２の電位との差に基づいて、電源ノイズキャンセル回路２の動作タイミング決定することができるため、出力端子Ｔ２に接続される外部負荷が変更された場合であっても出力端子Ｔ２及び入力端子Ｔ１に流れる電流に応じて動作タイミングが決定されるため、ノイズキャンセルのタイミングを動的に変化させることができる。

本発明の電源ノイズキャンセル回路を備えた半導体集積回路を、図１を参照しながら詳述する。

本発明の第１の実施の形態にかかる半導体集積回路は、出力回路１，電源ノイズキャンセル回路２を備える。出力回路１は、内部電源ＶＤＤ０と出力端子Ｔ２との間に接続されゲートが入力端子Ｔ１に接続されたＰチャネルトランジスタＭＰ１と、出力端子Ｔ２と内部接地ＧＮＤ０との間に接続されゲートが入力端子Ｔ１に接続されたＮチャネルトランジスタとから構成される。電源ノイズキャンセル回路２は、内部電源ＶＤＤ０に接続されたＰチャネルトランジスタＭＰ２及びＭＰ３とから構成され、ＰチャネルトランジスタＭＰ２を入力とし、ＰチャネルトランジスタＭＰ３を出力とするカレントミラー回路と、カレントミラー回路の入力と内部接地ＧＮＤ０との間に接続された電流源Ｉ０と、カレントミラー回路の出力と内部接地ＧＮＤ０との間に接続されたＰチャネルトランジスタＭＰ４と、出力回路１の入力端及び出力端を２つの入力として受け、これらの排他的論理和の否定をＰチャネルトランジスタＭＰ４のゲートに出力するゲート回路ＥＸＮＯＲとから構成される。

すなわち、入力端子Ｔ１はトランジスタＭＰ１のゲートとトランジスタＭＮ１のゲートに接続され、トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインは、出力端子Ｔ２に接続される。トランジスタＭＰ１のソースはＬＳＩ内部の内部電源ＶＤＤ０に接続される。トランジスタＭＮ１のソースは、ＬＳＩ内部の内部接地ＧＮＤ０に接続される。また、入力端子Ｔ１と出力端子Ｔ２はＥＸＮＯＲの２つの入力に接続され、ＥＸＮＯＲの出力はトランジスタＭＰ４のゲートに接続される。トランジスタＭＰ４のソースはトランジスタＭＰ３のドレインと接続され、トランジスタＭＰ４のドレインはＬＳＩ内部の内部接地ＧＮＤ０に接続される。トランジスタＭＰ４は、ＥＸＮＯＲの出力がローの間、すなわち、入力端子Ｔ１の電位と、出力端子Ｔ２の電位とが同じときには、オン状態となり、これらの電位が異なる場合（過渡期）には、オフ状態となる。トランジスタＭＰ２のゲートとトランジスタＭＰ２のドレインとトランジスタＭＰ３のゲートは接続されカレントミラーの構成をとる。またトランジスタＭＰ２のドレインとＬＳＩ内部の内部接地ＧＮＤ０の間に電流源Ｉ０が挿入されている。トランジスタＭＰ２とトランジスタＭＰ３のソースはＬＳＩ内部の内部電源ＶＤＤ０に接続される。

ＬＳＩ内部の内部電源ＶＤＤ０は、抵抗ＲＶＤＤ、インダクタＬＶＤＤを介して、外部電源ＶＤＤに接続され、ＬＳＩ内部の内部接地ＧＮＤ０は、抵抗ＲＧＮＤ、インダクタＬＧＮＤ介して、外部接地ＧＮＤに接続され、出力端子Ｔ２は負荷容量ＣＬに接続される。

続いて、第１の実施の形態による電源ノイズキャンセル回路２の動作について、図２を用いて説明する。

期間ｔ１において、入力端子Ｔ１からローからハイに変化する信号が入力されたとき、出力回路１は、出力端子Ｔ２には入力信号を反転した信号（ロー）を出力しようとして、出力端子Ｔ２から放電電流ＩＬ２を内部電源ＧＮＤ０に流す。放電電流ＩＬ２が内部接地ＧＮＤ０から流れたことに応答して、内部接地ＧＮＤ０の電位はＧＮＤ０＋αからＧＮＤ＋βまで上昇する。なお、αは電流Ｉ１が流れているときの内部接地ＧＮＤ０の電位上昇分を示し、βは放電電流ＩＬ２が流れたときの内部接地ＧＮＤ０の電位上昇分を示す。このとき、出力端子Ｔ２に接続された負荷容量CLから放電電流ＩＬ２が流れるため、ゲート回路EXNORは、入力端子Ｔ１の電位と出力端子Ｔ２の電位の排他的論理和の否定をとり、その結果をノードN1に出力する。ゲート回路EXNORは、負荷容量ＣＬから放電電流ＩＬ２が流れている期間は、ノードN1をハイとするため、トランジスタＭＰ４がオフし、電流源IOとカレントミラーを構成しているトランジスタＭＰ２、トランジスタＭＰ３によりキャンセル回路に流れていた定電流I1をオフさせる。その結果、内部接地GND０に流れ込んでいた定電流I1が無くなるため、内部電源VDD0に示される分の電流が内部接地GND０に加わる。内部電源ＶＤＤ０から流れ出す電流が減少したことによって、内部接地ＧＮＤ０には、当該減少分の電流に対応するβ分の電流が内部接地ＧＮＤ０に加わったことになり、負荷容量ＣＬからの放電電流ＩＬ２によって発生する電源ノイズをキャンセルさせることができ、ＬＳＩ内部の内部接地ＧＮＤ０の変動を抑えることができる。

また図1の期間ｔ２において、入力端子Ｔ１にハイからローに変化する信号が入力された時、出力回路１は、出力端子Ｔ２に反転した信号（ハイ）を出力しようとして、充電電流ＩＬ１を出力端子Ｔ２に供給する。充電電流ＩＬ１が内部電源ＶＤＤ０から流れたことに応答して、内部電源ＶＤＤ０の電位はＶＤＤ−αからＶＤＤ−βまで低下する。なお、αは電流Ｉ１が流れているときの内部電源ＶＤＤ０の電位降下分を示し、βは充電電流ＩＬ１が流れたときの内部電源ＶＤＤ０の電位降下分を示す。このとき、出力端子Ｔ２に接続された負荷容量CLには、出力回路１のＰチャネルトランジスタＭＰ１を介して、内部電源ＶＤＤ０から充電電流ＩＬ１が流れている。電源ノイズキャンセル回路２では、ゲート回路ＥＸＮＯＲが入力端子Ｔ１の電位と出力端子Ｔ２の電位の排他的論理和の否定をとり、その結果をノードＮ１に出力する。ゲート回路ＥＸＮＯＲは、負荷容量ＣＬへ充電電流ＩＬ１が流れている期間、ノードＮ１をハイとするため、トランジスタＭＰ４がオフし、電流源IOとカレントミラーを構成しているトランジスタＭＰ２、トランジスタＭＰ３により電源ノイズキャンセル回路２に流れていた定電流I1がオフされる。その結果、内部電源ＶDD０から流れ出していた定電流I1が無くなるため、図２の内部接地GND０に流れ込む電流が減少する。内部接地ＧＮＤ０に流れ込む電流が減少したことによって、内部電源ＶＤＤ０には、当該減少分の電流に対応するβ分の電流が内部電源VDD０に加わったことになり、負荷容量ＣＬへの充電電流ＩＬ１によって発生する電源ノイズをキャンセルさせることができ、ＬＳＩ内部の電源ＶＤＤ０の変動を抑えることができる。

図２に示すとおり、電源ノイズキャンセル回路２を備えることによって、内部電源ＶＤＤと内部接地ＧＮＤとの差分から明らかなとおり、当該差分は一定の電位を保つため、電源ノイズをキャンセルすることができる。

上記実施の形態との比較のため、電源ノイズキャンセル回路が無い場合の内部電源VDD0、内部接地GND０及びそれらの差分について、図３に示す。図に示されるように、内部電源ＶＤＤ０の電圧は充電電流ＩＬ１が発生するたびに下がり、また、内部接地ＧＮＤ０の電圧は放電電流ＩＬ２が発生するたびに上がる。したがって、充電電流ＩＬ１及び放電ＩＬ２が発生するたびに、電源ノイズが内部電源ＶＤＤ０又は内部接地ＧＮＤ０に重畳され、電圧が変動してしまうことが分かる。

次に、外部負荷を変化させた時の、本発明のノイズキャンセル回路のノイズキャンセルを図４（負荷が大きい場合）及び図５（負荷が小さい場合）に示す。

出力端子Ｔ２に、所定の負荷容量よりも大きな負荷容量の負荷が接続された際に、入力端子Ｔ１にローからハイに変化する入力信号が入力されたとき、出力回路１は、放電電流ＩＬ２を内部接地ＧＮＤ０に流し、出力端子Ｔ２の電位をローにしようとする。このとき、放電電流ＩＬ２は、出力回路１を構成するＮチャネルトランジスタＭＮ１の電流駆動能力によって制限・律束されるため出力端子Ｔ２がハイからローに変化する傾きが緩くなり、期間ｔ１が長くなる。当該期間ｔ１が長くなったことによって、入力端子Ｔ１の電位と出力端子Ｔ２の電位がそれぞれハイ、ローに落ち着くまでの期間が長くなり、ゲート回路ＥＸＮＯＲがＰチャネルトランジスタＭＰ４にハイを出力する期間、すなわち、トランジスタＭＰ４がオフし定電流Ｉ１をオフする期間が長くなる。なお、入力端子Ｔ１にハイからローに変化する入力信号が入力されたときも、同様に、定電流Ｉ１をオフする期間ｔ２が長くなる。したがって、充電電流ＩＬ１又は放電電流ＩＬ２が流れている間、定電流Ｉ１をオフすることが出来、充電電流ＩＬ１及び放電電流ＩＬ２によって発生する電源ノイズをキャンセルすることが可能となる。

上記とは逆に、所定の負荷容量よりも小さい負荷容量の負荷が出力端子Ｔ２に接続された際、入力端子Ｔ１にローからハイに変化する入力信号が入力されたとき、出力回路１は、放電電流ＩＬ２を内部接地ＮＤ０流し、出力端子Ｔ２の電位をローにしようとする。このとき、放電電流ＩＬ２は、出力回路１を構成するＮチャネルトランジスタＭＮ１の電流駆動能力によって制限・律束されるため出力端子Ｔ２がハイからローに変化する傾きが急峻になり、期間ｔ１が短くなる。当該期間が短くなったことによって、入力端子Ｔ１の電位と出力端子Ｔ２の電位がそれぞれハイ、ローに落ち着くまでの期間が短くなり、ゲート回路ＥＸＮＯＲがＰチャネルトランジスタＭＰ４にハイを出力する期間、すなわち、トランジスタＭＰ４がオフし定電流Ｉ１をオフする期間が短くなる。なお、入力端子Ｔ１にハイからローに変化する入力信号が入力されたときも、同様に、定電流Ｉ１をオフする期間が短くなる。したがって、充電電流ＩＬ１又は放電電流ＩＬ２が流れている間、定電流Ｉ１をオフすることが出来、充電電流ＩＬ１及び放電電流ＩＬ２によって発生する電源ノイズをキャンセルすることが可能となる。

このように、負荷容量が所望の値より大きくなった場合及び小さくなった場合に置いても、当該負荷容量に応じて電源ノイズキャンセルの期間が設定することができる。

次に本発明の電源ノイズキャンセル回路を適用し、負荷を変化させた時の電源に重畳されたノイズ波形を図６に示す。

上段の波形は、設定した負荷より大きい負荷用いた時（本例では２０％程度大）、中段の波形は設定したとおりの負荷を用いた時、下段は設定した負荷より小さい負荷（本例では２０％程度小）を用いた時電源に重畳されたノイズの波形を示している。このノイズ波形から明らかなとおり、負荷変動に関わらず、前記3つの条件時とも約30mVとなり、負荷の大小に関わらずノイズキャンセルの効果が保たれていることが分かる。

続いて、本発明の第２の実施の形態を、図７を用いて説明する。
第１の実施の形態の電源ノイズキャンセル回路に対して、N-ｃｈトランジスタとゲート回路ＥＸＯＲで構成したものである。
電源ノイズキャンセル回路７２は、入力端子Ｔ１と出力端子Ｔ２とが２つの入力に接続され出力がノードＮ１０に接続されたゲート回路ＥＸＯＲ１０、ノードＮ１０にゲートが接続されると共にドレインはＬＳＩ内部の内部電源ＶＤＤ０に接続されるＮチャネルトランジスタＭＮ４、内部電源ＶＤＤ０に一端が接続された定電流源Ｉ００、定電流源Ｉ００の他端と内部接地ＧＮＤ０との間にソース及びドレインが接続されゲートが定電流源Ｉ００の他端と接続されたＮチャネルトランジスタＭＮ２、内部接地ＧＮＤ０とＮチャネルトランジスタＭＮ４のソースに接続されゲートがＮチャネルトランジスタＭＮ２のゲートに接続されたＮチャネルトランジスタＭＮ３とから構成される。ＮチャネルトランジスタＭＮ２とＮチャネルトランジスタＭＮ３は、カレントミラーの構成をとる。

実施例１との相違点は、キャンセル回路をN-ｃｈトランジスタとＥＸＯＲで構成した為、ノードＮ１０に出力される信号が反転していることである。以下に動作を示す。

図７において、充電電流ＩＬ１が流れる時、電源ノイズキャンセル回路７２では、ゲート回路ＥＸＯＲ１０が、入力端子Ｔ１の信号と出力端子Ｔ２の信号の排他的論理和をとり、ノードＮ１０に信号を出力する。ゲート回路ＥＸＯＲ１０は、負荷容量ＣＬへ充電電流ＩＬ１が流れている期間にローを出力し、ＮチャネルトランジスタＭＮ４をオフ状態とし、電流源IO０とカレントミラーを構成しているＮチャネルトランジスタＭＮ２、ＮチャネルトランジスタＭＮ３により電源ノイズキャンセル回路７２に流れていた定電流I1０をオフさせる。

同様に、放電電流ＩＬ２が流れる時、電源ノイズキャンセル回路７２では、ゲート回路ＥＸＯＲ１０が入力端子Ｔ１の信号と出力端子Ｔ２の信号の排他的論理和をとり、ノードＮ１０に信号を出力する。ゲート回路ＥＸＯＲ１０は、負荷容量ＣＬから放電電流ＩＬ２が流れている期間にローを出力し、ＮチャネルトランジスタＭＮ４をオフ状態とし、電流源IO０とカレントミラーを構成しているトランジスタＭＮ２、トランジスタＭＮ３により電源ノイズキャンセル回路７２に流れていた定電流I1０をオフさせる。なお、他の動作については、実施例１と同様であるので省略する。

続いて、本発明の第３の実施の形態について、図８を用いて説明する。
第１の実施の形態では、出力回路１をインバータにて構成したが、これに対して、本実施の形態では、出力回路をバッファで構成したものである。
出力回路８１は、入力端子Ｔ１にゲートが内部電源ＶＤＤ０にソースが接続されたＰチャネルトランジスタＭＰ１と、入力端子Ｔ１にゲートが内部接地ＧＮＤ０にソースが接続されると共にドレインがＰチャネルトランジスタＭＰ１のドレインと接続されたＮチャネルトランジスタＭＮ１と、内部電源ＶＤＤ０と出力端子Ｔ２との間にソース・ドレインが接続されゲートがＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１のドレインと接続されたＰチャネルトランジスタＭＰ１００と、出力端子Ｔ２と内部接地ＧＮＤ０との間にソース・ドレインが接続されゲートがＰチャネルトランジスタＭＰ１及びＮチャネルトランジスタＭＮ１のドレインと接続されたＮチャネルトランジスタＭＮ１００とから構成される。

電源ノイズキャンセル回路８２は、第１の実施の形態では排他的論理和の否定であったゲート回路ＥＸＮＯＲに変えて、排他的論理和ＥＸＯＲ１００になっている他は同じ構成である。

図1において、充電電流ＩＬ１００が流れる時、ゲート回路ＥＸＯＲ１００は、電源ノイズキャンセル回路では入力端子Ｔ１の信号と出力端子Ｔ２の信号の排他的論理和をとり、ノードＮ１００に信号を出力する。負荷容量ＣＬへ充電電流ＩＬ１００が流れている期間は、ゲート回路ＥＸＯＲ１００は、ローを出力して、ＰチャネルトランジスタＭＰ４をオフ状態とし、電流源IOとカレントミラーを構成しているＰチャネルトランジスタＭＰ２、ＰチャネルトランジスタＭＰ３により電源ノイズキャンセル回路８２に流れていた定電流I1をオフさせる。

同様に、放電電流ＩＬ２００が流れる時、ゲート回路ＥＸＯＲ１００は、入力端子Ｔ１の信号と出力端子Ｔ２の信号の排他的論理和をとり、ノードＮ１００に信号を出力する。負荷容量ＣＬから放電電流ＩＬ２００が流れている期間は、ゲート回路ＥＸＯＲ１００は、ローを出力して、ＰチャネルトランジスタＭＰ４をオフ状態とし、電流源ＩＯとカレントミラーを構成しているトランジスタＭＰ２、トランジスタＭＰ３によりキャンセル回路に流れていた定電流I1をオフさせる。
他の動作については、第１の実施の形態と同様であるので省略する。

このように、第１乃至第３の実施の形態では、出力回路への入力信号と、出力回路からの出力信号に基づいて、電源ノイズキャンセル回路を動作させているため、外部負荷が変更された場合でも、電源ノイズをキャンセルさせることができる。

また、従来技術では電源ノイズキャンセル回路のために内部電源及び内部接地の端子として４端子を必要としていたが、第１乃至第３の実施の形態では、それぞれ１つの端子で実現することが出来、端子の数を減少させることができるという効果も有している。

また、電源ノイズキャンセル回路として、カレントミラー回路を構成するＰチャネルトランジスタＭＰ３を電流負荷として定電流Ｉ１を用いたものを例に挙げたが、カレントミラー回路を無くし、トランジスタＭＰ３の代わりに電流負荷として抵抗素子を設けてもよい。

また、各実施の形態では、ＬＳＩ内部（チップ）に適用し、外部負荷（チップの外）を駆動するものについて説明したが、ＬＳＩ内部のマクロが負荷を駆動するものについても適用可能である。

第１の実施の形態にかかる電源ノイズキャンセル回路を含む回路図 第１の実施の形態にかかる電源ノイズキャンセル回路の各ノードの電圧及び電流波形図 第１の実施の形態にかかる電源ノイズキャンセル回路を使わなかったときの各ノードの電圧及び電流波形図 第１の実施の形態にかかる電源ノイズキャンセル回路において、負荷を増加させた場合のノードの電圧波形 第１の実施の形態にかかる電源ノイズキャンセル回路において、負荷を減少させたときのノードの電圧波形 第１の実施の形態にかかる電源ノイズキャンセル回路において、負荷を変化させたときの出力端子に現れるノイズ波形 第２の実施の形態にかかる電源ノイズキャンセル回路を含む回路図 第３の実施の形態にかかる電源ノイズキャンセル回路を含む回路図 従来のノイズキャンセル回路を示す回路図 従来のノイズキャンセル回路の動作を示す電圧及び電流波形図

符号の説明

ＶＤＤ 外部電源
ＧＮＤ 外部ＧＮＤ
ＶＤＤ０ 内部電源
ＧＮＤ０ 内部接地
Ｉ０、Ｉ００ 電流源
Ｉ１、Ｉ１０ 定電流
ＩＬ１、ＩＬ１００ 充電電流
ＩＬ２、ＩＬ２００ 放電電流
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４ Ｎチャネルトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４ Ｐチャネルトランジスタ
ＣＬ 負荷容量
Ｔ１ ＩＮ端子（入力端子）
Ｔ２ ＯＵＴ端子（出力端子）
Ｎ１、Ｎ１０、Ｎ１００ ノード
ＲＶＤＤ 電源端子につくリードのＲ（抵抗）成分
ＬＶＤＤ 電源端子につくリードのＬ（インダクタ）成分
ＲＧＮＤ ＧＮＤ端子につくリードのＲ（抵抗）成分
ＬＶＤＤ ＧＮＤ端子につくリードのＬ（インダクタ）成分
Ｉｖｄｄ 電源ＶＤＤに流れる電流
Ｉｇｎｄ 接地ＧＮＤに流れる電流
ＥＸＮＯＲ 排他的論理和の否定
ＥＸＯＲ１０ 排他的論理和
ＥＸＯＲ１００ 排他的論理和

Claims (8)

1. 第１の電源ラインと第２の電源ラインとの間に接続されると共にその入力端が入力端子にその出力端が出力端子に接続された出力回路と、
   前記入力端子と出力端子との間に接続され、前記入力端子と前記出力端子との電位差に基づいて前記出力端子に前記第１の電源ラインから流れ込む電流又は前記出力端子から前記第２の電源ラインに流れ出す電流をキャンセルする電流を発生させる電源ノイズキャンセル回路とを備えることを特徴とする半導体集積回路。
2. 前記電源ノイズキャンセル回路は、前記第１の電源ラインと前記第２の電源ラインとの間に直列に接続された負荷素子及びスイッチング素子を備え、前記スイッチング素子は前記入力端子と前記出力端子との電位差に基づいて導通及び非導通が制御されることを特徴とする請求項１記載の半導体集積回路。
3. 前記電源ノイズキャンセル回路は、前記第１の電源ラインと第１のノードとの間に接続され制御端子が第２のノードに接続された前記負荷素子としての第１のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子が前記第２のノードに接続された第２のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続された電流源と、前記第１のノードと前記第２の電源ラインとの間に接続された前記スイッチング素子としての第３のトランジスタと、前記入力端子と前記出力端子との電位差に基づいて前記第３のトランジスタの導通及び非導通を制御する制御回路とを備えることを特徴とする請求項２記載の半導体集積回路。
4. 前記出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に接続され、入力が前記入力端子、出力が前記出力端子に接続されたインバータ回路で構成されることを特徴とする請求項３記載の半導体集積回路。
5. 前記出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に接続された入力が前記入力端子、出力が前記出力端子に接続されたバッファ回路で構成されることを特徴とする請求項３記載の半導体集積回路。
6. 前記第３のトランジスタはＰチャネルトランジスタにより構成されると共に、前記制御回路は前記入力端子と前記出力端子にその入力が接続され前記第３のトランジスタの制御端子に出力が接続された排他的論理和の否定を出力するゲート回路によって構成されることを特徴とする請求項４記載の半導体集積回路。
7. 前記第３のトランジスタはＮチャネルトランジスタにより構成されると共に、前記制御回路は前記入力端子と前記出力端子にその入力が接続され前記第３のトランジスタの制御端子に出力が接続された排他的論理和を出力するゲート回路によって構成されていることを特徴とする請求項４記載の半導体集積回路。
8. 前記第３のトランジスタはＰチャネルトランジスタにより構成されると共に、前記制御回路は前記入力端子と前記出力端子にその入力が接続され前記第３のトランジスタの制御端子に出力が接続された排他的論理和を出力するゲート回路によって構成されていることを特徴とする請求項５記載の半導体集積回路。

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