WO2019003588A1 - ノイズキャンセル回路及びデータ伝送回路 - Google Patents

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WO2019003588A1
WO2019003588A1 PCT/JP2018/015786 JP2018015786W WO2019003588A1 WO 2019003588 A1 WO2019003588 A1 WO 2019003588A1 JP 2018015786 W JP2018015786 W JP 2018015786W WO 2019003588 A1 WO2019003588 A1 WO 2019003588A1
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data
buffer
parallel
circuit
serial conversion
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PCT/JP2018/015786
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正美 船橋
加藤　秀司
亮規 新名
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パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Definitions

  • the present invention relates to a noise cancellation circuit and a data transmission circuit, and more particularly to a technology for suppressing power supply noise generated in a circuit including a parallel-serial conversion circuit.
  • Jitter is one of the factors that degrade signal quality in high-speed data transmission. It is known that the main factor that degrades this jitter characteristic is power supply noise.
  • the power supply noise is generated by fluctuations in instantaneous current flowing at timings at which a plurality of logic circuits, buffer circuits, and the like in the transmission circuit simultaneously change.
  • the data to be communicated may change continuously, or the same value may continuously change and the data may not change. If the data does not change, the instantaneous current flowing also decreases compared to the case where the data changes, so the period of the waveform of the current noise fluctuates depending on the pattern of data to be communicated.
  • the magnitude of the power supply noise is determined by the product of the instantaneous current value when the data changes and the power supply impedance.
  • the power supply impedance is usually designed to have a resonance point between several MHz and several hundred MHz. Assuming that the peak value of the instantaneous current is always the same, if the frequency component of the current noise generated by the instantaneous current is a frequency close to the resonance point, the power supply noise becomes large, and the current noise is generated at a frequency higher than the resonance point In the case, it is known that the power supply noise generated relatively decreases.
  • the power supply noise has been reduced by shifting the timing that changes simultaneously for each data to lower the peak current value of the instantaneous current flowing between the power supply and the ground, or arranging many bypass capacitors between the power supply and the ground. It is carried out.
  • the instantaneous current value is increased, and a timing margin for shifting the timing of data can not be taken sufficiently, which makes it very difficult to suppress the instantaneous current itself. Therefore, when the frequency of the current noise of a large instantaneous current fluctuates near the resonance point, it is difficult to sufficiently suppress the power supply noise.
  • a noise cancellation signal is generated that generates a continuous signal when communication data changes continuously, and generates a signal that changes data when communication data outputs continuous data.
  • the cancellation signal drives the same load connected to the same power source as the communication data path, and when the communication data does not change, the noise cancellation signal changes, causing an instantaneous current to occur regularly regardless of the communication data pattern.
  • Provide a noise cancellation circuit Since the instantaneous current changes at the same cycle as the data communication speed, the fluctuation frequency of the instantaneous current moves to the high frequency side and becomes a constant frequency, so that the power supply noise can be effectively suppressed by the optimum design of the power supply impedance. it can.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a noise cancellation circuit or the like that can easily generate a noise cancellation signal even if the operation speed is increased.
  • a noise cancellation circuit is a first parallel-serial conversion circuit that converts 2Nbit (N is a natural number of 1 or more) parallel data into serial data in synchronization with a clock signal.
  • An inversion circuit for inverting any one of odd bits and even bits of the 2N parallel data, parallel data output from the inversion circuit, and either the other inversion of the odd bits or even bits of the 2N parallel data
  • a second parallel-to-serial conversion circuit for converting non-parallel data into serial data in synchronization with a clock signal; a first buffer to which output data of the first parallel-to-serial conversion circuit is input; A second buffer into which the output data of the second parallel-serial conversion circuit is input;
  • the first parallel-serial conversion circuit and the second parallel-serial conversion circuit are substantially constituted by the same circuit, and the first buffer and the second buffer are substantially the same.
  • the first buffer and the second buffer are connected to a common power supply and to a common ground.
  • a data transmission circuit outputs a differential signal connected to the noise cancel circuit and an output terminal of the first buffer included in the noise cancel circuit.
  • a fourth buffer comprising substantially the same circuit as the third buffer, connected to the output terminal of the second buffer included in the noise cancellation circuit.
  • FIG. 1 is a diagram showing a configuration of a data transmission circuit according to a first embodiment.
  • FIG. 2 is a timing chart showing the operation of the data transmission circuit according to the first embodiment.
  • FIG. 3 is a schematic timing diagram showing the relationship between noise cancellation data and power supply current in the data transmission circuit according to the first embodiment.
  • FIG. 4 is a diagram showing a configuration of a data transmission circuit according to a second embodiment.
  • FIG. 5 is a timing chart showing the operation of the data transmission circuit according to the second embodiment.
  • FIG. 6 is a diagram showing a configuration of a data transmission circuit according to a third embodiment.
  • FIG. 7 is a timing chart showing the operation of the data transmission circuit according to the third embodiment.
  • FIG. 1 is a diagram showing a configuration of a data transmission circuit according to a first embodiment.
  • FIG. 2 is a timing chart showing the operation of the data transmission circuit according to the first embodiment.
  • FIG. 3 is a schematic timing diagram showing the relationship between noise cancellation data and power supply current in
  • FIG. 8 is a diagram showing a configuration of a data transmission circuit according to a fourth embodiment.
  • FIG. 9 is a diagram showing a configuration of a data transmission circuit according to a fifth embodiment.
  • FIG. 10A is a diagram showing a configuration of a data transmission circuit according to a sixth embodiment.
  • FIG. 10B is a diagram showing an example of a detailed configuration of the selector unit of the sixth embodiment.
  • FIG. 11A is a timing chart illustrating an example of the operation of the data transmission circuit according to the sixth embodiment.
  • FIG. 11B is a timing chart illustrating another example of the operation of the data transmission circuit according to the sixth embodiment.
  • FIG. 12 is a diagram showing a configuration of a data transmission circuit according to a seventh embodiment.
  • FIG. 1 is a diagram showing a configuration of a data transmission circuit 111 including a noise cancellation circuit 110 according to the first embodiment.
  • the data transmission circuit 111 having the same configuration is provided in each of the plurality of lanes (Lane 1 to Lane Z).
  • the data transmission circuit 111 provided in one lane will be described (the same applies to the other embodiments).
  • each data and signal is binary data and binary signal.
  • the data transmission circuit 111 includes a noise cancellation circuit 110, a third buffer 25 and a fourth buffer 26.
  • the 2N-bit parallel data input to the data transmission circuit 111 includes N signal lines for transmitting odd bits ("2 Nbit parallel data (odd bits)”) and N for transmitting even bits.
  • the noise cancellation circuit 110 converts the input parallel data of 2N bits (N is a natural number of 1 or more) into serial data in synchronization with a clock signal, and the parallel data of 2N bits input. And the parallel data output from the inverting circuit 20 and the odd bits and the even bits of 2N parallel data to be input.
  • a second parallel-to-serial conversion circuit 22 for converting non-inverted parallel data in any one of the other (even bits in this embodiment) into serial data in synchronization with a clock signal;
  • the first parallel-to-serial conversion circuit 21 and the second parallel-to-serial conversion circuit 22 are substantially constituted by the same circuit.
  • “consisting of substantially the same circuit” means having a circuit configuration in which substantially the same current consumption flows at the same timing, and is typically connected to the same power supply and the same ground. And are configured with the same circuit.
  • Serial data after parallel-to-serial conversion in the first parallel-to-serial conversion circuit 21 and the second parallel-to-serial conversion circuit 22 are input to the first buffer 23 and the second buffer 24, respectively.
  • the first buffer 23 and the second buffer 24 are connected to a common power supply (here, a power supply that supplies the voltage VDD1) and are connected to a common ground (here, the ground of the voltage VSS1).
  • a bypass capacitor (not shown) is connected between the power supply and ground for smoothing power supply noise.
  • the third buffer 25 is connected to the output terminal of the first buffer 23, and the output terminal of the second buffer 24 is equally loaded with the load of the first buffer 23.
  • the fourth buffer 26 is connected.
  • the third buffer 25 and the fourth buffer 26 are here differential output buffers.
  • the third buffer 25 and the fourth buffer 26 are connected to a common power supply (here, a power supply that supplies the voltage VDD2), and are connected to a common ground (here, the ground of the voltage VSS2).
  • a bypass capacitor (not shown) is connected between the power supply and ground for smoothing power supply noise.
  • the voltage of the power supply connected to the first buffer 23 and the second buffer 24 (here, the voltage VDD1), and the voltage of the power supply connected to the third buffer 25 and the fourth buffer 26 (here) , Voltage VDD2) varies depending on specifications.
  • the same power supply voltage as the first buffer 23 and the second buffer 24 may be supplied to the third buffer 25 and the fourth buffer 26, the third buffer 25 and the fourth buffer 26 are connected.
  • the power supply and the ground are common to the power supply and the ground to which the first buffer 23 and the second buffer 24 are connected.
  • the third buffer 25 and the fourth buffer 26 should be provided. A power supply voltage different from that of the first buffer 23 and the second buffer 24 is supplied.
  • the output signal of the fourth buffer 26 is an unnecessary signal in an actual transmission circuit, and is not output to the outside of the transmission circuit. That is, the fourth buffer 26 is disposed as a dummy circuit.
  • the third buffer 25 and the fourth buffer 26 are constituted substantially by the same circuit. That is, the third buffer 25 and the fourth buffer 26 may have the same circuit configuration or different circuit configurations as long as substantially the same consumption current flows at the same timing when outputting data synchronized with the clock signal. Absent. Further, although the third buffer 25 and the fourth buffer 26 are differential output buffers in FIG. 1, they may be single-ended output buffers.
  • FIG. 2 is a timing chart showing the operation of the data transmission circuit 111 according to the first embodiment.
  • “data bit” indicates data that repeats 0th to 9th bits as one word.
  • “Parallel data” indicates 2N-bit parallel data input to the data transmission circuit 111.
  • “Noise-canceled parallel data” is parallel data obtained by combining the inverted 2 bit parallel data input with the inverted odd bit parallel data output from the inverting circuit 20 and the not inverted even bit parallel data, ie, , Input data to the second parallel-serial conversion circuit 22.
  • “Serial data” indicates output data of the first parallel-to-serial conversion circuit 21.
  • “Noise cancellation data” indicates output data of the second parallel-serial conversion circuit 22.
  • the odd bits of the input 2N-bit parallel data are inverted by the inverting circuit 20, while the even bits are not inverted and their inverted odd bits are not inverted and the even bits not inverted.
  • the noise cancel data does not transition at serial data output from the first parallel-serial conversion circuit 21 where the data transitions (a change from 1 to 0 or a change from 0 to 1), It is a serial signal in which data is transitioned at a point where data does not transition in serial data.
  • noise cancellation data is generated from parallel data of Fc / 2N [Hz] data rate (that is, noise cancellation parallel data) without using serial data of data rate Fc [bps] after parallel-serial conversion. Ru. Therefore, according to the data transmission circuit 111 including the noise cancellation circuit 110 according to the present embodiment, it is not necessary to use a high-speed clock signal and high-speed serial data in signal processing after parallel-to-serial conversion as in Patent Document 1. It can generate noise cancellation data very easily.
  • the noise cancellation data is generated not only by using the inverted odd bits and the non-inverted even bits for the input 2N-bit parallel data as in the present embodiment, but conversely, It may be generated using inverted even bits and non-inverted odd bits.
  • FIG. 3 is a schematic timing diagram showing the relationship between noise cancellation data and power supply current in the data transmission circuit 111 according to the first embodiment.
  • serial data indicates “serial data” in FIG. 2, that is, output data of the first parallel-serial conversion circuit 21.
  • the “power-ground current consumption” below indicates the current flowing between the power-ground in the first buffer 23 and the third buffer 25.
  • Noise cancellation data indicates “noise cancellation data” of FIG. 2, that is, output data of the second parallel-serial conversion circuit 22.
  • the “power-ground current consumption” below indicates the current flowing between the power-ground in the second buffer 24 and the fourth buffer 26.
  • the “power-ground total consumption current” indicates the total of the current flowing between the power-ground in the first buffer 23, the second buffer 24, the third buffer 25 and the fourth buffer 26.
  • the first buffer is at the transition point.
  • An instantaneous current flows between the power supply and the ground of the buffer 23 and the third buffer 25.
  • no instantaneous current flows between the power supply and the ground of the first buffer 23 and the third buffer 25.
  • the second buffer 24 and the fourth buffer 26 to which noise cancellation data is input are clocked by serial data.
  • the first buffer 23 and the second buffer 24 are connected to a common power supply and are connected to a common ground, and the third buffer 25 and the fourth buffer 26 are also connected to the common power supply, and Because it is connected to a common ground, as shown in “sum of power consumption and ground current consumption” in FIG. 3, the timing between power and ground is synchronized with the clock signal without depending on the serial data pattern. The instantaneous current always flows, and the frequency of the power supply noise is limited to a band dependent on the edge of the clock signal.
  • the resonance point of the power supply impedance is designed to be several tens MHz to several hundreds MHz, and the high frequency noise from the resonance point is absorbed by the bypass capacitor connected between the power supply and the ground in the circuit.
  • the power supply noise depends on the serial data pattern, so its frequency components range from the edge period (data rate) of the clock signal to the frequency of 1 / D (D is an integer of 1 or more) It spans. Assuming that the instantaneous current value is the same at any clock signal edge timing, the same level of instantaneous current noise is generated in the above-mentioned frequency range, and a larger power supply noise is generated as it approaches the resonance point frequency.
  • noise cancellation circuit 110 By using the noise cancellation circuit 110 according to the present invention, instantaneous current noise is generated only at the edge period (data rate) of the clock signal, so it is reliably absorbed by the bypass capacitor and the power supply noise is almost negligible near the resonance point of the power supply impedance. It does not occur, and it is possible to suppress power supply noise relatively as compared with the case where there is no noise cancellation circuit.
  • the noise cancellation circuit 110 is a first parallel-serial conversion that converts 2N bits (N is a natural number of 1 or more) of parallel data input into serial data in synchronization with a clock signal.
  • the circuit 21 an inverting circuit 20 for inverting any one of odd bits and even bits of input 2N parallel data, and parallel data output from the inverting circuit 20 and odd bits and even for input 2N parallel data output data of the first parallel-serial conversion circuit 21 and the second parallel-to-serial conversion circuit 22 converting the other non-inverted parallel data of bit into serial data in synchronization with the clock signal
  • the output of the first buffer 23 and the output of the second parallel-to-serial conversion circuit 22 are And a second buffer 24 which data is input.
  • the first parallel-serial conversion circuit 21 and the second parallel-serial conversion circuit 22 are substantially constituted by the same circuit, and the first buffer 23 and the second buffer 24 are substantially constituted by the same circuit.
  • the first buffer 23 and the second buffer 24 are connected to a common power supply and to a common ground.
  • the noise cancel data output from the second parallel-serial conversion circuit 22 does not transition at the transition point of the data in the serial data output from the first parallel-serial conversion circuit 21, and the serial data It becomes a serial signal to which data is transitioned at a place where data does not transition. Therefore, in the first buffer 23 connected to the output of the first parallel-to-serial conversion circuit 21, an instantaneous current flows at the point where there is a transition in the serial data, while it is connected to the output of the second parallel-to-serial conversion circuit 22 In the second buffer 24, an instantaneous current flows at a point where there is no transition in serial data. As a result, the instantaneous current noise generated in the noise cancellation circuit 110 is generated only at the edge period (data rate) of the clock signal, and thus is reliably absorbed by the bypass capacitor connected between the power supply and the ground.
  • noise generation data is not generated by signal processing after parallel-serial conversion as in Patent Document 1, but parallel data before parallel-serial conversion is used. Noise cancellation data is generated. Therefore, it is not necessary to use a high-speed clock signal and high-speed serial data, and noise cancellation data can be generated much more easily than in the past. That is, the noise cancellation circuit can be realized which can easily generate the noise cancellation signal even if the operation speed is increased.
  • the same load as the output terminal of the first buffer 23 is connected to the output terminal of the second buffer 24.
  • the current consumption in the first buffer 23 and the current consumption in the second buffer 24 become the same, and the current consumed by the noise cancel circuit is constant regardless of the input parallel data. Become.
  • the noise cancellation circuit 110 includes a capacitor for power supply noise smoothing, which is connected between the power supply and the ground connected to the first buffer 23 and the second buffer 24.
  • the capacitor connected between the power supply and the ground acts as a bypass capacitor, so that the constant current noise generated in the noise cancel circuit 110 can be largely suppressed.
  • the data transmission circuit 111 includes the noise cancel circuit 110 and a third buffer 25 that outputs a differential signal connected to the output terminal of the first buffer 23 included in the noise cancel circuit 110. And a fourth buffer 26 connected to the output terminal of the second buffer 24 included in the noise cancellation circuit 110 and configured substantially the same circuit as the third buffer 25.
  • the data transmission circuit 111 including the noise cancellation circuit 110 capable of easily generating the noise cancellation signal even if the operation speed is increased is realized.
  • the third buffer 25 and the fourth buffer 26 are connected to a common power supply and to a common ground. As a result, instantaneous current noise of a constant period generated between the power supply and the ground in the third buffer 25 and the fourth buffer 26 is also largely suppressed by the bypass capacitor connected between the power supply and the ground.
  • FIG. 4 is a diagram showing a configuration of the data transmission circuit 121 including the noise cancellation circuit 120 according to the second embodiment.
  • the data transmission circuit 121 outputs first serial data of multiple bits to the first parallel-serial conversion circuit 21 and the second parallel-serial conversion circuit 22, respectively.
  • a plurality of first buffers 23 and second buffers 24 are provided, and the third buffers 25 and the fourth buffers 26 are each provided with multiple bits input.
  • a configuration in which the third buffer 35 and the fourth buffer 36 are replaced is provided.
  • Each of the first parallel-to-serial conversion circuit 210 and the second parallel-to-serial conversion circuit 220 shown in FIG. 4 outputs Y-bit (Y is a natural number of 2 or more) parallel serial data from 2N-bit parallel data.
  • Parallel-serial conversion circuit Y-bit (Y is a natural number of 2 or more) parallel serial data from 2N-bit parallel data.
  • a bit with many changes contains many high frequency components, and a bit with few changes has few high frequency components, so the waveform of the high frequency components is attenuated on the receiving circuit side due to attenuation characteristics of the transmission path. For this reason, a waveform with a large number of changes has a relatively smaller waveform than a bit with small changes. Therefore, pre-emphasis and post-emphasis are performed as measures to make the waveform received on the receiving side constant. Therefore, in the present embodiment, as shown in FIG. 4, a parallel-serial conversion circuit is also provided that also generates an emphasis signal. That is, the first parallel-to-serial conversion circuit 210 and the second parallel-to-serial conversion circuit 220 output an emphasis signal (that is, serial data for emphasis) in addition to the normal serial data.
  • an emphasis signal that is, serial data for emphasis
  • FIG. 5 is a timing chart showing the operation of the data transmission circuit 121 according to the second embodiment.
  • the emphasis data output from the first parallel-to-serial conversion circuit 210 and the second parallel-to-serial conversion circuit 220 is serial data delayed by one cycle (that is, one clock) with respect to the serial data.
  • “data bit” indicates data that repeats 0th to 9th bits as one word.
  • “Parallel data” indicates 2N-bit parallel data input to the data transmission circuit 121.
  • “Noise-canceled parallel data” is parallel data obtained by combining the inverted 2 bit parallel data input with the inverted odd bit parallel data output from the inverting circuit 20 and the not inverted even bit parallel data, ie, , Input data to the second parallel-serial conversion circuit 220.
  • “Serial data” indicates one output data of the first parallel-to-serial conversion circuit 210.
  • the “post-emphasis signal” indicates the other output data of the first parallel-to-serial conversion circuit 210 and is data obtained by delaying serial data by one clock.
  • Noise cancellation data indicates one output data of the second parallel-serial conversion circuit 220.
  • Post-emphasis signal noise cancellation data indicates the other output data of the second parallel-serial conversion circuit 220, and is data obtained by delaying the noise cancellation data by one clock.
  • the “third buffer 35 output waveform” indicates the waveform of the signal output from the third buffer 35.
  • the 2-bit serial data output from the first parallel-to-serial conversion circuit 210 and the second parallel-to-serial conversion circuit 220 are respectively input to the first buffer 23 and the second buffer 24 in a 2-bit array.
  • Output signals from the buffer 23 and the second buffer 24 are input to the third buffer 35 and the fourth buffer 36, which are output buffers having an emphasis function.
  • the output waveform of the third buffer 35 emphasizes the signal of one cycle of the data rate, and continuous data of two or more cycles is generated.
  • the waveform becomes relatively small in signal strength.
  • a transmission signal suitable for high-speed data communication is generated in which the high frequency component emphasizes the signal strength more than the low frequency component.
  • noise cancellation circuit when the output bit width of the parallel-serial conversion circuit increases, the noise cancellation circuit is necessary for the bit width, and a plurality of high speed operation noise cancellation circuits must be designed. You must.
  • noise cancellation is performed on the first parallel-to-serial conversion circuit 210 and the second parallel-to-serial conversion circuit 220 that output multibit emphasis serial data from 2N-bit parallel data. It is possible to easily generate noise cancellation data corresponding to each emphasis data signal without adding a circuit.
  • FIG. 6 is a diagram showing a configuration of a data transmission circuit 131 including the noise cancellation circuit 130 according to the third embodiment.
  • the first parallel-to-serial conversion circuit 21 and the second parallel-to-serial conversion circuit 22 are divided into three parallel-to-serial conversion circuits (that is, 2N: 2M).
  • a parallel serial conversion circuit 43, a first parallel serial conversion circuit 41, and a second parallel serial conversion circuit 42) are replaced.
  • the notation “A: B” means converting Abit parallel data into Bbit parallel data.
  • the noise cancellation circuit 130 converts 2Nbit parallel data into 2Mbit (M is a natural number less than or equal to N) parallel data (in other words, when M is smaller than N, 2Mbit parallel serial data) 2N: 2M A parallel-to-serial conversion circuit 43, and a first parallel-to-serial conversion circuit 41 and a second parallel-to-serial conversion circuit 42 for converting 2 Mbit parallel data into 1-bit serial data are provided.
  • the 2N: 2M parallel-to-serial conversion circuit 43, the inversion circuit 20, and the second parallel-to-serial conversion circuit 42 make the inverted odd bits and the non-inverted even bits of the 2N parallel data parallel It is possible to generate noise cancellation data by parallel-serial converting parallel data of even bits inverted with bit.
  • the data rate of serial data output from the first parallel-serial conversion circuit 41 is Fc [bps]
  • generation of noise cancellation data is performed at F / 2 M [Hz].
  • FIG. 7 is a timing chart showing the operation of the data transmission circuit 131 according to the third embodiment.
  • data bit indicates data that repeats 0th to 9th bits as one word.
  • Serial data (even bit string)” indicates one output data of the 2 bit output of the 2N: 2M parallel-serial conversion circuit 43.
  • Serial data (odd bit string)” indicates the other output data of the 2-bit output of the 2N: 2M parallel-serial conversion circuit 43.
  • Serial data indicates output data of the first parallel-to-serial conversion circuit 41.
  • Serial data (even bit string) indicates one output data of the 2 bit output of the 2N: 2M parallel-serial conversion circuit 43.
  • Inverted serial data (odd bit string) indicates output data of the inverting circuit 20.
  • Noise cancellation data indicates output data of the second parallel-serial conversion circuit 42.
  • the 2N: 2M parallel-serial conversion circuit 43 converts the input 10-bit parallel data into 2-bit parallel data.
  • 2-bit parallel data is odd-bit serial data ("serial data (odd bit string)" in FIG. 7) and even-bit serial data ("serial data (even bit string)” in FIG. 7). And has a frequency half that of the data rate.
  • the second serial-to-serial conversion circuit 42 performs parallel-to-serial conversion of data obtained by inverting serial data of odd bits by the inverter circuit 20 and serial data of even bits not inverted, as in the first embodiment. , Noise cancellation data ((“noise cancellation data” in FIG. 7)) can be generated.
  • noise cancellation data can be generated similarly even when inverted even bits and odd bits not to be inverted are used for input 2N-bit parallel data. is there.
  • N and M can be designed with arbitrary values.
  • the two-step parallel-to-serial conversion circuit of 2N: 2M and 2M: 1 has been described.
  • odd numbers of 2N-bit parallel data If it is possible to invert one of the bit data and the even bit data and perform parallel-serial conversion on parallel data combined with the other data that is not inverted, it is possible to generate noise cancellation data.
  • Embodiment 4 Next, a data transmission circuit that outputs a multilevel signal will be described as a fourth embodiment.
  • FIG. 8 is a diagram showing the configuration of the data transmission circuit 141 according to the fourth embodiment.
  • the data transmission circuit 141 is a data transmission circuit that can output a multilevel signal, and outputs a plurality of (here, X) noise cancel circuits 110 according to the first embodiment and a fifth multilevel signal.
  • a buffer 45 and a sixth buffer 46 are provided.
  • the parallel data input to the data transmission circuit 141 is 2N ⁇ Xbit (X is a natural number of 2 or more) parallel data (2Nbit parallel data 0 to 2Nbit parallel data X).
  • M noise cancel circuits 110 of the first embodiment are arranged in parallel as noise cancel circuits.
  • Serial data of X bits (Data 0 to Data X) output from the X noise cancellation circuits 110 are input to a fifth buffer 45 which is a multi-level differential output driver. That is, the fifth buffer 45 is a differential output buffer that receives a plurality of serial data output from the first parallel-to-serial conversion circuit 21 included in each of the X noise cancellation circuits 110 and outputs a multilevel signal. It is.
  • the noise cancellation data of X bits (Data 0 to Data X) output from the X noise cancellation circuits 110 is a sixth buffer 46 which is a dummy driver configured by substantially the same circuit as the fifth buffer 45. Is input to That is, the sixth buffer 46 receives a plurality of serial data (that is, a plurality of noise cancellation data) output from the second parallel-to-serial conversion circuit 22 included in each of the X noise cancellation circuits 110. It is a differential output buffer that outputs a value signal.
  • the fifth buffer 45 and the sixth buffer 46 are connected to a common power supply and connected to a common ground. Further, the fifth buffer 45 and the sixth buffer 46 may be constituted by substantially the same circuit. For example, the same circuit may be used, and consumption when output data changes in synchronization with a clock signal. Different circuits may be used if the currents are substantially the same. In addition, in order to match the current consumption of the fifth buffer 45 with the current consumption of the sixth buffer 46, the same load as the output terminal of the fifth buffer 45 is applied to the output terminal of the sixth buffer 46 ( That is, it is preferable to connect the same impedance load).
  • the plurality of serials output from the first parallel-serial conversion circuit 21 included in each of the plurality of noise cancellation circuits 110 and the plurality of noise cancellation circuits 110 Data is input, and a plurality of serial data output from the second parallel-serial conversion circuit 22 provided in each of the fifth buffer 45 that outputs a multilevel signal and the plurality of noise cancel circuits 110 is input;
  • the output terminal of the sixth buffer 46 is connected to the same load as the output terminal of the fifth buffer 45.
  • the noise cancellation circuit 110 can be applied to a data transmission circuit that outputs a multilevel signal. Therefore, a data transmission circuit 141 that outputs a multi-level signal that can easily generate a noise cancellation signal even if the operation speed is increased is realized.
  • FIG. 9 is a diagram showing the configuration of the data transmission circuit 151 according to the fifth embodiment.
  • the data transmission circuit 151 is a transmission circuit capable of outputting a multi-level signal, and in the data transmission circuit 141 according to the fourth embodiment, the X noise cancellation circuits 110 are according to the X third embodiment. The configuration is replaced with the noise cancellation circuit 130.
  • the parallel data input to the data transmission circuit 151 is 2N ⁇ Xbit (X is a natural number of 2 or more) parallel data (2Nbit parallel data 0 to 2Nbit parallel data X).
  • X noise cancel circuits 130 of the third embodiment are arranged in parallel as noise cancel circuits.
  • the X-bit serial data output from the X noise cancellation circuits 130 is connected to a fifth buffer 45 which is a multilevel differential output driver. That is, the fifth buffer 45 is a differential output buffer that receives a plurality of serial data output from the first parallel-serial conversion circuit 41 included in each of the X noise cancellation circuits 130 and outputs a multilevel signal. It is.
  • the X-bit noise cancellation data output from the X noise cancellation circuits 130 is connected to a sixth buffer 46, which is a dummy driver configured by substantially the same circuit as the fifth buffer 45. That is, the sixth buffer 46 receives a plurality of serial data (that is, a plurality of noise cancellation data) output from the second parallel-to-serial conversion circuit 42 included in each of the X noise cancellation circuits 130. It is a differential output buffer that outputs a value signal.
  • the fifth buffer 45 and the sixth buffer 46 are connected to a common power supply and connected to a common ground.
  • the fifth buffer 45 and the sixth buffer 46 may be constituted by substantially the same circuit, and may be, for example, the same circuit, or the consumption current when the output data changes in synchronization with the clock signal is Different circuits may be used if they are substantially the same.
  • the same load as the output terminal of the fifth buffer 45 is applied to the output terminal of the sixth buffer 46 ( That is, it is preferable to connect the same impedance load).
  • the plurality of serials output from the first parallel-serial conversion circuit 41 included in each of the plurality of noise cancellation circuits 130 and the plurality of noise cancellation circuits 130 Data is input, and a plurality of serial data output from the second parallel-serial conversion circuit 42 provided in each of the fifth buffer 45 outputting the multilevel signal and the plurality of noise cancel circuits 130 is input;
  • the output terminal of the sixth buffer 46 is connected to the same load as the output terminal of the fifth buffer 45.
  • the noise cancellation circuit 130 according to the third embodiment can be applied to a data transmission circuit that outputs a multilevel signal. Therefore, a data transmission circuit 151 that outputs a multi-level signal that can easily generate a noise cancellation signal even if the operation speed is increased is realized.
  • a data transmission circuit including a noise cancellation circuit that generates a noise cancellation signal even if parallel data to be input is an odd number of bits will be described as a sixth embodiment.
  • FIG. 10A is a diagram showing a configuration of a data transmission circuit 161 including a noise cancellation circuit 160 according to the sixth embodiment.
  • the data transmission circuit 161 includes a noise cancellation circuit 160, a third buffer 25 and a fourth buffer 26.
  • parallel data of N N is an odd number of 1 or more bits is input to the data transmission circuit 161.
  • the noise cancellation circuit 160 receives and inputs the first parallel-to-serial conversion circuit 61 that converts parallel data of N bits (N is an odd number of 1 or more) into serial data in synchronization with a clock signal.
  • a mode in which inverted odd bits and non-inverted even bits are output with respect to parallel data of N bits, and a mode in which non-inverted odd bits and inverted even bits are output with respect to input N parallel data Are alternately switched at the update period of N bit parallel data, and a selector unit 60 that outputs parallel data, and a second parallel that converts parallel data output from the selector unit 60 into serial data in synchronization with a clock signal.
  • Serial conversion circuit 62 and first parallel-serial conversion circuit Comprises a first buffer 23 1 of the output data is inputted, the second buffer 24 the output data of the second parallel-serial conversion circuit 62 is input.
  • the first parallel-to-serial conversion circuit 61 and the second parallel-to-serial conversion circuit 62 are configured by substantially the same circuit.
  • the first buffer 23 and the second buffer 24 are configured substantially in the same circuit.
  • the first buffer 23 and the second buffer 24 are connected to a common power supply (here, a power supply that supplies the voltage VDD1) and are connected to a common ground (here, the ground of the voltage VSS1).
  • the third buffer 25 is connected to the first buffer 23. Similarly, the output of the second buffer 24 is equal to the load of the first buffer 23. Connected The third buffer 25 and the fourth buffer 26 are here differential output buffers. The third buffer 25 and the fourth buffer 26 are connected to a common power supply (here, a power supply that supplies the voltage VDD2), and are connected to a common ground (here, the ground of the voltage VSS2).
  • a common power supply here, a power supply that supplies the voltage VDD2
  • VSS2 common ground
  • FIG. 10B is a diagram showing an example of a detailed configuration of the selector unit 60 of the sixth embodiment.
  • the selector unit 60 includes a control signal generation unit 610, inverting circuits 620a and 620b, and selector circuits 611a and 611b.
  • the control signal generator 610 generates a selector control signal in which an L (Low) signal of N cycles and an H (High) signal of N cycles are alternately changed based on the clock signal. At this time, the control signal generation unit 610 detects that the N bit parallel data has been updated, and performs adjustment to match the update timing of the parallel data with the change timing of the selector control signal.
  • the inverter circuit 620a inverts even bits of N bit parallel data.
  • the inverting circuit 620b inverts odd bits of N bit parallel data.
  • Selector circuit 611a selects even bits of Nbit parallel data when the selector control signal is in L period, while output data from inverting circuit 620a when selector control signal is in H period, that is, even bits of Nbit parallel data.
  • the parallel data whose bit is inverted is selected, and the selected N bit parallel data is output as N bit noise cancel parallel data (even number).
  • Selector circuit 611 b selects output data from inverter circuit 620 b when the selector control signal is in the L period, that is, parallel data obtained by inverting odd bits of N bit parallel data, and when the selector control signal is in the H period, The odd bits of Nbit parallel data are selected, and the selected Nbit parallel data is output as Nbit noise cancel parallel data (odd number).
  • the N bit noise cancellation parallel data (that is, the output data from the selector circuit 611 a and the selector circuit 611 b) output from the selector unit 60 is an odd number of N bit parallel data input when the selector control signal is in the L period.
  • the parallel data is the parallel data obtained by inverting the even bits of the input N bit parallel data.
  • FIG. 11A is a timing chart illustrating an example of the operation of the data transmission circuit 161 according to the sixth embodiment.
  • FIG. 11B is a timing chart illustrating another example of the operation of the data transmission circuit 161 according to the sixth embodiment.
  • “data bit” indicates data that repeats 0th to 8th bits as one word.
  • “Parallel data” indicates N-bit parallel data input to the data transmission circuit 161.
  • “Noise cancellation parallel data” indicates parallel data output from the selector unit 60, that is, input data to the second parallel-serial conversion circuit 62.
  • Switch control signal indicates a selector control signal output from the control signal generation unit 610.
  • Serial data indicates output data of the first parallel-serial conversion circuit 61.
  • Noise cancellation data indicates output data of the second parallel-serial conversion circuit 62.
  • non-inverted noise cancel data is output for serial data
  • inverted noise cancel data is output.
  • the first buffer 23 and the second buffer 24 connected to the subsequent stage of the noise cancellation circuit 160 if the instantaneous current flowing between the power supply and the ground is equal at either rising edge or falling edge, the direction of the edge does not change.
  • the noise cancellation circuit 160 By changing the noise cancellation data when the serial data does not change, it is possible to provide the noise cancellation circuit 160 having the same function as that of the first embodiment.
  • the first buffer 23 and the second buffer 24 connected in the latter stage are differential output buffers, they function as noise cancellation circuits as in the present embodiment.
  • the noise cancellation circuit 160 includes the first parallel-to-serial conversion circuit 61 that converts parallel data of N bits (N is an odd number of 1 or more) into serial data in synchronization with a clock signal.
  • N bit parallel data is input, and a mode for outputting inverted odd bits and non-inverted even bits to the input N parallel data, and an odd number not inverting the input N parallel data
  • the selector unit 60 for outputting parallel data and the parallel data output from the selector unit 60 are synchronized with the clock signal by alternately switching the mode for outputting the bit and the inverted even bit at the update period of N bit parallel data
  • a second parallel-to-serial conversion circuit 62 for converting data into serial data Comprises a first buffer 23 the output data of the first parallel-serial conversion circuit 61 is inputted, the second buffer 24 to the output data of the second parallel-serial conversion circuit 62 is input.
  • the first parallel-to-serial conversion circuit 61 and the second parallel-to-serial conversion circuit 62 are configured by substantially the same circuit.
  • the first buffer 23 and the second buffer 24 are configured substantially in the same circuit.
  • the first buffer 23 and the second buffer 24 are connected to a common power supply (here, a power supply that supplies the voltage VDD1) and are connected to a common ground (here, the ground of the voltage VSS1).
  • the instantaneous current noise generated in the noise cancellation circuit 160 is generated only at the edge period (data rate) of the clock signal, so the bypass capacitor connected between the power supply and the ground can be used reliably. Absorbed Also, it is not necessary to use a high-speed clock signal and high-speed serial data, and noise cancellation data can be generated much more easily than in the past. Therefore, according to the present embodiment, the data transmission circuit 161 including the noise cancel circuit 160 which can easily generate the noise cancel signal even if the operation speed is increased by inputting parallel data of N bits (N is an odd number of 1 or more). Is realized.
  • FIG. 12 is a diagram showing the configuration of the data transmission circuit 171 according to the seventh embodiment.
  • the data transmission circuit 171 includes the selector unit 70, the first parallel-serial conversion circuit 61, and the second parallel-serial conversion circuit 62 as the selector unit 70, N: M respectively.
  • a configuration in which the parallel-serial conversion circuit 73, the first parallel-serial conversion circuit 71, and the second parallel-serial conversion circuit 72 are replaced is provided.
  • M parallel serial conversion circuit 73 converts parallel data of N bits into parallel data of M bits (M is a natural number less than or equal to N) (that is, when M is smaller than N, serial data of M bit parallel).
  • the selector unit 70 receives an Mbit parallel data, and outputs an inverted odd bit and an inverted even bit to the input Mbit parallel data, and a mode in which the input Mbit parallel data is output.
  • the parallel data is output by alternately switching the mode to output the odd bit not to be inverted and the inverted even bit at the update period of the M bit parallel data.
  • Each of the first parallel-to-serial conversion circuit 71 and the second parallel-to-serial conversion circuit 72 converts Mbit parallel data into 1-bit serial data.
  • the noise cancellation circuit 170 of the data transmission circuit 171 receives N bit (N is an odd number of 1 or more) parallel data as an input.
  • the noise cancellation parallel data output from the selector unit 70 is output to a second parallel-to-serial conversion circuit 72 configured by substantially the same circuit as the first parallel-to-serial conversion circuit 71.
  • N-bit (N is an odd number of 1 or more) parallel data is input, and the noise cancel signal is easily generated even if the operation speed is increased.
  • the data transmission circuit 171 including the noise cancellation circuit 170 that can be implemented is realized.
  • the operating frequency of the selector unit 70 is N / M times faster than that in the sixth embodiment, but in the former stage of M: 1 parallel-serial conversion. Since only one parallel serial conversion of N: M is required, the circuit area and power consumption can be reduced.
  • the noise cancellation circuit and the data transmission circuit according to the present invention have been described above based on the first to seventh embodiments, the present invention is not limited to the first to seventh embodiments.
  • Various modifications which any person skilled in the art may conceive to any of Embodiments 1 to 7 without departing from the spirit of the present invention, and components constructed by combining some components in Embodiments 1 to 7 The form of is also included within the scope of the present invention.
  • the parallel-to-serial conversion circuit may be designed in S stages (S is a natural number of 1 or more), and the circuit for generating the noise cancellation data is the first to S-th stages of the S-stage parallel-to-serial conversion circuit. It may be configured to be connected to any one point on the front side.
  • the number of stages of the parallel-serial conversion circuit and the connection location of the circuit for generating the noise cancellation data may be determined in consideration of the balance between the operating frequency, the circuit area and the power consumption.
  • the first buffer and the second buffer are disposed in the first parallel serial conversion circuit and the second parallel serial conversion circuit disposed in the previous stage thereof, and in the subsequent stage thereof.
  • the third buffer and the fourth buffer are separate circuits, the present invention is not limited to this.
  • the first buffer and the second buffer may be incorporated into (i.e., as an output stage) the first parallel-to-serial conversion circuit and the second parallel-to-serial conversion circuit arranged in front of them, respectively. Alternatively, they may be incorporated (that is, as an input stage) into third and fourth buffers disposed downstream of them.
  • the noise cancellation circuit according to the present invention is applicable not only to data transmission circuits but also to data conversion circuits including parallel-to-serial conversion circuits.

Abstract

ノイズキャンセル回路（１１０）は、入力される２Ｎｂｉｔのパラレルデータをシリアルデータに変換する第１のパラレルシリアル変換回路（２１）と、入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路（２０）と、反転回路（２０）が出力するパラレルデータと入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをシリアルデータに変換する第２のパラレルシリアル変換回路（２２）と、第１のパラレルシリアル変換回路（２１）の出力データが入力される第１のバッファ（２３）と、第２のパラレルシリアル変換回路（２２）の出力データが入力される第２のバッファ（２４）とを備える。

Description

ノイズキャンセル回路及びデータ伝送回路
　本発明は、ノイズキャンセル回路及びデータ伝送回路に関し、特に、パラレルシリアル変換回路を含む回路において発生する電源ノイズを抑制する技術に関するものである。
　近年、電子機器間において扱うデータ通信容量が益々増大しており、こうした要求に対応するためデータ通信速度の高速化、さらには伝送する信号の多値化が必要とされている。高速なデータ伝送において信号品質を劣化させる要因のひとつとしてジッターがあげられる。このジッター特性を劣化させる主な要因は電源ノイズであることが知られている。この電源ノイズは、伝送回路内の複数の論理回路、バッファ回路などが同時に変化するタイミングに流れる瞬時電流の変動によって発生する。
　通信されるデータは連続して変化することもあれば、同じ値が連続しデータが変化しないこともある。データが変化しない場合は、データが変化する場合に比べて流れる瞬時電流も少なくなるため、通信されるデータのパターンによって電流ノイズの波形の周期は変動する。
　電源ノイズの大きさは、データが変化するときの瞬時電流値と電源インピーダンスの積で決まる。電源インピーダンスは通常、数ＭＨｚ～数百ＭＨｚの間に共振点を持つように設計される。瞬時電流のピーク値は常に同じだとして、瞬時電流によって発生する電流ノイズの周波数成分が共振点に近い周波数の場合は、電源ノイズは大きくなり、共振点より高い周波数に電流ノイズが発生している場合は、相対的に発生する電源ノイズは小さくなることが知られている。
　従来、データごとに同時に変化するタイミングをずらして電源－グランド間に流れる瞬時電流のピーク電流値を下げたり、電源－グランド間に多くのバイパスコンデンサを配置したりするなどして電源ノイズを減らす工夫を行っている。ところが、通信速度が益々高速化するにつれ、瞬時電流値が増加し、データのタイミングをずらすためのタイミングマージンも十分にとることができず、瞬時電流そのものを抑えることが大変困難になっている。したがって、大きな瞬時電流の電流ノイズの周波数が共振点付近で変動する場合、電源ノイズを十分に抑制することは困難である。
　そこで、特許文献１では、通信データが連続変化する場合は連続信号を生成し、通信データが連続したデータを出力する場合はデータが変化する信号を生成するようなノイズキャンセル信号を生成し、ノイズキャンセル信号によって、通信データの経路と同じ電源に接続した同じ負荷を駆動し、通信データが変化しないときはノイズキャンセル信号が変化することで、通信データのパターンに関係なく規則的に瞬時電流が発生するノイズキャンセル回路を提供している。瞬時電流はデータ通信速度と同じ周期で変化するため、瞬時電流の変動周波数は高周波側に移動し、且つ一定の周波数となるため、電源インピーダンスの最適設計で電源ノイズを効果的に抑制することができる。
特許第４４６４１８９号公報
　しかしながら、特許文献１のノイズキャンセル回路では、パラレルシリアル変換後のデータとパラレルシリアル変換回路を駆動するクロック信号とを用いてノイズキャンセル信号を生成しており、この構成ではデータの通信速度が上がるにつれて、クロック信号とフリップフロップ回路とを用いたノイズキャンセル回路のタイミング設計の難易度が飛躍的に高くなるという課題がある。
　本発明は、上記課題に鑑みてなされたものであり、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路等を提供することを目的とする。
　上記課題を解決するため、本開示の一形態に係るノイズキャンセル回路は、２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路と、前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路と、前記反転回路が出力するパラレルデータと前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力データが入力される第１のバッファと、前記第２のパラレルシリアル変換回路の出力データが入力される第２のバッファと、を備え、前記第１のパラレルシリアル変換回路と前記第２のパラレルシリアル変換回路とは、実質的に同一回路で構成され、前記第１のバッファと前記第２のバッファとは、実質的に同一回路で構成され、前記第１のバッファ及び前記第２のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される。
　また、上記課題を解決するため、本開示の一形態に係るデータ伝送回路は、上記ノイズキャンセル回路と、前記ノイズキャンセル回路が備える前記第１のバッファの出力端子に接続された差動信号を出力する第３のバッファと、前記ノイズキャンセル回路が備える前記第２のバッファの出力端子に接続された、前記第３のバッファと実質的に同一回路で構成される第４のバッファと、を備える。
　本開示によれば、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路等を提供することが可能となる。
図１は、実施の形態１に係るデータ伝送回路の構成を表す図である。 図２は、実施の形態１に係るデータ伝送回路の動作を表すタイミング図である。 図３は、実施の形態１に係るデータ伝送回路におけるノイズキャンセルデータと電源電流との関係を示す模式タイミング図である。 図４は、実施の形態２に係るデータ伝送回路の構成を表す図である。 図５は、実施の形態２に係るデータ伝送回路の動作を表すタイミング図である。 図６は、実施の形態３に係るデータ伝送回路の構成を表す図である。 図７は、実施の形態３に係るデータ伝送回路の動作を表すタイミング図である。 図８は、実施の形態４に係るデータ伝送回路の構成を表す図である。 図９は、実施の形態５に係るデータ伝送回路の構成を表す図である。 図１０Ａは、実施の形態６に係るデータ伝送回路の構成を表す図である。 図１０Ｂは、実施の形態６のセレクタ部の詳細な構成の一例を表す図である。 図１１Ａは、実施の形態６に係るデータ伝送回路の動作の一例を表すタイミング図である。 図１１Ｂは、実施の形態６に係るデータ伝送回路の動作の他の一例を表すタイミング図である。 図１２は、実施の形態７に係るデータ伝送回路の構成を表す図である。
　以下、本開示の実施の形態に係るノイズキャンセル回路及びデータ伝送回路について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは一例であり、本発明を限定するものではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。
　（実施の形態１）
　図１は、実施の形態１に係る、ノイズキャンセル回路１１０を含むデータ伝送回路１１１の構成を表す図である。なお、本図では、同一の構成を備えるデータ伝送回路１１１が複数のレーン（Ｌａｎｅ１～ＬａｎｅＺ）のそれぞれに設けられている。以下では、一つのレーンに設けられたデータ伝送回路１１１について説明する（他の実施の形態についても同様）。また、特に断りがない限り、各データ及び信号は、２値データ及び２値信号である。
　データ伝送回路１１１は、ノイズキャンセル回路１１０、第３のバッファ２５及び第４のバッファ２６を備える。なお、図１では、データ伝送回路１１１に入力される２Ｎｂｉｔのパラレルデータは、奇数ｂｉｔを伝送するＮ本の信号線（「２Ｎｂｉｔパラレルデータ（奇数ｂｉｔ）」）と、偶数ｂｉｔを伝送するＮ本の信号線（「２Ｎｂｉｔパラレルデータ（偶数ｂｉｔ）」）に分けて図示されている。
　ノイズキャンセル回路１１０は、入力される２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路２１と、入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方（本実施の形態では、奇数ｂｉｔ）を反転させる反転回路２０と、反転回路２０が出力するパラレルデータと入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方（本実施の形態では、偶数ｂｉｔ）の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路２２と、第１のパラレルシリアル変換回路２１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路２２の出力データが入力される第２のバッファ２４と、を備える。
　同図において、第１のパラレルシリアル変換回路２１と第２のパラレルシリアル変換回路２２とは、実質的に同一回路で構成される。ここで、「実質的に同一回路で構成される」とは、同じタイミングで略同じ消費電流が流れる回路構成を有することを意味し、典型的には、同一の電源及び同一のグランドに接続され、かつ、同一回路で構成される。
　第１のパラレルシリアル変換回路２１及び第２のパラレルシリアル変換回路２２におけるパラレルシリアル変換後のシリアルデータは、それぞれ、第１のバッファ２３及び第２のバッファ２４へ入力される。第１のバッファ２３及び第２のバッファ２４は、共通の電源（ここでは、電圧ＶＤＤ１を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ１のグランド）に接続される。これらの電源－グランド間には電源ノイズを平滑化するためのバイパスコンデンサ（図示せず）が接続される。
　また、第１のバッファ２３の出力端子には、第３のバッファ２５が接続され、同様に、第２のバッファ２４の出力端子には、第１のバッファ２３の負荷と等負荷になるように第４のバッファ２６が接続される。第３のバッファ２５及び第４のバッファ２６は、ここでは、差動出力バッファである。第３のバッファ２５及び第４のバッファ２６は、共通の電源（ここでは、電圧ＶＤＤ２を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ２のグランド）に接続される。これらの電源－グランド間には電源ノイズを平滑化するためのバイパスコンデンサ（図示せず）が接続される。
　なお、第１のバッファ２３及び第２のバッファ２４に接続される電源の電圧（ここでは、電圧ＶＤＤ１）と、第３のバッファ２５及び第４のバッファ２６に接続される電源の電圧（ここでは、電圧ＶＤＤ２）は仕様によって異なる。第３のバッファ２５及び第４のバッファ２６に第１のバッファ２３及び第２のバッファ２４と同じ電源電圧が供給されてもよい場合、第３のバッファ２５及び第４のバッファ２６が接続される電源及びグランドは、第１のバッファ２３及び第２のバッファ２４が接続される電源及びグランドと共通となる。一方、第３のバッファ２５及び第４のバッファ２６に第１のバッファ２３及び第２のバッファ２４と異なる電源電圧が供給される必要がある場合、第３のバッファ２５及び第４のバッファ２６には、第１のバッファ２３及び第２のバッファ２４とは異なる電源電圧が供給される。
　第４のバッファ２６の出力信号は、実際の伝送回路では不要な信号であり、伝送回路外部へ出力されることはない。つまり、第４のバッファ２６は、ダミー回路として配置されている。第３のバッファ２５と第４のバッファ２６とは、実質的に同一回路で構成される。つまり、第３のバッファ２５と第４のバッファ２６とは、クロック信号に同期したデータを出力する際に、同じタイミングで略同じ消費電流が流れる構成であれば、同一回路でも異なる回路構成でも構わない。また図１では、第３のバッファ２５及び第４のバッファ２６は差動出力バッファであるが、シングルエンド出力バッファであっても構わない。
　図２は、実施の形態１に係るデータ伝送回路１１１の動作を表すタイミング図である。本図において、「データｂｉｔ」は、第０～第９ｂｉｔを１ワードとして繰り返すデータを示す。「パラレルデータ」は、データ伝送回路１１１に入力される２Ｎｂｉｔのパラレルデータを示す。「ノイズキャンセルパラレルデータ」は、入力される２Ｎｂｉｔのパラレルデータに対して、反転回路２０が出力する反転した奇数ｂｉｔのパラレルデータと反転されていない偶数ｂｉｔのパラレルデータとを合わせたパラレルデータ、つまり、第２のパラレルシリアル変換回路２２への入力データを示す。「シリアルデータ」は、第１のパラレルシリアル変換回路２１の出力データを示す。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路２２の出力データを示す。
　本図から分るように、入力された２Ｎｂｉｔのパラレルデータのうち、奇数ｂｉｔは、反転回路２０で反転され、一方、偶数ｂｉｔは反転されず、それらの反転された奇数ｂｉｔと反転されない偶数ｂｉｔとを合わせたパラレルデータが第２のパラレルシリアル変換回路２２でパラレルシリアル変換され、ノイズキャンセルデータ（つまり、ノイズキャンセル信号）が生成される。このノイズキャンセルデータは、第１のパラレルシリアル変換回路２１から出力されるシリアルデータにおいてデータが遷移（１から０への変化、又は、０から１への変化）する箇所でデータが遷移せず、シリアルデータにおいてデータが遷移しない箇所でデータが遷移するシリアル信号となっている。
　このようなノイズキャンセルデータは、パラレルシリアル変換後のデータレートＦｃ［ｂｐｓ］のシリアルデータを用いることなく、Ｆｃ／２Ｎ［Ｈｚ］のデータレートのパラレルデータ（つまり、ノイズキャンセルパラレルデータ）から生成される。よって、本実施の形態に係るノイズキャンセル回路１１０を含むデータ伝送回路１１１によれば、特許文献１のようにパラレルシリアル変換後の信号処理において高速なクロック信号と高速なシリアルデータを用いる必要がなく、非常に容易にノイズキャンセルデータを生成できる。なお、ノイズキャンセルデータの生成は、本実施の形態のように、入力された２Ｎｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを用いて生成するだけでなく、逆に、反転した偶数ｂｉｔと反転しない奇数ｂｉｔとを用いて生成しても構わない。
　図３は、実施の形態１に係るデータ伝送回路１１１におけるノイズキャンセルデータと電源電流との関係を示す模式タイミング図である。なお、本図において、「シリアルデータ」は、図２の「シリアルデータ」、つまり、第１のパラレルシリアル変換回路２１の出力データを示す。その下の「電源－グランド間消費電流」は、第１のバッファ２３及び第３のバッファ２５において電源－グランド間に流れる電流を示す。「ノイズキャンセルデータ」は、図２の「ノイズキャンセルデータ」、つまり、第２のパラレルシリアル変換回路２２の出力データを示す。その下の「電源－グランド間消費電流」は、第２のバッファ２４及び第４のバッファ２６において電源－グランド間に流れる電流を示す。「電源－グランド間消費電流合計」は、第１のバッファ２３、第２のバッファ２４、第３のバッファ２５及び第４のバッファ２６において電源－グランド間に流れる電流の合計を示す。本図を用いて、ノイズキャンセル回路１１０の動作と効果について説明する。
　図３の上から２行目の「電源－グランド間消費電流」に示されるように、データ伝送回路１１１がシリアルデータをクロック信号に同期して出力する際に、その遷移点において第１のバッファ２３及び第３のバッファ２５の電源－グランド間に瞬時電流が流れる。出力データがクロック信号に同期して変化しない場合には、第１のバッファ２３及び第３のバッファ２５の電源－グランド間に瞬時電流は流れない。一方、図３の上から４行目の「電源－グランド間消費電流」に示されるように、ノイズキャンセルデータが入力される第２のバッファ２４及び第４のバッファ２６は、シリアルデータがクロック信号に同期して遷移する場合は、出力が遷移しないため、第２のバッファ２４及び第４のバッファ２６の電源－グランド間には瞬時電流は流れない。シリアルデータがクロック信号に同期して変化しない場合、ノイズキャンセル回路１１０はクロック信号に同期して遷移したノイズキャンセルデータを出力し、第２のバッファ２４及び第４のバッファ２６の電源－グランド間に瞬時電流が流れる。
　第１のバッファ２３及び第２のバッファ２４は、共通の電源に接続され、かつ、共通のグランドに接続され、第３のバッファ２５及び第４のバッファ２６も、共通の電源に接続され、かつ、共通のグランドに接続されるので、図３の「電源－グランド間消費電流合計」に示されるように、シリアルデータのパターンに依存することなく電源－グランド間にはクロック信号に同期したタイミングで常に瞬時電流が流れ、電源ノイズの周波数はクロック信号のエッジに依存した帯域に制限される。
　通常、電源インピーダンスの共振点は数十ＭＨｚ～数百ＭＨｚになるように設計され、共振点より高周波のノイズは回路内の電源－グランド間に接続されたバイパスコンデンサで吸収される。ノイズキャンセル回路がない場合、電源ノイズはシリアルデータのパターンに依存するため、その周波数成分はクロック信号のエッジ周期（データレート）からその１／Ｄ（Ｄは１以上の整数）の周波数まで広範囲に及ぶ。瞬時電流値はどのクロック信号のエッジタイミングでも同じとした場合、前述の周波数範囲で同じレベルの瞬時電流ノイズが発生し、共振点周波数に近いほど大きな電源ノイズを発生させる。
　本発明によるノイズキャンセル回路１１０を用いることで、瞬時電流ノイズはクロック信号のエッジ周期（データレート）でしか発生しないため、バイパスコンデンサで確実に吸収され、電源インピーダンスの共振点付近で電源ノイズはほとんど発生せず、ノイズキャンセル回路がない場合に比べて相対的に電源ノイズを抑制することが可能である。
　以上のように、本実施の形態に係るノイズキャンセル回路１１０は、入力される２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路２１と、入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路２０と、反転回路２０が出力するパラレルデータと入力される２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路２２と、第１のパラレルシリアル変換回路２１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路２２の出力データが入力される第２のバッファ２４とを備える。第１のパラレルシリアル変換回路２１と第２のパラレルシリアル変換回路２２とは、実質的に同一回路で構成され、第１のバッファ２３と第２のバッファ２４とは、実質的に同一回路で構成され、第１のバッファ２３及び第２のバッファ２４は、共通の電源に接続され、かつ、共通のグランドに接続される。
　これにより、第２のパラレルシリアル変換回路２２から出力されるノイズキャンセルデータは、第１のパラレルシリアル変換回路２１から出力されるシリアルデータにおいてデータが遷移する箇所でデータが遷移せず、シリアルデータにおいてデータが遷移しない箇所でデータが遷移するシリアル信号となる。よって、第１のパラレルシリアル変換回路２１の出力に接続された第１のバッファ２３では、シリアルデータにおいて遷移がある箇所で瞬時電流が流れ、一方、第２のパラレルシリアル変換回路２２の出力に接続された第２のバッファ２４では、シリアルデータにおいて遷移がない箇所で瞬時電流が流れる。その結果、ノイズキャンセル回路１１０で生じる瞬時電流ノイズは、クロック信号のエッジ周期（データレート）でしか発生しないため、電源－グランド間に接続されるバイパスコンデンサで確実に吸収される。
　また、本実施の形態に係るノイズキャンセル回路１１０によれば、特許文献１のようにパラレルシリアル変換後の信号処理によってノイズキャンセルデータを生成するのではなく、パラレルシリアル変換前のパラレルデータを用いてノイズキャンセルデータを生成している。よって、高速なクロック信号と高速なシリアルデータを用いる必要がなく、従来よりも非常に容易にノイズキャンセルデータを生成できる。つまり、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路が実現される。
　また、第２のバッファ２４の出力端子には、第１のバッファ２３の出力端子と同じ負荷が接続される。これにより、第１のバッファ２３での消費電流と第２のバッファ２４での消費電流とが同じになり、入力されるパラレルデータに依存することなく、ノイズキャンセル回路で消費される電流が一定となる。
　また、ノイズキャンセル回路１１０は、第１のバッファ２３と第２のバッファ２４とに接続される電源及びグランド間に接続された、電源ノイズ平滑化のためのコンデンサを備える。これにより、電源－グランド間に接続されたコンデンサがバイパスコンデンサとして作用するので、ノイズキャンセル回路１１０で発生する一定周期の瞬時電流ノイズが大きく抑制される。
　また、本実施の形態に係るデータ伝送回路１１１は、ノイズキャンセル回路１１０と、ノイズキャンセル回路１１０が備える第１のバッファ２３の出力端子に接続された差動信号を出力する第３のバッファ２５と、ノイズキャンセル回路１１０が備える第２のバッファ２４の出力端子に接続された、第３のバッファ２５と実質的に同一回路で構成される第４のバッファ２６とを備える。これにより、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路１１０を備えるデータ伝送回路１１１が実現される。
　また、第３のバッファ２５及び第４のバッファ２６は、共通の電源に接続され、かつ、共通のグランドに接続される。これにより、第３のバッファ２５及び第４のバッファ２６における電源－グランド間で発生する一定周期の瞬時電流ノイズについても、電源－グランド間に接続されるバイパスコンデンサにより、大きく抑制される。
　（実施の形態２）
　ここで、実施の形態１に係るパラレルシリアル変換回路が多ｂｉｔのシリアルデータを出力する構成について、実施の形態２として、説明する。
　図４は、実施の形態２に係る、ノイズキャンセル回路１２０を含むデータ伝送回路１２１の構成を表す図である。このデータ伝送回路１２１は、実施の形態１に係るデータ伝送回路１１１において、第１のパラレルシリアル変換回路２１及び第２のパラレルシリアル変換回路２２をそれぞれ多ｂｉｔのシリアルデータを出力する第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０に置き換え、第１のバッファ２３及び第２のバッファ２４を複数個設け、第３のバッファ２５及び第４のバッファ２６をそれぞれ多ｂｉｔ入力の第３のバッファ３５及び第４のバッファ３６に置き換えた構成を備える。
　図４の第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０は、いずれも、２ＮｂｉｔのパラレルデータからＹｂｉｔ（Ｙは２以上の自然数）パラレルのシリアルデータを出力するＹタップエンファシス機能をもつパラレルシリアル変換回路である。
　高速データ通信において、変化の多いｂｉｔは高周波成分を多く含み、変化の少ないｂｉｔは高周波成分が少ないので、伝送路の減衰特性により受信回路側では高周波成分ほど波形が減衰する。このため、変化の多いｂｉｔは変化の少ないｂｉｔより相対的に波形が小さくなる。そこで、受信側で受信する波形を一定にするための対策として、プリエンファシスやポストエンファシスを行う。そこで、本実施の形態では、図４のようにエンファシス信号も合わせて生成するパラレルシリアル変換回路が備えられている。つまり、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０は、通常のシリアルデータの他に、エンファシス信号（つまり、エンファシス用のシリアルデータ）も出力する。
　図５は、実施の形態２に係るデータ伝送回路１２１の動作を表すタイミング図である。ここでは、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０が出力するエンファシス用データは、シリアルデータに対して、１周期（つまり、１クロック分）遅延したシリアルデータである。図５は、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０が、Ｙ＝２のポストエンファシス回路として動作するケースについて説明している。つまり、第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０は、いずれも、２ｂｉｔのシリアルデータを出力する。一方のｂｉｔはシリアルデータであり、もう一方のｂｉｔはデータレートの１周期分遅延したシリアルデータである。
　図５において、「データｂｉｔ」は、第０～第９ｂｉｔを１ワードとして繰り返すデータを示す。「パラレルデータ」は、データ伝送回路１２１に入力される２Ｎｂｉｔのパラレルデータを示す。「ノイズキャンセルパラレルデータ」は、入力される２Ｎｂｉｔのパラレルデータに対して、反転回路２０が出力する反転した奇数ｂｉｔのパラレルデータと反転されていない偶数ｂｉｔのパラレルデータとを合わせたパラレルデータ、つまり、第２のパラレルシリアル変換回路２２０への入力データを示す。「シリアルデータ」は、第１のパラレルシリアル変換回路２１０の一方の出力データを示す。「ポストエンファシス信号」は、第１のパラレルシリアル変換回路２１０の他方の出力データを示し、シリアルデータを１クロックだけ遅延させたデータである。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路２２０の一方の出力データを示す。「ポストエンファシス信号用ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路２２０の他方の出力データを示し、ノイズキャンセルデータを１クロックだけ遅延させたデータである。「第３のバッファ３５出力波形」は、第３のバッファ３５が出力する信号の波形を示す。
　第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０から出力された２ｂｉｔのシリアルデータは、それぞれ、２ｂｉｔ配列の第１のバッファ２３及び第２のバッファ２４に入力され、第１のバッファ２３及び第２のバッファ２４からの出力信号がエンファシス機能を有する出力バッファである第３のバッファ３５及び第４のバッファ３６に入力される。このとき、第３のバッファ３５の出力波形は、図５の「第３のバッファ３５の出力波形」に示されるように、データレート１周期分の信号が強調され、２周期以上の連続データが、相対的に信号強度が小さくなる波形となる。これにより、高周波成分が低周波成分よりも信号強度が強調された、高速データ通信に好適な送信信号が生成される。
　特許文献１に記載されたノイズキャンセル回路の場合、パラレルシリアル変換回路の出力ｂｉｔ幅が増加すると、そのｂｉｔ幅の分だけノイズキャンセル回路が必要となり、複数の高速動作するノイズキャンセル回路を設計しなければならない。これに対して、本実施の形態によれば、２Ｎｂｉｔのパラレルデータから多ｂｉｔのエンファシス用シリアルデータ出力する第１のパラレルシリアル変換回路２１０及び第２のパラレルシリアル変換回路２２０に対して、ノイズキャンセル回路を追加することなく、各エンファシスデータ信号にも対応したノイズキャンセルデータを容易に生成することが可能である。
　（実施の形態３）
　ここで、実施の形態１に係るノイズキャンセルデータの生成をパラレルシリアル変換回路中に取り込んだ構成について、実施の形態３として、説明する。
　図６は、実施の形態３に係る、ノイズキャンセル回路１３０を含むデータ伝送回路１３１の構成を表す図である。このデータ伝送回路１３１は、実施の形態１に係るデータ伝送回路１１１において、第１のパラレルシリアル変換回路２１及び第２のパラレルシリアル変換回路２２を、３つのパラレルシリアル変換回路（つまり、２Ｎ：２Ｍパラレルシリアル変換回路４３、第１のパラレルシリアル変換回路４１及び第２のパラレルシリアル変換回路４２）に置き換えた構成を備える。なお、本明細書において、表記「Ａ：Ｂ」は、ＡｂｉｔのパラレルデータをＢｂｉｔのパラレルデータに変換することを意味する。
　つまり、ノイズキャンセル回路１３０は、２Ｎｂｉｔのパラレルデータを２Ｍｂｉｔ（ＭはＮ以下の自然数）のパラレルデータ（言い換えると、ＭがＮより小さい場合には、２Ｍｂｉｔパラレルのシリアルデータ）に変換する２Ｎ：２Ｍパラレルシリアル変換回路４３と、２Ｍｂｉｔのパラレルデータを１ｂｉｔのシリアルデータに変換する第１のパラレルシリアル変換回路４１及び第２のパラレルシリアル変換回路４２とを備えている。
　本実施の形態によれば、２Ｎ：２Ｍパラレルシリアル変換回路４３、反転回路２０及び第２のパラレルシリアル変換回路４２により、２Ｎｂｉｔのパラレルデータの反転した奇数ｂｉｔと反転しない偶数ｂｉｔ、又は反転しない奇数ｂｉｔと反転した偶数ｂｉｔのパラレルデータをパラレルシリアル変換することで、ノイズキャンセルデータを生成することが可能である。このとき、第１のパラレルシリアル変換回路４１から出力されるシリアルデータのデータレートをＦｃ［ｂｐｓ］とすると、ノイズキャンセルデータの生成は、Ｆ／２Ｍ［Ｈｚ］で行われる。
　図７を用いて、Ｎ＝５（つまり、２Ｎが１０ｂｉｔ）、Ｍ＝１（つまり、２Ｍが２ｂｉｔ）の場合のデータ伝送回路１３１の動作について説明する。図７は、実施の形態３に係るデータ伝送回路１３１の動作を表すタイミング図である。本図において、「データｂｉｔ」は、第０～第９ｂｉｔを１ワードとして繰り返すデータを示す。「シリアルデータ（偶数ｂｉｔ列）」は、２Ｎ：２Ｍパラレルシリアル変換回路４３の２ｂｉｔ出力のうちの一方の出力データを示す。「シリアルデータ（奇数ｂｉｔ列）」は、２Ｎ：２Ｍパラレルシリアル変換回路４３の２ｂｉｔ出力のうちの他方の出力データを示す。「シリアルデータ」は、第１のパラレルシリアル変換回路４１の出力データを示す。「シリアルデータ（偶数ｂｉｔ列）」は、２Ｎ：２Ｍパラレルシリアル変換回路４３の２ｂｉｔ出力のうちの一方の出力データを示す。「反転シリアルデータ（奇数ｂｉｔ列）」は、反転回路２０の出力データを示す。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路４２の出力データを示す。
　２Ｎ：２Ｍパラレルシリアル変換回路４３は、入力された１０ｂｉｔのパラレルデータを２ｂｉｔのパラレルデータに変換する。このとき、２ｂｉｔのパラレルデータは、それぞれ、奇数ｂｉｔのシリアルデータ（図７の「シリアルデータ（奇数ｂｉｔ列）」）及び偶数ｂｉｔのシリアルデータ（図７の「シリアルデータ（偶数ｂｉｔ列）」）であり、データレートの１／２倍の周波数をもつ。次に奇数ｂｉｔのシリアルデータを反転回路２０で反転したデータと、反転しない偶数ｂｉｔのシリアルデータとを、第２のパラレルシリアル変換回路４２でパラレルシリアル変換することで、実施の形態１と同様に、ノイズキャンセルデータ（（図７の「ノイズキャンセルデータ」）を生成することができる。
　なお、本実施の形態とは逆に、入力された２Ｎｂｉｔのパラレルデータに対して、反転した偶数ｂｉｔと反転しない奇数ｂｉｔとを用いた場合でも、同様にノイズキャンセルデータを生成することが可能である。
　また、ＮとＭは任意の値で設計が可能である。
　また、本実施の形態では、２Ｎ：２Ｍ、２Ｍ：１と２段階のパラレルシリアル変換回路について説明したが、パラレルシリアル変換回路を何段階に分割した構成であっても、２Ｎｂｉｔのパラレルデータの奇数ｂｉｔと偶数ｂｉｔのいずれか一方のデータを反転し、反転しないもう一方のデータと合わせたパラレルデータをパラレルシリアル変換することができれば、ノイズキャンセルデータを生成することが可能である。
　実施の形態３の構成においては、後段の２Ｍ：１のパラレルシリアル変換回路以降が２つ必要であるが、前段の２Ｎ：２Ｍパラレルシリアル変換回路４３は、一つで済む。よって、実施の形態１の構成のように、２Ｎ：１パラレルシリアル変換回路が２つ必要な場合に比べて、回路面積及び消費電力を削減することが可能である。
　（実施の形態４）
　次に、多値信号を出力するデータ伝送回路について、実施の形態４として、説明する。
　図８は、実施の形態４に係るデータ伝送回路１４１の構成を表す図である。データ伝送回路１４１は、多値信号を出力可能なデータ伝送回路であり、実施の形態１に係るノイズキャンセル回路１１０を複数個（ここでは、Ｘ個）と、多値信号を出力する第５のバッファ４５及び第６のバッファ４６とを備える。データ伝送回路１４１に入力されるパラレルデータは、２Ｎ×Ｘｂｉｔ（Ｘは２以上の自然数）のパラレルデータ（２Ｎｂｉｔパラレルデータ０～２ＮｂｉｔパラレルデータＸ）である。
　本実施の形態では、ノイズキャンセル回路として、実施の形態１のノイズキャンセル回路１１０をＭ個並列に配置している。Ｘ個のノイズキャンセル回路１１０から出力されるＸｂｉｔ（Ｄａｔａ０～ＤａｔａＸ）のシリアルデータは、多値の差動出力ドライバである第５のバッファ４５に入力される。つまり、第５のバッファ４５は、Ｘ個のノイズキャンセル回路１１０のそれぞれが備える第１のパラレルシリアル変換回路２１から出力される複数のシリアルデータが入力され、多値信号を出力する差動出力バッファである。
　同様に、Ｘ個のノイズキャンセル回路１１０から出力されるＸｂｉｔ（Ｄａｔａ０～ＤａｔａＸ）のノイズキャンセルデータは、第５のバッファ４５と実質的に同一回路で構成されるダミードライバである第６のバッファ４６に入力される。つまり、第６のバッファ４６は、Ｘ個のノイズキャンセル回路１１０のそれぞれが備える第２のパラレルシリアル変換回路２２から出力される複数のシリアルデータ（つまり、複数のノイズキャンセルデータ）が入力され、多値信号を出力する差動出力バッファである。
　なお、第５のバッファ４５及び第６のバッファ４６は、共通の電源に接続され、かつ、共通のグランドに接続される。また、第５のバッファ４５と第６のバッファ４６とは、実質的に同一回路で構成されればよく、例えば、同一回路でもよいし、クロック信号に同期して出力データが変化するときの消費電流が略同じであれば、異なる回路でもよい。また、第５のバッファ４５での消費電流と第６のバッファ４６での消費電流を一致させるために、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷（つまり、同じインピーダンスの負荷）が接続されるのが好ましい。
　以上のように、本実施の形態に係るデータ伝送回路１４１は、複数のノイズキャンセル回路１１０と、複数のノイズキャンセル回路１１０のそれぞれが備える第１のパラレルシリアル変換回路２１から出力される複数のシリアルデータが入力され、多値信号を出力する第５のバッファ４５と、複数のノイズキャンセル回路１１０のそれぞれが備える第２のパラレルシリアル変換回路２２から出力される複数のシリアルデータが入力され、多値信号を出力する第６のバッファ４６とを備え、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷が接続される。
　これにより、実施の形態１に係るノイズキャンセル回路１１０を、多値信号を出力するデータ伝送回路に適用できる。よって、動作速度が高速化しても、容易にノイズキャンセル信号を生成できる、多値信号を出力するデータ伝送回路１４１が実現される。
　（実施の形態５）
　次に、実施の形態３の特徴と実施の形態４の特徴とを兼ね備えたデータ伝送回路を、実施の形態５として、説明する。
　図９は、実施の形態５に係るデータ伝送回路１５１の構成を表す図である。データ伝送回路１５１は、多値信号を出力することが可能な伝送回路であり、実施の形態４に係るデータ伝送回路１４１において、Ｘ個のノイズキャンセル回路１１０をＸ個の実施の形態３に係るノイズキャンセル回路１３０に置き換えた構成を備える。データ伝送回路１５１に入力されるパラレルデータは、２Ｎ×Ｘｂｉｔ（Ｘは２以上の自然数）のパラレルデータ（２Ｎｂｉｔパラレルデータ０～２ＮｂｉｔパラレルデータＸ）である。
　本実施の形態では、ノイズキャンセル回路として、実施の形態３のノイズキャンセル回路１３０をＸ個並列に配置している。Ｘ個のノイズキャンセル回路１３０から出力されるＸｂｉｔのシリアルデータは、多値の差動出力ドライバである第５のバッファ４５に接続される。つまり、第５のバッファ４５は、Ｘ個のノイズキャンセル回路１３０のそれぞれが備える第１のパラレルシリアル変換回路４１から出力される複数のシリアルデータが入力され、多値信号を出力する差動出力バッファである。
　同様に、Ｘ個のノイズキャンセル回路１３０から出力されるＸｂｉｔのノイズキャンセルデータは、第５のバッファ４５と実質的に同一回路で構成されるダミードライバである第６のバッファ４６に接続される。つまり、第６のバッファ４６は、Ｘ個のノイズキャンセル回路１３０のそれぞれが備える第２のパラレルシリアル変換回路４２から出力される複数のシリアルデータ（つまり、複数のノイズキャンセルデータ）が入力され、多値信号を出力する差動出力バッファである。
　なお、第５のバッファ４５及び第６のバッファ４６は、共通の電源に接続され、かつ、共通のグランドに接続される。第５のバッファ４５と第６のバッファ４６とは、実質的に同一回路で構成されればよく、例えば、同一回路でもよいし、クロック信号に同期して出力データが変化するときの消費電流が略同じであれば、異なる回路でもよい。また、第５のバッファ４５での消費電流と第６のバッファ４６での消費電流を一致させるために、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷（つまり、同じインピーダンスの負荷）が接続されるのが好ましい。
　以上のように、本実施の形態に係るデータ伝送回路１５１は、複数のノイズキャンセル回路１３０と、複数のノイズキャンセル回路１３０のそれぞれが備える第１のパラレルシリアル変換回路４１から出力される複数のシリアルデータが入力され、多値信号を出力する第５のバッファ４５と、複数のノイズキャンセル回路１３０のそれぞれが備える第２のパラレルシリアル変換回路４２から出力される複数のシリアルデータが入力され、多値信号を出力する第６のバッファ４６とを備え、第６のバッファ４６の出力端子には、第５のバッファ４５の出力端子と同じ負荷が接続される。
　これにより、実施の形態３に係るノイズキャンセル回路１３０を、多値信号を出力するデータ伝送回路に適用できる。よって、動作速度が高速化しても、容易にノイズキャンセル信号を生成できる、多値信号を出力するデータ伝送回路１５１が実現される。
　（実施の形態６）
　次に、入力されるパラレルデータが奇数ｂｉｔであってもノイズキャンセル信号を生成するノイズキャンセル回路を含むデータ伝送回路について、実施の形態６として、説明する。
　図１０Ａは、実施の形態６に係る、ノイズキャンセル回路１６０を含むデータ伝送回路１６１の構成を表す図である。データ伝送回路１６１は、ノイズキャンセル回路１６０、第３のバッファ２５及び第４のバッファ２６を備える。なお、本実施の形態では、データ伝送回路１６１には、Ｎ（Ｎは１以上の奇数）ｂｉｔのパラレルデータが入力される。
　ノイズキャンセル回路１６０は、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路６１と、Ｎｂｉｔのパラレルデータが入力され、入力されたＮｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力されたＮｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｎｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力するセレクタ部６０と、セレクタ部６０が出力するパラレルデータをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路６２と、第１のパラレルシリアル変換回路６１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路６２の出力データが入力される第２のバッファ２４と、を備える。第１のパラレルシリアル変換回路６１と第２のパラレルシリアル変換回路６２とは、実質的に同一の回路で構成される。第１のバッファ２３と第２のバッファ２４とは、実質的に同一回路で構成される。第１のバッファ２３及び第２のバッファ２４は、共通の電源（ここでは、電圧ＶＤＤ１を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ１のグランド）に接続される。
　第１のバッファ２３には、第３のバッファ２５が接続され、同様に、第２のバッファ２４の出力には、第１のバッファ２３の負荷と等負荷になるように第４のバッファ２６が接続される。第３のバッファ２５及び第４のバッファ２６は、ここでは、差動出力バッファである。第３のバッファ２５及び第４のバッファ２６は、共通の電源（ここでは、電圧ＶＤＤ２を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ２のグランド）に接続される。
　図１０Ｂは、実施の形態６のセレクタ部６０の詳細な構成の一例を示す図である。セレクタ部６０は、制御信号生成部６１０と、反転回路６２０ａ及び６２０ｂと、セレクタ回路６１１ａ及び６１１ｂとを備える。
　制御信号生成部６１０は、クロック信号を元にＮ周期のＬ（Ｌｏｗ）信号とＮ周期のＨ（Ｈｉｇｈ）信号とが交互に変化するセレクタ制御信号を生成する。このとき、制御信号生成部６１０は、Ｎｂｉｔパラレルデータが更新されたことを検知し、パラレルデータの更新タイミングと、セレクタ制御信号の変化タイミングとを一致させる調整をする。
　反転回路６２０ａは、Ｎｂｉｔパラレルデータの偶数ｂｉｔを反転する。一方、反転回路６２０ｂは、Ｎｂｉｔパラレルデータの奇数ｂｉｔを反転する。
　セレクタ回路６１１ａは、セレクタ制御信号がＬ期間のとき、Ｎｂｉｔパラレルデータの偶数ｂｉｔを選択し、一方、セレクタ制御信号がＨ期間のとき、反転回路６２０ａからの出力データ、つまり、Ｎｂｉｔパラレルデータの偶数ｂｉｔを反転したパラレルデータを選択し、選択したＮｂｉｔパラレルデータを、Ｎｂｉｔノイズキャンセルパラレルデータ（偶数）として、出力する。
　セレクタ回路６１１ｂは、セレクタ制御信号がＬ期間のとき、反転回路６２０ｂからの出力データ、つまり、Ｎｂｉｔパラレルデータの奇数ｂｉｔを反転したパラレルデータを選択し、一方、セレクタ制御信号がＨ期間のとき、Ｎｂｉｔパラレルデータの奇数ｂｉｔを選択し、選択したＮｂｉｔパラレルデータを、Ｎｂｉｔノイズキャンセルパラレルデータ（奇数）として、出力する。
　よって、このセレクタ部６０から出力されるＮｂｉｔノイズキャンセルパラレルデータ（つまり、セレクタ回路６１１ａ及びセレクタ回路６１１ｂからの出力データ）は、セレクタ制御信号がＬ期間のとき、入力されたＮｂｉｔパラレルデータのうち奇数ｂｉｔが反転したパラレルデータであり、一方、セレクタ制御信号がＨ期間のとき、入力されたＮｂｉｔパラレルデータのうち偶数ｂｉｔが反転したパラレルデータである。
　セレクタ制御信号の位相関係とパラレルデータの更新タイミングの位相関係は図１１Ａ、図１１Ｂの２通りが考えられる。図１１Ａは、実施の形態６に係るデータ伝送回路１６１の動作の一例を表すタイミング図である。図１１Ｂは、実施の形態６に係るデータ伝送回路１６１の動作の他の一例を表すタイミング図である。図１１Ａ及び図１１Ｂにおいて、「データｂｉｔ」は、第０～第８ｂｉｔを１ワードとして繰り返すデータを示す。「パラレルデータ」は、データ伝送回路１６１に入力されるＮｂｉｔのパラレルデータを示す。「ノイズキャンセルパラレルデータ」は、セレクタ部６０が出力するパラレルデータ、つまり、第２のパラレルシリアル変換回路６２への入力データを示す。「セレクタ制御信号」は、制御信号生成部６１０が出力するセレクタ制御信号を示す。「シリアルデータ」は、第１のパラレルシリアル変換回路６１の出力データを示す。「ノイズキャンセルデータ」は、第２のパラレルシリアル変換回路６２の出力データを示す。
　図１１Ａ及び図１１Ｂから分かるように、図１１Ａの場合はシリアルデータに対して、正転のノイズキャンセルデータが出力され、図１１Ｂの場合は反転のノイズキャンセルデータが出力される。ノイズキャンセル回路１６０の後段に接続される第１のバッファ２３及び第２のバッファ２４において、ライズエッジ及びフォールエッジいずれにおいても電源－グランド間に流れる瞬時電流が等しければ、エッジの向きに寄らず、シリアルデータが変化しないときにはノイズキャンセルデータが変化することで、実施の形態１と同等の働きをするノイズキャンセル回路１６０を提供することができる。また、後段に接続される第１のバッファ２３及び第２のバッファ２４は、差動出力バッファであっても、本実施の形態と同様に、ノイズキャンセル回路として機能する。
　以上のように、本実施の形態に係るノイズキャンセル回路１６０は、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路６１と、Ｎｂｉｔのパラレルデータが入力され、入力されたＮｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力されたＮｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｎｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力するセレクタ部６０と、セレクタ部６０が出力するパラレルデータをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路６２と、第１のパラレルシリアル変換回路６１の出力データが入力される第１のバッファ２３と、第２のパラレルシリアル変換回路６２の出力データが入力される第２のバッファ２４と、を備える。第１のパラレルシリアル変換回路６１と第２のパラレルシリアル変換回路６２とは、実質的に同一の回路で構成される。第１のバッファ２３と第２のバッファ２４とは、実質的に同一回路で構成される。第１のバッファ２３及び第２のバッファ２４は、共通の電源（ここでは、電圧ＶＤＤ１を供給する電源）に接続され、かつ、共通のグランド（ここでは、電圧ＶＳＳ１のグランド）に接続される。
　これにより、実施の形態１と同様に、ノイズキャンセル回路１６０で生じる瞬時電流ノイズは、クロック信号のエッジ周期（データレート）でしか発生しないため、電源－グランド間に接続されるバイパスコンデンサで確実に吸収される。また、高速なクロック信号と高速なシリアルデータを用いる必要がなく、従来よりも非常に容易にノイズキャンセルデータを生成できる。よって、本実施の形態により、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータを入力とし、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路１６０を含むデータ伝送回路１６１が実現される。
　（実施の形態７）
　次に、実施の形態３の特徴と実施の形態６の特徴とを兼ね備えたデータ伝送回路を、実施の形態７として、説明する。
　図１２は、実施の形態７に係るデータ伝送回路１７１の構成を表す図である。データ伝送回路１７１は、実施の形態６に係るデータ伝送回路１６１において、セレクタ部６０、第１のパラレルシリアル変換回路６１及び第２のパラレルシリアル変換回路６２を、それぞれ、セレクタ部７０、Ｎ：Ｍパラレルシリアル変換回路７３、第１のパラレルシリアル変換回路７１及び第２のパラレルシリアル変換回路７２に置き換えた構成を備える。
　Ｎ：Ｍパラレルシリアル変換回路７３は、ＮｂｉｔのパラレルデータをＭｂｉｔ（ＭはＮ以下の自然数）のパラレルデータ（つまり、ＭがＮより小さい場合には、Ｍｂｉｔパラレルのシリアルデータ）に変換する。
　セレクタ部７０は、Ｍｂｉｔのパラレルデータが入力され、入力されたＭｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力されたＭｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｍｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力する。
　第１のパラレルシリアル変換回路７１及び第２のパラレルシリアル変換回路７２は、いずれも、Ｍｂｉｔのパラレルデータを１ｂｉｔのシリアルデータに変換する。
　以上のように構成された本実施の形態に係るデータ伝送回路１７１のノイズキャンセル回路１７０は、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータを入力として受け取る。Ｎ：Ｍパラレルシリアル変換回路７３は、変換したＭｂｉｔのパラレルデータを、ノイズキャンセルパラレルデータを生成するセレクタ部７０と、パラレルシリアル変換してシリアルデータを出力する第１のパラレルシリアル変換回路７１に出力する。セレクタ部７０から出力されるノイズキャンセルパラレルデータは、第１のパラレルシリアル変換回路７１と実質的に同一回路で構成される第２のパラレルシリアル変換回路７２に出力される。
　以上のように、本実施の形態により、実施の形態６と同様に、Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータを入力とし、動作速度が高速化しても、容易にノイズキャンセル信号を生成できるノイズキャンセル回路１７０を含むデータ伝送回路１７１が実現される。
　なお、本実施の形態に係るデータ伝送回路１７１では、セレクタ部７０の動作周波数は、実施の形態６と比較して、Ｎ／Ｍ倍高速となるが、Ｍ：１のパラレルシリアル変換における前段のＮ：Ｍのパラレルシリアル変換が一つで済むので、回路面積及び消費電力を削減することが可能となる。
　以上、本発明に係るノイズキャンセル回路及びデータ伝送回路について、実施の形態１～７に基づいて説明したが、本発明は、これらの実施の形態１～７に限定されるものではない。本発明の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態１～７のいずれかに施したものや、実施の形態１～７における一部の構成要素を組み合わせて構築される別の形態も、本発明の範囲内に含まれる。
　例えば、実施の形態３及び実施の形態７では、パラレルシリアル変換を２段階に分解し、それら２段階のパラレルシリアル変換の間にノイズキャンセルデータを生成する回路を設けたが、これに限られない。実際の設計においては、パラレルシリアル変換回路はＳ段階（Ｓは１以上の自然数）で設計してもよく、ノイズキャンセルデータを生成する回路はＳ段のパラレルシリアル変換回路の初段からＳ段目の手前のいずれの１箇所に接続する構成でもよい。パラレルシリアル変換回路の段数、ノイズキャンセルデータを生成する回路の接続場所は、動作周波数、回路面積及び消費電力のバランスを考慮して決定すればよい。
　また、上記実施の形態では、第１のバッファ及び第２のバッファは、それらの前段に配置された第１のパラレルシリアル変換回路及び第２のパラレルシリアル変換回路、並びに、それらの後段に配置された第３のバッファ及び第４のバッファとは、別個の回路であったが、これに限られない。第１のバッファ及び第２のバッファは、それぞれ、それらの前段に配置された第１のパラレルシリアル変換回路及び第２のパラレルシリアル変換回路の中に（つまり、出力段として）組み込まれてもよいし、あるいは、それらの後段に配置された第３のバッファ及び第４のバッファの中に（つまり、入力段として）組み込まれてもよい。
　本発明に係るノイズキャンセル回路は、データ伝送回路に限らず、パラレルシリアル変換回路を含むデータ変換回路にも利用可能である。
２０　反転回路
２１、４１、６１、７１、２１０　第１のパラレルシリアル変換回路
２２、４２、６２、７２、２２０　第２のパラレルシリアル変換回路
２３　第１のバッファ
２４　第２のバッファ
２５、３５　第３のバッファ
２６、３６　第４のバッファ
４３　２Ｎ：２Ｍパラレルシリアル変換回路
４５　第５のバッファ
４６　第６のバッファ
６０、７０　セレクタ部
７３　Ｎ：Ｍパラレルシリアル変換回路
１１０、１２０、１３０、１６０、１７０　ノイズキャンセル回路
１１１、１２１、１３１、１４１、１５１、１６１、１７１　データ伝送回路
６１０　制御信号生成部
６１１ａ、６１１ｂ　セレクタ回路
６２０ａ、６２０ｂ　反転回路

Claims (7)

  1. 　２Ｎｂｉｔ（Ｎは１以上の自然数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路と、
    　前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか一方を反転させる反転回路と、
    　前記反転回路が出力するパラレルデータと前記２Ｎｂｉｔのパラレルデータの奇数ｂｉｔ及び偶数ｂｉｔのいずれか他方の反転していないパラレルデータとをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路と、
    　前記第１のパラレルシリアル変換回路の出力データが入力される第１のバッファと、
    　前記第２のパラレルシリアル変換回路の出力データが入力される第２のバッファと、
    　を備え、
    　前記第１のパラレルシリアル変換回路と前記第２のパラレルシリアル変換回路とは、実質的に同一回路で構成され、
    　前記第１のバッファと前記第２のバッファとは、実質的に同一回路で構成され、
    　前記第１のバッファ及び前記第２のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される、ノイズキャンセル回路。
  2. 　Ｎｂｉｔ（Ｎは１以上の奇数）のパラレルデータをクロック信号に同期してシリアルデータに変換する第１のパラレルシリアル変換回路と、
    　前記Ｎｂｉｔのパラレルデータが入力され、入力された前記Ｎｂｉｔのパラレルデータに対して、反転した奇数ｂｉｔと反転しない偶数ｂｉｔとを出力するモードと、入力された前記Ｎｂｉｔのパラレルデータに対して、反転しない奇数ｂｉｔと反転した偶数ｂｉｔとを出力するモードとを、Ｎｂｉｔパラレルデータの更新周期で交互に切り替えることで、パラレルデータを出力するセレクタ部と、
    　前記セレクタ部が出力するパラレルデータをクロック信号に同期してシリアルデータに変換する第２のパラレルシリアル変換回路と、
    　前記第１のパラレルシリアル変換回路の出力データが入力される第１のバッファと、
    　前記第２のパラレルシリアル変換回路の出力データが入力される第２のバッファと、
    　を備え、
    　前記第１のパラレルシリアル変換回路と前記第２のパラレルシリアル変換回路とは、実質的に同一の回路で構成され、
    　前記第１のバッファと前記第２のバッファとは、実質的に同一回路で構成され、
    　前記第１のバッファ及び前記第２のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される、ノイズキャンセル回路。
  3. 　前記第２のバッファの出力端子には、前記第１のバッファの出力端子と同じ負荷が接続される、請求項１又は２記載のノイズキャンセル回路。
  4. 　さらに、前記第１のバッファと前記第２のバッファとに接続される電源及びグランド間に接続された、電源ノイズ平滑化のためのコンデンサを備える、請求項１～３のいずれか１項に記載のノイズキャンセル回路。
  5. 　請求項１～４のいずれか１項に記載のノイズキャンセル回路と、
    　前記ノイズキャンセル回路が備える前記第１のバッファの出力端子に接続された差動信号を出力する第３のバッファと、
    　前記ノイズキャンセル回路が備える前記第２のバッファの出力端子に接続された、前記第３のバッファと実質的に同一回路で構成される第４のバッファと、
    　を備える、データ伝送回路。
  6. 　前記第３のバッファ及び前記第４のバッファは、共通の電源に接続され、かつ、共通のグランドに接続される、請求項５記載のデータ伝送回路。
  7. 　複数の請求項１～４のいずれか１項に記載のノイズキャンセル回路と、
    　前記複数のノイズキャンセル回路のそれぞれが備える前記第１のパラレルシリアル変換回路から出力される複数のシリアルデータが入力され、多値信号を出力する第５のバッファと、
    　前記複数のノイズキャンセル回路のそれぞれが備える前記第２のパラレルシリアル変換回路から出力される複数のシリアルデータが入力され、多値信号を出力する第６のバッファと、
    　を備え、
    　前記第６のバッファの出力端子には、前記第５のバッファの出力端子と同じ負荷が接続される、データ伝送回路。
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