JP4034172B2 - エンコーダ、デコーダおよびデータ転送装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、パラレルデータをシリアルデータに変換するエンコーダ、シリアルデータをパラレルデータに変換するデコーダ、並びに、シリアルデータを転送するデータ転送装置に係り、特に、シリアルデータの変化点数をより少なくして転送データの高周波成分を抑制し、低ＥＭＩ化を図ったエンコーダ、デコーダおよびデータ転送装置に関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００１−３６５９００号公報
シリアルデータのデータ転送を行うデータ転送装置においては、電磁波の輻射による電磁障害、即ちＥＭＩ（Electro-Magnetic Interference）をいかに抑制するかが重要課題となっている。ここで、ＥＭＩの主原因である輻射エネルギーは、転送データに含まれる高周波成分に起因する。高速データ通信の要請により、近年、データ転送の転送レートが高くなってきているが、転送レートが高くなるとシリアルデータの個々のビットに与えられる時間幅、即ち信号のパルス幅が短くなり、隣り合うビット間で値が変化する変化点において信号が鋭利化し、転送データに含まれる高周波成分が増加するので、ＥＭＩ問題はより顕著となる。
【０００３】
このようなＥＭＩの原因となる転送データの高周波成分を抑制するために、シリアルデータの変化点数を少なくしてデータ転送を行う手法がいくつか提案されている。
【０００４】
図１９には、第１従来例として、ルックアップテーブルを用いて変化点数の少ないシリアルデータの転送を行うデータ転送装置の構成図を示す。
【０００５】
図１９に示すように、第１従来例のデータ転送装置は、データ送信回路２１０、データ受信回路２２０および伝送路２３０を備えた構成であり、転送すべき８ビットデータに識別ビットを付加した９ビットデータを転送単位としてデータ転送を行うものである。
【０００６】
データ送信回路２１０は、ルックアップテーブル２１３およびパラレル・シリアル変換回路２１４を持つエンコーダ２１１と、出力回路２１２とを備えた構成である。エンコーダ２１１では、予めルックアップテーブル２１３内に、転送すべき８ビットデータについて変化点数が少なくなるように変換したデータに、変換した旨を示す識別ビットを付加した９ビットデータが記憶されている。転送すべき８ビットデータをアドレスとしてルックアップテーブル２１３をアクセスすることにより、変化点数の少ない９ビットデータを得て、これをパラレル・シリアル変換回路２１４によりシリアルコードに変換して出力する。
【０００７】
出力回路２１２は、基本的に出力バッファとデータ送信の制御を行う制御回路とを備えた構成であり、シリアルコードを伝送路２３０上に出力する。なお、ＥＭＩ対策として、差動ペア信号線化処理およびフィルタ処理が施される場合もある。
【０００８】
一方、データ受信回路２２０は、入力回路２２１と、シリアル・パラレル変換回路２２３およびルックアップテーブル２２４を持つデコーダ２２２と、出力回路２１２とを備えた構成である。入力回路２２１は、基本的に入力バッファとデータ受信の制御を行う制御回路とを備えた構成であり、伝送路２３０上のシリアルコードを入力する。なお、ＥＭＩ対策として、逆フィルタ処理および単信号線化処理が施される場合もある。
【０００９】
デコーダ２２２では、予めルックアップテーブル２２４内に、データ送信回路２１０のエンコーダ２１１で生成された９ビットデータについて、識別ビットに基づき元の転送すべき８ビットデータに戻すための８ビットデータが記憶されている。入力したシリアルコードをシリアル・パラレル変換回路２２３により９ビットパラレルデータに変換した後、該９ビットデータをアドレスとしてルックアップテーブル２２４をアクセスすることにより、元の８ビットデータを得る。
【００１０】
また、第２従来例として、特開２００１-３６５９０号公報（特許文献１）に開示の「シリアル伝送装置」がある。この第２従来例は、本発明と同様に、転送レートが高くなってもＥＭＩの原因となる高周波成分を抑えることを目的としており、変換手段により、送信信号を元の送信信号の変化点数よりも変化点数が少なくなるように変換し（具体的には、送信信号のビットの並び替えを行う）、付加手段により、送信信号に対して変換手段によってどのように変換したかを示す変換情報を付加し、送信手段により、変換情報が付加された送信信号を送信するものである。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記第１従来例のデータ転送装置にあっては、データ送信回路２１０およびデータ受信装置２２０に、それぞれルックアップテーブル２１３および２２４を備えた構成であるので、エンコーダ２１１およびデコーダ２２２におけるデータ変換の自由度が高いというメリットがある反面、ルックアップテーブル２１３および２２４が必要とする記憶容量が大きく、回路規模が大きくなって装置コストが増大するというデメリットがある。
【００１２】
図１９の例では、データ送信回路２１０側のルックアップテーブル２１３として９ビット×２５６ワード（８ビット）の記憶容量、データ受信装置２２０側のルックアップテーブル２２４として８ビット×５１２ワード（９ビット）の記憶容量が必要となる。データの境界に発生する変化点も考慮する場合は、データ送信回路２１０側のルックアップテーブル２１３として、９ビット×５１２ワード（９ビット）の記憶容量が必要である。
【００１３】
また、上記第２従来例のシリアル伝送装置においては、変換手段による送信信号の変換は、送信信号のビットの並び替えであり、処理が複雑なのでエンコーダおよびデコーダに対して共に負担が大きいという事情がある。また、変換手段により変換された送信信号に対し、送信信号をどのように変換したかを示す変換情報を付加するので、この付加情報が複雑になると転送単位ビット長が増加することとなり、かえって転送周波数を上げることが必要となって低ＥＭＩ化の妨げになるおそれがある。さらに、付加された変換情報によっては、付加情報自体の変化点数や送信信号と付加情報との境界において発生する変化点によって、変換前の送信信号が持つ変化点数以上の変化点数が発生する場合も考えられ、ＥＭＩの原因となる高周波成分を抑えることにならなくなるという事情もあった。
【００１４】
本発明は、上記従来の事情に鑑みてなされたものであって、シリアルデータの変化点数をより少なくして転送データの高周波成分を抑制し、低ＥＭＩ化を図ったエンコーダ、デコーダおよびデータ転送装置を提供することを目的とする。
【００１５】
本発明の他の目的は、より簡単な処理でシリアルデータの変化点数を少なくすることにより、回路物量を抑え、低コストで低ＥＭＩ化を実現し得るエンコーダ、デコーダおよびデータ転送装置を提供することである。
【００１６】
本発明のさらに他の目的は、転送データに付加される付加情報を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現し得るエンコーダ、デコーダおよびデータ転送装置を提供することである。
【００１７】
本発明のさらに他の目的は、転送データの境界に発生し得る変化点をも変化点数削減の対象として、低ＥＭＩ化を確実に実現し得るエンコーダ、デコーダおよびデータ転送装置を提供することである。
【００１８】
ここに明記しない本発明の他の目的は、以下の説明および添付図面から明らかになる。
【００１９】
【課題を解決するための手段】
（１） 上記課題を解決するために、本発明の第１のエンコーダは、変化点数計数手段において、ｎビットデータ（ｎは任意の正整数）について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力し、該識別ビットが真値であるときには、コード変換手段によりｎビットデータの所定位置のビットを反転させた後、パラレル・シリアル変換手段により、コード変換手段出力のｎビットデータに識別ビットを付加した（ｎ＋１）ビットデータを（ｎ＋１）ビットシリアルコードに変換して出力する。
【００２０】
ここで、まず変化点数の性質について整理すると、次のようになる。
【００２１】
［性質１］ｎビットデータにおける変化点数の最大値ＮmaxはＮmax＝ｎ−１である。
【００２２】
［性質２］ｎビットデータｐにおける変化点数をＮp、ｎビットデータｐを構成するビットを１ビットおきに反転したｎビットデータをｑとするとき、ｎビットデータｑにおける変化点数ＮqはＮq＝（ｎ−１）−Ｎpである。
【００２３】
例えば、８ビットデータを例に示すと、変化点数の最大値Ｎmaxは７であり、最大の変化点数を持つデータは「１０１０１０１０」，「０１０１０１０１」である。また、ｎビットデータｐ＝０１００１００１は、変化点数Ｎp＝５を持つが、ｎビットデータｐのビットを１ビットおきに反転したｎビットデータｑはｑ＝０００１１１００であり、変化点数ＮqはＮq＝（ｎ−１）−Ｎp＝７−５＝２である。
【００２４】
上記［性質２］から、（ｎ−１）個の変化点を持つｎビットデータのビットを１ビットおきに反転したｎビットデータの変化点数は（ｎ−１）−（ｎ−１）＝０、（ｎ−２）個の変化点を持つｎビットデータのビットを１ビットおきに反転したｎビットデータの変化点数は（ｎ−１）−（ｎ−２）＝１、（ｎ−３）個の変化点を持つｎビットデータのビットを１ビットおきに反転したｎビットデータの変化点数は（ｎ−１）−（ｎ−３）＝２、‥‥、２個の変化点を持つｎビットデータのビットを１ビットおきに反転したｎビットデータの変化点数は（ｎ−１）−２＝ｎ−３、１個の変化点を持つｎビットデータのビットを１ビットおきに反転したｎビットデータの変化点数は（ｎ−１）−１＝ｎ−２、０個の変化点を持つｎビットデータのビットを１ビットおきに反転したｎビットデータの変化点数は（ｎ−１）−０＝ｎ−１、となる。
【００２５】
この関係から、変化点数計数手段における所定数ＭをＭ＝（ｎ−１）／２以下の最大の整数値とし、ｎビットデータについて検出した変化点数が該値Ｍを超える（識別ビットが真値である）ときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させるようにすれば、変換後のｎビットデータの変化点数を高々Ｍに削減することができる。
【００２６】
したがって、コード変換手段においてビット反転させる所定位置を、ｎビットデータの奇数番目または偶数番目のビットとするのが望ましく、また、変化点数計数手段における所定数Ｍは、（検出対象データのビット数−１）／２以下の最大の整数値とするのが望ましい。
【００２７】
但し、パラレル・シリアル変換手段においては、コード変換手段出力のｎビットデータに対してコード変換手段による変換の有無を示す識別ビットを付加した（ｎ＋１）ビットデータを、（ｎ＋１）ビットシリアルコードに変換して出力しているので、当該エンコーダから出力される（ｎ＋１）ビットシリアルコードの変化点数は高々（Ｍ＋１）または（Ｍ＋２）である。つまり、付加される識別ビットの前後のビット境界に新たに変化点が存在し得る箇所が増えることとなり、識別ビットを（ｎ＋１）ビットデータのＬＳＢ（Least Significant Bit）またはＭＳＢ（Most Significant Bit）以外に配置する場合には変化点数は高々（Ｍ＋２）に、識別ビットを（ｎ＋１）ビットデータのＬＳＢまたはＭＳＢに配置する場合には変化点数は高々（Ｍ＋１）になるのである。
【００２８】
したがって、（ｎ＋１）ビットシリアルコードの変化点数をより削減するために、識別ビットを（ｎ＋１）ビットデータの先頭のビットまたは最後のビットとして付加するのが望ましい。これにより、（ｎ＋１）ビットシリアルコードの変化点数を高々（Ｍ＋１）に抑えることができる。なお、（ｎ＋１）ビットデータの先頭のビットは、ＬＳＢでもよいし、ＭＳＢでもよい。（ｎ＋１）ビットデータの最後のビットも、ＬＳＢでもよいし、ＭＳＢでもよい。
【００２９】
また、本発明の第１のエンコーダで生成される（ｎ＋１）ビットシリアルコードを連続的にシリアル転送する場合には、転送データの境界にも変化点が存在し得るので、実質的に１転送単位（（ｎ＋１）ビットシリアルコード）当たりの変化点数が１増えて高々（Ｍ＋２）になってしまう。
【００３０】
そこで、変化点数計数手段における検出対象データを１ビット拡張して、当該エンコーダが１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットをｎビットデータの先頭に付加した（ｎ＋１）ビットデータについて、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力する。この場合、変化点数計数手段における所定数Ｍ’はＭ’＝（ｎ／２）以下の最大の整数値とするのが望ましい。こうすることにより、シリアル転送時の実質的な１転送単位（（ｎ＋１）ビットシリアルコード）当たりの変化点数を高々（Ｍ’＋１）に抑えることができる。
【００３１】
上述のように、識別ビットが（ｎ＋１）ビットデータの先頭のビットまたは最後のビットに配置される場合には、両者のビット境界に変化点が発生して、（ｎ＋１）ビットシリアルコードにおける変化点数は高々（Ｍ＋１）（または（Ｍ’＋１））になる。
【００３２】
以下では、ｎビットデータと識別ビットの境界で変化点の発生を抑制して、変化点数を高々Ｍ（Ｍ’）に抑える手法について検討する。
【００３３】
まず、（ｎ＋１）ビットシリアルコードの変化点数が（Ｍ＋１）（または（Ｍ’＋１））になり得るのは、変化点数計数手段における計数結果が所定数Ｍ（Ｍ’）に等しいときのみである。この時、計数結果が所定数Ｍ（Ｍ’）を超えていないので本来の識別ビットは偽値である。ここで、識別ビットが（ｎ＋１）ビットデータの先頭のビットまたは最後のビットに配置される場合に、ｎビットデータの先頭のビットまたは最後のビットと識別ビットの境界に変化点が発生する条件は、識別ビットが偽値であるので先頭のビットまたは最後のビットが真値のときのみである。
【００３４】
一方、検出対象データのビット数ｎ（（ｎ＋１））が奇数である場合には、変化点の計数結果が所定数Ｍ（Ｍ’）に等しいとき、コード変換手段による変換を行っても行わなくても変化点数は変化しない。
【００３５】
したがって、ｎビットデータの先頭のビットまたは最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数Ｍ（Ｍ’）に等しく且つｎビットデータの先頭のビットまたは最後のビットが真値のときに識別ビットを真値とすれば、コード変換手段による変換が行われてもｎビットデータの先頭のビットまたは最後のビットの値は変わらず真値のままであるので、ｎビットデータの先頭のビットまたは最後のビットと識別ビットの境界に変化点が発生しなくなり、結果として（ｎ＋１）ビットシリアルコードの変化点数を高々Ｍ（Ｍ’）に抑えることができる。
【００３６】
つまり、変化点数計数手段において、検出対象データのビット数が奇数であって、識別ビットが（ｎ＋１）ビットデータの先頭のビットとして付加され、ｎビットデータの先頭のビットがコード変換手段における変換対象のビットでない場合に、計数結果が所定数に等しく且つｎビットデータの先頭のビットが真値であるときには、識別ビットを真値とするのが望ましく、また、検出対象データのビット数が奇数であって、識別ビットが（ｎ＋１）ビットデータの最後のビットとして付加され、ｎビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、計数結果が所定数に等しく且つｎビットデータの最後のビットが真値であるときには、識別ビットを真値とするのが望ましい。これにより、（ｎ＋１）ビットシリアルコードの変化点数を高々Ｍ（Ｍ’）に抑えることができる。
【００３７】
以上のように、本発明の第１のエンコーダでは、パラレル・シリアル変換手段に、変化点数計数手段およびコード変換手段を加えた構成とし、変化点数計数手段において、ｎビットデータについて検出した変化点数が所定数Ｍ（＝（ｎ−１）／２以下の最大の整数値）を超えるときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させるので、変換後のｎビットデータの変化点数を高々Ｍに削減でき、当該エンコーダから出力される（ｎ＋１）ビットシリアルコードの変化点数をより少なくして、該（ｎ＋１）ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。
【００３８】
また、変化点数計数手段において、１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットをｎビットデータの先頭に付加した（ｎ＋１）ビットデータを検出対象データとし、変化点数が所定数Ｍ’（＝ｎ／２以下の最大の整数値）を超えるときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させるので、（ｎ＋１）ビットシリアルコードをシリアル転送する際に、１転送単位（（ｎ＋１）ビットシリアルコード）当たりの変化点数を高々（Ｍ’＋１）に削減でき、よって転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低ＥＭＩ化を確実に実現することができる。
【００３９】
変化点数計数手段において、検出対象データのビット数が奇数であって、ｎビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数Ｍ（Ｍ’）に等しく且つｎビットデータの最後のビットが真値のときに識別ビットを真値とすることにより、ｎビットデータの最後のビットと識別ビットの境界における変化点の発生を抑え、（ｎ＋１）ビットシリアルコードの変化点数を高々Ｍ（Ｍ’）に削減できるので、転送データに付加される付加情報（識別ビット）を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現することができる。
【００４０】
なお、付加情報が１ビットの識別ビットであるので、第２従来例のように付加情報自体に変化点が発生する可能性もなく、付加情報の複雑さゆえに転送単位ビット長が増加して、転送周波数の上昇によって低ＥＭＩ化が妨げられるおそれもない。
【００４１】
さらに具体的に、変化点数計数手段を、例えば、変化点を検出する（ｎ−１）個の２入力排他的論理和ゲートと、変化点数を計数する加算回路とを備えた構成で、コード変換手段を、例えば、約（ｎ／２）個のビット反転用の否定論理ゲートと、約（ｎ／２）個の変換または非変換を切り換えるスイッチとを備えた構成でそれぞれ実現可能である。つまり、ルックアップテーブルを用いた第１従来例に比べてはるかに少ない回路物量で、低ＥＭＩ化（ｎ＋１）ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【００４２】
（２） 本発明の第２のエンコーダは、パラレル・シリアル変換手段において、ｎビットデータ（ｎは任意の正整数）をシリアルデータに変換して出力し、該変換後のｎビットデータについて、変化点数計数手段により、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力し、該識別ビットが真値であるときには、コード変換手段により、変換後のｎビットデータの所定位置のビットを反転させ、該ｎビットデータに識別ビットを付加した（ｎ＋１）ビットシリアルコードを出力する。
【００４３】
本発明の第１のエンコーダにおいては、ｎビットパラレルデータについて、変化点数計数手段により変化点数を計数して識別ビットを生成し、コード変換手段によるコード変換または非変換を行った後に、パラレル・シリアル変換手段による変換を行って（ｎ＋１）ビットシリアルコードを出力したのに対し、本発明の第２のエンコーダでは、パラレル・シリアル変換手段により変換されたｎビットシリアルデータについて、変化点数計数手段により変化点数を計数して識別ビットを生成し、コード変換手段によるコード変換または非変換を行った後に、識別ビットを付加した（ｎ＋１）ビットシリアルコードを出力する。
【００４４】
本発明の第２のエンコーダにおいても、本発明の第１のエンコーダと同様に、変化点数計数手段において、ｎビットデータについて検出した変化点数が所定数Ｍ（＝（ｎ−１）／２以下の最大の整数値）を超えるときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させることにより、変換後のｎビットデータの変化点数を高々Ｍに削減できる。その結果として、当該エンコーダから出力される（ｎ＋１）ビットシリアルコードの変化点数をより少なくして、該（ｎ＋１）ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。
【００４５】
また、変化点数計数手段において、１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットをｎビットデータの先頭に付加した（ｎ＋１）ビットデータを検出対象データとし、変化点数が所定数Ｍ’（＝ｎ／２以下の最大の整数値）を超えるときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させることにより、（ｎ＋１）ビットシリアルコードをシリアル転送する際に、１転送単位（（ｎ＋１）ビットシリアルコード）当たりの変化点数を高々（Ｍ’＋１）に削減できる。その結果として、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低ＥＭＩ化を確実に実現することができる。
【００４６】
変化点数計数手段において、検出対象データのビット数が奇数であって、ｎビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数Ｍ（Ｍ’）に等しく且つｎビットデータの最後のビットが真値のときに識別ビットを真値とすることにより、ｎビットデータの最後のビットと識別ビットの境界における変化点の発生を抑え、（ｎ＋１）ビットシリアルコードの変化点数を高々Ｍ（Ｍ’）に削減でき、転送データに付加される付加情報（識別ビット）を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現することができる。
【００４７】
具体的構成については、本発明の第２のエンコーダでは、本発明の第１のエンコーダとは異なり、ｎビットシリアルデータについて処理を行うので、変化点数計数手段およびコード変換手段による処理を時間的に分けた２つの段階で行う必要があり、また、段階内でもビット単位のタイミング制御が必要となる。
【００４８】
例えば、タイミング制御用の回路を除けば、変化点数計数手段については、隣り合うビットを保持するフリップフロップと、変化点検出用の２入力排他的論理和ゲートと、変化点数を計数するカウンタとを備えた構成で実現でき、コード変換手段については、ｎビットシリアルデータを順次出力するシフトレジスタと、識別ビットを保持するフリップフロップと、ビット反転用の否定論理ゲートと、変換または非変換を切り換えるスイッチと、ｎビットデータに識別ビットを付加して出力するゲート群とを備えた構成で実現可能である。
【００４９】
本発明の第２のエンコーダでは、本発明の第１のエンコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第１従来例に比べるとはるかに少ない回路物量で低ＥＭＩ化（ｎ＋１）ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【００５０】
（３） 本発明の第１のデコーダは、本発明の第１または第２のエンコーダが出力する（ｎ＋１）ビットシリアルコードを、シリアル・パラレル変換手段により（ｎ＋１）ビットパラレルデータに変換し、該変換後の（ｎ＋１）ビットデータに付加されている識別ビットが真値であるときに、コード逆変換手段により、該（ｎ＋１）ビットデータの内の識別ビットを除くｎビットデータについて所定位置のビットを反転する。
【００５１】
なお、コード逆変換手段が反転するビット位置は、本発明の第１または第２のエンコーダにおいてコード変換手段が反転するビット位置と同一であることが必要である。これにより、当該エンコーダから出力された低ＥＭＩ化（ｎ＋１）ビットシリアルコードを元のｎビットパラレルデータに復号することができる。
【００５２】
具体的構成については、コード逆変換手段を、例えば、約（ｎ／２）個のビット反転用の否定論理ゲートと、約（ｎ／２）個の変換または非変換を切り換えるスイッチとを備えた構成で実現可能であり、ルックアップテーブルを用いた第１従来例に比べてはるかに少ない回路物量で、低ＥＭＩ化（ｎ＋１）ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【００５３】
（４） 本発明の第２のデコーダは、本発明の第１または第２のエンコーダが出力する（ｎ＋１）ビットシリアルコードを入力し、該（ｎ＋１）ビットシリアルコードに付加されている識別ビットが真値であるときに、コード逆変換手段により、該（ｎ＋１）ビットデータの内の識別ビットを除くｎビットデータについて所定位置のビットを反転し、コード逆変換手段が出力するｎビットデータをシリアル・パラレル変換手段によりｎビットパラレルデータに変換する。
【００５４】
なお、コード逆変換手段が反転するビット位置は、本発明の第１または第２のエンコーダにおいてコード変換手段が反転するビット位置と同一であることが必要である。これにより、本発明の第１または第２のエンコーダから出力された低ＥＭＩ化（ｎ＋１）ビットシリアルコードを元のｎビットパラレルデータに復号することができる。
【００５５】
具体的構成については、本発明の第２のデコーダでは、本発明の第１のデコーダとは異なり（ｎ＋１）ビットシリアルコードについて処理を行うので、タイミング制御用の回路を除けば、コード逆変換手段を、例えば、（ｎ＋１）ビットシリアルコードからｎビットデータと識別ビットとを分離するゲート群と、ｎビットシリアルデータを順次出力するシフトレジスタと、識別ビットを保持するフリップフロップと、ビット反転用の否定論理ゲートと、変換または非変換を切り換えるスイッチと、を備えた構成で実現可能である。
【００５６】
本発明の第２のデコーダでは、本発明の第１のデコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第１従来例に比べるとはるかに少ない回路物量で低ＥＭＩ化（ｎ＋１）ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【００５７】
（５） 本発明の第１のデータ転送装置は、データ送信側に本発明の第１または第２のエンコーダを備え、データ受信側に本発明の第１または第２のデコーダを備えて構成し、ｎビットデータに識別ビットを付加した（ｎ＋１）ビットシリアルコードをシリアル転送する。
【００５８】
なお、データ送信側に本発明の第１のエンコーダを備えた構成するとき、データ受信側には本発明の第１または第２の何れのデコーダを備えた構成としてもよい。また、データ送信側に本発明の第２のエンコーダを備えた構成の場合も同様で、組み合わせは自由である。
【００５９】
本発明の第１のデータ転送装置では、データ送信側から変化点数を低減した（ｎ＋１）ビットシリアルコードを出力し、データ受信側で該（ｎ＋１）ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。また、データ送信側のエンコーダおよびデータ受信側のデコーダを少ない回路物量で構成することができるので、装置コストを低減することができる。
【００６０】
（６） 本発明の第２のデータ転送装置は、データ送信側に変化点数計数手段およびコード変換手段を備えた構成とし、変化点数計数手段では、ｎビットシリアルデータ（ｎは任意の正整数）について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力し、識別ビットが真値であるときには、コード変換手段によりｎビットデータの所定位置のビットを反転して、該ｎビットデータに識別ビットを付加した（ｎ＋１）ビットシリアルコードを出力する。
【００６１】
一方、データ受信側は、コード逆変換手段を備えた構成とし、データ送信側からの（ｎ＋１）ビットシリアルコードを入力し、該（ｎ＋１）ビットデータに付加されている識別ビットが真値であるときに、該（ｎ＋１）ビットデータの内の識別ビットを除くｎビットデータについて所定位置のビットを反転させ、元のｎビットシリアルデータに復号する。このようにして、ｎビットデータに識別ビットを付加した（ｎ＋１）ビットシリアルコードをデータ送信側からデータ受信側へシリアル転送する。
【００６２】
本発明の第２のデータ転送装置は、データ送信側に本発明の第２のエンコーダにおける変化点数計数手段およびコード変換手段を備え、データ受信側に本発明の第２のデコーダにおけるコード逆変換手段を備えた構成である。
【００６３】
本発明の第２のデータ転送装置では、本発明の第２のエンコーダと同様に、変化点数計数手段において、ｎビットデータについて検出した変化点数が所定数Ｍ（＝（ｎ−１）／２以下の最大の整数値）を超えるときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させることにより、変換後のｎビットデータの変化点数を高々Ｍに削減できる。その結果として、データ送信側から出力される（ｎ＋１）ビットシリアルコードの変化点数をより少なくして、該（ｎ＋１）ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。
【００６４】
また、変化点数計数手段において、データ送信側で１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットをｎビットデータの先頭に付加した（ｎ＋１）ビットデータを検出対象データとし、変化点数が所定数Ｍ’（＝（ｎ／２）以下の最大の整数値）を超えるときに、コード変換手段によりｎビットデータのビットを１ビットおきに反転させることにより、（ｎ＋１）ビットシリアルコードをシリアル転送する際に、１転送単位（（ｎ＋１）ビットシリアルコード）当たりの変化点数を高々（Ｍ’＋１）に削減できる。その結果として、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低ＥＭＩ化を確実に実現することができる。
【００６５】
変化点数計数手段において、検出対象データのビット数が奇数であって、ｎビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数Ｍ（Ｍ’）に等しく且つｎビットデータの最後のビットが真値のときに識別ビットを真値とすることにより、ｎビットデータの最後のビットと識別ビットの境界における変化点の発生を抑え、（ｎ＋１）ビットシリアルコードの変化点数を高々Ｍ（Ｍ’）に削減できる。よって、転送データに付加される付加情報（識別ビット）を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現することができる。
【００６６】
このように、本発明の第２のデータ転送装置では、データ送信側から変化点数を低減した（ｎ＋１）ビットシリアルコードを出力し、データ受信側で該（ｎ＋１）ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。
【００６７】
具体的構成については、本発明の第２のエンコーダおよび本発明の第２のデコーダと同様の構成で実現可能であり、データ送信側のコード生成部分とデータ受信側のコード復号部分をより少ない回路物量で構成することができるので、装置コストを低減することができる。
【００６８】
【発明の実施の形態】
以下、本発明のエンコーダ、デコーダおよびデータ転送装置の好適な実施の形態について、〔第１実施形態〕から〔第９実施形態〕までを順に図面を参照して詳細に説明する。なお、以下では、特に明記しない限り、論理値として真値を“１”、偽値を“０”とする正論理表現で説明を行うが、負論理表現を用いても全く同様の説明を行うことができ、正論理表現が本発明の権利範囲を限定するものではない。
【００６９】
〔第１実施形態〕
図１は本発明の第１実施形態に係るエンコーダの回路構成図である。本実施形態のエンコーダは、０〜７個の変化点数を持つ８ビットパラレルデータを入力して、０〜４個の変化点数を持つ識別ビット付き低ＥＭＩ化９ビットシリアルコードを出力するものである。ここで、識別ビットは、当該エンコーダにおいて、変化点数を低減するためのコード変換を行ったか否かを示す。
【００７０】
図１において、本実施形態のエンコーダは、８ビットデータbit0〜bit7（ｎ＝８）について、隣り合うビット間で値が変化する変化点数を計数し、該計数結果が３（所定数）を超えたときに真値となる識別ビットbit8’を出力する変化点数計数回路１と、識別ビットbit8’が真値であるときに、８ビットデータbit0〜bit7の偶数番目（所定位置）のビットbit0， bit2， bit4およびbit6を反転させるコード変換回路３と、コード変換回路３によりコード変換した８ビットデータbit0’〜bit7’に識別ビットbit8’をＭＳＢとして付加した９ビットデータbit0’〜bit8’を９ビットシリアルコードに変換して出力するパラレル・シリアル変換回路５と、を備えた構成である。
【００７１】
変化点数計数回路１は、７個の２入力ＥＸＯＲ（排他的論理和）ゲートを持つ変化点検出回路１１と、計数回路１２とを備えている。
【００７２】
変化点検出回路１１では、７個の２入力ＥＸＯＲゲートに、隣り合うビット（bit0とbit1、bit1とbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8）をそれぞれ入力して、互いに異なる値を持っているか否かを検出している。ここで、ＥＸＯＲゲートは２つの入力の値が互いに異なるときに真値“１”を出力することから、７個の２入力ＥＸＯＲゲートにより８ビットデータbit0〜bit7の変化点を検出することが可能となる。
【００７３】
計数回路１２は、７個の２入力ＥＸＯＲゲートの出力を入力して、８ビットデータbit0〜bit7の変化点を計数し、該計数結果が３を超えたときに真値“１”となる識別ビットbit8’を出力する。例えば、７個の入力について真値を計数する加算回路を備えて、該加算回路の第３桁目出力を識別ビットbit8’とすることにより実現できる。
【００７４】
また、コード変換回路３は、４個のＮＯＴゲートを持つインバータ３１と、４個の２入力切換スイッチを持つスイッチ３２とを備えている。
【００７５】
インバータ３１は、８ビットデータbit0〜bit7の偶数番目のビットbit0， bit2， bit4およびbit6を反転させ、スイッチ３２は、偶数番目のビットbit0， bit2， bit4およびbit6について、識別ビットbit8’が“０”のときはそのままスルーさせ、識別ビットbit8’が“１”のときはインバータ３１の出力を選択する。つまり、コード変換回路３の出力（８ビットデータ）bit0’〜bit7’は、８ビットデータbit0〜bit7の変化点数が３以下のときにはそのままスルーさせたものとなり、８ビットデータbit0〜bit7の変化点数が３を超えるときには偶数番目のビットbit0， bit2， bit4およびbit6を反転させたものとなる。
【００７６】
ここでは、データのビット位置を０番目からカウントしており、１桁目のビットが０番目のビットである。なお、この表現は本発明の権利範囲を限定するものではない。
【００７７】
パラレル・シリアル変換回路５は、コード変換回路３の出力bit0’〜bit7’に対して変化点数計数回路１の出力である識別ビットbit8’をＭＳＢとして付加した９ビットデータbit0’〜bit8’を入力し、これを９ビットシリアルコードに変換して出力する。
【００７８】
次に、本第１実施形態のエンコーダにおける原理的説明、即ち識別ビットbit8’の生成条件や９ビットシリアルコードにおける配置等についての説明を行い、また、統計的解析から９ビットシリアルコードにおける変化点数の削減効果を導く。
【００７９】
まず、上記［性質２］から、変化点数Ｎpを持つ８ビットデータbit0〜bit7について１ビットおきに反転したときには、反転後の８ビットデータbit0’〜bit7’における変化点数ＮqはＮq＝７−Ｎpである。このことから、７個の変化点を持つ８ビットデータについて１ビットおきに反転すると、反転後の８ビットデータの変化点数は０個になる。同様に、６個の変化点を持つときは１個に、５個の変化点を持つときは２個に、４個の変化点を持つときは３個に、３個の変化点を持つときは４個に、２個の変化点を持つときは５個に、１個の変化点を持つときは６個に、０個の変化点を持つときは７個になる。
【００８０】
また、本発明では、コード変換手段においてビット反転させる所定位置を、ｎビットデータの奇数番目または偶数番目のビットとするのが望ましく、また変化点数計数手段における所定数ＭをＭ＝（ｎ−１）／２以下の最大の整数値とするのが望ましい。本実施形態ではｎ＝８であるので、（ｎ−１）／２＝３．５以下で最大の整数値３を変化点数計数回路１における所定数Ｍとし、また、コード変換回路３では８ビットデータbit0〜bit7の偶数番目のビット（bit0， bit2， bit4， bit6）を反転している。
【００８１】
つまり、８ビットデータbit0〜bit7の変化点数が０個から３個のときには、コード変換回路３は変換を行わずに８ビットデータbit0’〜bit7’の変化点数も０個から３個のままであり、ビットデータbit0〜bit7の変化点数が４個から７個のときには、コード変換回路３は変換を行って８ビットデータbit0’〜bit7’の変化点数は３個から０個に削減される。したがって、変換後の８ビットデータbit0’〜bit7’の変化点数は高々Ｍ＝３に削減されたことになる。
【００８２】
ここで、本第１実施形態のエンコーダによって生成される９ビットシリアルコードの具体例を図２に例示する。なお、以下の説明では、本実施形態のエンコーダによって生成されるシリアルコードがデータ転送装置のデータ送信回路側で用いられることを前提として、「転送」という語を使用する。
【００８３】
図２（ａ）には、対比を行うために、転送単位を８ビットとして単なるパラレル・シリアル変換により生成される８ビットシリアルコード（bit0〜bit7）を４単位分示している。図２（ｂ）には、本実施形態のエンコーダによって生成され転送単位を９ビットとする９ビットシリアルコード（bit0’〜bit8’）を４単位分示す。なお、両者の入力（８ビットパラレルデータbit0〜bit7）は同一であり、図において右側（転送単位データのＬＳＢ側）のビットから順次出力されるものとする。また、データの上方にある下向き矢印は、隣り合うビット間で値が変化する変化点が存在することを示している。
【００８４】
ここで、両者のデータの変化点数について比較すると、図２（ａ）では、第１転送データから第４転送データまで順に０個，１個，７個，３個の変化点を持ち、４個の転送データの境界に２個の変化点を持つので、合計で１３個の変化点を持つのに対し、図２（ｂ）では、第１転送データから第４転送データまで順に０個，１個，０個，４個の変化点を持ち、４個の転送データの境界に３個の変化点を持つので、合計で８個の変化点を持っている。つまり、本具体例では、本実施形態のエンコーダにより、データの変化点数を１３から８に削減できたことになる。
【００８５】
また、個々の９ビットシリアルコード（bit0’〜bit8’）について、変化点数が高々４個に削減されており、Ｍ個ではなく（Ｍ＋１）個となっているが、これは、パラレル・シリアル変換回路５において、コード変換手段回路３の出力である８ビットデータbit0’〜bit7’のＭＳＢ側に識別ビットbit8’を付加しているので、この識別ビットbit8’とのビット境界が新たに変化点が存在し得る箇所となるためである。
【００８６】
次に、本第１実施形態のエンコーダでは、生成される９ビットシリアルコード（bit0’〜bit8’）において、追加した識別ビット（bit8’）をデータのＭＳＢに配置しているが、この妥当性について図３を参照して説明する。図３（ａ）には識別ビットをデータのＭＳＢに配置したときのシリアルコードを示し、図３（ｂ）には識別ビットをデータのＬＳＢまたはＭＳＢ以外の位置に配置したときのシリアルコードを示す。
【００８７】
本実施形態のエンコーダでは、変化点数計数回路１の変化点検出回路１１において、８ビットデータbit0〜bit7の隣り合うビットについて変化点を検出しており、９ビットシリアルコードの内の識別ビットを除く８ビットについては、コード変換回路３による変換によってビット境界が変化点になる確率は５０％以下に削減される。以下では、このようなビット境界を「制御可能な変化点」と呼び、図３において、白抜きの矢印で示す。
【００８８】
一方、転送データの境界で隣り合うビットについては変化点の検出をしていない。つまり、転送データの境界における変化点の有無は、識別ビットの値、即ちコード変換回路３による変換または非変換に影響を与えておらず、また、転送データの境界で隣り合うビットは互いに独立であるので、転送データの境界が変化点となる確率は５０％である。以下では、このようなビット境界を「制御不可能な変化点」と呼び、図３において塗りつぶした矢印で示す。
【００８９】
また、パラレル・シリアル変換回路５において付加される識別ビットの前後のビット境界についても、変化点の検出をしておらず、識別ビットとその前後のビットとは互いに独立である。したがって、識別ビットの前後のビット境界（２箇所）についても、転送データの境界が変化点となる確率は５０％であり、制御不可能な変化点である。
【００９０】
つまり、図３（ｂ）に示すように、１転送単位の９ビットシリアルコードには、本来、転送データの境界と識別ビットの前後のビット境界の合計３箇所に制御不可能な変化点が存在することになる。制御不可能な変化点が多く存在すると、全体としての変化点の発生する確率が、何もしなかったときの変化点の発生確率である５０％に近づき変化点数の削減率が低下する。
【００９１】
そこで、本実施形態のエンコーダでは、図３（ａ）に示すように、識別ビットの後方のビット境界が転送データの境界に重なるように、識別ビットを９ビットシリアルコードのＭＳＢに配置して、１転送単位当たりの制御不可能な変化点を２箇所に削減しているのである。なお、識別ビットの前方のビット境界が転送データの境界に重なるように、識別ビットを９ビットシリアルコードのＬＳＢに配置しても、１転送単位当たりの制御不可能な変化点を２箇所に削減することができる。
【００９２】
以上をまとめると、本第１実施形態のエンコーダでは、変化点数計数回路１における所定数をＭ＝３とし、コード変換回路３において、識別ビットbit8’が“１”のときに８ビットデータbit0〜bit7の偶数番目のビット（bit0， bit2， bit4， bit6）を反転することとしているので、コード変換手段回路３の出力である８ビットデータbit0’〜bit7’の変化点数を高々Ｍ＝３個におさえることができる。また、パラレル・シリアル変換回路５において、コード変換手段回路３の出力である８ビットデータbit0’〜bit7’のＭＳＢ側に識別ビットbit8’を付加しているので、９ビットシリアルコード（bit0’〜bit8’）の変化点数を高々Ｍ＋１＝４個におさえることができ、シリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数を高々Ｍ＋２＝５個におさえることができる。
【００９３】
次に、統計的解析から、本第１実施形態のエンコーダの９ビットシリアルコードにおける変化点数の削減効果を導く。
【００９４】
図４は、何も施さない（本実施形態のエンコーダによるコード変換を施さない）通常の８ビットデータについて変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示したものである。
【００９５】
ここで、データのビット長をｎとし、該ｎビットデータが持つ変化点数をｍとするとき、変化点の発生し得るビット境界は（ｎ−１）箇所存在して（上記［性質１］）、変化点数ｍは０以上（ｎ−１）以下の整数値をとる。また、変化点はどのビット境界でも独立して発生し得るため、変化点の発生は
２項係数： (n-1)Ｃm
で計算できる。さらに、変化点は、隣り合うビットが「０１」，「１０」となる２通りのときに発生するので、変化点数ｍのｎビットデータが発生する頻度は、
２×(n-1)Ｃm
により求めることができる。
【００９６】
図４において、変化点数が０になる８ビットデータは２個（即ち「００００００００」，「１１１１１１１１」）あり、変化点数が１個になる８ビットデータは例えば「０００００００１」，「１１１１００００」など１４個あり、変化点数が３個になる８ビットデータは４２個あり、さらに、変化点数が７になる８ビットデータは２個（即ち「１０１０１０１０」，「０１０１０１０１」）あることを示している。また累積は、変化点数が０から指定した変化点数までの頻度の合計であり、単位長８ビットのデータを転送する場合には２５６となる。
【００９７】
図５には、何も施さない通常の９ビットデータについて変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。
【００９８】
本実施形態のエンコーダは、元々８ビットのデータを９ビットデータに変換して出力するものであるが、図４および図５から、変換後の９ビットデータにより変化点数をどこまで抑えることが可能であるかを読みとることもできる。つまり、元の８ビットデータの累積は２５６であり、図５において累積が２５６以上になるのは変化点数が４のときであるので、変換後の９ビットデータが変化点数を高々４個持つように、変化点数計数回路１において所定数を３とすべきであることが読みとれる。
【００９９】
図６には、本実施形態により生成される９ビットシリアルコードについて、変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。
【０１００】
上述のように、本実施形態のエンコーダでは、変化点数計数回路１における所定数をＭ＝３とし、コード変換回路３における偶数番目のビット反転により８ビットデータbit0’〜bit7’の変化点数を高々Ｍ＝３個に抑え、パラレル・シリアル変換回路５における識別ビットbit8’の付加によっても９ビットシリアルコード（bit0’〜bit8’）の変化点数を高々Ｍ＋１＝４個に抑えている。このことは、図４および図６を対比することによっても、「変化点数が０から７の範囲に分布している８ビットデータが、変化点数が０から４の範囲に分布している９ビットシリアルコードに変換されている」として読みとることができる。
【０１０１】
図７には、本実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて、変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。
【０１０２】
上述のように、本第１実施形態のエンコーダでは、シリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数を高々Ｍ＋２＝５個におさえているが、このことは、図７からも、「変化点数が０から５の範囲に分布している」として読みとることができる。
【０１０３】
次に、各データの変化点数の平均値を算出し、その比較によって本実施形態のエンコーダの９ビットシリアルコードにおける変化点数の削減効果を導く。
【０１０４】
まず、何も施さない通常の８ビットデータについて算出すると、変化点の発生する箇所は７箇所であり、それぞれが変化点となる確率は５０％であるので、変化点数の平均値は０．５×７＝３．５となる。一方、本実施形態により生成される９ビットシリアルコードについては、図６の分布から、
（１６＋５６×２＋１１２×３＋７０×４）／２５６＝２．９０６２５
≒２．９１
として求めることができる。つまり、本実施形態のエンコーダによって８ビットデータを９ビットシリアルコードに変換することにより、変化点数を約１６．９６％削減できたことになる。
【０１０５】
また、シリアルデータ転送におけるデータ境界まで含めて計算すると、何も施さない通常の９ビットデータについて、変化点数の平均値は０．５×８＝４．０である。これに対して、本実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについては、図７の分布から、
（１８＋７２×２＋１６８×３＋１８２×４＋７０×５）／５１２
＝３．４０６２５≒３．４１
として求められる。つまり、本実施形態のエンコーダによって８ビットデータを９ビットシリアルコードに変換してシリアルデータ転送する場合において、データ境界の変化点の発生を考慮したとしても、変化点数を約１４．８４％削減できたことになる。
【０１０６】
最後に具体的な回路構成について検討する。
【０１０７】
本第１実施形態では、変化点数計数回路１を、変化点を検出する７個の２入力ＥＸＯＲゲートと変化点数を計数する加算回路とを備えた構成で、コード変換回路３を、４個のビット反転用のＮＯＴゲートと、４個の変換または非変換を切り換える２入力切換スイッチとを備えた構成でそれぞれ実現している。よって、ルックアップテーブルを用いた第１従来例と比較すると、はるかに少ない回路物量で低ＥＭＩ化９ビットシリアルコードを出力するエンコーダを構成することができる。つまり、回路コスト、ひいては適用される製品コストを低減することができる。
【０１０８】
また、変化点数が少ないこと即ち電気信号の変化が少ないことによって回路の消費電力も削減されるので、本実施形態のエンコーダから出力される９ビットシリアルコードを用いる回路の消費電力を低減することも可能である。
【０１０９】
〔第２実施形態〕
図８は本発明の第２実施形態に係るデコーダの回路構成図である。
【０１１０】
図８において、本実施形態のデコーダは、第１実施形態のエンコーダが出力する識別ビット（bit8’）付きの９ビットシリアルコードを９ビットパラレルデータに変換するシリアル・パラレル変換回路７と、シリアル・パラレル変換回路７によって変換した後の９ビットデータに付加されている識別ビットbit8’が真値であるときに、該９ビットデータの内の識別ビットbit8’を除く８ビットデータbit0’〜bit7’について偶数番目（所定位置）のビットbit0’， bit2’， bit4’およびbit6’を反転させるコード逆変換回路９と、を備えた構成である。
【０１１１】
コード逆変換回路９は、４個のＮＯＴゲートを持つインバータ９１と、４個の２入力切換スイッチを持つスイッチ９２とを備えている。
【０１１２】
インバータ９１は、８ビットデータbit0’〜bit7’の偶数番目のビットbit0’， bit2’， bit4’およびbit6’を反転させる。スイッチ９２は、偶数番目のビットbit0’， bit2’， bit4’およびbit6’について、識別ビットbit8’が“０”のときはそのままスルーさせ、識別ビットbit8’が“１”のときはインバータ９１の出力を選択する。
【０１１３】
本第２実施形態のデコーダでは、上述した第１実施形態のエンコーダが出力する９ビットシリアルコードを、シリアル・パラレル変換回路７により９ビットパラレルデータに変換し、該変換後の９ビットデータに付加されている識別ビットbit8’が真値であるときに、コード逆変換回路９により、該９ビットデータの内の識別ビットbit8’を除く８ビットデータbit0’〜bit7’について偶数番目のビットbit0’， bit2’， bit4’およびbit6’を反転する。なお、コード逆変換回路９が反転するビット位置は、第１実施形態のエンコーダにおいてコード変換回路３が反転するビット位置と同一であることが必要である。これにより、第１実施形態のエンコーダから出力された低ＥＭＩ化９ビットシリアルコードを元の８ビットパラレルデータに復号することができる。
【０１１４】
以上のように、本第２実施形態のデコーダでは、コード逆変換回路９を、４個のビット反転用のＮＯＴゲートと４個の変換または非変換を切り換える２入力切換スイッチとを備えた構成で実現できるから、ルックアップテーブルを用いた第１従来例に比べてはるかに少ない回路物量で低ＥＭＩ化９ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【０１１５】
〔第３実施形態〕
図９は本発明の第３実施形態に係るデータ転送装置の構成図である。
【０１１６】
図９において、本実施形態のデータ転送装置は、データ送信回路１１０、データ受信回路１２０および伝送線路１３０を備えた構成であり、データ送信回路１１０に第１実施形態のエンコーダ１１１を備え、データ送信回路１２０に第２実施形態のデコーダ１２２を備えた構成である。
【０１１７】
データ送信回路１１０では、エンコーダ１１１において、変化点数計数回路１により、８ビットデータbit0〜bit7について、隣り合うビット間で値が変化する変化点数を計数し、該計数結果が３（所定数）を超えたときに真値となる識別ビットbit8’を出力し、またコード変換回路３においては、識別ビットbit8’が真値であるときに、８ビットデータbit0〜bit7の偶数番目（所定位置）のビットbit0， bit2， bit4およびbit6を反転し、該コード変換回路３によりコード変換した８ビットデータbit0’〜bit7’に識別ビットbit8’をＭＳＢとして付加した９ビットデータbit0’〜bit8’を、パラレル・シリアル変換回路５によって９ビットシリアルコードに変換して出力する。９ビットシリアルコードは、出力回路１１２を介して伝送路１３０上に出力される。なお、出力回路１１２は、少なくとも出力バッファとデータ送信の制御を行う制御回路とを備えた構成である。
【０１１８】
データ受信回路１２０では、伝送路１３０上の９ビットシリアルコードを入力回路１２１を介して入力し、デコーダ１２２において、シリアル・パラレル変換回路７により、該９ビットシリアルコードを９ビットパラレルデータに変換し、コード逆変換回路９では、シリアル・パラレル変換回路７によって変換した後の９ビットデータに付加されている識別ビットbit8’が真値であるときに、該９ビットデータの内の識別ビットbit8’を除く８ビットデータbit0’〜bit7’について偶数番目（所定位置）のビットbit0’， bit2’， bit4’およびbit6’を反転させ、元の８ビットデータbit0〜bit7に復号する。
【０１１９】
このように、本第３実施形態のデータ転送装置では、データ送信回路１１０から変化点数を低減した９ビットシリアルコードを出力し、データ受信回路１２０で該９ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。また、データ送信回路１１０のエンコーダ１１１およびデータ受信回路１２０のデコーダ１２２を少ない回路物量で構成することができるので、装置コストを低減することができる。
【０１２０】
なお、以上説明した第１実施形態から第３実施形態までのエンコーダ、デコーダおよびデータ転送装置では、識別ビットbit8’を９ビットデータ（９ビットシリアルコード）bit0’〜bit8’のＭＳＢに配置したが、ＬＳＢに配置するようにしてもよい。
【０１２１】
〔第４実施形態〕
図１０は本発明の第４実施形態に係るエンコーダの回路構成図である。
【０１２２】
図１０において、本実施形態のエンコーダは、変化点数計数回路２、コード変換回路３およびパラレル・シリアル変換回路５を備えた構成である。コード変換回路３およびパラレル・シリアル変換回路５については、第１実施形態のエンコーダと同じ構成であるので、ここでは、変化点数計数回路２について詳細に説明する。
【０１２３】
変化点数計数回路２は、８個の２入力ＥＸＯＲ（排他的論理和）ゲートを持つ変化点検出回路２１と、計数回路２２と、２入力ＡＮＤゲート２３と、２入力ＯＲゲート２４と、ディレイ回路２５とを備えている。
【０１２４】
変化点検出回路２１の内、上方の７個の２入力ＥＸＯＲゲートでは、第１実施形態と同様に、隣り合うビット（bit0とbit1、bitとbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8）をそれぞれ入力して、互いに異なる値を持ってビット境界に変化点が発生したか否かを検出している。また、追加した最下方の２入力ＥＸＯＲゲートには、８ビットデータのＬＳＢ（bit0）と識別ビットbit8’をディレイ回路２５で所定時間遅延した識別ビットbit8”を入力して、互いに異なる値を持ってビット境界に変化点が発生したか否かを検出している。
【０１２５】
つまり、変化点検出回路２１では、８ビットデータbit0〜bit7のＬＳＢ側に当該エンコーダが１つ前に扱った９ビットシリアルコードのＭＳＢ（識別ビットbit8”）を追加した９ビットデータを検出対象のデータとしている。したがって、ディレイ回路２５は、当該エンコーダが８ビットデータを入力して９ビットシリアルコードを出力するまでの１周期の時間だけ遅延させる遅延回路か、或いは、該周期の中盤のタイミングで識別ビットbit8’をセットするフリップフロップで構成すればよい。
【０１２６】
計数回路２２は、８個の２入力ＥＸＯＲゲートの出力を入力して、検出対象の９ビットデータの変化点を計数し、該計数結果が４（所定数）を超えたときに真値“１”となる信号Σ＞４を出力すると共に、該計数結果が４（所定数）に等しいときに真値“１”となる信号Σ＝４を出力する。例えば、８個の１ビット値の加算の場合、とりうる値は「００００」「０００１」「００１０」「００１１」「０１００」「０１０１」「０１１０」「０１１１」「１０００」の９種類になる。このため、信号Σ＝４は「０１００」と比較することにより、また、信号Σ＞４はbitとbit３の論理和（ＯＲ）と、Σ＝４の否定との論理積（ＡＮＤ）をとることにより、算出することができる。
【０１２７】
２入力ＡＮＤゲート２３では、８ビットデータのＭＳＢ（bit7）と計数回路２２の出力信号Σ＝４との論理積をとり、２入力ＯＲゲート２４では、該２入力ＡＮＤゲート２３の出力と計数回路２２の出力信号Σ＞４との論理和をとっている。
【０１２８】
これにより、識別ビットbit8’は、検出対象の９ビットデータの変化点数が所定数４を超えたとき、或いは、検出対象の９ビットデータの変化点数が所定数４に等しく且つ８ビットデータのＭＳＢ（bit7）が真値であるときに真値となる。
【０１２９】
次に、本第４実施形態のエンコーダにおける原理的説明、即ち識別ビットbit8’の生成条件や９ビットシリアルコードにおける配置等についての説明を行い、また、統計的解析から９ビットシリアルコードにおける変化点数の削減効果を導く。
【０１３０】
なお、上述のように、本第４実施形態では、８ビットデータbit0〜bit7のＬＳＢ側に当該エンコーダが１つ前に扱った９ビットシリアルコードのＭＳＢ（識別ビットbit8”）を追加した９ビットデータ（bit8”， bit0〜bit7）を検出対象のデータとしている。
【０１３１】
したがって、上記［性質２］から、８個の変化点を持つ９ビットデータについて１ビットおきに反転すると、反転後の９ビットデータの変化点数は０個になる。同様に、７個の変化点を持つときは１個に、６個の変化点を持つときは２個に、５個の変化点を持つときは３個に、４個の変化点を持つときは４個に、３個の変化点を持つときは５個に、２個の変化点を持つときは６個に、１個の変化点を持つときは７個に、０個の変化点を持つときは８個になる。
【０１３２】
なお、本実施形態では、ｎ＝８であるが変化点数の検出対象データを１ビット拡張しているので、（（ｎ＋１）−１）／２＝４．０以下で最大の整数値４を変化点数計数回路２における所定数Ｍ’とし、また、コード変換回路３では８ビットデータbit0〜bit7の偶数番目のビット（bit0， bit2， bit4， bit6）を反転している。
【０１３３】
コード変換回路３は、９ビットデータ（bit8”， bit0〜bit7）については奇数番目のビットを反転しており、該エンコーダが１つ前に扱った９ビットシリアルコードのＭＳＢ（識別ビットbit8”）および８ビットデータのＭＳＢ（bit7）を反転ビットとしていないことに留意すべきである。つまり、９ビットデータ（bit8”， bit0〜bit7）の変化点数が０個から４個のときには、コード変換回路３は変換を行わずに８ビットデータbit0’〜bit7’の変化点数も０個から４個のままであり、９ビットデータ（bit8”， bit0〜bit7）の変化点数が５個から８個のときには、コード変換回路３は変換を行って８ビットデータbit0’〜bit7’の変化点数は３個から０個に削減される。したがって、変換後の８ビットデータbit0’〜bit7’の変化点数は高々Ｍ’＝４に削減されたことになる。
【０１３４】
ここで、本第４実施形態のエンコーダによって生成される９ビットシリアルコードの具体例を図１１に例示する。なお、以下の説明では、本実施形態のエンコーダによって生成されるシリアルコードがデータ転送装置のデータ送信回路側で用いられることを前提として、「転送」という語を使用する。
【０１３５】
図１１（ａ）には、第１実施形態の図２と同様に、対比を行うため、転送単位を８ビットとして単なるパラレル・シリアル変換により生成される８ビットシリアルコード（bit0〜bit7）を４単位分示している。また、図１１（ｂ）には、本実施形態のエンコーダによって生成され転送単位を９ビットとする９ビットシリアルコード（bit0’〜bit8’）を４単位分示す。
【０１３６】
ここで、両者のデータの変化点数について比較すると、図１１（ａ）では、第１転送データから第４転送データまで順に０個，１個，７個，３個の変化点を持ち、４個の転送データの境界に２個の変化点を持つので、合計で１３個の変化点を持つのに対し、図１１（ｂ）では、第１転送データから第４転送データまで順に０個，１個，０個，４個の変化点を持ち、４個の転送データの境界に２個の変化点を持つので、合計で７個の変化点を持っている。つまり、本具体例では、本実施形態のエンコーダにより、データの変化点数を１３から７に削減できたことになる。
【０１３７】
上述したように、上述した第１実施形態のエンコーダでは、変化点数計数回路１における所定数をＭ＝３とし、コード変換回路３において、識別ビットbit8’が“１”のときに８ビットデータbit0〜bit7の偶数番目のビットを反転して、コード変換手段回路３の出力である８ビットデータbit0’〜bit7’の変化点数を高々Ｍ＝３個におさえている。また、パラレル・シリアル変換回路５において、コード変換手段回路３の出力である８ビットデータbit0’〜bit7’のＭＳＢ側に識別ビットbit8’を付加した９ビットシリアルコード（bit0’〜bit8’）の変化点数を高々Ｍ＋１＝４個におさえている。さらに、シリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数を高々Ｍ＋２＝５個におさえている。
【０１３８】
これに対して、本第４実施形態のエンコーダでは、変化点数計数回路２において、変化点を検出する対象データを１ビット拡張した９ビットデータ（bit8”， bit0〜bit7）とし、所定数Ｍ’を（ｎ／２）＝４．０以下で最大の整数値４としている。そして、検出対象の９ビットデータの変化点数が所定数４を超えたとき、或いは、検出対象の９ビットデータの変化点数が所定数４に等しく且つ８ビットデータのＭＳＢ（bit7）が真値であるときに、識別ビットbit8’を真値にして、コード変換手段回路３において８ビットデータbit0〜bit7の偶数番目ビットを反転することにより、コード変換手段回路３の出力である８ビットデータbit0’〜bit7’の変化点数を高々Ｍ’＝４個におさえている。そして、９ビットシリアルコード（bit0’〜bit8’）の変化点数を高々Ｍ’＝４個におさえ、さらに、シリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数も高々Ｍ’＝４個におさえている。
【０１３９】
まず、本第４実施形態において、上記の第１実施形態のようにシリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数が９ビットシリアルコード（bit0’〜bit8’）の変化点数よりも１個増えないのは、変化点数計数回路２において、変化点を検出する対象データを１ビット拡張し、８ビットデータbit0〜bit7のＬＳＢ側に当該エンコーダが１つ前に扱った９ビットシリアルコードのＭＳＢ（識別ビットbit8”）を追加した９ビットデータ（bit8”， bit0〜bit7）を検出対象のデータとしたことによる。つまり、第１実施形態では、図３を参照して説明したように、データの境界が制御不可能な変化点となっていたが、本第４実施形態では、データの境界を変化点の検出対象とすることにより、データの境界を制御可能な変化点にすることができたためである。
【０１４０】
次に、本第４実施形態において、第１実施形態のように９ビットシリアルコード（bit0’〜bit8’）の変化点数が８ビットデータbit0’〜bit7’の変化点数よりも１個増えないのは、変化点数計数回路２において、識別ビットbit8’が真値となる条件に、「検出対象の９ビットデータ（bit8”， bit0〜bit7）の変化点数が所定数Ｍ’＝４に等しく且つ８ビットデータbit0〜bit7のＭＳＢ（bit7）が真値であるとき」という条件を加えたことによる。つまり、第１実施形態では、図３を参照して説明したように、８ビットデータbit0’〜bit7’と識別ビットbit8’とのビット境界が制御不可能な変化点となっていたが、本実施形態では、該ビット境界で変化点が発生しないように回路を工夫することにより、該ビット境界を制御可能な変化点にしたためである。
【０１４１】
以下では、上記追加条件を逆説的に導くことにする。
【０１４２】
まず、９ビットシリアルコード（bit0’〜bit8’）の変化点数が（Ｍ’＋１）になり得るのは、変化点数計数回路２における計数結果が所定数Ｍ’に等しいときのみである。この時、計数結果が所定数Ｍ’を超えていないので本来の識別ビットbit8’は偽値である。本実施形態では識別ビットbit8’が９ビットデータbit0’〜bit8’のＭＳＢに配置されており、８ビットデータbit0’〜bit7’のＭＳＢ（bit7’）と識別ビットbit8’とのビット境界に変化点が発生する条件は、識別ビットbit8’が偽値であるのでＭＳＢ（bit7’）が真値のときのみである。一方、変化点を検出する対象データ（bit8”， bit0〜bit7）のビット数は（ｎ＋１）＝９で奇数であるので、変化点の計数結果が所定数Ｍ’＝４に等しいときは、コード変換回路３による変換を行っても行わなくても変化点数は４のままで変化しない。
【０１４３】
したがって、８ビットデータbit0〜bit7のＭＳＢ（bit7）がコード変換回路３におけるビット反転の対象でない場合には、変化点数計数回路２の計数結果が所定数Ｍ’＝４に等しく且つ８ビットデータbit0〜bit7のＭＳＢ（bit7）が真値のときに識別ビットbit8’を真値にすれば、コード変換回路３によるビット反転が行われても８ビットデータbit0’〜bit7’のＭＳＢ（bit7’）の値は変わらず真値のままであるので、８ビットデータbit0’〜bit7’のＭＳＢ（bit7’）と識別ビットbit8’とのビット境界に変化点が発生しなくなる。その結果として、９ビットシリアルコード（bit0’〜bit8’）の変化点数を高々Ｍ’＝４に抑えることができるのである。
【０１４４】
これを具体例を挙げて説明する。変化点数が４の９ビットデータを「００１１００１１０」とする（ＭＳＢ（bit7）＝０の例）とき、コード変換回路３によるビット反転は行われないので、変換後の９ビットデータは「００１１００１１０」のままであり、ＭＳＢ側に識別ビットbit8’＝０を付加しても変化点は発生せずに変化点数は４である。また、変化点数が４の９ビットデータを「１０１１００１１１」とする（ＭＳＢ（bit7）＝１の例）とき、コード変換回路３によるビット反転が行われるが、変換後には変化点数が４の９ビットデータ「１１１００１１０１」となり、ＭＳＢ側に識別ビットbit8’＝１を付加しても変化点は発生せずに変化点数は４である。
【０１４５】
なお、上述のように、８ビットデータbit0’〜bit7’と識別ビットbit8’とのビット境界を制御可能な変化点にするためには、「検出対象の９ビットデータ（bit8”， bit0〜bit7）の変化点数が所定数Ｍ’＝４に等しく且つ８ビットデータbit0〜bit7のＭＳＢ（bit7）が真値であるときに識別ビットbit8’を真値とする」条件を加えることの前提として、「識別ビットbit8’が９ビットデータbit0’〜bit8’のＭＳＢに配置されること」、「変化点を検出する対象データのビット数が奇数であること」、並びに、「８ビットデータbit0〜bit7のＭＳＢ（bit7）がコード変換回路３におけるビット反転の対象でないこと」の各条件が必要である。ちなみに、変化点を検出する対象データのビット数が偶数である場合には、コード変換回路３による変換を行っても行わなくても変化点数が変化しないという状態が存在しない。
【０１４６】
次に、統計的解析から本第４実施形態のエンコーダの９ビットシリアルコードにおける変化点数の削減効果を導く。
【０１４７】
図１２は、本実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて、変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示したものである。上述のように、本実施形態のエンコーダでは、シリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数を高々Ｍ’＝４個におさえているが、このことは、図１２からも、「変化点数が０から４の範囲に分布している」として読みとることができる。
【０１４８】
次に、各データの変化点数の平均値を算出し、その比較によって本実施形態のエンコーダの９ビットシリアルコードにおける変化点数の削減効果を導く。
【０１４９】
まず、何も施さない通常の８ビットデータについて、シリアルデータ転送におけるデータ境界まで含めて変化点数の平均値を計算すると、第１実施形態でも示したように０．５×８＝４．０である。これに対して、本実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて算出すると、図１２の分布から、（１８＋７２×２＋１６８×３＋２５２×４）／５１２＝３．２６９５≒３．２７として求められる。つまり、本実施形態のエンコーダによって８ビットデータを９ビットシリアルコードに変換してシリアルデータ転送する場合において、データ境界の変化点の発生を考慮したとしても、変化点数を約１８．２５％削減できたことになる。
【０１５０】
さらに、図１３には、何も施さない（本実施形態のエンコーダによるコード変換を施さない）通常の１０ビットデータについて変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。図１３を参照すると、本実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めた変化点数の発生分布（図１２）は、１０ビットデータにおける変化点数の発生分布（図１３）の左半分に一致しており、８ビットデータを９ビットデータに変換して変化点数を削減する手法としては、本実施形態の構成が限界に達しているといえる。
【０１５１】
最後に具体的な回路構成について検討する。
【０１５２】
本第４実施形態では、変化点数計数回路２を、変化点を検出する８個の２入力ＥＸＯＲゲート、変化点数を計数する加算回路、２入力ＡＮＤゲート、２入力ＯＲゲートおよびディレイ回路を備えた構成で、コード変換回路３を、４個のビット反転用のＮＯＴゲートおよび４個の変換または非変換を切り換える２入力切換スイッチを備えた構成でそれぞれ実現している。このため、ルックアップテーブルを用いた第１従来例と比較すると、はるかに少ない回路物量で低ＥＭＩ化９ビットシリアルコードを出力するエンコーダを構成することができる。つまり、回路コスト、ひいては適用される製品コストを低減することができる。
【０１５３】
また、変化点数が少ないこと、即ち電気信号の変化が少ないことによって回路の消費電力も削減されるので、本実施形態のエンコーダから出力される９ビットシリアルコードを用いる回路の消費電力を低減することも可能である。
【０１５４】
なお、以上説明した第１実施形態および第４実施形態のエンコーダでは、コード変換回路３において、８ビットデータbit0〜bit7の偶数番目のビットbit0， bit2， bit4およびbit6を反転させることとしたが、奇数番目のビットbit1， bit3， bit5およびbit7を反転させるようにしてもよい。
【０１５５】
また、第２実施形態のデコーダでは、コード逆変換回路９において、識別ビットbit8’が真値であるときに、９ビットデータの内の識別ビットbit8’を除く８ビットデータbit0’〜bit7’について偶数番目のビットbit0’， bit2’， bit4’およびbit6’を反転させることとしたが、奇数番目のビットbit1’， bit3’， bit5’およびbit7’を反転させるようにしてもよい。
【０１５６】
さらに、第３実施形態のデータ転送装置のように、これらエンコーダおよびデコーダを組み合わせて使用する場合には、両者間でビット反転させる位置を一致させておく必要がある。
【０１５７】
〔第５実施形態〕
図１４は本発明の第５実施形態に係るエンコーダの回路構成図である。
【０１５８】
図１４において、本実施形態のエンコーダは、パラレル・シリアル変換回路５ａ、変化点数計数回路１ａおよびコード変換回路３ａを備えた構成である。
【０１５９】
上述した第１実施形態および第４実施形態のエンコーダにおいては、８ビットパラレルデータについて、変化点数計数回路１，２により変化点数を計数して識別ビットbit8’を生成し、コード変換回路３によるコード変換または非変換を行った後に、パラレル・シリアル変換回路５による変換を行って９ビットシリアルコードを出力した。これに対し、本第５実施形態のエンコーダでは、パラレル・シリアル変換回路５ａにより変換された８ビットシリアルデータについて、変化点数計数回路１ａにより変化点数を計数して識別ビットbit8’を生成し、コード変換回路３ａによるコード変換または非変換を行った後に、識別ビットbit8’を付加した９ビットシリアルコードを出力する。
【０１６０】
このように、本実施形態のエンコーダでは、８ビットシリアルデータについて処理を行うので、時間的に分けた２つのタイムステージで行う必要がある。すなわち、パラレル・シリアル変換回路５ａによる変換、並びに、変化点数計数回路１ａによる変化点数検出、計数および識別ビットbit8’の生成を行う第１タイムステージと、コード変換回路３ａによるビット反転およびコード出力を行う第２タイムステージである。また、各タイムステージ内でもビット単位のタイミング制御が必要となる。
【０１６１】
したがって、ここでは、タイムステージを刻むタイミング信号として転送周期クロックＴＣＬＫが与えられ、ビット単位のビット処理期間を刻むタイミング信号としてビットクロックＢＣＬＫが与えられるものとする。本第５実施形態では、９ビットのシリアルコードを生成するので、９個のビットクロックＢＣＬＫで１個の転送周期クロックＴＣＬＫを刻むことになる。また、１タイムステージにおいて９ビットデータのＬＳＢの処理期間であることを示す信号ＴＬＳＢと、９ビットデータのＭＳＢの処理期間であることを示す信号ＴＭＳＢも与えられる。なお、これらのタイミング信号は、例えば当該エンコーダから出力される９ビットシリアルコードをデータ転送する際に必要となるものであり、これらタイミング信号はデータ転送装置の出力回路等で生成されるのでそれらを流用すればよく、別途回路を必要とするものではない。
【０１６２】
パラレル・シリアル変換回路５ａでは、入力された８ビットパラレルデータを８ビットシリアルデータに変換するが、その際に、識別ビットを挿入するための空き時間を確保するために、識別ビットに対応するダミービット（図示せず）を追加する。従って、パラレル・シリアル変換回路５ａの出力は、入力された８ビットパラレルデータに対応する８ビットシリアルデータとダミービットとを含むので、９ビットである。
【０１６３】
変化点数計数回路１ａは、隣り合うビットを保持するフリップフロップ１１ａ，１２ａと、変化点検出用の２入力ＥＸＯＲゲート１３ａと、変化点数を計数する計数回路１６ａと、ＬＳＢ処理期間での計数を禁止するＮＯＴゲート１４ａおよび２入力ＡＮＤゲート１５ａとを備えた構成である。
【０１６４】
変化点数計数回路１ａでは、８ビットシリアルデータbit0〜bit7とダミービットがビットクロックＢＣＬＫに基づき順次フリップフロップ１１ａ，１２ａに供給される。したがって、ＬＳＢ処理期間を除く各ビット処理期間では、フリップフロップ１１ａおよび１２ａには隣り合うビット（順次、bit0とbit1、bit1とbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8）が保持されることとなり、フリップフロップ１１ａおよび１２ａの出力について２入力ＥＸＯＲゲート１３ａにより排他的論理和をとることにより、隣り合うビットの変化点を検出する。この２入力ＥＸＯＲゲート１３ａの出力を、ＬＳＢ処理期間を除く各ビット処理期間についてビットクロックＢＣＬＫに基づき計数回路１６ａでカウントすることにより、８ビットシリアルデータbit0〜bit7の変化点数が計数されることになる。また、計数回路１２では、計数結果が３を超えたときに真値“１”となる識別ビットbit8’を出力する。
【０１６５】
コード変換回路３ａは、８ビットシリアルデータbit0〜bit7とダミービットを順次出力するシフトレジスタ３１ａと、識別ビットbit8’を保持するフリップフロップ３２ａ，３３ａと、偶奇信号を出力するカウンタ３４ａと、２入力ＡＮＤゲート３５ａと、ビット反転用のＮＯＴゲート３６ａと、変換または非変換を切り換える２入力切換スイッチ３７ａと、８ビットデータbit0’〜bit7’に識別ビットbit8’を（ダミービットに代えて）付加して出力するゲート群（ＮＯＴゲート３６ａ、２入力ＡＮＤゲート３９ａ，４０ａおよび２入力ＯＲゲート４１ａ）と、を備えた構成である。
【０１６６】
コード変換回路３ａでは、現タイムステージの最初のタイミングにおいて、シフトレジスタ３１ａには前タイムステージで変化点計数回路１ａが扱った８ビットシリアルデータbit0〜bit7が保持されている。また、識別ビットbit8’については、前タイムステージのＭＳＢ処理期間にフリップフロップ３２ａに保持され、現タイムステージの最初のタイミングでフリップフロップ３３ａに保持される。つまり、シフトレジスタ３１ａおよびフリップフロップ３２ａ，３３ａは、２つのタイムステージで処理するために該タイムステージの境界で必要となる保持手段である。
【０１６７】
カウンタ３４ａは、ビットクロックＢＣＬＫを計数して、コード変換回路３ａが現在８ビットシリアルデータbit0〜bit7の何桁目を処理しているかを保持する。したがって、カウンタ３４ａの出力の１桁目を８ビットシリアルデータbit0〜bit7の偶数番目または奇数番目を示す信号として使用できる。本実施形態では、第１実施形態と同様に、偶数番目のビットbit0， bit2， bit4およびbit6を反転させるので、カウンタ３４ａ出力の１桁目の負論理信号を偶数番目信号（上述のように、本明細書ではビットデータの１桁目はビットbit0としている）として使用する。
【０１６８】
２入力ＡＮＤゲート３５ａでは、識別ビットbit8’と偶数番目信号の論理積をとり、該２入力ＡＮＤゲート３５ａの出力に基づき、２入力切換スイッチ３７ａにおけるシフトレジスタ３１ａ出力のスルーまたはビット反転の切換制御を行う。これにより、２入力切換スイッチ３７ａからは、識別ビットbit8’が１のときに偶数番目をビット反転し、識別ビットbit8’が０のときにそのままスルーさせた８ビットシリアルデータbit0’〜bit7’が出力されることになる。
【０１６９】
さらに、８ビットシリアルデータbit0’〜bit7’は、２入力ＡＮＤゲート４０ａによりタイムステージのＭＳＢ処理期間を除く期間の出力に制限され、２入力ＯＲゲート４１ａを介して９ビットシリアルコードの先頭から８ビットとして出力される。他方、識別ビットbit8’は、２入力ＡＮＤゲート３９ａによりタイムステージのＭＳＢ処理期間の出力に制限され、２入力ＯＲゲート４１ａを介して９ビットシリアルコードのＭＳＢとして出力される。以上により、２入力ＯＲゲート４１ａからは、８ビットシリアルデータbit0’〜bit7’のＭＳＢ側に識別ビットbit8’を付加した９ビットシリアルコードが出力されることになる。
【０１７０】
本第５実施形態のエンコーダにおいても、第１実施形態と同様に、変化点数計数回路１ａにおいて、８ビットデータについて検出した変化点数が所定数Ｍ（＝３）を超えるときに、コード変換回路３ａにより８ビットデータのビットを１ビットおきに反転しているので、変換後の８ビットデータの変化点数を高々Ｍ（＝３）に削減できる。その結果として、当該エンコーダから出力される９ビットシリアルコードの変化点数をより少なくして、該９ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。
【０１７１】
具体的構成については、本第５実施形態徴のエンコーダでは、第１実施形態とは異なり８ビットシリアルデータについて処理を行うので、変化点数計数回路１ａおよびコード変換回路３ａによる処理を時間的に分けた２つの段階で行う必要があり、また、段階内でもビット単位のタイミング制御が必要となるので、第１実施形態のエンコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第１従来例に比べるとはるかに少ない回路物量で低ＥＭＩ化９ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【０１７２】
また、第１実施形態と同様に、変化点数が少ないこと即ち電気信号の変化が少ないことによって回路の消費電力が削減され、本実施形態のエンコーダから出力される９ビットシリアルコードを用いる回路の消費電力を低減することも可能である。
【０１７３】
〔第６実施形態〕
次に、図１５は本発明の第６実施形態に係るデコーダの回路構成図である。
【０１７４】
図１５において、本実施形態のデコーダは、第１、第４または第５実施形態のエンコーダが出力する９ビットシリアルコードを入力し、該９ビットシリアルコードに付加されている識別ビット（bit8’）が真値であるときに、該９ビットデータの内の前記識別ビットを除く８ビットデータbit0’〜bit7’について偶数番目（所定位置）のビットbit0’， bit2’， bit4’およびbit6’を反転させるコード逆変換回路９ａと、該コード逆変換回路９ａが出力する８ビットシリアルデータを８ビットパラレルデータに変換するシリアル・パラレル変換回路７ａと、を備えた構成である。
【０１７５】
上述した第２実施形態のデコーダにおいては、シリアル・パラレル変換回路７により変換された８ビットパラレルデータについて、コード逆変換回路９によるコード変換または非変換を行って８ビットパラレルデータを出力したのに対し、本第６実施形態のデコーダでは、入力した９ビットシリアルコードの内の識別ビットを除く８ビットシリアルデータについて、コード逆変換回路９ａによるコード変換または非変換を行った後に、シリアル・パラレル変換回路７ａによる変換を行って８ビットパラレルデータを出力する。
【０１７６】
また、本第６実施形態のデコーダでは、ＭＳＢに識別ビット（bit8’）が付加されている９ビットシリアルコードについて処理を行うので、時間的に分けた２つのタイムステージで行う必要がある。すなわち、９ビットシリアルコードを入力して８ビットシリアルデータと識別ビットとを分けて保持手段に保持する第１タイムステージと、コード逆変換回路９ａによるビット反転、並びに、シリアル・パラレル変換回路７ａによる変換を行う第２タイムステージである。
【０１７７】
したがって、上記第５実施形態と同様に、タイムステージを刻むタイミング信号として転送周期クロックＴＣＬＫが与えられ、ビット単位のビット処理期間を刻むタイミング信号としてビットクロックＢＣＬＫが与えられ、また、１タイムステージにおいて９ビットデータのＭＳＢの処理期間であることを示す信号ＴＭＳＢも与えられるものとする。
【０１７８】
コード逆変換回路９ａは、入力した９ビットシリアルコードを８ビットシリアルデータ（bit0’〜bit7’）と識別ビット（bit8’）に分けて出力するゲート群（ＮＯＴゲート９１ａおよび２入力ＡＮＤゲート９２ａ，９３ａ）と、８ビットシリアルデータを順次出力するシフトレジスタ９４ａと、識別ビットbit8’を保持するフリップフロップ９５ａ，９６ａと、偶奇信号を出力するカウンタ９７ａと、２入力ＡＮＤゲート９８ａと、ビット反転用のＮＯＴゲート９９ａと、変換または非変換を切り換える２入力切換スイッチ１００ａと、を備えた構成である。
【０１７９】
第１タイムステージにおいては、入力した９ビットシリアルコードについて、２入力ＡＮＤゲート９２ａによりタイムステージのＭＳＢ処理期間を除く期間に制限して、８ビットシリアルデータ（bit0’〜bit7’）を順次シフトレジスタ９４ａに取り込む。他方、２入力ＡＮＤゲート９３ａによりタイムステージのＭＳＢ処理期間に制限して、識別ビット（bit8’）をフリップフロップ９５ａに取り込む。なお、フリップフロップ９５ａにおいて、識別ビット（bit8’）をセットするタイミング信号をＴＭＳＢ’としているのは、タイミング設計上、信号ＴＭＳＢよりも少なくとも２入力ＡＮＤゲート９３ａの信号伝搬遅延時間分遅れた信号ＴＭＳＢ’を使用すべきだからである。
【０１８０】
第２タイムステージでは、最初のタイミングにおいて、シフトレジスタ９４ａには前タイムステージで取り込んだ８ビットシリアルデータ（bit0’〜bit7’）が保持されている。また、識別ビットbit8’については、前タイムステージのＭＳＢ処理期間にフリップフロップ９５ａに保持され、現タイムステージの最初のタイミングでフリップフロップ９６ａに保持されている。
【０１８１】
カウンタ９７ａは、ビットクロックＢＣＬＫを計数して、コード変換処理において現在８ビットシリアルデータ（bit0’〜bit7’）の何桁目を処理しているかを保持する。したがって、カウンタ９７ａの出力の１桁目を８ビットシリアルデータ（bit0’〜bit7’）の偶数番目または奇数番目を示す信号として使用できる。本第６実施形態では、第１、第４または第５実施形態に対応して、偶数番目のビットbit0’， bit2’， bit4’およびbit6’を反転させるので、カウンタ９７ａ出力の１桁目の負論理信号を偶数番目信号として使用する。
【０１８２】
２入力ＡＮＤゲート９８ａでは、識別ビットbit8’と偶数番目信号の論理積をとり、該２入力ＡＮＤゲート９８ａの出力に基づき、２入力切換スイッチ１００ａにおけるシフトレジスタ９４ａ出力のスルーまたはビット反転の切換制御を行う。これにより、２入力切換スイッチ１００ａからは、識別ビットbit8’が１のときに偶数番目をビット反転し、識別ビットbit8’が０のときにそのままスルーさせた８ビットシリアルデータbit0’〜bit7’が出力されることになる。
【０１８３】
シリアル・パラレル変換回路７ａでは、入力された８ビットシリアルデータbit0’〜bit7’を８ビットパラレルデータbit0〜bit7に変換する。
【０１８４】
本第６実施形態のデコーダでは、第１、第４または第５実施形態のエンコーダが出力する９ビットシリアルコードを入力し、該９ビットシリアルコードに付加されている識別ビットbit8’が真値であるときに、コード逆変換回路９ａにより、該９ビットデータの内の識別ビットbit8’を除く８ビットデータbit0’〜bit7’について偶数番目のビットbit0’， bit2’， bit4’およびbit6’を反転し、コード逆変換回路９ａが出力する８ビットデータをシリアル・パラレル変換回路７ａにより８ビットパラレルデータに変換する。
【０１８５】
なお、コード逆変換回路９ａが反転するビット位置は、第１、第４または第５実施形態のエンコーダにおいてコード変換回路３または３ａが反転するビット位置と同一であることが必要である。これにより、第１、第４または第５実施形態のエンコーダから出力された低ＥＭＩ化９ビットシリアルコードを元の８ビットパラレルデータに復号することができる。
【０１８６】
以上のように、本第６実施形態のデコーダでは、コード逆変換回路９ａを、タイミング制御用の回路を除けば、９ビットシリアルコードから８ビットデータと識別ビットとを分離するゲート群と、８ビットシリアルデータを順次出力するシフトレジスタと、識別ビットを保持するフリップフロップと、ビット反転用のＮＯＴゲートと、変換または非変換を切り換える２入力切換スイッチと、を備えた構成で実現できる。このように、上記第２実施形態のデコーダとは異なり９ビットシリアルコードについて処理を行うので、第２実施形態のデコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第１従来例に比べるとはるかに少ない回路物量で低ＥＭＩ化９ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【０１８７】
〔第７実施形態〕
図１６は本発明の第７実施形態に係るデータ転送装置の構成図である。
【０１８８】
図１６において、本実施形態のデータ転送装置は、データ送信回路１１０ａ、データ受信回路１２０ａおよび伝送線路１３０を備えた構成であり、データ送信回路１１０ａに第５実施形態のエンコーダ１１１ａを備え、データ送信回路１２０ａに第６実施形態のデコーダ１２２ａを備えた構成である。
【０１８９】
データ送信回路１１０ａでは、エンコーダ１１１ａにおいて、パラレル・シリアル変換回路５ａにより変換された８ビットシリアルデータについて、変化点数計数回路１ａにより隣り合うビット間で値が変化する変化点数を計数し、該計数結果が３（所定数）を超えたときに真値となる識別ビット（bit8’）を出力し、また、コード変換回路３ａにおいては、識別ビットが真値であるときに、８ビットシリアルデータ（bit0〜bit7）の偶数番目（所定位置）のビット（bit0， bit2， bit4およびbit6）を反転し、該コード変換した８ビットシリアルデータ（bit0’〜bit7’）に識別ビット（bit8’）をＭＳＢとして付加した９ビットシリアルコード（bit0’〜bit8’）を出力する。
【０１９０】
この９ビットシリアルコードは、出力回路１１２を介して伝送路１３０上に出力される。なお、出力回路１１２は、少なくとも出力バッファとデータ送信の制御を行う制御回路とを備えた構成である。
【０１９１】
一方、データ受信回路１２０ａでは、伝送路１３０上の９ビットシリアルコードを入力回路１２１を介して入力し、デコーダ１２２ａにおいては、９ビットシリアルコードに付加されている識別ビット（bit8’）が真値であるときに、コード逆変換回路９ａにより、該９ビットデータの内の識別ビットを除く８ビットデータ（bit0’〜bit7’）について偶数番目（所定位置）のビット（bit0’， bit2’， bit4’およびbit6’）を反転し、コード逆変換回路９ａが出力する８ビットデータをシリアル・パラレル変換回路７ａにより８ビットパラレルデータに変換することにより、元の８ビットデータbit0〜bit7を得る。
【０１９２】
このように、本実施形態のデータ転送装置では、データ送信回路１１０ａから変化点数を低減した９ビットシリアルコードを出力し、データ受信回路１２０ａで該９ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。また、データ送信回路１１０ａのエンコーダ１１１ａおよびデータ受信回路１２０ａのデコーダ１２２ａを少ない回路物量で構成することができるので、装置コストを低減することができる。
【０１９３】
なお、以上説明した第５実施形態から第７実施形態までのエンコーダ、デコーダおよびデータ転送装置では、識別ビットbit8’を９ビットデータ（９ビットシリアルコード）bit0’〜bit8’のＭＳＢに配置したが、ＬＳＢに配置するようにしてもよい。
【０１９４】
〔第８実施形態〕
図１７は本発明の第８実施形態に係るエンコーダの回路構成図である。
【０１９５】
本実施形態のエンコーダは、第４実施形態において第１実施形態のエンコーダに対して行った変形を、第５実施形態のエンコーダに対して行ったものである。
【０１９６】
図１７において、本実施形態のエンコーダは、変化点数計数回路２ａ、コード変換回路３ａおよびパラレル・シリアル変換回路５ａを備えた構成である。
【０１９７】
コード変換回路３ａおよびパラレル・シリアル変換回路５ａについては、第５実施形態のエンコーダと同等の構成であるので、以下では、変化点数計数回路２ａについて詳細に説明する。
【０１９８】
本第８実施形態のエンコーダにおいても、８ビットシリアルデータについて処理を行うので、上記第５実施形態と同様に、第１および第２の２つのタイムステージに分けて処理を行い、各タイムステージを刻むタイミング信号として転送周期クロックＴＣＬＫが与えられ、ビット単位のビット処理期間を刻むタイミング信号としてビットクロックＢＣＬＫが与えられ、また、１タイムステージにおいて９ビットデータのＬＳＢの処理期間であることを示す信号ＴＬＳＢ、並びに、１タイムステージにおいて９ビットデータのＭＳＢの処理期間であることを示す信号ＴＭＳＢも与えられる。
【０１９９】
変化点数計数回路２ａは、隣り合うビットを保持するフリップフロップ２１ａ，２２ａと、ＬＳＢ処理期間でフリップフロップ２２ａに前タイムステージの識別ビットbit8”を入力するための２入力ＡＮＤゲート２３ａおよび２入力ＯＲゲート２４ａと、変化点検出用の２入力ＥＸＯＲゲート２５ａと、変化点数を計数する計数回路２６ａと、計数回路２６ａの結果が４に等しく且つ８ビットシリアルデータのＭＳＢ（bit7）が真値であるときに識別ビットbit8’を真値とするための２入力ＡＮＤゲート２７ａ，２８ａおよび２入力ＯＲゲート２９ａとを備えた構成である。
【０２００】
変化点数計数回路２ａでは、第５実施形態と同様に、８ビットシリアルデータbit0〜bit7とダミービットがビットクロックＢＣＬＫに基づき順次フリップフロップ２１ａ，２２ａに供給される。したがって、ＬＳＢ処理期間を除く各ビット処理期間では、フリップフロップ２１ａおよび２２ａには隣り合うビット（順次、bit0とbit1、bit1とbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8）が保持されることとなり、フリップフロップ２１ａおよび２２ａの出力について２入力ＥＸＯＲゲート２５ａにより排他的論理和をとることにより、８ビットシリアルデータbit0〜bit7について変化点数が検出される。
【０２０１】
一方、ＬＳＢ処理期間では、フリップフロップ２１ａには８ビットシリアルデータのＬＳＢ（bit0）が入力され、フリップフロップ２２ａには２入力ＡＮＤゲート２３ａおよび２入力ＯＲゲート２４ａを介して前タイムステージの識別ビットbit8”、即ちコード変換回路３ａのフリップフロップ３３ａの出力が入力される。これらフリップフロップ２１ａおよび２２ａの出力について２入力ＥＸＯＲゲート２５ａにより排他的論理和をとることにより、８ビットシリアルデータのＬＳＢ（bit0）と識別ビットbit8”のビット境界における変化点発生の有無を検出できる。
【０２０２】
計数回路２６ａでは、２入力ＥＸＯＲゲート２５ａの出力を各ビット処理期間についてビットクロックＢＣＬＫに基づきカウントアップしていく。つまり、計数回路２６ａでは、検出対象を９ビットシリアルデータとして、該９ビットシリアルデータの変化点を計数し、計数結果が４（所定数）を超えたときに真値“１”となる信号Σ＞４を出力すると共に、該計数結果が４（所定数）に等しいときに真値“１”となる信号Σ＝４を出力する。例えば、カウンタの第３桁目出力を信号Σ＝４とし、第３桁目出力と第４桁目出力との論理和を信号Σ＞４とすることにより実現できる。
【０２０３】
２入力ＡＮＤゲート２７ａではフリップフロップ２１ａとＭＳＢ処理期間信号ＴＭＳＢとの論理積をとって８ビットシリアルデータのＭＳＢ（bit7）を得て、２入力ＡＮＤゲート２８ａでは、該８ビットシリアルデータのＭＳＢ（bit7）と計数回路２６ａの出力信号Σ＝４との論理積をとり、２入力ＯＲゲート２９ａでは、該２入力ＡＮＤゲート２８ａの出力と計数回路２６ａの出力信号Σ＞４との論理和をとっている。
【０２０４】
これにより、識別ビットbit8’は、検出対象の９ビットシリアルデータの変化点数が所定数４を超えたとき、或いは、検出対象の９ビットシリアルデータの変化点数が所定数４に等しく且つ８ビットシリアルデータのＭＳＢ（bit7）が真値であるときに真値となる。
【０２０５】
以上のように、本第８実施形態のエンコーダでは、変化点数計数回路２ａにおいて、変化点を検出する対象データを１ビット拡張した９ビットシリアルデータ（bit8”， bit0〜bit7）とし、所定数Ｍ’をｎ／２＝４．０以下で最大の整数値４とし、検出対象の９ビットシリアルデータの変化点数が所定数４を超えたとき、或いは、検出対象の９ビットシリアルデータの変化点数が所定数４に等しく且つ８ビットシリアルデータのＭＳＢ（bit7）が真値であるときに識別ビットbit8’を真値にする。また、コード変換手段回路３ａにおいては、８ビットシリアルデータbit0〜bit7の偶数番目ビットを反転する。
【０２０６】
これにより、上記第４実施形態と同様に、コード変換手段回路３ａの出力である８ビットシリアルデータbit0’〜bit7’の変化点数を高々Ｍ’＝４個におさえ、また、９ビットシリアルコード（bit0’〜bit8’）の変化点数を高々Ｍ’＝４個におさえ、さらに、シリアルデータ転送における１転送単位（９ビットシリアルコード）当たりの変化点数も高々Ｍ’＝４個におさえることができる。結果として、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低ＥＭＩ化を確実に実現することができると共に、転送データに付加される付加情報（識別ビット）を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現することができる。
【０２０７】
具体的構成については、本第８実施形態徴のエンコーダでは、上記第４実施形態とは異なり８ビットシリアルデータについて処理を行うので、変化点数計数回路２ａおよびコード変換回路３ａによる処理を時間的に分けた２つの段階で行う必要があり、また、段階内でもビット単位のタイミング制御が必要となるので、第４実施形態のエンコーダと比べて多少回路物量が増大する。しかし、ルックアップテーブルを用いた第１従来例に比べるとはるかに少ない回路物量で低ＥＭＩ化９ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【０２０８】
以上説明した第５実施形態および第８実施形態のエンコーダでは、コード変換回路３ａにおいて、８ビットデータbit0〜bit7の偶数番目のビットbit0， bit2， bit4およびbit6を反転させることとしたが、奇数番目のビットbit1， bit3， bit5およびbit7を反転させるようにしてもよい。
【０２０９】
また、第２実施形態のデコーダでは、コード逆変換回路９ａにおいて、識別ビットbit8’が真値であるときに、９ビットシリアルコードの内の識別ビットbit8’を除く８ビットデータbit0’〜bit7’について偶数番目のビットbit0’， bit2’， bit4’およびbit6’を反転させることとしたが、奇数番目のビットbit1’， bit3’， bit5’およびbit7’を反転させるようにしてもよい。
【０２１０】
なお、第７実施形態のデータ転送装置のように、これらエンコーダおよびデコーダを組み合わせて使用する場合には、ビット反転させる位置を一致させておく必要がある。
【０２１１】
第３実施形態のデータ転送装置においては、データ送信回路１１０では第１実施形態のエンコーダ１１１または第４実施形態のエンコーダを使用し、データ受信回路１２０では第２実施形態のデコーダ１２２を使用する構成とし、また、第７実施形態のデータ転送装置においては、データ送信回路１１０ａでは第５実施形態のエンコーダ１１１ａまたは第８実施形態のエンコーダを使用し、データ受信回路１２０ａでは第６実施形態のデコーダ１２２ａを使用する構成としたが、データ送信回路側に第１、第４、第５または第８実施形態の何れのエンコーダを使用してもよく、また、データ受信回路側に第２または第６実施形態の何れのデコーダを使用してもよい。つまり、データ転送装置におけるエンコーダおよびデコーダの組み合わせは任意である。
【０２１２】
〔第９実施形態〕
図１８は本発明の第９実施形態に係るデータ転送装置の構成図である。
【０２１３】
図１８において、本実施形態のデータ転送装置は、データ送信回路１５０、データ受信回路１６０および伝送線路１７０を備えた構成であり、データ送信回路１５０にコード生成部１５１および出力回路１５２を備え、データ送信回路１６０に入力回路１６１およびコード復号部１６２を備えた構成である。
【０２１４】
データ送信回路１５０のコード生成部１５１は、変化点数計数回路１ａおよびコード変換回路３ａを備えた構成であり、第５実施形態のエンコーダ（図１４参照）におけるものと同一である。つまり、第５実施形態のエンコーダにおいてパラレル・シリアル変換回路５ａを取り除いた構成であり、８ビットパラレルデータではなく８ビットシリアルデータを入力する点が異なるだけであるので、回路構成および動作について詳しい説明は省略する。
【０２１５】
データ送信回路１６０のコード復号部１６２は、コード逆変換回路９ａを備えた構成であり、第６実施形態のデコーダ（図１４参照）におけるものと同一である。つまり、第６実施形態のデコーダにおいてシリアル・パラレル変換回路７ａを取り除いた構成であり、８ビットパラレルデータではなく８ビットシリアルデータを出力する点が異なるだけであるので、回路構成および動作について詳しい説明は省略する。
【０２１６】
データ送信回路１５０では、コード生成部１５１において、８ビットシリアルデータについて、変化点数計数回路１ａにより隣り合うビット間で値が変化する変化点数を計数し、該計数結果が３（所定数）を超えたときに真値となる識別ビット（bit8’）を出力し、また、コード変換回路３ａにおいては、識別ビットが真値であるときに、８ビットシリアルデータ（bit0〜bit7）の偶数番目（所定位置）のビット（bit0， bit2， bit4およびbit6）を反転し、該コード変換した８ビットシリアルデータ（bit0’〜bit7’）に識別ビット（bit8’）をＭＳＢとして付加した９ビットシリアルコード（bit0’〜bit8’）を出力する。
【０２１７】
この９ビットシリアルコードは、出力回路１５２を介して伝送路１７０上に出力される。なお、出力回路１１２は、少なくとも出力バッファとデータ送信の制御を行う制御回路とを備えた構成である。
【０２１８】
一方、データ受信回路１６０では、伝送路１７０上の９ビットシリアルコードを入力回路１６１を介して入力し、コード復号部１６２においては、９ビットシリアルコードに付加されている識別ビット（bit8’）が真値であるときに、コード逆変換回路９ａにより、該９ビットデータの内の識別ビットを除く８ビットデータ（bit0’〜bit7’）について偶数番目（所定位置）のビット（bit0’， bit2’， bit4’およびbit6’）を反転して、元の８ビットシリアルデータ（bit0〜bit7）を得る。
【０２１９】
このように、本第９実施形態のデータ転送装置では、データ送信回路１５０から変化点数を低減した９ビットシリアルコードを出力し、データ受信回路１６０で該９ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低ＥＭＩ化を実現することができる。また、データ送信回路１５０のコード生成部１５１およびデータ受信回路１６０のコード復号部１６２を少ない回路物量で構成することができるので、装置コストを低減することができる。
【０２２０】
なお、本第９実施形態では、データ送信回路１５０におけるコード生成部１５１の構成として、第５実施形態のエンコーダ（図１４参照）における変化点数計数回路１ａおよびコード変換回路３ａを用いたが、第７実施形態のエンコーダ（図１７参照）における変化点数計数回路２ａおよびコード変換回路３ａを用いた構成としても良い。この場合、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低ＥＭＩ化を確実に実現することができると共に、転送データに付加される付加情報（識別ビット）を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現することができる。
【０２２１】
（変形例）
上記第１〜第９の実施形態は、本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【０２２２】
【発明の効果】
以上説明したように、本発明のエンコーダ、デコーダおよびデータ転送装置によれば、シリアルデータの変化点数をより少なくして転送データの高周波成分を抑制し、低ＥＭＩ化を図ることができる。また、より簡単な処理でシリアルデータの変化点数を少なくすることにより、回路物量を抑え、低コストで低ＥＭＩ化を実現できる。また、転送データに付加される付加情報を含めたデータについて変化点数を削減して、低ＥＭＩ化を確実に実現できる。さらに、転送データの境界に発生し得る変化点をも変化点数削減の対象として、低ＥＭＩ化を確実に実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るエンコーダの回路構成図である。
【図２】本発明の第１実施形態のエンコーダによって生成される９ビットシリアルコードの具体例を例示する説明図である。
【図３】「制御可能な変化点」および「制御不可能な変化点」の説明図であり、図３（ａ）は識別ビットをデータのＭＳＢに配置したときのシリアルコードを示し、図３（ｂ）は識別ビットをデータのＬＳＢまたはＭＳＢ以外の位置に配置したときのシリアルコードを示す。
【図４】何も施さない通常の８ビットデータについて変化点数の発生頻度および頻度累積を示す説明図である。
【図５】何も施さない通常の９ビットデータについて変化点数の発生頻度および頻度累積を示す説明図である。
【図６】本発明の第１実施形態により生成される９ビットシリアルコードについて変化点数の発生頻度および頻度累積を示す説明図である。
【図７】本発明の第１実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて変化点数の発生頻度および頻度累積を示す説明図である。
【図８】本発明の第２実施形態に係るデコーダの回路構成図である。
【図９】本発明の第３実施形態に係るデータ転送装置の構成図である。
【図１０】本発明の第４実施形態に係るエンコーダの回路構成図である。
【図１１】本発明の第４実施形態のエンコーダによって生成される９ビットシリアルコードの具体例を例示する説明図である。
【図１２】本発明の第４実施形態により生成される９ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて変化点数の発生頻度および頻度累積を示す説明図である。
【図１３】何も施さない通常の１０ビットデータについて変化点数の発生頻度および頻度累積を示す説明図である。
【図１４】本発明の第５実施形態に係るエンコーダの回路構成図である。
【図１５】本発明の第６実施形態に係るデコーダの回路構成図である。
【図１６】本発明の第７実施形態に係るデータ転送装置の構成図である。
【図１７】本発明の第８実施形態に係るエンコーダの回路構成図である。
【図１８】本発明の第９実施形態に係るデータ転送装置の構成図である。
【図１９】第１従来例のデータ転送装置の構成図である。
【符号の説明】
１，１ａ，２，２ａ 変化点数計数回路
３，３ａ コード変換回路
５，５ａ パラレル・シリアル変換回路
７，７ａ シリアル・パラレル変換回路
９，９ａ コード逆変換回路
１１，２１ 変化点検出回路
１２，２２，１６ａ，２６ａ 計数回路
１５ａ，２３，２３ａ，２７ａ，２８ａ，３５ａ ２入力ＡＮＤゲート
３９ａ，４０ａ，９２ａ，９３ａ，９８ａ ２入力ＡＮＤゲート
２４，２９ａ，２４ａ，４１ａ ２入力ＯＲゲート
２５ ディレイ回路
３１，９１ インバータ
３２，９２ スイッチ
１１ａ，１２ａ，２１ａ，２２ａ フリップフロップ
３２ａ，３３ａ，９５ａ，９６ａ フリップフロップ
１３ａ，２５ａ ２入力ＥＸＯＲゲート
１４ａ，３６ａ，９１ａ，９９ａ ＮＯＴゲート
３１ａ，９４ａ シフトレジスタ
３４ａ，９７ａ カウンタ
３７ａ，１００ａ ２入力切換スイッチ
１１０，１１０ａ，１５０ データ送信回路
１１１，１１１ａ エンコーダ
１１２，１５２ 出力回路
１２０，１２０ａ，１６０ データ受信回路
１２１，１６１ 入力回路
１２２，１２２ａ デコーダ
１３０，１７０ 伝送線路
１５１ コード生成部
１６２ コード復号部
ＴＣＬＫ 転送周期クロック
ＢＣＬＫ ビットクロック
ＴＭＳＢ，ＴＭＳＢ’ ＭＳＢ処理期間信号
ＴＬＳＢ ＬＳＢ処理期間信号

Claims (15)

1. ｎビットデータ（ｎは任意の正整数）について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに所定の論理値となる識別ビットを出力する変化点数計数手段と、 前記識別ビットが前記所定の論理値であるときに、前記ｎビットデータの所定位置のビットを反転させるコード変換手段と、
   前記コード変換手段の出力に前記識別ビットを付加して（ｎ＋１）ビットデータを生成すると共に、該（ｎ＋１）ビットデータを（ｎ＋１）ビットシリアルコードに変換して出力するパラレル・シリアル変換手段とを有し、
   前記変化点数計数手段の変化点数計数動作は、当該エンコーダが１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットを前記ｎビットデータに付加して生成される（ｎ＋１）ビットデータに対して実行されることを特徴とするエンコーダ。
2. 前記パラレル・シリアル変換手段は、前記識別ビットを前記（ｎ＋１）ビットシリアルコードの先頭のビットまたは最後のビットとして付加する請求項１に記載のエンコーダ。
3. ｎビットデータ（ｎは任意の正整数）をシリアルデータに変換して出力するパラレル・シリアル変換手段と、 前記変換後のｎビットデータについて、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに所定の論理値となる識別ビットを出力する変化点数計数手段と、 前記識別ビットが前記所定の論理値であるときに、前記変換後の前記ｎビットデータの所定位置のビットを反転させ、得られた反転ｎビットデータに前記識別ビットを付加して（ｎ＋１）ビットシリアルコードを生成・出力するコード変換手段とを有し、
   前記変化点数計数手段の変化点数計数動作は、当該エンコーダが１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットを前記変換後の前記ｎビットデータに付加して生成される（ｎ＋１）ビットデータに対して実行されることを特徴とするエンコーダ。
4. 前記コード変換手段は、前記識別ビットを前記（ｎ＋１）ビットシリアルコードの先頭のビットまたは最後のビットとして付加する請求項３に記載のエンコーダ。
5. 前記コード変換手段は、前記識別ビットが前記所定の論理値であるときに、前記ｎビットデータの奇数番目または偶数番目のビットを反転させる請求項１〜４のいずれか１項に記載のエンコーダ。
6. 前記変化点数計数手段の変化点数計数動作の対象となる前記（ｎ＋１）ビットデータのビット数が奇数であって、前記識別ビットが前記（ｎ＋１）ビットシリアルコードの最後のビットとして付加されており、
   前記ｎビットデータの最後のビットが前記コード変換手段における変換対象のビットでないと共に、前記変化点数計数手段における前記計数結果が前記所定数に等しく、且つ前記ｎビットデータの最後のビットが前記所定の論理値であるときには、前記識別ビットを前記所定の論理値に設定する請求項２または４に記載のエンコーダ。
7. 前記変化点数計数手段における前記所定数は、（前記変化点数計数手段の変化点数計数動作の対象となる前記データのビット数−１）／２以下の最大の整数値である請求項１〜６のいずれか１項に記載のエンコーダ。
8. 請求項１〜７のいずれか１項に記載のエンコーダが出力する（ｎ＋１）ビットシリアルコードを（ｎ＋１）ビットパラレルデータに変換するシリアル・パラレル変換手段と、 前記変換後の（ｎ＋１）ビットデータに付加されている識別ビットが前記所定の論理値であるときに、該（ｎ＋１）ビットデータの内の前記識別ビットを除くｎビットデータについて所定位置のビットを反転させるコード逆変換手段とを有することを特徴とするデコーダ。
9. 請求項１〜７のいずれか１項に記載のエンコーダが出力する（ｎ＋１）ビットシリアルコードが入力され、該（ｎ＋１）ビットシリアルコードに含まれている前記識別ビットが前記所定の論理値であるときに、該（ｎ＋１）ビットシリアルコードの内の前記識別ビットを除く前記ｎビットデータについて所定位置のビットを反転させて出力するコード逆変換手段と、
   前記コード逆変換手段が出力するｎビットデータをｎビットパラレルデータに変換するシリアル・パラレル変換手段と
   を有することを特徴とするデコーダ。
10. データ送信側に請求項１〜７のいずれか１項に記載のエンコーダを、データ受信側に請求項８または９に記載のデコーダを、それぞれ有し、
    前記ｎビットデータに前記識別ビットを付加してなる前記（ｎ＋１）ビットシリアルコードを、前記データ送信側から前記データ受信側にシリアル転送することを特徴とするデータ転送装置。
11. データ送信側に、ｎビットシリアルデータ（ｎは任意の正整数）について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに所定の論理値となる識別ビットを出力する変化点数計数手段と、 前記識別ビットが前記所定の論理値であるときに、前記ｎビットシリアルデータの所定位置のビットを反転させ、得られた反転ｎビットシリアルデータに前記識別ビットを付加して（ｎ＋１）ビットシリアルコードを生成・出力するコード変換手段とを有し、
    前記変化点数計数手段の変化点数計数動作は、当該データ送信側が１つ前に扱った（ｎ＋１）ビットシリアルコードにおける最後のビットを前記ｎビットシリアルデータに付加して生成される（ｎ＋１）ビットシリアルデータに対して実行され、
    データ受信側に、前記（ｎ＋１）ビットシリアルコードが入力され、該（ｎ＋１）ビットシリアルコードに含まれている前記識別ビットが前記所定の論理値であるときに、該（ｎ＋１）ビットシリアルコードに含まれている前記ｎビットシリアルデータについて前記所定位置のビットを反転させて出力するコード逆変換手段を有し、 前記（ｎ＋１）ビットシリアルコードを前記データ送信側から前記データ受信側にシリアル転送することを特徴とするデータ転送装置。
12. 前記コード変換手段は、前記識別ビットを前記（ｎ＋１）ビットシリアルコードの先頭のビットまたは最後のビットとして付加する請求項１１に記載のデータ転送装置。
13. 前記コード変換手段は、前記識別ビットが前記所定の論理値であるときに、前記ｎビットデータの奇数番目または偶数番目のビットを反転させる請求項１１または１２に記載のデータ転送装置。
14. 前記変化点数計数手段の変化点数計数動作の対象となる前記（ｎ＋１）ビットデータのビット数が奇数であって、前記識別ビットが前記（ｎ＋１）ビットシリアルコードの最後のビットとして付加されており、
    前記ｎビットデータの最後のビットが前記コード変換手段における変換対象のビットでないと共に、前記変化点数計数手段における前記計数結果が前記所定数に等しく、且つ前記ｎビットデータの最後のビットが前記所定の論理値であるときには、前記識別ビットを前記所定の論理値に設定する請求項１１または１２に記載のデータ転送装置。
15. 前記変化点数計数手段における前記所定数は、（前記変化点数計数手段の変化点数計数動作の対象となる前記データのビット数−１）／２以下の最大の整数値である請求項１１〜１４のいずれか１項に記載のデータ転送装置。

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