JP2020150438A - データ生成回路及び送信装置 - Google Patents

Abstract

【課題】 ＦＦＥのためのデータを生成する簡単な構成のデータ生成回路及び送信装置を提供すること。【解決手段】 実施形態によるデータ生成回路は、保持回路と、第１選択回路と、第２選択回路と、を具備する。前記保持回路は、異なる複数のデータを保持し、位相が異なるクロック信号に応じて前記複数のデータを互いに異なる位相で出力する。前記第１選択回路は、前記保持回路から出力される前記複数の中から第１データをそれぞれ異なるタイミングで１つずつ選択して、選択された前記第１データを複数含む第１データ系列を出力する。前記第２選択回路は、前記保持回路から出力される前記複数のデータの中から前記第１選択回路により選択される前記第１データとは位相が異なる第２データをそれぞれ前記異なるタイミングで１つずつ選択して、選択された前記第２データを複数含む第２データ系列を出力する。【選択図】 図３

Description

本発明の実施形態はデータ生成回路及び送信装置に関する。

PCI Express（登録商標）（ＰＣＩｅ（登録商標）とも称する）、Serial Advanced Technology Attachment（ＳＡＴＡ）（登録商標）等の高速シリアルインターフェースが開発されている。
送信装置は、パラレル信号をシリアル信号に変換することにより、高周波数のシリアル信号を生成している。伝送周波数がパラレル／シリアル変換で対応できない高周波数になると、２つのシリアル信号を入力し、入力された２つのシリアル信号を交互に選択して出力するＭＵＸ（Multiplexor）回路（２ｔｏ１ ＭＵＸ回路とも称する）を用いて高周波数化されている。

一方、伝送周波数の高周波化に伴い、伝送中の信号の振幅、特に高周波成分が減衰し、伝送中の信号波形が劣化する可能性がある。そのため、送信装置は、伝送中の信号波形の劣化を予め補償するフィードフォワードイコライザ（以下、ＦＦＥと称する）を備えることがある。ＦＦＥは送信データの振幅を増幅する。どの程度増幅するかは、その時点での送信データに依存する。ある時点での送信データ（メインカーソルと称する）を利用して時間的に前後する送信データの振幅を制御する。メインカーソルを利用して時間的に前の送信データの振幅を制御することをプレカーソル（Pre Cursor）ＦＦＥと称し、メインカーソルを利用して時間的に後の送信データの振幅を制御することをポストカーソル（Post Cursor）ＦＦＥと称する。このため、ＦＦＥには、メインカーソルに加えて、ポストカーソルＦＦＥのためのポストカーソル、プレカーソルＦＦＥのためのプレカーソルを生成するデータ生成回路が必要である。

伝送周波数がさらに高周波数化されると、２ｔｏ１ ＭＵＸ回路の代わりに、４つのシリアル信号を入力し、入力された４つのシリアル信号を順次選択して出力するＭＵＸ回路（４ｔｏ１ ＭＵＸ回路とも称する）を用いて高周波数化することが考えられている。しかし、４ｔｏ１ ＭＵＸ回路は２ｔｏ１ ＭＵＸ回路に比べてＭＵＸ回路の前段の信号線が倍であるので、データ生成回路の回路規模が大きくなり、消費電力も増大する。

特表２０１８―５１６４６９号公報 特表２０１８―５２０５４５号公報 特表２００４―５００７２５号公報

本発明の目的は、ＦＦＥのためのデータを生成する簡単な構成のデータ生成回路及び送信装置を提供することである。

実施形態によるデータ送信装置は、保持回路と、第１選択回路と、第２選択回路と、を具備する。前記保持回路は、異なる複数のデータを保持し、位相が異なるクロック信号に応じて前記複数のデータを互いに異なる位相で出力する。前記第１選択回路は、前記保持回路から出力される前記複数のデータの中から第１データそれぞれ異なるタイミングで１つずつ選択して、選択された前記第１データを複数含む第１データ系列を出力する。前記第２選択回路は、前記保持回路から出力される前記複数のデータの中から前記第１選択回路により選択される前記第１データとは位相が異なる第２データをそれぞれ前記異なるタイミングで１つずつ選択して、選択された前記第２データを複数含む第２データ系列を出力する。

第１実施形態によるデータ生成回路を含む送信装置の構成の一例を示すブロック図である。 第１実施形態における４ｔｏ１ ＭＵＸ回路の具体的な回路構成の一例を示す図である。 第１実施形態における４ｔｏ１ ＭＵＸ回路の信号波形の一例を示す図である。 第２実施形態によるデータ生成回路を含む送信装置の構成の一例を示すブロック図である。 第２実施形態におけるＭｔｏ１ ＭＵＸ回路の信号波形の一例を示す図である。

以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介して接続されることも意味する。

［第１実施形態］
図１は実施形態によるデータ生成回路を含む送信装置の構成の一例を示すブロック図である。
送信データ（ＴＸデータとも称する）生成器１２は送信する情報に応じた複数ビットの送信データ（パラレルデータ）を生成し、クロック信号に同期して複数ビットの送信データをパラレルに出力する。送信データの変調方式は種々あるが、ここでは、例えば、ＮＲＺ（Non-Return-to-Zero）変調方式が採用されるとする。また、例えば、送信データ生成器１２は１ＧＨｚのクロック信号に同期して１６ビットの送信データをパラレルに出力する。なお、上記した送信データの変調方式、クロック周波数、ビット数はあくまでも一例であり、これ以外のものでも良い。

ＰＩＳＯ（Parallel In Serial Out）回路１４は、送信データを、伝送周波数に限りなく近い高周波数までさらにアップコンバートする。なお、ＰＩＳＯ回路１４の出力はシリアルデータでもパラレルデータでもよく、ここでは、ＰＩＳＯ回路１４はパラレルデータを出力するとする。例えば、ＰＩＳＯ回路１４は、４ＧＨｚのクロック信号に基づいて１６ビットのパラレルデータを４ビットのパラレルデータに変換する。これにより、１Gbpsのパラレルデータが４Gbpsのパラレルデータに変換され、その変調速度が４倍される。

ＰＩＳＯ回路１４から出力された４ビットの送信データＤ［３：０］は４ｔｏ１ ＭＵＸ回路１６に供給される。例えば、４ｔｏ１ ＭＵＸ回路１６には４ＧＨｚのクロック信号が供給される。４ｔｏ１ ＭＵＸ回路１６は４つの（４ビットの）入力信号（パラレルデータ）をクロック信号に応じて順次選択して１つの（１ビットの）送信データ（シリアルデータ）を出力する。これにより、４ｔｏ１ ＭＵＸ回路１６は送信データの変調速度を４倍する。４ｔｏ１ ＭＵＸ回路１６が出力する１ビットの送信データはＦＦＥのためのメインカーソルである。詳細は後述するが、４ｔｏ１ ＭＵＸ回路１６はポストカーソルも出力する。

４ｔｏ１ ＭＵＸ回路１６から出力されたメインカーソルとポストカーソルは送信機１８に供給される。送信機１８は、コントローラ２２とドライバ２４を含む。ドライバ２４の一例は、並列に接続された複数、例えば８個のＳＳＴ（Source-Series Terminated）ドライバを含む。ＳＳＴドライバの一例では、２段積みしたＮＭＯＳトランジスタの間と出力との間に抵抗が接続される。コントローラ２２はメインカーソルである送信データを、いくつかのＳＳＴドライバを負極性で動作させ、残りのＳＳＴドライバを正極性で動作させることにより、送信データの振幅を制御することができる。コントローラ２２は、負極性で動作させるＳＳＴドライバの数をポストカーソルのデータに基づいて決定し、ドライバ２４を制御する。これにより、ポストカーソルＦＦＥが実現される。ドライバ２４の出力が送信データとして伝送路にシリアルに出力される。

ポストカーソルＦＦＥはいくつかのドライバ２４を負極性で駆動することにより、送信データの振幅を制御する。そのため、コントローラ２２はポストカーソルのデータを反転するインバータを備え、ポストカーソルのデータの反転信号に応じてドライバ２４を駆動する。しかし、コントローラ２２がインバータを備える代わりに、４ｔｏ１ ＭＵＸ回路１６がインバータを備え、極性が反転されたポストカーソルを生成しても良い。

図２は、４ｔｏ１ ＭＵＸ回路１６の一例の回路図を示す。図３は、図２に示す４ｔｏ１ ＭＵＸ回路１６の信号波形の一例を示す。４ｔｏ１ ＭＵＸ回路１６は、４つの送信データと、位相がずれている４つのクロック信号を入力し、４つの送信データを４つのクロック信号それぞれの１周期の期間に亘って保持する。４ｔｏ１ ＭＵＸ回路１６は、４つのクロック信号の何れか２つから生成した位相がずれている４つのパルス信号に応じて４つの送信データの何れかを選択的に出力する。これにより、送信データの変調速度が４倍される。４ｔｏ１ ＭＵＸ回路１６は、４つの送信データを保持しているので、保持している送信データの一部分を位相がずれている２つのパルス信号により選択することにより、メインカーソルとポストカーソルを出力することができる。２つのパルス信号は連続（すなわち１つのパルス信号の生成が停止すると、他方のパルス信号の生成が開始する）していれば良く、そのタイミング（すなわち保持されているデータの中で選択される部分の位相）は任意に設定可能である。

図３に示した例では、クロック信号はそれぞれ位相がずれる４つのクロック信号ＣＫ＿０００、ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０を含む。クロック信号ＣＫ＿０９０はクロック信号ＣＫ＿０００に対して位相が９０度遅れている。クロック信号ＣＫ＿１８０はクロック信号ＣＫ＿０９０に対して位相が９０度遅れている。クロック信号ＣＫ＿２７０はクロック信号ＣＫ＿１８０に対して位相が９０度遅れている。クロック信号ＣＫ＿０００はクロック信号ＣＫ＿２７０に対して位相が９０度遅れている。

クロック信号ＣＫ＿０００、ＣＫ＿０９０がＡＮＤゲート３４ａに入力される。ＡＮＤゲート３４ａはスイッチング信号ＳＷ＿０００を出力する。スイッチング信号ＳＷ＿０００のレベルは、クロック信号ＣＫ＿０００、ＣＫ＿０９０がともに“１”レベルの期間、“１”レベルである。クロック信号ＣＫ＿０９０、ＣＫ＿１８０がＡＮＤゲート３４ｂに入力される。ＡＮＤゲート３４ｂはスイッチング信号ＳＷ＿０９０を出力する。スイッチング信号ＳＷ＿０９０のレベルは、クロック信号ＣＫ＿０９０、ＣＫ＿１８０がともに“１”レベルの期間、“１”レベルである。クロック信号ＣＫ＿１８０、ＣＫ＿２７０がＡＮＤゲート３４ｃに入力される。ＡＮＤゲート３４ｃはスイッチング信号ＳＷ＿１８０を出力する。スイッチング信号ＳＷ＿１８０のレベルは、クロック信号ＣＫ＿１８０、ＣＫ＿２７０がともに“１”レベルの期間、“１”レベルである。クロック信号ＣＫ＿２７０、ＣＫ＿０００がＡＮＤゲート３４ｄに入力される。ＡＮＤゲート３４ｄはスイッチング信号ＳＷ＿２７０を出力する。スイッチング信号ＳＷ＿２７０のレベルは、クロック信号ＣＫ＿２７０、ＣＫ＿０００がともに“１”レベルの期間、“１”レベルである。

このため、例えば、クロック信号ＣＫ＿０００の１周期において、“１”レベルのスイッチング信号ＳＷ＿２７０、ＳＷ＿０００、ＳＷ＿０９０、ＳＷ＿１８０がこの順に異なるタイミングで出力される。例えば、クロック信号ＣＫ＿０９０の１周期において、“１”レベルのスイッチング信号ＳＷ＿０００、ＳＷ＿０９０、ＳＷ＿１８０、ＳＷ＿２７０がこの順に異なるタイミングで出力される。例えば、クロック信号ＣＫ＿１８０の１周期において、“１”レベルのスイッチング信号ＳＷ＿０９０、ＳＷ＿１８０、ＳＷ＿２７０、ＳＷ＿０００がこの順に異なるタイミングで出力される。例えば、クロック信号ＣＫ＿２７０の１周期において、“１”レベルのスイッチング信号ＳＷ＿１８０、ＳＷ＿２７０、ＳＷ＿０００、ＳＷ＿０９０がこの順に異なるタイミングで出力される。

送信データＤ［３：０］のビット３のＤＡＴＡ［３］、ビット２のＤＡＴＡ［２］、ビット１のＤＡＴＡ［１］、ビット０のＤＡＴＡ［０］がそれぞれフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄに入力される。クロック信号ＣＫ＿０００、ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０がそれぞれフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄのクロック信号端子に入力される。送信データＤ［３：０］のビット３のＤＡＴＡ［３］、ビット２のＤＡＴＡ［２］、ビット１のＤＡＴＡ［１］、ビット０のＤＡＴＡ［０］はそれぞれクロック信号ＣＫ＿０００、ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０の立ち上がりタイミングでフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄに取り込まれる。

このため、フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄからそれぞれ位相がずれている送信データＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０が出力される。フリップフロップ３２ａはクロック信号ＣＫ＿０００の立ち上がりに同期して送信データＤＡＴＡ＿０００を出力する。同様に、フリップフロップ３２ｂ、３２ｃ、３２ｄはそれぞれクロック信号ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０の立ち上がりに同期して送信データＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０を出力する。送信データＤＡＴＡ＿０００は送信データＤ［３：０］のビット３のＤＡＴＡ［３］に対応し、送信データＤＡＴＡ＿０９０は送信データＤ［３：０］のビット２のＤＡＴＡ［２］に対応し、送信データＤＡＴＡ＿１８０は送信データＤ［３：０］のビット１のＤＡＴＡ［１］に対応し、送信データＤＡＴＡ＿２７０は送信データＤ［３：０］のビット０のＤＡＴＡ［０］に対応する。送信データＤＡＴＡ＿０９０は送信データＤＡＴＡ＿０００に対して位相が９０度遅れている。送信データＤＡＴＡ＿１８０は送信データＤＡＴＡ＿０９０に対して位相が９０度遅れている。送信データＤＡＴＡ＿２７０は送信データＤＡＴＡ＿１８０に対して位相が９０度遅れている。送信データＤＡＴＡ＿０００は送信データＤＡＴＡ＿２７０に対して位相が９０度遅れている。

送信データＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０はそれぞれスイッチ４２ａ、４２ｂ、４２ｃ、４２ｄを介してＭＵＸ回路１６から送信機１８にメインカーソルとして供給される。スイッチ４２ａ、４２ｂ、４２ｃ、４２ｄはそれぞれ異なるタイミングのスイッチング信号ＳＷ＿０００、ＳＷ＿０９０、ＳＷ＿１８０、又はＳＷ＿２７０が“１”レベルの期間オンして、送信データＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、又はＤＡＴＡ＿２７０を４ｔｏ１ ＭＵＸ回路１６から出力させる。スイッチ４２ａ、４２ｂ、４２ｃ、４２ｄはそれぞれスイッチング信号ＳＷ＿０００、ＳＷ＿０９０、ＳＷ＿１８０、ＳＷ＿２７０が“０”レベルの期間オフして、送信データＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０を４ｔｏ１ ＭＵＸ回路１６から出力させない。

このため、例えば、クロック信号ＣＫ＿０００の１周期において、スイッチ４２ｄ、４２ａ、４２ｂ、４２ｃがこの順に異なるタイミングでオンし、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。例えば、クロック信号ＣＫ＿０９０の１周期において、スイッチ４２ａ、４２ｂ、４２ｃ、４２ｄがこの順に異なるタイミングでオンし、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。例えば、クロック信号ＣＫ＿１８０の１周期において、スイッチ４２ｂ、４２ｃ、４２ｄ、４２ａがこの順に異なるタイミングでオンし、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。例えば、クロック信号ＣＫ＿２７０の１周期において、スイッチ４２ｃ、４２ｄ、４２ａ、４２ｂがこの順に異なるタイミングでオンし、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。

スイッチ４２ａ、４２ｂ、４２ｃ、４２ｄを介して出力されたデータは、１本の送信データ系列として送信機１８に供給され、送信機１８によりメインカーソルとして扱われる。
送信データＤＡＴＡ＿０００はマルチプレクサ３６ａの第１入力端子（“０”端子とも称する）と、マルチプレクサ３６ｂの第２入力端子（“１”端子とも称する）にも入力される。送信データＤＡＴＡ＿０９０はマルチプレクサ３６ｂの第１入力端子（“０”端子とも称する）と、マルチプレクサ３６ｃの第２入力端子（“１”端子とも称する）にも入力される。送信データＤＡＴＡ＿１８０はマルチプレクサ３６ｃの第１入力端子（“０”端子とも称する）と、マルチプレクサ３６ｄの第２入力端子（“１”端子とも称する）にも入力される。送信データＤＡＴＡ＿２７０はマルチプレクサ３６ｄの第１入力端子（“０”端子とも称する）と、マルチプレクサ３６ａの第２入力端子（“１”端子とも称する）にも入力される。

マルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄそれぞれの制御端子にはＦＦＥイネーブル信号ＦＦＥ＿ＥＮが入力される。マルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄは、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“０”レベルの場合、第１入力端子（“０”端子）の信号を選択して出力し、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“１”レベルの場合、第２入力端子（“１”端子）の信号を選択して出力する。

マルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄの出力はそれぞれスイッチ４４ａ、４４ｂ、４４ｃ、４４ｄを介して送信機１８にポストカーソルとして出力される。スイッチ４４ａ、４４ｂ、４４ｃ、４４ｄはそれぞれ異なるタイミングのスイッチング信号ＳＷ＿０００、ＳＷ＿０９０、ＳＷ＿１８０、又はＳＷ＿２７０が“１”レベルの期間オンして、マルチプレクサ３６ａ、３６ｂ、３６ｃ、又は３６ｄの出力を４ｔｏ１ ＭＵＸ回路１６から出力させる。スイッチ４４ａ、４４ｂ、４４ｃ、４４ｄはそれぞれスイッチング信号ＳＷ＿０００、ＳＷ＿０９０、ＳＷ＿１８０、又はＳＷ＿２７０が“０”レベルの期間オフして、マルチプレクサ３６ａ、３６ｂ、３６ｃ、又は３６ｄの出力を４ｔｏ１ ＭＵＸ回路１６から出力させない。

このため、例えば、クロック信号ＣＫ＿０００の１周期において、スイッチ４４ｄ、４４ａ、４４ｂ、４４ｃがこの順に異なるタイミングでオンし、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“１”レベルの場合、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“１”レベルの場合、スイッチ４４ｄ、４４ａ、４４ｂ、４４ｃを介して出力されたデータは、１本の送信データ系列として送信機１８に供給される、スイッチ４４ｄ、４４ａ、４４ｂ、４４ｃを介して出力された送信データ系列は、スイッチ４２ｄ、４２ａ、４２ｂ、４２ｃを介して出力された送信データ系列に対して位相が９０度遅れているので、スイッチ４４ｄ、４４ａ、４４ｂ、４４ｃを介して出力された送信データ系列は送信機１８によりポストカーソルとして扱われる。

例えば、クロック信号ＣＫ＿０００の１周期において、スイッチ４４ｄ、４４ａ、４４ｂ、４４ｃがこの順に異なるタイミングでオンし、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“０”レベルの場合、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“０”レベルの場合、スイッチ４４ｄ、４４ａ、４４ｂ、４４ｃを介して出力された送信データ系列はメインカーソルと同じである。

例えば、クロック信号ＣＫ＿０９０の１周期において、スイッチ４４ａ、４４ｂ、４４ｃ、４４ｄがこの順に異なるタイミングでオンし、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“１”レベルの場合、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。例えば、クロック信号ＣＫ＿１８０の１周期において、スイッチ４４ｂ、４４ｃ、４４ｄ、４４ａがこの順に異なるタイミングでオンし、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“１”レベルの場合、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。例えば、クロック信号ＣＫ＿２７０の１周期において、スイッチ４４ｃ、４４ｄ、４４ａ、４４ｂがこの順に異なるタイミングでオンし、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮが“１”レベルの場合、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０、ＤＡＴＡ＿０００が４ｔｏ１ ＭＵＸ回路１６から異なるタイミングで順次出力される。

実施形態による４ｔｏ１ ＭＵＸ回路１６では、フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄが４つのデータＤＡＴＡ［３］、ＤＡＴＡ［２］、ＤＡＴＡ［１］、ＤＡＴＡ［０］をそれぞれ保持する。フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄはそれぞれ位相がずれている４つのクロック信号ＣＫ＿０００、ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０の立ち上がりに同期してデータＤＡＴＡ［３］、ＤＡＴＡ［２］、ＤＡＴＡ［１］、ＤＡＴＡ［０］をそれぞれ異なるタイミングで取り込むとともに、保持していた１周期前のデータＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０をそれぞれ異なるタイミングで出力する。フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄはそれぞれ各データＤＡＴＡ［３］、ＤＡＴＡ［２］、ＤＡＴＡ［１］、ＤＡＴＡ［０］をクロック信号ＣＫ＿０００、ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０の１周期の期間保持し、各データＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０をそれぞれ異なるタイミングのクロック信号ＣＫ＿０００、ＣＫ＿０９０、ＣＫ＿１８０、ＣＫ＿２７０の１周期の期間出力する。

このように、実施形態による４ｔｏ１ ＭＵＸ回路１６は、
４つの異なるデータを保持し、位相がずれている４つのクロック信号に応じて４つのデータを互いに異なる位相で出力する４つのフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄと、
フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄから出力される４つのデータの中から第１データをそれぞれ異なるタイミングで１つずつ選択して、選択された第１データを複数含む第１データ系列を出力するスイッチ４２ａ、４２ｂ、４２ｃ、４２ｄと、
フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄから出力される４つのデータの中からスイッチ４２ａ、４２ｂ、４２ｃ、４２ｄにより選択された第１データとは位相が異なる第２データをそれぞれ上記異なるタイミングで１つずつ選択して、選択された第２データを複数含む第２データ系列を出力するマルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄと、スイッチ４４ａ、４４ｂ、４４ｃ、４４ｄと、
を具備する。

このため、スイッチ４４ａ、４４ｂ、４４ｃ、４４ｄから出力されるデータはそれぞれスイッチ４２ａ、４２ｂ、４２ｃ、４２ｄから出力されるデータに対して位相が９０度遅れ、スイッチ４２ａ、４２ｂ、４２ｃ、４２ｄから出力されるデータがメインカーソルとなり、スイッチ４４ａ、４４ｂ、４４ｃ、４４ｄから出力されるデータがポストカーソルとなる。

実施形態による４ｔｏ１ ＭＵＸ回路１６は送信データの変調速度を４倍にするとともに、ＦＦＥのためのメインカーソルとポストカーソルを生成することができる。このため、４ｔｏ１ ＭＵＸ回路１６の前段にメインカーソルとポストカーソルを生成する回路を付加する必要が無い。そのため、転送データの高周波化に伴う消費電力の増加を抑制する事が出来る。

さらに、実施形態による４ｔｏ１ ＭＵＸ回路１６では、ＦＦＥイネーブル信号ＦＦＥ＿ＥＮのレベルにより、マルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄを制御することにより、４ｔｏ１ ＭＵＸ回路１６からポストカーソル又はメインカーソルを出力させる。すなわち、マルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄがＦＦＥの機能をオン／オフを簡単に切り替えることができる。もしも、ＦＦＥの機能のオン／オフを別途設けた切替えスイッチを用いた信号経路の切り替えにより行うとすると、信号経路の切り替えによる伝達時間の差異が出力波形を劣化させるとともに、ジッタを増大させる要因となる。

なお、クロック信号それぞれの位相ずれ、スイッチング信号それぞれの位相ずれの角度は上述した例に限定されず、他の角度が設定されても良い。
［第２実施形態］
第１実施形態にかかる４ｔｏ１ ＭＵＸ回路１６は、異なる位相の４つのクロック信号に応じてデータを選択するので、クロック信号の１周期において４つの送信データ系列を出力可能であり、メインカーソルとポストカーソルに限らず、プレカーソルも生成可能である。しかし、フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄから出力されるデータＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０、ＤＡＴＡ＿２７０やマルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄから出力されるデータＤＡＴＡ＿２７０、ＤＡＴＡ＿０００、ＤＡＴＡ＿０９０、ＤＡＴＡ＿１８０は、１周期の開始付近と終了付近では値が安定していないことがある。そのため、第１実施形態にかかる４ｔｏ１ ＭＵＸ回路１６は、各周期の中央付近で選択された２つのデータを含むデータ系列をメインカーソルとポストカーソルとして生成している。入力信号数を増やす事で、第１実施形態と同様なＭＵＸ回路により、メインカーソルとポストカーソルに加えてメインカーソルより位相が進んでいるプレカーソルも生成することができる。

ＭＵＸ回路の入力信号数を２Ｍ（Ｍは３以上の正の整数）とした第２実施形態を説明する。図４は第２実施形態によるデータ生成回路を含む送信装置の構成の一例を示すブロック図である。
第１実施形態と同様に、送信データ生成器１２は送信する情報に応じた複数ビットの送信データを生成し、クロック信号に同期して複数ビットの送信データをパラレルに出力する。送信信号の変調方式は種々あるが、ここでは例えばＮＲＺ（Non-Return-to-Zero）変調方式が採用されているとする。

送信データはＰＩＳＯ回路１４によりアップコンバートされる。ＰＩＳＯ回路１４は２Ｍビットの送信データＤ［２Ｍ−１：０］をパラレルで出力する。
ＰＩＳＯ回路１４から出力された２Ｍビットの送信データＤ［２Ｍ−１：０］は２Ｍｔｏ１ ＭＵＸ回路５２に供給される。２Ｍｔｏ１ ＭＵＸ回路５２には位相が（３６０／２Ｍ）度ずれている２Ｍ個のクロック信号ＣＫ[２Ｍ−１：０]が供給される。２Ｍｔｏ１ ＭＵＸ回路５２は２Ｍビットのパラレル送信データを位相がずれている２Ｍ個のクロック信号に応じて順次選択して１ビットの送信データを出力する。これにより、２Ｍｔｏ１ ＭＵＸ回路５２は送信データの変調速度を２Ｍ倍することが出来る。２Ｍｔｏ１ ＭＵＸ回路５２が出力する１ビットの送信データはＦＦＥのためのメインカーソルである。詳細は後述するが２Ｍｔｏ１ ＭＵＸ回路５２はポストカーソルとプレカーソルも出力する。

２Ｍｔｏ１ ＭＵＸ回路５２から出力されたメインカーソルとポストカーソルとプレカーソルは送信機５４に供給される。送信機５４は、コントローラ５６とドライバ５８を含む。ドライバ５８は、並列に接続された複数、例えば８個のＳＳＴドライバからなる。コントローラ５６は、負極性で動作させるＳＳＴドライバの数をポストカーソルのデータとプレカーソルのデータに基づいて決定し、ドライバ５８を制御する。ドライバ５８の出力が送信データとして伝送路にシリアルに出力される。

２Ｍｔｏ１ ＭＵＸ回路５２は図２に示した４ｔｏ１ ＭＵＸ回路１６と同様に構成される。例えば、２Ｍｔｏ１ ＭＵＸ回路５２はクロック信号ＣＫ［２Ｍ−１：０］の中の選択された２つのクロック信号が供給される２Ｍ個のＡＮＤゲート（第１実施形態のＡＮＤゲート３４ａ、３４ｂ、３４ｃ、３４ｄと等価）を備える。２Ｍ個のＡＮＤゲートそれぞれの一方の入力端子にはクロック信号ＣＫ［２Ｍ−１］、ＣＫ［２Ｍ−２］、…ＣＫ［１］、ＣＫ［０］が入力され、他方の入力端子にはクロック信号ＣＫ［Ｍ］、ＣＫ［Ｍ−１］、…ＣＫ［０］、ＣＫ［２Ｍ−１］、ＣＫ［２Ｍ−２］、…ＣＫ［Ｍ＋１］が入力される。２Ｍ個のＡＮＤゲートは位相がずれているスイッチング信号ＳＷ［２Ｍ−１：０］を出力する。

２Ｍｔｏ１ ＭＵＸ回路５２は、さらに、
２Ｍ個の送信データＤ［２Ｍ−１：０］を保持し、位相がずれている２Ｍ個のクロック信号に応じて２Ｍ個の送信データＤ［２Ｍ−１：０］を互いに異なる位相で出力する２Ｍ個のフリップフロップ（第１実施形態のフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄと等価）と、
ＡＮＤゲートから出力されるスイッチング信号ＳＷ［２Ｍ−１：０］が“１”レベルの期間、２Ｍ個のフリップフロップの複数の出力データＤ［２Ｍ−１：０］の中から第１データをそれぞれ異なるタイミングで１つずつ選択して、選択された第１データを複数含む第１データ系列を出力する２Ｍ個の第１スイッチ（第１実施形態のスイッチ４２ａ、４２ｂ、４２ｃ、４２ｄと等価）と、
ＦＦＥイネーブル信号が“１”レベルの期間、２Ｍ個の中の２つのフリップフロップの出力データの中から上記第１データとは位相が異なる第２データをそれぞれ上記異なるタイミングで１つずつ選択する２Ｍ個の第１マルチプレクサ（第１実施形態のマルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄと等価）と、
ＡＮＤゲートから出力されるスイッチング信号ＳＷ［２Ｍ−１：０］が“１”レベルの期間、２Ｍ個の第１マルチプレクサの出力データを複数含む第２データ系列を出力する２Ｍ個の第２スイッチ（第１実施形態のスイッチ４４ａ、４４ｂ、４４ｃ、４４ｄと等価）と、
ＦＦＥイネーブル信号が“１”レベルの期間、２Ｍ個の中の２つのフリップフロップの出力データの中から上記第１データと上記第２データとは位相が異なる第３データをそれぞれ上記異なるタイミングで１つずつ選択するＭ個の第２マルチプレクサ（第１実施形態のマルチプレクサ３６ａ、３６ｂ、３６ｃ、３６ｄに対応する）と、
ＡＮＤゲートから出力されるスイッチング信号ＳＷ［２Ｍ−１：０］が“１”レベルの期間、２Ｍ個の第２マルチプレクサの出力データを複数含む第３データ系列を出力する２Ｍ個の第３スイッチ（第１実施形態のスイッチ４４ａ、４４ｂ、４４ｃ、４４ｄに対応する）と、
を含む。

図５は、このような２Ｍｔｏ１ ＭＵＸ回路５２の信号波形の一例を示す。
クロック信号ＣＫ［２Ｍ−１］、ＣＫ［２Ｍ−２］、…ＣＫ［０］はそれぞれ位相がずれる。位相のずれは１周期の２Ｍ等分に対応する。
クロック信号ＣＫ［０］、ＣＫ［Ｍ＋１］が入力されるＡＮＤゲートから出力されるスイッチング信号ＳＷ［０］は、クロック信号ＣＫ［０］、ＣＫ［Ｍ＋１］がともに“１”レベルの期間、“１”レベルとなる。

クロック信号ＣＫ［２Ｍ−１］、ＣＫ［Ｍ］が入力されるＡＮＤゲートから出力されるスイッチング信号ＳＷ［２Ｍ−１］は、クロック信号ＣＫ［２Ｍ−１］、ＣＫ［Ｍ］がともに“１”レベルの期間、“１”レベルとなる。
クロック信号ＣＫ［２Ｍ−２］、ＣＫ［Ｍ−１］が入力されるＡＮＤゲートから出力されるスイッチング信号ＳＷ［２Ｍ−２］は、クロック信号ＣＫ［２Ｍ−２］、ＣＫ［Ｍ−１］がともに“１”レベルの期間、“１”レベルとなる。 このような３つのスイッチング信号ＳＷ［０］、ＳＷ［２Ｍ−１］、ＳＷ［２Ｍ−２］を用いれば、第１実施形態と同様に、例えばフリップフロップから１周期において出力される送信データＤ［２Ｍ−１］の１周期の中央付近で、スイッチング信号ＳＷ［０］により選択されたデータをプレカーソル、スイッチング信号ＳＷ［２Ｍ−１］により選択されたデータをメインカーソル、スイッチング信号ＳＷ［２Ｍ−２］により選択されたデータをポストカーソルとして生成することができる。

第２実施形態においても、２Ｍｔｏ１ ＭＵＸ回路５２は、保持している送信データの一部分を位相がずれている３つのスイッチング信号により選択することにより、メインカーソルとポストカーソルとプレカーソルを出力する。３２つのスイッチング信号は連続していれば良く、そのタイミングは任意に設定可能である。図５の例では、スイッチング信号ＳＷ［０］、ＳＷ［２Ｍ−１］、ＳＷ［２Ｍ−１］を用いたが、これに限らず、他のタイミングの連続する３つのスイッチング信号を用いても良い。

２Ｍが大きい場合、３つに限らず、より多数のスイッチング信号を用いて１周期において出力される送信データＤ［２Ｍ−１］の１周期の中央付近で、４つ以上のデータを選択して、複数のプレカーソル、複数のポストカーソルを生成しても良い。
上述の実施形態はＮＲＺ変調を採用した送信装置の例であるが、４値のパルス振幅変調（Pulse Amplitude Modulation：ＰＡＭ−４とも称する）を採用してもよい。ＰＡＭ−４の場合、ＭＳＢ（Most Significant Bit）とＬＳＢ（Least Significant Bit）の２ビットを１シンボルとして送信するので、ドライバまでの信号線の数が上述した実施形態による送信装置の２倍である。そのため、データ生成回路を単独に設ける必要が無く、ＭＵＸ回路がＦＦＥのためのデータを生成することによる消費電力削減効果は大きい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

１２…送信データ生成器、１４…ＰＩＳＯ回路、１６…ＭＵＸ回路、１８…送信機、２２…コントローラ、２４…ドライバ、３２ａ，３２ｂ，３２ｃ，３２ｄ…フリップフロップ、３６ａ，３６ｂ，３６ｃ，３６ｄ…マルチプレクサ。

Claims (11)

1. 異なる複数のデータを保持し、位相がずれている複数のクロック信号に応じて前記複数のデータを互いに異なる位相で出力する保持回路と、
   前記保持回路から出力される前記複数のデータの中から第１データをそれぞれ異なるタイミングで１つずつ選択して、選択された前記第１データを複数含む第１データ系列を出力する第１選択回路と、
   前記保持回路から出力される前記複数のデータの中から前記第１選択回路により選択された前記第１データとは位相が異なる第２データをそれぞれ前記異なるタイミングで１つずつ選択して、選択された前記第２データを複数含む第２データ系列を出力する第２選択回路と、
   を具備するデータ生成回路。
2. 前記保持回路は、複数ビットのパラレルデータの中の各ビットのデータを前記複数のクロック信号の中の各クロック信号の１周期において保持する請求項１記載のデータ生成回路。
3. 前記保持回路は、前記複数ビットのパラレルデータの中の各ビットのデータをそれぞれ保持し、保持していた各ビットのデータを、前記複数のクロック信号に基づいて異なる位相でそれぞれ出力する複数のフリップフロップを具備する請求項２記載のデータ生成回路。
4. 前記複数のクロック信号の中の位相が隣接する複数のクロック信号対に基づいて複数のスイッチング信号を生成する第１論理回路をさらに具備し、
   前記第１選択回路は前記複数のフリップフロップの複数の出力データの中のいずれか１つの出力データを前記複数のスイッチング信号にそれぞれ基づいて順次選択する第１スイッチを具備し、
   前記第２選択回路は、
   前記複数のフリップフロップの複数の出力データの中の位相が隣接する複数の出力データ対が入力され、前記複数の出力データ対の中の位相が遅れている複数の出力データを選択する第２論理回路と、
   前記第２論理回路から出力される複数の出力データの中のいずれか１つの出力データを前記複数のスイッチング信号にそれぞれ基づいて順次選択する第２スイッチと、
   を具備する請求項３記載のデータ生成回路。
5. 前記第２論理回路には選択制御信号が供給され、
   前記第２論理回路は、
   前記選択制御信号が供給されている場合、前記複数の出力データ対の中の位相が遅れている複数の出力データを選択し、
   前記選択制御信号が供給されていない場合、前記複数の出力データ対の中の位相が進んでいる複数の出力データを選択する請求項４記載のデータ生成回路。
6. 前記複数のデータは少なくとも４つのデータを含む請求項１乃至請求項５のいずれか一項記載のデータ生成回路。
7. 前記複数のクロック信号は、
   第１クロック信号と、
   前記第１クロック信号より位相が９０度遅れている第２クロック信号と、
   前記第２クロック信号より位相が９０度遅れている第３クロック信号と、
   前記第３クロック信号より位相が９０度遅れている第４クロック信号と、を含み、
   前記データ生成回路は、
   前記第１クロック信号と前記第２クロック信号が入力される第１アンドゲートと、
   前記第２クロック信号と前記第３クロック信号が入力される第２アンドゲートと、
   前記第３クロック信号と前記第４クロック信号が入力される第３アンドゲートと、
   前記第４クロック信号と前記第１クロック信号が入力される第４アンドゲートと、を具備し、
   前記保持回路は、
   前記第１クロック信号に同期して、第１データを保持し、保持していた第１データを出力する第１フリップフロップと、
   前記第２クロック信号に同期して、第２データを保持し、保持していた第２データを出力する第２フリップフロップと、
   前記第３クロック信号に同期して、第３データを保持し、保持していた第３データを出力する第３フリップフロップと、
   前記第４クロック信号に同期して、第４データを保持し、保持していた第４データを出力する第４フリップフロップと、を具備し、
   前記第１選択回路は、
   前記第１アンドゲートの出力に応じて導通し、前記第１フリップフロップから出力される前記第１データを通過させる第１スイッチと、
   前記第２アンドゲートの出力に応じて導通し、前記第２フリップフロップから出力される前記第２データを通過させる第２スイッチと、
   前記第３アンドゲートの出力に応じて導通し、前記第３フリップフロップから出力される前記第３データを通過させる第３スイッチと、
   前記第４アンドゲートの出力に応じて導通し、前記第４フリップフロップから出力される前記第４データを通過させる第４スイッチと、を具備し、
   前記第２選択回路は、
   前記第１フリップフロップから出力される前記第１データと前記第４フリップフロップから出力される前記第４データが入力され、いずれか一方を出力する第１マルチプレクサと、
   前記第２フリップフロップから出力される前記第２データと前記第１フリップフロップから出力される前記第１データが入力され、いずれか一方を出力する第２マルチプレクサと、
   前記第３フリップフロップから出力される前記第３データと前記第２フリップフロップから出力される前記第２データが入力され、いずれか一方を出力する第３マルチプレクサと、
   前記第４フリップフロップから出力される前記第４データと前記第３フリップフロップから出力される前記第３データが入力され、いずれか一方を出力する第４マルチプレクサと、
   前記第１アンドゲートの出力に応じて導通し、前記第１マルチプレクサから出力される前記データを通過させる第５スイッチと、
   前記第２アンドゲートの出力に応じて導通し、前記第２マルチプレクサから出力される前記データを通過させる第６スイッチと、
   前記第３アンドゲートの出力に応じて導通し、前記第３マルチプレクサから出力される前記データを通過させる第７スイッチと、
   前記第４アンドゲートの出力に応じて導通し、前記第４マルチプレクサから出力される前記データを通過させる第８スイッチと、を具備する請求項１記載のデータ生成回路。
8. 前記第１マルチプレクサと、前記第２マルチプレクサと、前記第３マルチプレクサと、前記第４マルチプレクサには選択制御信号が供給され、
   前記選択制御信号が供給されている場合、
   前記第１マルチプレクサは前記第４フリップフロップから出力された前記第４データを出力し、
   前記第２マルチプレクサは前記第１フリップフロップから出力された前記第１データを出力し、
   前記第３マルチプレクサは前記第２フリップフロップから出力された前記第２データを出力し、
   前記第４マルチプレクサは前記第３フリップフロップから出力された前記第３データを出力し、
   前記選択制御信号が供給されていない場合、
   前記第１マルチプレクサは前記第１フリップフロップから出力された前記第１データを出力し、
   前記第２マルチプレクサは前記第２フリップフロップから出力された前記第２データを出力し、
   前記第３マルチプレクサは前記第３フリップフロップから出力された前記第３データを出力し、
   前記第４マルチプレクサは前記第４フリップフロップから出力された前記第４データを出力する請求項７記載のデータ生成回路。
9. 前記第２選択回路は、
   前記保持回路から出力される前記複数のデータの中からそれぞれ前記異なるタイミングで前記第１選択回路により選択された前記第１データより位相が遅れている複数の第３データを前記第２データとして１つずつ選択して、選択された前記第２データを複数含む第３データ系列と、
   前記保持回路から出力される前記複数のデータの中からそれぞれ前記異なるタイミングで前記第１選択回路により選択された前記第１データより位相が進んでいる複数の第４データを前記第２データとして１つずつ選択して、選択された前記第２データを複数含む第４データ系列と、を出力する請求項１記載のデータ生成回路。
10. 異なる複数のデータを保持し、位相がずれている複数のクロック信号に応じて前記複数のデータを互いに異なる位相で出力する保持回路と、
    前記保持回路から出力される前記複数のデータの中から第１データをそれぞれ異なるタイミングで１つずつ選択して、選択された前記第１データを複数含む第１データ系列を出力する第１選択回路と、
    前記保持回路から出力される前記複数のデータの中から前記第１選択回路により選択された前記第１データとは位相が異なる第２データをそれぞれ前記異なるタイミングで１つずつ選択して、選択された前記第２データを複数含む第２データ系列を出力する第２選択回路と、
    前記第１選択回路から出力された前記第１データ系列と、前記第２選択回路から出力された前記第２データ系列とを入力し、前記第２データ系列に基づいて前記第１データ系列を補正し、補正後の前記第１データ系列を伝送路に出力する送信機と、
    を具備する送信装置。
11. 前記第２選択回路は、
    前記保持回路から出力される前記複数のデータの中からそれぞれ前記異なるタイミングで前記第１選択回路により選択された前記第１データより位相が遅れている複数の第３データを前記第２データとして１つずつ選択して、選択された前記第２データを複数含む第３データ系列と、
    前記保持回路から出力される前記複数のデータの中からそれぞれ前記異なるタイミングで前記第１選択回路により選択された前記第１データより位相が進んでいる複数の第４データを前記第２データとして１つずつ選択して、選択された前記第２データを複数含む第４データ系列と、を出力し、
    前記送信機は、
    前記第３データ系列と前記第４データ系列に基づいて前記第１データ系列を補正し、補正後の前記第１データ系列を伝送路に出力する請求項１０記載の送信装置。

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