CN114968878A - 用于高速数据调制的系统、方法和设备 - Google Patents

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CN114968878A CN202210032094.5A CN202210032094A CN114968878A CN 114968878 A CN114968878 A CN 114968878A CN 202210032094 A CN202210032094 A CN 202210032094A CN 114968878 A CN114968878 A CN 114968878A
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Abstract

一种用于发射器的数据调制器包括多路复用器，该多路复用器被配置为以第一速率接收包括多个第一符号的第一数据流和包括多个第二符号的第二数据流。多路复用器被配置为基于第一时钟信号选择性地输出多个第一符号和多个第二符号以形成第三数据流，该第三数据流实现大于第一速率的第二速率以用于由发射器传输第三数据流。

Description

用于高速数据调制的系统、方法和设备
技术领域
本公开总体上涉及用于高速数据调制的系统、方法和设备。
背景技术
数据传输设备可以包括数模转换器(DAC)和数据调制器，以帮助将数字数据转换为模拟数据以通过网络进行传输。数据传输设备中使用的DAC和/或数据调制器的类型是影响数据传输设备的性能(例如，传输速率能力、传输数据的可靠性等)的一个因素。
发明内容
在示例性实施方式中，用于发射器的数据调制器包括多路复用器，该多路复用器被配置为以第一速率接收包括多个第一符号的第一数据流和包括多个第二符号的第二数据流，并且基于第一时钟信号，选择性地输出所述多个第一符号和所述多个第二符号以形成第三数据流，所述第三数据流实现了大于所述第一速率的第二速率，以用于由所述发射器传输所述第三数据流。
在示例性实施方式中，数模转换器(DAC)包括第一放大器块，其被配置为以第一速率接收第一数据流的第一位和第二位并基于所述第一位和第二位的值输出第一信号和第二信号，第二放大器块，其被配置为以所述第一速率接收第二数据流的第三位和第四位并基于所述第三位和第四位的值输出第三信号和第四信号，调制器，其被配置为接收所述第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出所述第一信号、第二信号、第三信号和第四信号的符号以形成具有大于所述第一速率的第二速率的第三数据流，以及转换电路，其被配置为接收所述第三数据流的所述符号并输出代表所述第一数据流和所述第二数据流的模拟信号。
在示例性实施方式中，发射器包括并行输入串行输出(PISO)设备，其被配置为以第一速率接收并行输入数据和输出串行化数据，以及数模(DAC)转换器。DAC包括第一放大器块，其被配置为以所述第一速率接收所述串行化数据的第一数据流的第一位和第二位，并基于所述第一位和第二位的值输出第一信号和第二信号，第二放大器块，其被配置为以所述第一速率接收所述串行化数据的第二数据流的第三位和第四位，并基于所述第三位和第四位的值输出第三信号和第四信号，调制器，其被配置为接收所述第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出所述第一信号、第二信号、第三信号和第四信号的符号以形成具有大于所述第一速率的第二速率的第三数据流，以及转换电路，其被配置为从所述调制器接收所述第三数据流的符号并输出代表所述第三数据流的模拟信号。
附加特征和优点在本文中进行了描述，并且将从以下描述和附图中变得容易理解。
附图说明
结合附图描述本公开，附图不一定按比例绘制：
图1示出了根据至少一个示例实施方式的系统；
图2示出了根据至少一个示例实施方式的图1中的发射器的附加细节；
图3A示出了根据至少一个示例实施方式的利用电压控制实现的双输入数据调制器的一般示意图以及时序图；
图3B示出了根据至少一个示例实施方式的利用电压控制实现的四输入数据调制器的一般示意图以及时序图；
图4更详细地示出了根据至少一个示例实施方式的来自图3A的数据调制器；
图5更详细地示出了根据至少一个示例实施方式的来自图2的DAC；
图6A示出了根据至少一个示例实施方式的利用电流控制实现的两位DAC；以及
图6B示出了根据至少一个示例实施方式的利用电流控制实现的N位DAC。
具体实施方式
随后的描述仅提供实施方式，并不旨在限制权利要求的范围、适用性或配置。相反，随后的描述将为本领域技术人员提供用于实现所描述的实施方式的可行描述。应当理解，在不脱离所附权利要求的精神和范围的情况下，可以对元件的功能和布置进行各种改变。
从以下描述中可以理解，并且出于计算效率的原因，系统的组件可以布置在组件的分布式网络内的任何适当位置而不影响系统的操作。
此外，应当理解，连接元件的各种链路可以是有线、迹线或无线链路，或其任何适当组合，或能够向连接元件提供数据和/或将数据通信到连接元件以及从连接元件通信数据。例如，用作链路的传输介质可以是任何适当的电信号载体，包括同轴电缆、铜线和光纤、PCB上的电迹线等。
如本文所用，短语“至少一个”、“一个或多个”、“或”和“和/或”是开放式表达，其在操作中既是连接的又是分离的。例如，每个表述“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B和C中的一个或多个”、“A、B或C中的一个或多个”、“A、B和/或C”和“A、B或C”是指单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起，或A、B和C一起。
如本文所用，术语“确定”、“运算”和“计算”及其变体可互换使用并且包括任何适当类型的方法学、过程、操作或技术。
本公开的各个方面将在本文中参照可以是理想化配置的示意图的附图进行描述。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，例如在常用词典中定义的那些，应当被解释为具有与其在相关领域和本公开内容的上下文中的含义一致的含义。
如本文所用，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解，当在本说明书中使用时，术语“包括”、“包括”、“包括”、“包含”、“包含”和/或“包含”指定所述特征的存在、整数、步骤、操作、元素和/或组件，但不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或它们的组的存在或添加。术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
在引用一般元素或元素集而不是特定元素是合适的时，描述可以通过其根术语来指代元素或元素集。例如，当不需要提及特定元素X1、X2等时，描述可以将这些元素统称为“X”。
数据中心互连的吞吐量越来越高，因此处理数据的组件越来越快且耗电越来越大。设备、模块和系统之间的互连是通过用于传输和接收互连信号的SerDes IP完成的。为了跟上市场的步伐，人们希望设计速度更快、功耗更低的SerDes IP。
本发明的概念涉及可用于设计低功率和高速SerDes发射器的数据调制器的架构。与SerDes系统中使用的当前发射器拓扑相比，该架构更快，功耗更低。
SerDes IP发射器的相关技术设计具有数据路径速度或时钟路径速度，或者两者都以输出数据的速率和速度进行切换。因此，当增加输出数据的速率时，时钟和/或数据路径速率也会增加。这导致非常具有挑战性的设计，其消耗高功率并且可能受限于带宽。在高速发射器设计中，例如212.5G SerDes，其中输出脉冲宽度约为9.4ps，相关技术拓扑可能无法符合行业法规。
因此，发明构思涉及使用K输入数据调制器(KDM)的SerDes发射器(TX)。在操作中，数据在数字域中生成并通过低速率并行总线传递到并行到串行块，该块将数据串行化为最终速率的四分之一速率(或其他所需速率)。此外，数据以适合KDM DAC的特定方式排列。时钟系统由TX锁相环馈送，并为2:1多路复用器和KDM驱动器生成高速率时钟(例如，四分之一速率)。额外的低速率块用于为并行到串行块生成时钟。
一般而言，示例实施方式在KDM的输入处利用特定的数据排列，在最后一级(DAC的输出)利用数据和时钟多路复用，这允许在无源器件上生成全速率信号，以及利用特定硬件，其消除需要通过有源器件获得全速率信号。KDM可以以电压模式实现或电流模式实现。为了在不使用高速数据路径或时钟链的情况下生成想要的输出信号，需要使用特定的数据和时钟安排和硬件。值得注意的是，所需的高速信号通过无源负载在发射器的输出处生成，从而降低了功耗。
根据示例实施方式的发射器使用超高速和低功率数据调制器，其可以在SerDes系统(示例：200G PAM4/6/8或USR NRZ/PAM4)中实现。值得注意的是，发射器中没有以全速率输出数据操作的有源器件。相反，存在低速率数据和时钟多路复用的特定组合和时序，其通过无源器件在KDM的输出处生成全速率数据信号。
图1示出了根据至少一个示例实施方式的光学系统100。光学系统100包括设备104、通信网络108和设备112。在至少一个示例实施方式中，设备104和112对应于个人计算机(PC)、膝上型计算机、平板计算机、智能电话、服务器、服务器集合等中的一个或多个。在一些实施方式中，设备104和112可以对应于与也连接到共同类型的通信网络108的其他设备通信的任何适当类型的设备。作为另一个具体但非限制性示例，设备104和112可以对应于向用户设备、客户端设备或系统100中的其他主机提供信息资源、服务和/或应用的服务器。
可用于连接设备104和112的通信网络108的示例包括互联网协议(IP)网络、以太网、InfiniBand(IB)网络、光纤通道网络、互联网、蜂窝通信网络、无线通信网络、它们的组合(例如，以太网光纤通道)、它们的变体等。在一个具体但非限制性的示例中，通信网络108是一种能够使用光信号在设备104和112之间进行数据传输的网络。在这种情况下，设备104和112以及通信网络108可以包括承载光信号的波导(例如，光纤)。
设备104包括收发器116，用于发送和接收信号，例如数据信号。数据信号可以是用数据或用于承载数据的其他合适信号调制的光信号。
收发器116可包括数字数据源120、发射器124、接收器128和控制收发器116的处理电路132。数字数据发生器120可包括合适的硬件和/或软件，用于以数字格式(例如，二进制格式)输出数据。数字数据源120输出的数字数据可以从存储器(未示出)中检索或根据输入(例如，用户输入)生成。
发射器124包括合适的软件和/或硬件，用于从数字数据源120接收数字数据并根据数字数据输出数据信号，以便通过通信网络108将数据信号传输到设备112。下面参考附图更详细地讨论发射器124的结构的附加细节。
接收器128可以包括合适的硬件和/或软件，用于接收信号，例如来自通信网络108的数据信号。例如，接收器128可以包括用于检测光信号的光电检测器和/或用于解调接收的数据信号以提取数据以存储在存储器中的解调器。
处理电路132可以包括用于控制收发器116的软件、硬件或其组合。例如，处理电路132可以包括包含可执行指令的存储器和执行存储器上的指令的处理器(例如，微处理器)。存储器可以对应于任何合适类型的存储器设备或配置为存储指令的存储器设备的集合。可以使用的合适存储设备的非限制性示例包括闪存存储器、随机存取存储器(RAM)、只读存储器(ROM)、它们的变体、它们的组合等。在一些实施方式中，存储器和处理器可以集成到公共设备中(例如，微处理器可以包括集成存储器)。附加地或替代地，处理电路132可以包括硬件，例如专用集成电路(ASIC)。处理电路132的其他非限制性示例包括集成电路(IC)芯片、中央处理单元(CPU)、通用处理单元(GPU)、微处理器、现场可编程门阵列(FPGA)、逻辑门或晶体管、电阻器、电容器、电感器、二极管等的集合。处理电路132中的一些或全部可以被提供在印刷电路板(PCB)或PCB的集合上。应当理解，任何适当类型的电气组件或电气组件的集合都可以适合于包括在处理电路132中。处理电路132可以向和/或从收发器116的其他元件发送和/或接收信号以控制收发器116的整体操作。
收发器116或收发器116的选定元件可以采用用于设备104的可插拔卡或控制器的形式。例如，收发器116或收发器116的选定元件可以在网络接口卡(NIC)上实现。
设备112可以包括收发器136，用于通过通信网络108发送和接收信号，例如数据信号。可以将与收发器116相同或相似的结构应用于收发器136，因此，不单独描述收发器136的结构。
尽管未明确示出，但是应当理解，设备104和112以及收发器116和120可以包括其他处理设备、存储设备和/或通常与计算任务相关联的通信接口，例如通过有线和/或无线连接发送和接收数据。
图2示出了根据至少一个示例实施方式的图1中的发射器124的附加细节。
发射器124包括并行输入串行输出(PISO)设备200、DAC204、静电(ESD)设备208和信号发生器212和216。PISO设备200包括合适的组件(例如，开关)以用于串行化并行输入数据以输出串行化数据。即，PISO设备200被配置为基于数字并行输入数据输出数字串行化数据。PISO设备200可以通过数字数据总线220从数字数据源120接收数字并行输入数据。
DAC204通过DAC控制总线224从PISO设备200接收串行化数字数据。如图所示，通过DAC控制总线224发送的串行化数字数据可以包括多个数据流DSl和DS2，其中数据流的一些位是二进制编码的(即，流标记为bin0到bin5)，而数据流的一些位是一元或温度计编码的(即，流标记为thm0到thm2)。图5还示出了这些流中的至少一些。通过控制总线224发送的串行化数据的图2中的符号指示数据块中位的位置以及是数据块的二进制代码的位部分还是数据块的温度计代码。例如，对于第一数据流DS1的数据块和第二数据流DS2的数据块，bin0到bin5指示数据块的第一到第五较低有效位，其中bin0是该数据块的最低有效位(LSB)和thm0到thm2是数据块的更高有效位，其中thm2是数据块的最高有效位(MSB)。总线224的每个数据路径的符号<1:0>指示每个箭头表示用于承载差分数据的两条数据线，其中每个输入位由具有“正”和“负”部分的差分信号表示，其中每个部分输入到DAC204的输入。虽然DAC204被示为和描述为包括差分输入和差分输出，但是应当理解，如果需要，DAC204的输入和输出可以是单端的。
尽管图2示出了具有二进制编码位(bin)和温度计编码位(thm)的组合的数据块，但是应当理解，数据块可以包括所有二进制编码位、所有温度计编码位、由另一编码过程编码的一些或所有位或其任何组合。
DAC204将串行化的数字数据转换为模拟信号，该模拟信号对应于用于通过通信网络108传输的数据信号。为此，DAC204可包括多路复用器(MUX)228，用于多路复用来自PISO设备200的数字数据流，使得流中的符号按特定顺序排列，这允许DAC204将从PISO设备200接收的数据的速率上变频(例如，被动上变频)到准备好传输的最终速率。为了帮助实现该结果，DAC204包括k输入数据调制器(KDM)232，其操作以提高数据速率作为从MUX228输出的符号的特定排列和用于使用时钟信号(或时钟)对符号进行采样的时序的操纵的结果。在整个即时描述中，符号是表示数字数据的一个或多个位的信号，其中位数根据调制方案(例如，PAM4、PAM6、PAM8等)在单个符号中表示。DAC 204还包括转换电路236，其将来自KDM 232的调制数据信号转换为模拟信号以输出到ESD设备208。下面参考图3A-图5更详细地讨论DAC 204的附加细节。
ESD设备208耦合到DAC 204的输出和一个节点(或多个节点)，其被配置为连接到负载(例如，传输线)。例如，ESD设备耦合在DAC 204的输出与差分输出节点或引脚TXP和TXN之间。ESD设备208可以包括用于减少或消除发射器124的差分输出节点或引脚TXP和TXN处的静电冲击的合适电路。在至少一个示例实施方式中，ESD设备208包括T-线圈配置中的电感器和至少一个电容器。
信号发生器212包括用于从处理电路132接收控制信号CON1并生成用于PISO设备200的控制信号CON2和时钟信号CLKl的合适组件。控制信号CON2和/或时钟信号CLKl可以通过信号发生器212基于控制信号CON1生成。时钟信号CLK1可以控制输入到PISO设备200的数字数据被串行化的速率。控制信号CON1和/或CON2可以包括设置/复位信号、启用/禁用信号、用于设置CLK1频率的频率设置信号(例如，接收CLKI和/或CLKQ以生成CLK1的可编程分频器)、用于调整通过总线224接收的数据的速度的信号，和/或其他调整信号(例如，调整一个或多个时钟信号的信号)。
信号发生器216包括用于生成KDM232的时钟信号CLKI和MUX228的时钟信号CLKQ的合适组件。在至少一个示例实施方式中，信号发生器216包括锁相环(PLL)电路，其生成所需频率的时钟信号CLKI和CLKQ。KDM232可以使用时钟信号CLKI来控制数模转换的速率，而MUX228使用时钟信号CLKQ经由MUX228的切换来控制数据流中符号的排列。
时钟信号CLKl、CLKI和CLKQ的频率是基于经验证据和/或偏好的设计参数集。例如，时钟信号CLK1、CLKI和/或CLKQ的频率可以基于从数字数据源120接收数字数据的速度和/或希望从发射器124传输数据的速度来设置。在至少一个示例实施方式中，第一时钟信号CLK1的频率小于时钟信号CLKI和CLKQ的频率。信号发生器212可以接收时钟信号CLKI和CLKQ并使用时钟信号CLKI和CLKQ来调整时钟信号CLK1的频率，使得PISO设备200与DAC204和MUX228正确同步。
图3A示出了用电压控制(也称为KDM-V300)实现的K输入数据调制器KDM300的一般示意图以及用于控制KDM-V300的时序图316。KDM-V300可以对应于DAC204中的KDM232以调制来自MUX228的数据作为数模转换过程的一部分。在图3A的示例中，KDM-V300是接收两个数据流DS1和DS2的双输入调制器。KDM-V300包括MUX304以及分别从MUX228接收数据流DS1和DS2中的数据位的放大器块308和312。放大器块308和312可以接收相应数据流DS1的数字位DS2和基于接收到的数字位的值输出符号。在图3A的示例中，数据流DS1和DS2包括从MUX304作为输出数据按照从符号S1到符号S16的顺序输出的符号S1到S16。如下文更详细描述的，数据流DS1和DS2的符号在输入到KDM-V300之前被特别排序并根据特殊时序进行采样以在输出处以与输入符号相比更高的速率实现顺序排序。
如时序图316所示，KDM-V300的原理是使用数据切换和时钟切换生成输出数据(或输出符号)，这意味着数据流DSl和DS2在MUX304的时钟CLKI的中间(即，时钟信号的稳定周期)被输出(切换)，而时钟CLKI在数据流S1和S2的中间被切换。因此，每次时钟CLKI切换并选择MUX304的不同输入时，生成两个输出符号。即，除了图3A中的CLKI的第一个上升沿之外，KDM-V300使得能够在时钟CLKI的每个下降沿和每个上升沿上从MUX304输出两个符号。如时序图216所示，该方案的效果是输入到KDM-V300的每个数据流DS1和DS2的速率加倍以实现传输的最终期望速率。在图3A的示例中，每个数据流DS1和DS2的初始速率是53.12Gs/s，而MUX304输出的速率是106.25Gs/s。这里，速率对应于采样率，采样率转换为符号数模转换后数据传输的位率。
可以理解，示例实施方式采用数据流DS1和DS2的特定数据排列来确保输出符号的正确顺序。例如，数据流DS1包括符号S1、S2、S5、S6、S9、S10、S13和S14，而数据流DS2包括符号S3、S4、S7、S8、S11、S12和S15。符号的特定排列可以通过控制PISO设备200和/或数字数据源120来完成，使得在进入MUX228时，数据流DS1包括输出数据中的前两个符号S1和S2(以及其他所示的符号)，而下一个数据流DS2包括输出数据中的两个符号S3和S4(以及其他图示的符号)。每个数据流中两个连续符号之后出现的下一个符号取决于KDM-V300接收到的数据流的数量。在至少一个示例实施方式中，数据流中两个连续符号之后出现的下一个符号等于输入到调制器的数据流数量的两倍减一。因此，在图3A中，KDM-V300接收到的数据流的数量是两个，因此数据流DS1被安排为使得符号S5出现在连续符号S1和S2之后(即，(2个输入流x2＝4–1＝符号S5作为在DS1中S2之后出现的下一个符号)。相同的数据排列可能适用于图3A中的数据流DS2，并且可能进一步适用于其他数量的数据流(例如，参见图3B)。
如图3A所示，MUX304被配置为以第一速率接收包括多个第一符号Sl、S2、S5、S6、S9、S10、S13和S14的第一数据流DSl(已经通过放大器块308)。图3A中的第一速率对应于53.125Gs/s。MUX304还被配置为接收包括多个第二符号S3、S4、S7、S8、S11、S12和S15的第二数据流DS2(已经通过放大器块312)。MUX304被配置为基于第一时钟信号CLKI选择性地输出多个第一符号和多个第二符号以形成输出数据DSO的第三数据流，其实现大于由发射器传输第三数据流DSO的第一速率的第二速率。图3A中的第二速率对应于106.25Gs/s。因此，第二速率至少是第一速率的两倍。在本例中，时钟信号CLKI的频率为26.26GHz(或第三数据流DSO的速率的四分之一，或第一数据流DS1和第二数据流DS2的速率的一半)。
如时序图316所示，多个第一符号中的每个符号和多个第二符号中的每个符号跨越第一时间量Tsymbol(在该示例中为18.8ps)，而第一时钟信号CLKI的周期跨越大于第一时间周期的第二时间量。在图3A中，第二时间量对应于37.6ps。因此，第二时间量是第一时间量的两倍长。
仍参考时序图316，MUX304被配置为在第一时钟信号CLKI的第一半周期期间输出多个第一符号的第一子集，并在第一时钟信号CLKI的第二半周期期间输出多个第二符号的第二子集。例如，对于时钟信号CLKI的第一(最左)周期，多个第一符号的第一子集包括第一符号S1和第二符号S2，并且多个第二符号的第二子集包括第三符号S3和第四符号S4。如图所示，在从MUX304输出的第三数据流DSO中，第一符号S1、第二符号S2、第三符号S3和第四符号S4顺序排列。在图3A(和图3B)的示例中，多路复用器304用电压控制来实现。然而，示例实施方式不限于此并且多路复用器304可以用电流控制来实现(参见图6A和图6B)。在这种情况下，对于电流控制实施方式可以实现相同的时序。在图3A中，应当理解，输入到KDM-V300的每个符号的长度从18.8ps到9.4ps减少一半，以实现106.25Gs/s的更大速率。在至少一个示例实施方式中，第一数据流和第二数据流中的至少一个是温度计编码的(参见图2中的thm流)。
图3B示出了用电压控制(也称为KDM-V300A)实现的K输入数据调制器KDM300A的一般示意图以及用于控制KDM-V300A的时序图328。图3B类似于图3A，不同之处在于KDM-V300A具有四个输入以接收四个数据流DS1至DS4。四个数据流DS1至DS4是KDM-V300A以26.56Gs/s接收的四分之一速率流，而时钟信号CLKI的频率为13.28GHz，每个流的占空比为25％，以允许每个流输出时钟信号CLKI的每个周期的两个符号。与图3A一样，数据流DS1至DS4中的符号具有特定排列，使得在时钟信号CLKI的四个相位之一期间，每个流中的两个连续符号从MUX304A输出(由符号S1和S2、S3和S4、S5和S6等下方的细条所示)。在图3B中，时钟信号CLKI的周期为75.3ps，每个输入符号的长度为37.65ps，在输出流DSO中缩短为9.4ps，以MUX304A的输出处达到106.25Gs/s的速率。如图3A所示，时钟信号CLKI是输入数据流DS1到DS4速率的一半(13.28GHz对26.56Gs/s)。
图4更详细地示出了根据至少一个示例实施方式的图3A中的KDM-V300。KDM-V300是两位串联源端接(SST)电压模式DAC。实现KDM-V300的DAC可以是单端输出DAC或差分输出DAC(如图2所示)。图4示出了用于单端输出DAC的KDM-V示例。然而，应当理解，KDM-V300可以被修改以处理和输出差分信号。在这种情况下，可以重复或复制图4所示结构中的组件，以启用接收数据流DS1和DS2中的差分信号并输出差分模拟信号。这种修改在本领域普通技术人员的能力范围内。
如图4所示，KDM-V300包括第一放大器块308，其被配置为以第一速率接收第一数据流DSl的两位数据块的第一位和第二位(LSB和MSB)并基于第一位和第二位的值输出第一信号和第二信号。KDM-V300还包括第二放大器块312，其被配置为以第一速率接收第二数据流DS2的两位数据块的第三位和第四位(LSB和MSB)并基于第三位和第四位的值输出第三信号和第四信号。
在图4的示例中，第一放大器块308包括被配置为接收第一位并输出第一信号的第一放大器308A，以及被配置为接收第二位并输出第二信号的第二放大器308B。此外，第二放大器块包括被配置为接收第三位并输出第三信号的第三放大器312A，以及被配置为接收第四位并输出第四信号的第四放大器312B。在图4中，在第一数据流DS1中第一位(LSB)是比第二位(MSB)低的有效位，在第二数据流DS2中第三位(LSB)是比第四位(MSB)低的有效位。如1x和2x符号所示，第二放大器308A和第四放大器312A的增益至少是第一放大器308B和第三放大器312B的增益的两倍，以确保用于数模转换的适当信号强度。
图4还示出了调制器304，其被配置为接收第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出第一信号、第二信号、第三信号和第四信号的符号以形成第三数据流DSO，其具有大于第一速率的第二速率(参见图3中的时序图316)。调制器304包括第一复用器块304-1，其被配置为接收第一信号和第二信号并根据第一时钟信号CLKI输出第一信号和第二信号的符号。调制器304还包括第二复用器块304-2，其被配置为接收第三信号和第四信号并根据第一时钟信号CLKI_n的倒数输出第三信号和第四信号的符号。
如进一步所示，第一复用器块304-1包括被配置为输出第一信号的符号的第一输出MSB1和被配置为输出第二信号的符号的第二输出LSB1。第二复用器块304-2包括被配置为输出第三信号的符号的第一输出MSB2和被配置为输出第四信号的符号的第二输出LSB2。第一复用器块304-1的第一输出MSB1连接到第二复用器块304-2的第一输出MSB2，第一复用器块304-1的第二输出LSB1连接到第二复用器块304-2的第二输出LSB2。
图4还示出了转换电路400，其被配置为接收第三数据流DSO的符号并输出代表第一数据流DS1和第二数据流DS2的模拟信号。在这种情况下，第三数据流DSO由输出LSB1、MSB2、LSB2和MSB2的组合形成。转换电路400包括连接到第一多路复用器块和第二多路复用器块两者的第一输出和第二输出的分压器电路。分压器电路如图4所示，带有电阻RT1、RT2和负载电阻RL。这些电阻的值是基于经验证据和/或偏好设置的设计参数，并且可以不同地加权。
如上所述，图4更详细地示出了来自图3A的KDM-V300。然而，相同的细节适用于图3B中的KDM-V300A，只是放大器块和多路复用器块的数量加倍以解决两个附加的数据流DS3和DS4。两个附加多路复用器块的输出以与图4所示相同的方式连接到多路复用器锁304-1和304-2的输出(即，MSB1、MSB2和未示出的输出MSB3和MSB4连接在一起，LSB1、LSB2和未示出的输出LSB3和LSB4连接在一起)。
图5根据至少一个示例实施方式更详细地示出了来自图2的DAC204。然而，图5中的DAC 204是7位DAC，因此不包括从图2接收数据bin5<1:0>的输入。DAC 204是7位DAC，其中bin0至bin4表示数据块的第一到第五位，thm0表示比位bin4高两倍的数据块的第六位，并且thm1和thm2的组合表示比位thm0高两倍的数据块的第七位。在至少一个示例实施方式中，thm1和thm2的位被一起处理以形成数据块的第七位。在数据块中包含具有二进制编码位bin0到bin4的温度计编码位thm0、thm1和thm2可以帮助减轻DAC单元之间的失配，因为如图5所示，接收二进制编码位的每个DAC单元对于每个下一个最高有效位都被缩放加倍。使用温度计编码位作为数据块中的最高有效位意味着对于接收位thm0、thm1和thm2的DAC单元可以避免附加的缩放，从而减少DAC单元(例如，放大器和/或电阻器失配)之间的组件失配。
如图5所示，DAC204包括多个KDM DAC单元。如对于位在位置bin3的数据流所示，每个DAC单元可以包括来自图2的多路复用器228和来自图3的KDM-V300。如进一步所示，多路复用器228是2:1多路复用器，其将每个流DS1和DS2的位输出到相应的放大器块308和312。从那里，KDM-V300和转换电路236(包括两个电阻RT)如上所述操作以与输入到DAC204的数据速度相比增加的速度输出模拟信号。这里，应当理解，图5示出了接收位bin3的KDM DAC单元的简化版本。在实践中并且如上文参考图4所述，可以根据本领域普通技术人员的知识修改每个KDM DAC单元以处理和输出差分信号或单端信号。
图5进一步示出了包括反相器块500和504以向相应MUX228和304的一侧提供相应时钟信号CLKQ和CLKI的反相版本。
图5中的每个KDM DAC单元包括名称x0.25、x0.5、x1、x2、x4和x8。这些名称指示KDMDAC单元中的放大器块中的放大器和转换电路236中的电阻器的增益值相对于放大器增益的基值和电阻器的基值。也就是说，每个名称都指示应用于特定KDM DAC单元中的放大器和电阻器的权重。可以以反比方式为放大器的增益值和电阻器的电阻值应用权重。例如，KDMDAC单元x1意味着相应KDM-V300中放大器的增益值和相应转换电路236中的电阻器的值等于给定的基本增益和给定的基本电阻值，而KDM DAC单位x2意味着增益值是基本增益值的两倍，电阻值与基本电阻值相比减半。同时，KDM DAC x0.5意味着增益值是基本增益的一半，电阻值是基本电阻值的两倍，而KDM DAC x4意味着增益值是基本增益值的四倍，电阻值是基本电阻值的四分之一。类似的逻辑适用于其余的KDM DAC单元。加权可以通过调整每个KDM-V 300内的增益和电阻值和/或通过并联放置一个或多个附加KDM-V 300来实现。这些权重用于确保每个输入位对最终的模拟信号具有适当的影响。如上所述，接收位thm0、thm1和thm2的DAC单元的缩放保持在x8(而不是x16和x32)，因为这些位是温度计编码而不是二进制编码。
鉴于图1至图5，示例实施方式提供了包括PISO设备200的发射器124，该PISO设备200被配置为以第一速率接收并行输入数据和输出串行化数据。发射器124还包括DAC 204。DAC包括第一放大器块308，其被配置为以第一速率接收串行化数据的第一数据流的第一位和第二位并且基于第一位和第二位的值(例如，二进制值)输出第一信号和第二信号。DAC包括第二放大器块312，其被配置为以第一速率接收串行化数据的第二数据流的第三位和第四位并基于第三位和第四位的值(例如，二进制值)输出第三信号和第四信号。数据的第一位、第二位、第三位和第四位可以根据预定布置输入到第一放大器块和第二放大器块(参见图3A和图3B)。DAC包括多路复用器304，其被配置为接收第一信号、第二信号、第三信号和第四信号，并基于第一时钟信号选择性地输出第一信号、第二信号、第三信号和第四信号的符号以形成第三数据流DSO，其具有大于第一速率的第二速率。DAC还包括转换电路，其被配置为从调制器接收第三数据流的符号并输出代表第三数据流的模拟信号。第二速率可以是第一速率的两倍。发射器124还可以包括被配置为将第一时钟信号施加到多路复用器的第一信号发生器216和被配置为将第二时钟信号施加到PISO设备200的第二信号发生器212。
已经关于用电压控制实现的KDM讨论了示例实施方式。然而，示例实施方式不限于此，并且KDM可以用电流控制来实现，如下面更详细讨论的。
图6A示出了根据至少一个示例实施方式的包括用电流控制实现的数据调制器604的DAC 600。用电流控制实施的DAC 600可替代上述用电压控制实施的DAC。
如图6A所示，数据调制器604可以用多路复用器来实现，该多路复用器包括由时钟信号CLKn和CLKp(其可以对应于先前附图的描述中的CLKI)驱动的多个开关，其中时钟信号CLKn是时钟信号CLKp的倒数。DAC 600还包括从相应的数据流DA1和DS2接收数据的放大器块608和612。DAC 600是两位DAC，因此每个放大器块608和612包括两个电流源ILSB和2ILSB，每个电流源连接到两个开关。类似于上面讨论的KDM-V 300放大器的加权，电流源2ILSB连接到接收MSB的开关并输出连接到接收LSB的开关的电流源ILSB的两倍的电流。在输入数据被二进制编码的情况下，从每个放大器块608和612输出的信号可以具有由当前值0ILSB、ILSB、2ILSB或3ILSB表示的四种可能状态，因为DAC 600是两位DAC。每个电流值指示数字输入数据的四种可能状态(例如，00＝0ILSB、01＝ILSB、10＝2ILSB、11＝3ILSB)。
DAC 600还包括转换电路616，其将从数据调制器604输出的信号转换为差分电压信号Voutp/Voutn作为从DAC 600输出的模拟信号。
这里，应当理解，当连续操作电流源时(即，打开和关闭电流源会减慢操作)，使用电流控制的上述DAC 600是非常高速的设计。由于调制器604每次仅将一个电流源连接到输出时进行多路复用，因此其他电流源可以关闭。为了克服这个问题，DAC 600包括虚负载，其吸收或提供未使用电流源的电流。图6中的虚负载由电阻器R2表示，其确保电流源在不使用时保持活动。
图6B示出了根据至少一个示例实施方式的包括用电流控制实现的调制器604A的N位DAC 600A。调制器604A和转换电路616A与图6A中的调制器604和转换电路616基本相同。然而，放大器块608A和612A被构造为处理来自数据流DS1和DS2的N位输入数据。因此，每个放大器块608A和612A包括连接到N个电流源的N组开关。为了实现与上述相同的加权，2ILSB电流源之外的每个附加电流源输出紧接在前的电流源的两倍的电流。例如，对于三位DAC，每个放大器608A和612A中的第三电流源输出幅度为ILSB或4ILSB的四倍的电流。
鉴于前述内容，应当理解，本发明构思尤其涉及使用可以在SerDes系统中实现的超高速和低功率数据调制器的发射器。值得注意的是，发射器中没有以全速率输出数据操作的有源器件。相反，存在低速率数据和时钟多路复用的特定组合和时序，其通过无源器件在KDM的输出处生成全速率数据信号，从而在仍以高速操作的同时降低功耗。
在描述中给出了具体细节以提供对实施方式的透彻理解。然而，本领域普通技术人员将理解，可以在没有这些具体细节的情况下实践实施方式。在其他情况下，可以在没有不必要的细节的情况下示出众所周知的电路、过程、算法、结构和技术以避免混淆实施方式。
虽然这里已经详细描述了本公开的示例性实施方式，但是应当理解，本发明构思可以以其他方式不同地体现和采用，并且所附权利要求旨在被解释为包括这样的变型，除了受现有技术限制。
应当理解，本发明构思涵盖与任何一个或多个其他实施方式、本文公开的任何一个或多个特征、本文基本公开的任何一个或多个特征、本文基本公开的任何一个或多个特征与本文基本公开的任何一个或多个其他特征的组合，任何一个方面/特征/实施方式与任何一个或多个其他方面/特征/实施方式的组合，本文公开的任何一个或多个实施方式或特征的使用。应当理解，本文描述的任何特征可以与本文描述的任何其他特征组合要求保护，而不管这些特征是否来自相同描述的实施方式。
示例实施方式可以根据以下进行配置：
(1)一种用于发射器的数据调制器，所述数据调制器包括：
多路复用器，其被配置为：
以第一速率接收包括多个第一符号的第一数据流和包括多个第二符号的第二数据流；以及
基于第一时钟信号，选择性地输出所述多个第一符号和所述多个第二符号以形成第三数据流，所述第三数据流实现了大于所述第一速率的第二速率，以用于由所述发射器传输所述第三数据流。
(2)根据(1)的数据调制器，其中所述第二速率至少是所述第一速率的两倍。
(3)根据(1)至(2)中的一个或多个的数据调制器，其中所述多个第一符号中的每个符号和所述多个第二符号中的每个符号跨越第一时间量，并且其中所述第一时钟信号的周期跨越大于所述第一时间量的第二时间量。
(4)根据(1)至(3)中的一个或多个的数据调制器，其中所述第二时间量是所述第一时间量的两倍长。
(5)根据(1)至(4)中的一个或多个的数据调制器，其中所述多路复用器被配置为在所述第一时钟信号的第一半个周期期间输出所述多个第一符号的第一子集，并且在所述第一时钟信号的第二半个周期期间输出所述多个第二符号的第二子集。
(6)根据(1)至(5)中的一个或多个的数据调制器，其中所述多个第一符号的所述第一子集包括第一符号和第二符号，并且其中所述多个第二符号的所述第二子集包括第三符号和第四符号。
(7)根据(1)至(6)中的一个或多个的数据调制器，其中在从所述多路复用器输出的所述第三数据流中按顺序排列第一符号、第二符号、第三符号和第四符号。
(8)根据(1)至(7)中的一个或多个的数据调制器，其中通过电压控制来实现所述多路复用器。
(9)根据(1)至(8)中的一个或多个的数据调制器，其中通过电流控制来实现所述多路复用器。
(10)根据(1)至(9)中的一个或多个的数据调制器，其中所述第一数据流和所述第二数据流中的至少一个是温度计编码的。
(11)一种数模转换器(DAC)，包括：
第一放大器块，其被配置为以第一速率接收第一数据流的第一位和第二位并基于所述第一位和第二位的值输出第一信号和第二信号；
第二放大器块，其被配置为以所述第一速率接收第二数据流的第三位和第四位并基于所述第三位和第四位的值输出第三信号和第四信号；
调制器，其被配置为接收所述第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出所述第一信号、第二信号、第三信号和第四信号的符号以形成具有大于所述第一速率的第二速率的第三数据流；以及
转换电路，其被配置为接收所述第三数据流的所述符号并输出代表所述第一数据流和所述第二数据流的模拟信号。
(12)根据(11)的DAC，其中所述第一放大器块包括被配置为接收所述第一位并输出所述第一信号的第一放大器，以及被配置为接收所述第二位并输出所述第二信号的第二放大器，并且其中所述第二放大器块包括被配置为接收所述第三位并输出所述第三信号的第三放大器，以及被配置为接收所述第四位并输出所述第四信号的第四放大器。
(13)根据(11)至(12)中的一个或多个的DAC，其中在所述第一数据流中所述第一位是比所述第二位低的有效位，其中在所述第二数据流中所述第三位是比所述第四位低的有效位，并且其中所述第二放大器和第四放大器的增益至少是所述第一放大器和第三放大器的增益的两倍。
(14)根据(11)至(13)中的一个或多个的DAC，其中所述调制器包括被配置为接收所述第一信号和第二信号并根据所述第一时钟信号输出所述第一信号和第二信号的符号的第一多路复用器块，以及被配置为接收所述第三信号和第四信号并根据所述第一时钟信号的倒数输出所述第三信号和第四信号的符号的第二多路复用器块。
(15)根据(11)至(14)中的一个或多个的DAC，其中所述第一多路复用器块包括被配置为输出所述第一信号的符号的第一输出和被配置为输出所述第二信号的符号的第二输出，并且其中所述第二多路复用器块包括被配置为输出所述第三信号的符号的第一输出和被配置为输出所述第四信号的符号的第二输出。
(16)根据(11)至(15)中的一个或多个的DAC，其中所述第一多路复用器块的所述第一输出连接到所述第二多路复用器块的所述第一输出，并且其中所述第一多路复用器块的所述第二输出连接到所述第二多路复用器块的所述第二输出。
(17)根据(11)至(16)中的一个或多个的DAC，其中所述转换电路包括连接到所述第一多路复用器块和第二多路复用器块两者的所述第一输出和第二输出的分压器电路。
(18)一种发射器，包括：
并行输入串行输出(PISO)设备，其被配置为以第一速率接收并行输入数据和输出串行化数据；和
数模(DAC)转换器，包括：
第一放大器块，其被配置为以所述第一速率接收所述串行化数据的第一数据流的第一位和第二位，并基于所述第一位和第二位的值输出第一信号和第二信号；
第二放大器块，其被配置为以所述第一速率接收所述串行化数据的第二数据流的第三位和第四位，并基于所述第三位和第四位的值输出第三信号和第四信号，其中数据的所述第一位、第二位、第三位和第四位由所述第一放大器块和第二放大器块根据预定布置接收；
调制器，其被配置为接收所述第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出所述第一信号、第二信号、第三信号和第四信号的符号以形成具有大于所述第一速率的第二速率的第三数据流；和
转换电路，其被配置为从所述调制器接收所述第三数据流的符号并输出代表所述第三数据流的模拟信号。
(19)如权利要求18所述的发射器，其中所述第二速率是所述第一速率的两倍。
(20)如权利要求18所述的发射器，还包括：
第一信号发生器，其被配置为将所述第一时钟信号施加到所述调制器；和
第二信号发生器，其被配置为将第二时钟信号施加到所述PISO设备。

Claims (20)

1.一种用于发射器的数据调制器，所述数据调制器包括：
多路复用器，所述多路复用器被配置为：
以第一速率接收包括多个第一符号的第一数据流和包括多个第二符号的第二数据流；以及
基于第一时钟信号，选择性地输出所述多个第一符号和所述多个第二符号以形成第三数据流，所述第三数据流实现了大于所述第一速率的第二速率，以用于由所述发射器传输所述第三数据流。
2.根据权利要求1所述的数据调制器，其中所述第二速率至少是所述第一速率的两倍。
3.根据权利要求1所述的数据调制器，其中所述多个第一符号中的每个符号和所述多个第二符号中的每个符号跨越第一时间量，并且其中所述第一时钟信号的周期跨越大于所述第一时间量的第二时间量。
4.根据权利要求3所述的数据调制器，其中所述第二时间量是所述第一时间量的两倍长。
5.根据权利要求1所述的数据调制器，其中所述多路复用器被配置为在所述第一时钟信号的第一半个周期期间输出所述多个第一符号的第一子集，并且在所述第一时钟信号的第二半个周期期间输出所述多个第二符号的第二子集。
6.根据权利要求5所述的数据调制器，其中所述多个第一符号的所述第一子集包括第一符号和第二符号，并且其中所述多个第二符号的所述第二子集包括第三符号和第四符号。
7.根据权利要求6所述的数据调制器，其中在从所述多路复用器输出的所述第三数据流中按顺序排列第一符号、第二符号、第三符号和第四符号。
8.根据权利要求1所述的数据调制器，其中通过电压控制来实现所述多路复用器。
9.根据权利要求1所述的数据调制器，其中通过电流控制来实现所述多路复用器。
10.根据权利要求1所述的数据调制器，其中所述第一数据流和所述第二数据流中的至少一个是温度计编码的。
11.一种数模转换器（DAC），包括：
第一放大器块，所述第一放大器块被配置为以第一速率接收第一数据流的第一位和第二位，并基于所述第一位和第二位的值输出第一信号和第二信号；
第二放大器块，所述第二放大器块被配置为以所述第一速率接收第二数据流的第三位和第四位，并基于所述第三位和第四位的值输出第三信号和第四信号；
调制器，所述调制器被配置为接收所述第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出所述第一信号、第二信号、第三信号和第四信号的符号以形成具有大于所述第一速率的第二速率的第三数据流；和
转换电路，所述转换电路被配置为接收所述第三数据流的所述符号，并输出代表所述第一数据流和所述第二数据流的模拟信号。
12.根据权利要求11所述的DAC，其中所述第一放大器块包括被配置为接收所述第一位并输出所述第一信号的第一放大器，以及被配置为接收所述第二位并输出所述第二信号的第二放大器，并且其中所述第二放大器块包括被配置为接收所述第三位并输出所述第三信号的第三放大器，以及被配置为接收所述第四位并输出所述第四信号的第四放大器。
13.根据权利要求12所述的DAC，其中在所述第一数据流中所述第一位是比所述第二位低的有效位，其中在所述第二数据流中所述第三位是比所述第四位低的有效位，并且其中所述第二放大器和第四放大器的增益至少是所述第一放大器和第三放大器的增益的两倍。
14.根据权利要求11所述的DAC，其中所述调制器包括被配置为接收所述第一信号和第二信号并根据所述第一时钟信号输出所述第一信号和第二信号的符号的第一多路复用器块，以及被配置为接收所述第三信号和第四信号并根据所述第一时钟信号的倒数输出所述第三信号和第四信号的符号的第二多路复用器块。
15.根据权利要求14所述的DAC，其中所述第一多路复用器块包括被配置为输出所述第一信号的符号的第一输出和被配置为输出所述第二信号的符号的第二输出，并且其中所述第二多路复用器块包括被配置为输出所述第三信号的符号的第一输出和被配置为输出所述第四信号的符号的第二输出。
16.根据权利要求15所述的DAC，其中所述第一多路复用器块的所述第一输出连接到所述第二多路复用器块的所述第一输出，并且其中所述第一多路复用器块的所述第二输出连接到所述第二多路复用器块的所述第二输出。
17.根据权利要求16所述的DAC，其中所述转换电路包括连接到所述第一多路复用器块和第二多路复用器块两者的所述第一输出和第二输出的分压器电路。
18.一种发射器，包括：
并行输入串行输出（PISO）设备，所述并行输入串行输出（PISO）设备被配置为以第一速率接收并行输入数据并输出串行化数据；和
数模（DAC）转换器，包括：
第一放大器块，所述第一放大器块被配置为以所述第一速率接收所述串行化数据的第一数据流的第一位和第二位，并基于所述第一位和第二位的值输出第一信号和第二信号；
第二放大器块，所述第二放大器块被配置为以所述第一速率接收所述串行化数据的第二数据流的第三位和第四位，并基于所述第三位和第四位的值输出第三信号和第四信号，其中数据的所述第一位、第二位、第三位和第四位由所述第一放大器块和第二放大器块根据预定布置接收；
调制器，所述调制器被配置为接收所述第一信号、第二信号、第三信号和第四信号，并且基于第一时钟信号选择性地输出所述第一信号、第二信号、第三信号和第四信号的符号以形成具有大于所述第一速率的第二速率的第三数据流；和
转换电路，所述转换电路被配置为从所述调制器接收所述第三数据流的符号并输出代表所述第三数据流的模拟信号。
19.根据权利要求18所述的发射器，其中所述第二速率是所述第一速率的两倍。
20.根据权利要求18所述的发射器，还包括：
第一信号发生器，所述第一信号发生器被配置为将所述第一时钟信号施加到所述调制器；和
第二信号发生器，所述第二信号发生器被配置为将第二时钟信号施加到所述PISO设备。
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