CN102113220A

CN102113220A - 低功率解串器和解多路复用方法

Info

Publication number: CN102113220A
Application number: CN2009801306100A
Authority: CN
Inventors: 李丘克; 乔治·艾伦·威利
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2008-06-26
Filing date: 2009-06-25
Publication date: 2011-06-29
Also published as: JP2013232908A; KR101166009B1; US20090323731A1; KR20110036083A; WO2009158541A1; EP2319183A1; JP2011526465A; JP2013062832A; US8619762B2; TW201008139A

Abstract

本发明提供一种解串器电路和方法，其根据并行分组将串行位流转换为并行位流。所述解串器和方法包括将串行数据流交替地解多路复用为第一和第二位流。分别沿第一多个移位寄存器和第二多个移位寄存器串行地移位所述第一和第二位流。选择所述第一多个移位寄存器中的所述第一位流的第一部分，且还选择所述第二多个移位寄存器中的所述第二位流的第二部分。从所述第一部分和所述第二部分中形成并行数据流中的并行数据群组。

Description

低功率解串器和解多路复用方法

技术领域

本发明所揭示的示范性实施例大体上涉及串行解码，且更具体地说，涉及将串行数据流解多路复用为并行数据流。

背景技术

在互连技术领域中，对不断增加的数据速率(尤其与视频呈现有关的数据速率)的需求持续增长。用于促进增加数据速率的一种自适应接口为高速串行链路(HSSL)，其为节省成本的低功率消耗传送机构，所述传送机构实现主机与客户端之间经由短程通信链路的超高速数据传送。一般来说，高速串行链路需要最少仅四根导线加上双向数据传送的功率，所述双向数据传送传递每秒几千兆位的最大带宽。

在一种应用中，高速串行链路(例如)在两半式手持机(two-part handset)中通过显著减少横过用于(例如)使数字基带处理器部分与显示器部分互连的手持机两半式接口的导线数目来增加可靠性且减小功率消耗。导线的此减少还允许手持机制造商通过简化两部分式手持机设计来降低开发成本。

其它高速数据传送应用也受益于基于串行的数据传送。高速数据传送需要引起对物理层的需求以经由串行数据链路提供每秒千兆位的速度。为了减小串行数据传送的效应，可将数据编码或格式化为8B/10B代码，以通过将“1”和“0”的游程长度限于五来提供较好的DC平衡。因此，当接收8B/10B格式的串行数据时，解串器需要执行串行流的串行到并行转换，且进一步对准10位字以用于解码。

在解串过程中，解多路复用器用于提供串行到并行转换。对于功率受限的应用，解多路复用器可消耗相当多的功率，从而导致系统性能的下降。因此，需要串行到并行转换和并行数据到字中的对准，以用于并行处理数据，所述并行处理与先前解决方案相比需要较少的功率。

附图说明

图1为说明使用高速串行链路接口的实例环境的框图；

图2为说明根据图1的实例的高速串行链路互连的框图；

图3说明根据经串行配置的移位寄存器式架构而配置的解串器；

图4说明根据多相时钟移位寄存器式架构而配置的解串器；

图5说明根据异步树状解多路复用器式架构而配置的解串器；

图6说明根据级联式架构而配置的解串器；

图7说明根据混合式架构而配置的解串器；

图8为图7的解串器的时序图；

图9说明根据另一混合式架构而配置的解串器；以及

图10为图9的解串器的时序图。

具体实施方式

本说明书揭示并入有本发明的特征的一个或一个以上示范性实施例。所揭示的示范性实施例仅示范本发明。本发明的范围不限于所揭示的示范性实施例。本发明由所附权利要求书界定。

词语“示范性”在本文中用于表示“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例未必解释为比其它实施例优选或有利。

下文结合附图而陈述的具体描述内容意在作为对本发明的示范性实施例的描述，且无意表示可实践本发明的仅有实施例。贯穿本描述而使用的术语“示范性”表示“充当实例、例子或说明”，且不应必定解释为比其它示范性实施例优选或有利。所述具体描述内容为了提供对本发明的示范性实施例的全面理解的目的而包括特定细节。所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本发明的示范性实施例。在一些例子中，以框图形式展示众所周知的结构和装置，以便避免使本文中所呈现的示范性实施例的新颖性模糊。

本文中描述用于将经串行化的数据流转换为并行数据流的各种示范性实施例。在一个示范性实施例中，揭示一种用于将串行数据流转换为并行数据流的解串器。所述解串器包括第一解多路复用器，所述第一解多路复用器包括：输入，其经配置以接收第一串行数据流；以及第一和第二输出，其经配置以在所述第一和第二输出上交替地输出所述第一串行数据流的连续位。所述解串器还包括第一和第二多个串行配置的移位寄存器，其分别耦合到所述第一和第二输出。所述解串器进一步包括第一选择器，所述第一选择器包括多个多路复用器。所述多路复用器中的每一者包括至少两个输入和一形成第一并行数据流的一部分的可选输出。此外，所述多个多路复用器中的一者上的第一输入耦合到所述第一多个移位寄存器，且所述多个多路复用器中的一者上的第二输入耦合到所述第二多个移位寄存器。

在另一示范性实施例中，揭示一种用于将串行数据流转换为并行数据流的解串器。所述解串器包括：异步解多路复用器，其经配置以接收串行数据流；以及第一和第二解多路复用器，其分别耦合到所述异步解多路复用器的输出。另外，所述第一和第二解多路复用器各自包括多个串行配置的移位寄存器，且进一步包括耦合到所述多个串行配置的移位寄存器的选择器。所述选择器进一步经配置以在并行数据流中输出非2N数量的数据的分组。

在另一示范性实施例中，揭示一种用于对串行位流进行解串的方法。所述方法包括将串行数据流交替地解多路复用为第一和第二位流。分别沿第一多个串行配置的移位寄存器和第二多个串行配置的移位寄存器串行地移位所述第一和第二位流。选择所述第一多个串行配置的移位寄存器中的第一位流的第一部分，且还选择所述第二多个串行配置的移位寄存器中的第二位流的第二部分。并行数据流中的并行数据群组由所述第一部分和所述第二部分形成。

本发明的示范性实施例可以硬件、固件、软件或其任一组合来实施。本发明的示范性实施例还可实施为存储在机器可读媒体上的指令，其可由一个或一个以上处理器读取和执行。机器可读媒体可包括用于存储或传输呈可由机器(例如，计算装置)读取的形式的信息的任何机构。举例来说，机器可读媒体可包括：只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储媒体；光学存储媒体；快闪存储器装置；电学、光学、声学或其它形式的所传播信号(例如，载波、红外线信号、数字信号等)；以及其它媒体。此外，固件、软件、例程、指令可在本文中描述为执行某些动作。然而，应了解，此些描述仅仅是为了简便，且此些动作实际上由计算装置、处理器、控制器或执行固件、软件、例程、指令等的其它装置引起。

高速串行链路是一种节省成本的低功率消耗传送机构，其实现主机与客户端之间经由短程通信链路的超高速串行数据传送。在下文中，将相对于包含在(例如)移动电话的手持机的上部部分中的相机模块来呈现高速串行链路的实例。然而，所属领域的技术人员将明白，在本发明的示范性实施例中可容易地替代和使用在功能上与相机模块具有等效特征的任何模块。

此外，根据本发明的示范性实施例，高速串行链路主机可包含可受益于使用本发明的若干种类型的装置中的一者。举例来说，主机可为呈手持式移动计算装置、膝上型移动计算装置或类似移动计算装置的形式的便携式计算机。主机还可为个人数据助理(PDA)、寻呼装置、或许多无线电话或调制解调器中的一者。或者，主机可为例如便携式DVD或CD播放器或游戏装置等便携式娱乐或呈现装置。

此外，主机可作为主机装置或控制元件而驻存在需要与客户端的高速通信链路的多种其它广泛使用或计划的商品中。举例来说，主机可用于将数据以高速率从视频记录装置传送到基于存储的客户端以获得改进的响应，或传送到高分辨率较大屏幕以用于呈现。并入有机上库存或计算系统和/或到其它家用装置的蓝牙连接的器具(例如，冰箱)可在于因特网或蓝牙连接模式下操作时具有改进的显示能力，或可在电子计算机或控制系统(主机)驻存在机柜中的别处时，具有对于室内显示器(客户端)和小键盘或扫描仪(客户端)的减少的布线需要。一般来说，所属领域的技术人员将了解可受益于此接口的使用的各种各样的现代电子装置和器具，以及利用可用于新添加或现存连接器或电缆中的有限数目的导体来翻新旧装置使其能够进行信息的较高数据速率输送的能力。

同时，高速串行链路客户端可包含多种装置，其适用于将向终端用户呈现信息，或从用户向主机呈现信息。举例来说，并入护目镜或眼镜中的微型显示器；构建到帽子或头盔中的投影装置；构建到交通工具中(例如，构建在窗或挡风玻璃中)的小屏幕或甚至全息照相元件；或用于呈现高质量声音或音乐的各种扬声器、头戴耳机或声音系统。其它呈现装置包括用于为会议或为电影和电视图像呈现信息的投影仪或投影装置。另一实例将为触摸板或触敏装置、话音辨识输入装置、安全扫描仪等等的使用，上述装置可被要求在除来自用户的触摸或声音之外具有很少实际“输入”的情况下，传送来自装置或系统用户的大量信息。

另外，用于计算机的扩展坞，和车载套件或桌上型套件，以及用于无线电话的固持器可充当到最终用户或其它装置和设备的接口装置，且使用客户端(例如鼠标等输出或输入装置)或主机来辅助传送数据，尤其是在涉及高速网络的情况下。然而，所属领域的技术人员将容易认识到，本发明不限于这些装置，市场上存在且建议使用许多其它装置，其既定在存储和输送方面或在重放时的呈现方面给最终用户提供高质量图像和声音。本发明适用于增加各种元件或装置之间的数据通过量，以适应实现所要用户体验所需的高数据速率。

图1为说明使用高速串行链路接口的实例环境的框图。在图1的实例中，高速串行链路用于跨两部分式手持机100的铰链而使各模块互连。此处必须注意，虽然将在特定实例(例如，两部分式手持机的高速串行链路互连)的情形下描述本发明的某些示范性实施例，但这样做只是出于说明目的，且不应用于将本发明局限于此些示范性实施例。如相关领域的技术人员基于本文中的教示将理解，本发明的示范性实施例可用于包括可受益于具有高速串行链路互连的任何装置的其它装置中。

参看图1，两部分式手持机100的下部区段102包括移动台调制解调器(MSM)基带芯片104。MSM 104为数字基带控制器。两部分式手持机100的上部区段114包括液晶显示器(LCD)模块116和相机模块118。

仍参看图1，高速串行链路110将相机模块118连接到MSM 104。通常，将高速串行链路控制器集成到相机模块118和MSM 104中的每一者中。在图1的实例中，高速串行链路主机122集成到相机模块112中，而高速串行链路客户端106驻存在高速串行链路110的MSM侧上。通常，高速串行链路主机为高速串行链路的主控制器。在图1的实例中，来自相机模块118的像素数据在发射到高速串行链路110上之前由高速串行链路主机122接收并格式化为高速串行链路包。高速串行链路客户端106接收高速串行链路包，并将其再转换为与相机模块118所产生格式相同的格式的像素数据。接着将所述像素数据发送到MSM 104中的适当块以供处理。

仍参看图1，高速串行链路112将LCD模块116连接到MSM 104。在图1的实例中，高速串行链路112使集成到MSM 104中的高速串行链路主机108与集成到LCD模块116中的高速串行链路客户端120互连。在图1的实例中，由MSM 104的图形控制器产生的显示数据在发射到高速串行链路112之前，由高速串行链路主机108接收并格式化为高速串行链路包。高速串行链路客户端120接收高速串行链路包，并将其再转换为显示数据以供LCD模块116使用。

图2为说明根据图1的实例的高速串行链路互连110的框图。如上文所述，高速串行链路110的功能之一是将像素数据从相机模块118传送到MSM 104。因此，在图2的示范性实施例中，帧接口206将相机模块118连接到高速串行链路主机122。帧接口206用以将像素数据从相机模块118传送到高速串行链路主机122。

通常，相机模块118经由并行接口从相机接收像素数据，存储像素数据，且接着在主机就绪时将像素数据传送到高速串行链路主机122。高速串行链路主机122将接收到的像素数据包封到高速串行链路包中。然而，为了使高速串行链路主机122能够将像素数据发射到高速串行链路110上，高速串行链路包的串行化是必要的。

在图2的示范性实施例中，集成在高速串行链路主机122内的包括物理层编码器203(例如，8B/10B编码器)的串行器模块202用以将高速串行链路包串行地移出到高速串行链路110上。在高速串行链路110的MSM端处，集成在高速串行链路客户端106内的包括物理层解码器205(例如，8B/10B解码器)的解串器模块204从经由高速串行链路110接收到的串行数据重构高速串行链路包。高速串行链路客户端106接着去除任何包封，且将并行像素数据经由帧接口208传送到MSM 104的适当块。

解串器模块204通常可包括用于将串行数据流转换为并行数据流的各种形式的解多路复用器。然而，随着串行位流的位传送速率增加，解串器内的功率消耗也可相当大地增加。解串器中的功率消耗的确定部分是由于接近数据传送速率的速率下的切换频率。如所陈述，解串器通常是在物理层内被发现，且负责支持开放式系统互连(“OSI”)模型的编码或协议方案。串行化和解串过程有时也被称为“SERDES”。

因此，可实施各种解串器架构。举例来说，常规移位寄存器架构可适用于较慢数据速率。一般来说，当在移位寄存器处接收到串行位流时，第一时钟信号将串行位移位到寄存器中，且根据第二较慢时钟从每一级输出对应的并行位流。然而，随着串行位速率增加，对移位寄存器的数据存储元件进行计时消耗大量的功率。

利用2N扇出的其它架构(例如，1对2解多路复用器树状架构)也是可能的。然而，当利用非2N编码(例如，8B/10B或奇数位数目方案)时，引入低效率，其导致不必要的功率消耗。虽然各种架构基于数据速率和串行数据编码而具有某些优点和缺点，但包括过量数据存储元件或锁存器的解串器架构比含有较少存储元件或锁存器的架构消耗较大的功率。

为了比较各种架构，基于锁存器或“触发器”的数量乘以特定锁存器的切换频率来使功率消耗正规化。作为实例而非限制，本文中所述的各种示范性实施例说明用于对根据包括8B/10B编码在内的各种编码方案而编码的串行数据进行分组的解串器，所述8B/10B编码通常在串行器处将8位位流串行化为10位位流，且接着需要在解串器处形成10位并行群组以用于解码。

图3说明根据串行输入/并行输出移位寄存器式架构而配置的解串器300。将串行数据302说明为(例如)以每秒4千兆位的数据速率经由链路接收，且根据(例如)以4GHz操作的串行输入时钟306而串行地记时输入到串行移位寄存器304中。在8B/10B串行编码位流的当前实例中，N等于十，从而产生十个串行配置的移位寄存器304(1到10)。因此，当十个串行数据位已串行地记时输入到移位寄存器304(1到10)中时，N分频时钟(divide-by-N clock)308将串行数据的10位群组锁存到十个并行配置的移位寄存器310(1到10)中。

串行输入/并行输出移位寄存器架构包括以在全时钟速率(例如，每秒4千兆位)下操作的相对较大数目的锁存器为代价来适应并行数据的任何编号分组(例如，偶数/奇数位数量的经编码位)的益处。因此，串行输入/并行输出移位寄存器式架构的正规化功率计算产生以下正规化功率：

P≈10f+10f/10＝11f

其中10f为来自串行配置的移位寄存器304(1到10)的功率，且10f/10为来自以十分之一的串行输入时钟速率操作的并行配置的移位寄存器310(1到10)的功率。

图4说明根据多相时钟移位寄存器式架构而配置的解串器400。将串行数据402说明为(例如)以每秒4千兆位的数据速率经由链路接收，且根据输入时钟的多个相位(其引起8B/10B编码的串行位流的f/10的有效N分频时钟，其中N等于十)而多相记时输入到串行移位寄存器404中，从而产生十个并行配置的移位寄存器404(1到10)。因此，当十个串行数据位已多相记时输入到移位寄存器404(1到10)中时，N分频时钟408将并行数据的10位群组锁存到十个并行配置的移位寄存器410(1到10)中。

多相移位寄存器架构包括以多相计时方案(例如，Φ1、Φ2、…、ΦN)的相对较复杂且昂贵的产生为代价来适应并行数据的任何编号分组(例如，偶数/奇数位数量的经编码位)的益处。因此，多相移位寄存器架构的正规化功率计算产生以下正规化功率：

P≈10f/10+10f/10＝2f

其中10f/10为来自以N分频时钟速率有效地计时的多相配置的移位寄存器404(1到10)的功率，且10f/10为来自以N分频时钟速率计时的并行配置的移位寄存器410(1到10)的功率。注意，以上功率计算不考虑产生(例如)每秒4千兆位下十个样本的高度精确的时钟相位控制所需的额外功率。具体地说，高精度时钟通常需要高精度锁相回路(PLL)电路，其消耗大量的功率。

图5说明根据异步树状解多路复用器式架构而配置的解串器500。将串行数据502说明为以(例如)每秒4千兆位的数据速率经由链路接收，且根据(例如)以2GHz操作的半速率输入时钟506而记时输入到1对2解多路复用器504(1)中。将一般的1对2解多路复用器504说明为包括经配置以在DIN处接收两个串行数据位，且在D0和D1处输出两个并行数据位的锁存器。此外，一般的1对2解多路复用器504进一步配置有时钟分频器，所述时钟分频器用以接收全速率下的输入时钟CLK，且产生输入时钟的一半速率下的输出时钟CLK/2。

虽然在8B/10B串行编码的位流的本实例中，N等于十，但异步树状解多路复用器式架构根据二的幂来分支。具体地说，解多路复用器504(1)分支为1对2解多路复用器504(2到3)，1对2解多路复用器504(2到3)进一步分支为1对2解多路复用器504(4到7)，1对2解多路复用器504(4到7)又进一步产生八个输出位D0到D7。因此，异步树状解多路复用器架构进一步必须缓冲并行数据的五个八位群组，以便根据8B/10B编码方案将四十个数据位重组为四个十位群组。因此，解串器500进一步包括8到10转换电路510，8到10转换电路510经配置以缓冲并行数据的五个八位群组，以用于将四十个数据位重组为四个十位群组。

异步树状解多路复用器架构包括数据的半速率计时的益处，这是因为每一1对2解多路复用器以不直接支持除了二的幂编码之外的编码结构为代价，在输入时钟的第一边缘上锁存第一输入数据，且在输入时钟的第二边缘上锁存第二输入数据。因此，异步树状解多路复用器架构的正规化功率计算产生以下正规化功率：

P≈3f/2+6f/4+12f/8+2f＝6.5f

其中3f/2为来自1对2解多路复用器504(1)的功率，且6f/4为来自1对2解多路复用器504(2到3)的功率，且12f/8为来自1对2解多路复用器504(4到7)的功率，且2f为来自8到10转换电路510的正规化功率。

图6说明根据级联式架构而配置的解串器600。将串行数据602说明为以(例如)每秒4千兆位的数据速率经由链路接收，且根据(例如)以2GHz操作的半速率输入时钟606而记时输入到1对2解多路复用器604中。一般的1对2解多路复用器604通常类似于图5的1对2解多路复用器504而配置，包括经配置以在DIN处接收两个串行数据位且在D0和D1处输出两个并行数据位的锁存器。

虽然在8B/10B串行编码的位流的本实例中，N等于十，但级联式解串器架构进一步包含两个1对5串行解多路复用器608，其类似于图3的串行配置的移位寄存器304和十个并行配置的移位寄存器310。1对2解多路复用器604的D0和D1输出分别耦合到1对5解多路复用器608(1到2)的输入，所述输入根据五分频时钟610来计时。因此，级联式解串器架构产生串行数据位的十位并行群组D0到D9。

级联式解串器架构包括数据的半速率计时的益处，这是因为每一1对2解多路复用器以在高时钟速率下操作的相对较大数目的锁存器为代价，在输入时钟的第一边缘上锁存第一输入数据，且在输入时钟606的第二边缘上锁存第二输入数据。因此，级联式解串器架构的正规化功率计算产生以下正规化功率：

P≈3f/2+10f/2+10f/5＝8.5f

其中3f/2为来自1对2解多路复用器604的功率，10f/2为来自1对5解多路复用器608(1)的功率，且10f/5为来自1对5解多路复用器608(2)的功率。

图7说明根据示范性实施例的根据混合式架构而配置的解串器700。将SDIN上的串行数据702说明为(例如)以每秒4千兆位的数据速率经由链路接收，且根据(例如)以2GHz操作的半速率输入时钟706而记时输入到说明为1对2解多路复用器704的第一级解串器中。将1对2解多路复用器704说明为包括经配置以接收SDIN上的两个串行数据位702且在D0和D1处输出两个并行数据位的锁存器。此外，1对2解多路复用器704进一步配置有时钟分频器708，时钟分频器708用以接收在输入时钟速率下的输入时钟706，且产生在输入时钟706的一半速率下的输出时钟710。根据本实例，输入时钟速率为2GHz，且输出时钟速率为1GHz。延迟元件712到716基于各种组件的实际性能而配置，以便避免如所属领域的技术人员所理解且在本文中不进一步定义的电路“竞争”情况。

解串器700进一步包括说明为1对5解多路复用器720(1到2)的并行布置的第二级解串器。应注意，1对5解多路复用器720各自并不配置为移位寄存器式1对5解多路复用器，而是包括异步元件。具体地说，每一解多路复用器720包括一异步1对2解多路复用器722，异步1对2解多路复用器722经配置以从1对2解多路复用器704接收D0或D1中的一者，且响应于时钟710而产生输出D0和D1。

1对5解多路复用器720进一步包含耦合到1对2解多路复用器722的D0和D1输出的串行移位寄存器，其在本文中被指定为1对3解多路复用器724。应注意，1对3解多路复用器724并非真正的一个输入对三个输出的解多路复用器，而是充当用于保留串行输入数据以供周期性选择为解串器700的输出的一系列移位寄存器。具体地说，1对3解多路复用器724包括：串行配置的移位寄存器726、728，其耦合到1对2解多路复用器722的D0，以及串行配置的移位寄存器730、732，其耦合到1对2解多路复用器722的D1。串行配置的移位寄存器726到732由1对2解多路复用器704所产生的时钟710来计时。1对3解多路复用器724进一步包括下文所述的输出信号r1、r2、r3、r4、r5和r11。

1对5解多路复用器720进一步包含选择器734，选择器734在本实例中各自包括五个2对1多路复用器740到748。到2对1多路复用器740到748的两个输入中的每一者连接到解多路复用器724的“r”输出信号。具体地说，到多路复用器740的两个输入连接到输出信号r1和r2，到多路复用器742的两个输入连接到输出信号r2和r3，到多路复用器744的两个输入连接到输出信号r3和r4，到多路复用器746的两个输入连接到输出信号r4和r5，且到多路复用器748的两个输入连接到输出信号r5和r11。2对1多路复用器734的输入由十分频时钟750选择性地控制，十分频时钟750在每秒4千兆位的串行输入数据流的本实例中以200MHz操作。如在图8的时序图中将注意，时钟750未必展现50/50工作周期。

1对5解多路复用器720进一步包含耦合到选择器734的输出的并行锁存器758，用于接收和锁存如由选择器734确定的分别选择的输出信号r1、r2、r3、r4、r5和r11。并行锁存器758由五分频时钟770选择性地锁存，五分频时钟770在每秒4千兆位的串行输入数据流的本实例中以400MHz操作。并行锁存器758(1)输出经解多路复用的8B/10B串行流的十个位中的前五个位，作为输出OUT1到OUT5。类似地，并行锁存器758(2)输出经解多路复用的8B/10B串行流的十个位中的后五个位，作为输出OUT6到OUT10。如在图8的时序图中将注意，时钟770未必展现50/50工作周期。

混合式解串器架构包括数据的半速率计时的益处，这是因为每一1对2解多路复用器在输入时钟的第一边缘上锁存第一输入数据，且在输入时钟的第二边缘上锁存第二输入数据。图7的混合式解串器进一步受益于因较少的锁存器和较低的执行频率而产生的较少功率消耗。因此，混合式解串器架构的正规化功率计算产生以下正规化功率：

P≈2f/2+14f/4+10f/20＝5f。

图8为根据示范性实施例的图7的解串器700的时序图。如所说明，将输入串行数据SDIN 702的十个位的群组说明为“12345678910”、“a b c d e f g h i j”、“A B C DE F G H I J”和“112233445566778899…”。“r”输出信号的画圈区域表示十个位的相应群组的时间对准。CLK 706的初始六个周期允许解串器700的管线式架构具有充足的串行数据。图8中还说明时钟750与时钟770的不对称布置。此不对称性允许来自解串器700的输出不限于2^N数量个输出。

图9说明根据另一示范性实施例的根据混合式架构而配置的解串器800。将SDIN上的串行数据802说明为(例如)以每秒4千兆位的数据速率经由链路接收，且根据(例如)以2GHz操作的半速率输入时钟806而记时输入到说明为1对2解多路复用器804的第一级解串器中。将1对2解多路复用器804说明为包括经配置以接收SDIN上的两个串行数据位802且在D0和D1处输出两个并行数据位的锁存器。延迟元件812、814基于各种组件的实际性能而配置，以便避免如所属领域的技术人员所理解且本文中不进一步定义的电路“竞争”情况。

解串器800进一步包括说明为2对7解多路复用器820的第二级解串器。应注意，2对7解多路复用器820并不配置为移位寄存器式2对7解多路复用器，而是经配置以从1对2解多路复用器804接收D0和D1，且产生信号以供锁存。应注意，2对7解多路复用器820充当用于保留串行输入数据以供周期性地选择为解串器800的输出的一系列移位寄存器。具体地说，2对7解多路复用器820包括：串行配置的移位寄存器826到832，其耦合到1对2解多路复用器804的D0；以及串行配置的移位寄存器834到840，其耦合到1对2解多路复用器804的D1。串行配置的移位寄存器826到840由时钟806来计时。2对7解多路复用器824进一步包括下文所述的输出信号r1、r2、r3、r4、f1、f2、f3、f4。

2对7解多路复用器820进一步包含选择器844，选择器844在本实例中包括七个2对1多路复用器850到862。到2对1多路复用器850到862的两个输入中的每一者连接到移位寄存器826到840的“r”或“f”输出信号。具体地说，到多路复用器850的两个输入连接到输出信号r1和f1，到多路复用器852的两个输入连接到输出信号f1和r2，到多路复用器854的两个输入连接到输出信号r2和f2，到多路复用器856的两个输入连接到输出信号f2和r3，到多路复用器858的两个输入连接到输出信号r3和f3，到多路复用器860的两个输入连接到输出信号f3和r4，且到多路复用器862的两个输入连接到输出信号r4和f3。到2对1多路复用器844的输入由七分频时钟870选择性地控制，七分频时钟870在每秒4千兆位的串行输入数据流的本实例中以285MHz操作。如在图10的时序图中将注意，时钟870未必展现50/50工作周期。

2对7解多路复用器820进一步包含耦合到选择器844的输出的并行锁存器872，用于接收和锁存如由选择器844确定的分别选择的输出信号r1、r2、r3、r4、f1、f2、f3和f4。并行锁存器872由3.5分频时钟874选择性地锁存，3.5分频时钟874在每秒4千兆位的串行输入数据流的本实例中以570MHz操作。并行锁存器872输出经解多路复用七位编码方案的七个位的群组，作为输出OUT1到OUT7。如在图10的时序图中将注意，时钟874未必展现50/50工作周期。

混合式解串器架构包括数据的半速率计时的益处，这是因为每一1对2解多路复用器在输入时钟的第一边缘上锁存第一输入数据，且在输入时钟的第二边缘上锁存第二输入数据。图9的混合式解串器进一步受益于因较少的锁存器和较低的执行频率而产生的较少功率消耗。因此，混合式解串器架构的正规化功率计算产生以下正规化功率：

P≈10f/2+7f/14＝5.5f。

图10为根据示范性实施例的图9的解串器800的时序图。如所说明，将输入串行数据SDIN 802的七个位的群组说明为“1234567”、“a b c d e fg”、“A B C D E F G”、“10203040506070”和“11213141516171”。“r”和“f”输出信号的画圈分组表示七个位的相应群组的时间对准。画圈分组中的“X”指示解多路复用过程的“无关”数据。CLK 806的初始四个周期允许解串器800的管线式架构具有充足的串行数据。图10中还说明时钟870与时钟874的不对称布置。此不对称性允许来自解串器800的输出不限于2^N数量个输出。实际上，解串器800可如图9中所说明经配置以适应奇数个输出。

所属领域的技术人员将理解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光学粒子或其任一组合来表示贯穿以上描述可参考的数据、指令、命令、信息、信号、位、符号和码片。

所属领域的技术人员将进一步了解，结合本文中所揭示的示范性实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的这种可互换性，上文已大体上根据各种说明性组件、块、模块、电路和步骤的功能性描述了各种说明性组件、块、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定应用和强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同的方式来实施所描述的功能性，但此类实施决策不应被解释为导致与本发明示范性实施例的范围的偏离。

可用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任一组合来实施或执行结合本文中所揭示的示范性实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器的组合、结合DSP核心的一个或一个以上微处理器，或任何其它此类配置。

结合本文中所揭示的示范性实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻存在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。将示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻存在ASIC中。ASIC可驻存在用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻存在用户终端中。

在一个或一个以上示范性实施例中，所描述的功能可以硬件、软件、固件或其任一组合来实施。如果以软件来实施，那么所述功能可作为一个或一个以上指令或码存储在计算机可读媒体上或经由计算机可读媒体而传输。计算机可读媒体包括计算机存储媒体与通信媒体两者，通信媒体包括促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，此些计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于以指令或数据结构的形式携载或存储所要程序代码且可由计算机存取的任何其它媒体。另外，严格地说，任何连接件都被称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术从网站、服务器或其它远程来源传输软件，那么所述同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电和微波等无线技术包含在媒体的定义中。如本文中所使用的磁盘和光盘包含压缩光盘(CD)、激光光盘、光学盘、数字多功能光盘(DVD)、软磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述各项的组合也应包含在计算机可读媒体的范围内。

提供对所揭示的示范性实施例的前述描述是为了使所属领域的技术人员能够制作或使用本发明。对这些示范性实施例的各种修改对于所属领域的技术人员来说将是显而易见的，且在不脱离本发明的精神或范围的情况下，本文中所定义的一般性原理可应用于其它示范性实施例。因此，本发明无意限于本文中所展示的示范性实施例，而是将被赋予与本文中所揭示的原理和新颖特征一致的最宽范围。

Claims

1.一种解串器，其包含：

第一解多路复用器，其包括：输入，其用以接收第一串行数据流；以及第一和第二输出，其用以在所述第一和第二输出上交替地输出所述第一串行数据流的连续位；

第一和第二多个移位寄存器，其分别耦合到所述第一和第二输出；以及

第一选择器，其包括多个多路复用器，所述多个多路复用器各自包括多个输入和一形成第一并行数据流的一部分的可选输出，所述多个多路复用器中的一者上的第一输入耦合到所述第一多个移位寄存器，且所述多个多路复用器中的所述一者上的第二输入耦合到所述第二多个移位寄存器。

2.根据权利要求1所述的解串器，其中所述多个多路复用器的数量包含并非以2为基数的数量。

3.根据权利要求1所述的解串器，其中所述多个多路复用器的数量包含奇数数量。

4.根据权利要求1所述的解串器，其中所述多个多路复用器中的每一者上的第一输入耦合到所述第一多个移位寄存器，且所述多个多路复用器中的每一者上的第二输入耦合到所述第二多个移位寄存器。

5.根据权利要求1所述的解串器，其中所述多个多路复用器中的所述一者上的至少一个输入沿所述第一多个移位寄存器在第一位置处耦合到所述第一多个移位寄存器，且所述多个多路复用器中的所述一者上的第二输入沿所述第二多个移位寄存器在不同于所述第一位置的第二位置处耦合到所述第二多个移位寄存器。

6.根据权利要求1所述的解串器，所述多个多路复用器是根据具有不对称工作周期的时钟信号来选择。

7.根据权利要求1所述的解串器，其中所述第一解多路复用器以及所述第一和第二多个移位寄存器经共同计时。

8.根据权利要求1所述的解串器，其中所述第一串行数据流包含8B/10B编码。

9.根据权利要求1所述的解串器，其进一步包含：

第二解多路复用器，其包括：输入，其用以接收第二串行数据流；以及第三和第四输出，其用以在所述第一和第二输出上交替地输出所述第二串行数据流的连续位；

第三和第四多个移位寄存器，其分别耦合到所述第三和第四输出；以及

第二选择器，其包括多个多路复用器，所述多个多路复用器各自包括多个输入和一形成第二并行数据流的一部分的可选输出，所述多个多路复用器中的一者上的第一输入耦合到所述第三多个移位寄存器，且所述多个多路复用器中的所述一者上的第二输入耦合到所述第四多个移位寄存器。

10.根据权利要求9所述的解串器，其进一步包含输入解多路复用器，所述输入解多路复用器包括：输入，其用以接收串行数据流；以及第一和第二输出，其用以交替地输出所述串行数据流的连续位以作为所述第一串行数据流和所述第二串行数据流。

11.根据权利要求10所述的解串器，其中所述串行数据流包含8B/10B编码。

12.一种解串器，其包含：

异步解多路复用器，其用以接收串行数据流；以及

第一和第二解多路复用器，其分别耦合到所述异步解多路复用器的输出，所述第一和第二解多路复用器各自包括多个移位寄存器，所述第一和第二解多路复用器进一步包含耦合到所述多个移位寄存器的选择器，所述选择器在所述并行数据流中进一步输出并非以2为基数的数量的数据的分组。

13.根据权利要求12所述的解串器，其中所述串行位流包含8B/10B编码。

14.根据权利要求12所述的解串器，其中所述多个移位寄存器以所述异步解多路复用器的时钟速率的一半操作。

15.根据权利要求12所述的解串器，其中所述第一和第二解多路复用器中的至少一者的输出的数量包含并非以2为基数的数量。

16.一种用于对串行位流进行解串的方法，其包含：

将串行数据流交替地解多路复用为第一和第二位流；

分别沿第一多个移位寄存器串行地移位所述第一位流，且沿第二多个移位寄存器串行地移位所述第二位流；以及

选择所述第一多个移位寄存器中的所述第一位流的至少第一部分和所述第二多个移位寄存器中的所述第二位流的至少第二部分以形成并行数据流中的并行数据群组。

17.根据权利要求16所述的方法，其中选择进一步包含选择所述部分以使得所述并行群组对应于所述串行位流的编码。

18.根据权利要求17所述的方法，其中所述编码包含8B/10B编码。

19.根据权利要求16所述的方法，其中所述第一部分和所述第二部分在大小上不同。

20.根据权利要求16所述的方法，其中所述并行数据群组中的数据的数量包含并非以2为基数的数量或奇数数量中的一者。

21.根据权利要求16所述的方法，其中所述第一和第二位流沿所述移位寄存器的所述串行移位包含以所述串行数据流的所述交替多路复用的时钟速率的一半来计时。

22.一种手持机，其包含：

串行器，其用以从并行数据流中产生串行数据流；以及

解串器，其用以从所述串行数据流中产生所述并行数据流，所述解串器包括：

异步解多路复用器，其用以接收串行数据流；以及

第一和第二解多路复用器，其分别耦合到所述异步解多路复用器的输出，所述第一和第二解多路复用器各自包括多个移位寄存器，所述第一和第二解多路复用器进一步包含耦合到所述多个移位寄存器的选择器，所述选择器用以在所述并行数据流中输出并非以2为基数的数量的数据。

23.根据权利要求22所述的手持机，其中所述串行位流包含8B/10B编码。

24.根据权利要求22所述的手持机，其中所述多个移位寄存器以所述异步解多路复用器的时钟速率的一半操作。

25.根据权利要求22所述的手持机，其中所述第一和第二解多路复用器中的至少一者的输出的数量包含并非以2为基数的数量。

26.一种用于对串行位流进行解串的解串器，其包含：

用于将串行数据流交替地解多路复用为第一和第二位流的装置；

用于分别沿第一多个移位寄存器串行地移位所述第一位流且沿第二多个移位寄存器串行地移位所述第二位流的装置；以及

用于选择所述第一多个移位寄存器中的所述第一位流的至少第一部分和所述第二多个移位寄存器中的所述第二位流的至少第二部分以形成并行数据流中的并行数据群组的装置。

27.根据权利要求26所述的解串器，其中所述用于选择的装置进一步包含用于选择所述部分以使得所述并行群组对应于所述串行位流的编码的装置。

28.根据权利要求27所述的解串器，其中所述编码包含8B/10B编码。