JP2985560B2 - データフォーマット変換器 - Google Patents
データフォーマット変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、通信システム等に使用
する、後段の処理部に渡し処理をさせる為に、Ａビット
幅のデータを（２Ｎ＋１）個有し、且つ（２Ｍ＋１）
〔但しＮ＞Ｍ〕番目は無効データであるフレームが直列
になった直列信号を、Ａビット幅単位で順次、第１列の
信号，第２列の信号となる２並列の並列信号とし、又フ
レームの先頭を示すパルスを、並列信号となったフレー
ムの先頭を示すパルスにするデータフォーマット変換器
の改良に関する。
する、後段の処理部に渡し処理をさせる為に、Ａビット
幅のデータを（２Ｎ＋１）個有し、且つ（２Ｍ＋１）
〔但しＮ＞Ｍ〕番目は無効データであるフレームが直列
になった直列信号を、Ａビット幅単位で順次、第１列の
信号，第２列の信号となる２並列の並列信号とし、又フ
レームの先頭を示すパルスを、並列信号となったフレー
ムの先頭を示すパルスにするデータフォーマット変換器
の改良に関する。
【０００２】データの誤り検出のＣＲＣ方式を用いる場
合は、Ａビット幅の受信データのフレームには余りを書
き込む例えば１バイト幅の領域があるが、これはデータ
の正常異常をチエックした後は不要となる。
合は、Ａビット幅の受信データのフレームには余りを書
き込む例えば１バイト幅の領域があるが、これはデータ
の正常異常をチエックした後は不要となる。
【０００３】Ａビット幅の受信データのフレームには上
記の如き無効データを含むものがあり、後段の処理部で
処理をする場合この無効データは無効として処理せねば
ならない。
記の如き無効データを含むものがあり、後段の処理部で
処理をする場合この無効データは無効として処理せねば
ならない。
【０００４】尚以下はＡビットのＡは１の場合を例とし
て説明するが、Ａは１以外でも勿論本発明は適用出来
る。
て説明するが、Ａは１以外でも勿論本発明は適用出来
る。
【０００５】
【従来の技術】図４は従来例のデータフォーマット変換
器のブロック図、図５は図４の場合の各部の信号を示す
図で、（Ａ），（Ｂ），（Ｅ），（Ｆ），（Ｃ），
（Ｄ）（ａ），（Ｄ）（ｂ）は、図４の、Ａ，Ｂ，Ｅ，
Ｆ，Ｃ，Ｄａ，Ｄｂ点に対応している。
器のブロック図、図５は図４の場合の各部の信号を示す
図で、（Ａ），（Ｂ），（Ｅ），（Ｆ），（Ｃ），
（Ｄ）（ａ），（Ｄ）（ｂ）は、図４の、Ａ，Ｂ，Ｅ，
Ｆ，Ｃ，Ｄａ，Ｄｂ点に対応している。
【０００６】図４では、データフォーマット変換器に入
力するものは、図５（Ａ）に示す先頭を示すパルスと、
図５（Ｂ）に示す、１フレームが１５ビットで、７ビッ
ト目が無効データである直列信号であり、該直列信号は
直並列変換器１に入力し、図５（Ｄ）に示す並列信号を
出力し、図５（Ａ）に示す先頭を示すパルスは直並列変
換器２に入力し、図５（Ｃ）に示す、並列信号となった
データの先頭を示すパルスを出力する。
力するものは、図５（Ａ）に示す先頭を示すパルスと、
図５（Ｂ）に示す、１フレームが１５ビットで、７ビッ
ト目が無効データである直列信号であり、該直列信号は
直並列変換器１に入力し、図５（Ｄ）に示す並列信号を
出力し、図５（Ａ）に示す先頭を示すパルスは直並列変
換器２に入力し、図５（Ｃ）に示す、並列信号となった
データの先頭を示すパルスを出力する。
【０００７】直並列変換器１，２は夫々、フリップフロ
ップ（以下ＦＦと称す）３０〜３３，２分周器３４、Ｆ
Ｆ４０〜４３，２分周器４４で構成され動作は同じであ
るので、直並列変換器１を代表例として、図４（Ｔ）に
示すタイムチャートを用い動作を説明する。
ップ（以下ＦＦと称す）３０〜３３，２分周器３４、Ｆ
Ｆ４０〜４３，２分周器４４で構成され動作は同じであ
るので、直並列変換器１を代表例として、図４（Ｔ）に
示すタイムチャートを用い動作を説明する。
【０００８】図４（Ｂ）に示す１番目からの直列信号が
入力すると、ＦＦ３０，３１に順次送られるが、ＦＦ３
２にはＦＦ３１の出力が入力し、ＦＦ３３にはＦＦ３０
の出力が入力し、ＦＦ３０，３１のクロックは図４
（Ｅ）に示すクロックであり、ＦＦ３２，３３のクロッ
クは図４（Ｅ）に示すクロックを２分周器３４にて２分
周した図４（Ｆ）に示すクロックである。
入力すると、ＦＦ３０，３１に順次送られるが、ＦＦ３
２にはＦＦ３１の出力が入力し、ＦＦ３３にはＦＦ３０
の出力が入力し、ＦＦ３０，３１のクロックは図４
（Ｅ）に示すクロックであり、ＦＦ３２，３３のクロッ
クは図４（Ｅ）に示すクロックを２分周器３４にて２分
周した図４（Ｆ）に示すクロックである。
【０００９】従って、ＦＦ３２，３３の出力は図４
（Ｄ）（ａ），（Ｄ）（ｂ）に示す如く、１番よりのビ
ットが順次、第１列，第２列となる２並列の並列信号と
して出力される。
（Ｄ）（ａ），（Ｄ）（ｂ）に示す如く、１番よりのビ
ットが順次、第１列，第２列となる２並列の並列信号と
して出力される。
【００１０】図４（Ａ）に示す先頭を示すパルスが直並
列変換器２に入力すると、上記と同様の動作をし、１番
目（奇数番目）の先頭を示すパルスはＦＦ４２より出力
され、２番目（偶数番目）の先頭を示すパルスはＦＦ４
３より出力されオア回路４５に入力し図４（Ｃ）に示す
先頭を示すパルスを出力する。
列変換器２に入力すると、上記と同様の動作をし、１番
目（奇数番目）の先頭を示すパルスはＦＦ４２より出力
され、２番目（偶数番目）の先頭を示すパルスはＦＦ４
３より出力されオア回路４５に入力し図４（Ｃ）に示す
先頭を示すパルスを出力する。
【００１１】従って図５（Ａ）に示す先頭を示すパルス
はオア回路４５の出力では図５（Ｃ）に示す並列信号の
先頭を示すパルスとなり、後段の処理部に出力され、図
５（Ｂ）に示す直列信号は、直並列変換器１の出力では
図５（Ｄ）（ａ），（Ｄ）（ｂ）に示す如く、１番より
のビットが順次、第１列，第２列となる２並列の並列信
号となり後段の処理部に出力される。
はオア回路４５の出力では図５（Ｃ）に示す並列信号の
先頭を示すパルスとなり、後段の処理部に出力され、図
５（Ｂ）に示す直列信号は、直並列変換器１の出力では
図５（Ｄ）（ａ），（Ｄ）（ｂ）に示す如く、１番より
のビットが順次、第１列，第２列となる２並列の並列信
号となり後段の処理部に出力される。
【００１２】
【発明が解決しようとする課題】しかしながら、後段の
処理部に出力する図５（Ｄ）（ａ），（Ｄ）（ｂ）に示
す並列信号は、奇数番フレームの１５番目のデータと、
偶数番フレームの１番目のデータが同じ列にあり、入り
交じり、又７番目の無効データを示すパルスも出力され
ないので、これを見つけなければならず、後段の処理部
にての処理が複雑になる問題点がある。
処理部に出力する図５（Ｄ）（ａ），（Ｄ）（ｂ）に示
す並列信号は、奇数番フレームの１５番目のデータと、
偶数番フレームの１番目のデータが同じ列にあり、入り
交じり、又７番目の無効データを示すパルスも出力され
ないので、これを見つけなければならず、後段の処理部
にての処理が複雑になる問題点がある。
【００１３】本発明は、各フレームのデータが入り交じ
らず、先頭を示すパルスと共に無効データを示すパルス
も出力し、後段の処理部にての処理を簡単に出来るデー
タフォーマット変換器の提供を目的としている。
らず、先頭を示すパルスと共に無効データを示すパルス
も出力し、後段の処理部にての処理を簡単に出来るデー
タフォーマット変換器の提供を目的としている。
【００１４】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、Ａビット幅のデータを
（２Ｎ＋１）個有し、且つ（２Ｍ＋１）〔但しＮ＞Ｍ〕
番目は無効データであるフレームが直列になった直列信
号を、第１の直並列変換器１を介して、Ａビット幅単位
で順次、第１列の信号，第２列の信号となる２並列の並
列信号を得、該並列信号の第１列の信号は第１のＦＦ３
を介して第２のセレクタ１２及び第２のＦＦ４に入力
し、該第２のＦＦ４の出力は第１のセレクタ１１に入力
し、該並列信号の第２列の信号は第３のＦＦ５及び第４
のＦＦ６を通り該第１，第２のセレクタ１１，１２に入
力し、フレームの先頭を示すパルスを第２の直並列変換
器２を介して、奇数番フレームの並列信号の先頭を示す
パルス及び偶数番フレームの並列信号の先頭を示すパル
スを得、該奇数番フレーム及び偶数番フレームの並列信
号の先頭を示すパルスは夫々２段のＦＦ７，８、９，１
０を介して後段の処理部に出力すると共に、制御部２０
に入力し、該制御部２０では、奇数番フレームの並列信
号の先頭を示すパルスより数え（Ｍ＋１）番目のデータ
が夫々該第２，第４のＦＦ４，６に入力した時、該第１
のセレクタ１１では該第２のＦＦ４の出力を選択させて
該後段の処理部に出力させ、該第２のセレクタ１２では
該第４のＦＦ６の出力を選択させて該後段の処理部に出
力させる第１の状態を、該第１のセレクタ１１では該第
４のＦＦ６の出力を選択させて該後段の処理部に出力さ
せ、該第２のセレクタ１２では該第１のＦＦ３の出力を
選択させて該後段の処理部に出力させる第２の状態と
し、偶数番フレームの並列信号の先頭を示すパルスより
数え（Ｍ＋１）番目のデータが夫々該第２，第４のＦＦ
４，６に入力した時に該第１の状態とし、又該（Ｍ＋
１）番目のデータが該第１，第２のセレクタ１１，１２
より出力する時にデータ無効を示すパルスを該後段の処
理部に出力する構成とする。
ック図である。図１に示す如く、Ａビット幅のデータを
（２Ｎ＋１）個有し、且つ（２Ｍ＋１）〔但しＮ＞Ｍ〕
番目は無効データであるフレームが直列になった直列信
号を、第１の直並列変換器１を介して、Ａビット幅単位
で順次、第１列の信号，第２列の信号となる２並列の並
列信号を得、該並列信号の第１列の信号は第１のＦＦ３
を介して第２のセレクタ１２及び第２のＦＦ４に入力
し、該第２のＦＦ４の出力は第１のセレクタ１１に入力
し、該並列信号の第２列の信号は第３のＦＦ５及び第４
のＦＦ６を通り該第１，第２のセレクタ１１，１２に入
力し、フレームの先頭を示すパルスを第２の直並列変換
器２を介して、奇数番フレームの並列信号の先頭を示す
パルス及び偶数番フレームの並列信号の先頭を示すパル
スを得、該奇数番フレーム及び偶数番フレームの並列信
号の先頭を示すパルスは夫々２段のＦＦ７，８、９，１
０を介して後段の処理部に出力すると共に、制御部２０
に入力し、該制御部２０では、奇数番フレームの並列信
号の先頭を示すパルスより数え（Ｍ＋１）番目のデータ
が夫々該第２，第４のＦＦ４，６に入力した時、該第１
のセレクタ１１では該第２のＦＦ４の出力を選択させて
該後段の処理部に出力させ、該第２のセレクタ１２では
該第４のＦＦ６の出力を選択させて該後段の処理部に出
力させる第１の状態を、該第１のセレクタ１１では該第
４のＦＦ６の出力を選択させて該後段の処理部に出力さ
せ、該第２のセレクタ１２では該第１のＦＦ３の出力を
選択させて該後段の処理部に出力させる第２の状態と
し、偶数番フレームの並列信号の先頭を示すパルスより
数え（Ｍ＋１）番目のデータが夫々該第２，第４のＦＦ
４，６に入力した時に該第１の状態とし、又該（Ｍ＋
１）番目のデータが該第１，第２のセレクタ１１，１２
より出力する時にデータ無効を示すパルスを該後段の処
理部に出力する構成とする。
【００１５】
【作用】本発明によれば、Ａビット幅のデータを（２Ｎ
＋１）個有し、且つ（２Ｍ＋１）〔但しＮ＞Ｍ〕番目は
無効データであるフレームが直列になった直列信号を、
従来例で説明した第１の直並列変換器１に入力し、Ａビ
ット幅単位で順次、第１列の信号，第２列の信号となる
２並列の並列信号を得、第１列の信号は、第１のＦＦ３
を介して第２のセレクタ１２及び第２のＦＦ４に入力
し、該第２のＦＦ４の出力は第１のセレクタ１１に入力
し、該第２列の信号は第３のＦＦ５及び第４のＦＦ６を
通り該第１，第２のセレクタ１１，１２に入力し、フレ
ームの先頭を示すパルスは従来例で説明した第２の直並
列変換器２に入力し、奇数番フレームの並列信号の先頭
を示すパルス及び偶数番フレームの並列信号の先頭を示
すパルスを得、夫々２段のＦＦ７，８、９，１０を介し
て後段の処理部に出力すると共に、制御部２０に入力し
ている。
＋１）個有し、且つ（２Ｍ＋１）〔但しＮ＞Ｍ〕番目は
無効データであるフレームが直列になった直列信号を、
従来例で説明した第１の直並列変換器１に入力し、Ａビ
ット幅単位で順次、第１列の信号，第２列の信号となる
２並列の並列信号を得、第１列の信号は、第１のＦＦ３
を介して第２のセレクタ１２及び第２のＦＦ４に入力
し、該第２のＦＦ４の出力は第１のセレクタ１１に入力
し、該第２列の信号は第３のＦＦ５及び第４のＦＦ６を
通り該第１，第２のセレクタ１１，１２に入力し、フレ
ームの先頭を示すパルスは従来例で説明した第２の直並
列変換器２に入力し、奇数番フレームの並列信号の先頭
を示すパルス及び偶数番フレームの並列信号の先頭を示
すパルスを得、夫々２段のＦＦ７，８、９，１０を介し
て後段の処理部に出力すると共に、制御部２０に入力し
ている。
【００１６】そして、制御部２０にて、奇数番フレーム
の並列信号の先頭を示すパルスより数え（Ｍ＋１）番目
のデータが夫々該第２，第４のＦＦ４，ＦＦ６に入力し
た時、該第１のセレクタ１１では該第２のＦＦ４の出力
を選択させて該後段の処理部に出力させ、該第２のセレ
クタ１２では該第４のＦＦ６の出力を選択させて該後段
の処理部に出力させる第１の状態を、該第１のセレクタ
１１では該第４のＦＦ６の出力を選択させて該後段の処
理部に出力させ、該第２のセレクタ１２では該第１のＦ
Ｆ３の出力を選択させて該後段の処理部に出力させる第
２の状態とし、偶数番フレームの並列信号の先頭を示す
パルスより数え（Ｍ＋１）番目のデータが夫々該第２，
第４のＦＦ４，６に入力した時に該第１の状態とする。
の並列信号の先頭を示すパルスより数え（Ｍ＋１）番目
のデータが夫々該第２，第４のＦＦ４，ＦＦ６に入力し
た時、該第１のセレクタ１１では該第２のＦＦ４の出力
を選択させて該後段の処理部に出力させ、該第２のセレ
クタ１２では該第４のＦＦ６の出力を選択させて該後段
の処理部に出力させる第１の状態を、該第１のセレクタ
１１では該第４のＦＦ６の出力を選択させて該後段の処
理部に出力させ、該第２のセレクタ１２では該第１のＦ
Ｆ３の出力を選択させて該後段の処理部に出力させる第
２の状態とし、偶数番フレームの並列信号の先頭を示す
パルスより数え（Ｍ＋１）番目のデータが夫々該第２，
第４のＦＦ４，６に入力した時に該第１の状態とする。
【００１７】従って、各フレームのデータは入り交じる
ことはなく、且つ奇数番フレームでは無効データはなく
なり、偶数番フレームでは、先頭を示すパルスより（Ｍ
＋１）番目の並列信号は、前の番の並列データの１つと
同じデータ及び無効データとなる。
ことはなく、且つ奇数番フレームでは無効データはなく
なり、偶数番フレームでは、先頭を示すパルスより（Ｍ
＋１）番目の並列信号は、前の番の並列データの１つと
同じデータ及び無効データとなる。
【００１８】そこで、制御部２０は、偶数番フレームの
先頭を示すパルスより（Ｍ＋１）番目の並列信号が第
１，第２のセレクタ１１，１２を出力する時、無効を示
すパルスを出力する。
先頭を示すパルスより（Ｍ＋１）番目の並列信号が第
１，第２のセレクタ１１，１２を出力する時、無効を示
すパルスを出力する。
【００１９】即ち、後段の処理部に出力する並列信号と
しては各フレームのデータは入り交じるものでなくな
り、又先頭を示すパルスと共に無効を示すパルスも後段
の処理部に出力するので、後段の処理部の処理は簡単に
なる。
しては各フレームのデータは入り交じるものでなくな
り、又先頭を示すパルスと共に無効を示すパルスも後段
の処理部に出力するので、後段の処理部の処理は簡単に
なる。
【００２０】
【実施例】図２は本発明の実施例のデータフォーマット
変換器のブロック図、図３は図２の場合の各部の信号を
示す図で、（Ａ），（Ｂ），（Ｃ），（Ｄ）（ａ），
（Ｄ）（ｂ），（Ｅ），（Ｆ）（ａ），（Ｆ）（ｂ），
（Ｇ）は図２の、Ａ，Ｂ，Ｃ，Ｄａ，Ｄｂ，Ｅ，Ｆａ，
Ｆｂ，Ｇ点に対応している。
変換器のブロック図、図３は図２の場合の各部の信号を
示す図で、（Ａ），（Ｂ），（Ｃ），（Ｄ）（ａ），
（Ｄ）（ｂ），（Ｅ），（Ｆ）（ａ），（Ｆ）（ｂ），
（Ｇ）は図２の、Ａ，Ｂ，Ｃ，Ｄａ，Ｄｂ，Ｅ，Ｆａ，
Ｆｂ，Ｇ点に対応している。
【００２１】図３（Ａ）に示す先頭を示すパルス及び図
３（Ｂ）に示す直列信号が入力すると、直並列変換器２
のＦＦ４２，４３より図３（Ｃ）に示す先頭を示すパル
スが出力され、直並列変換器１のＦＦ３２，３３より図
３（Ｄ）（ａ），（Ｄ）（ｂ）に示す並列信号が出力さ
れるのは、従来例で説明した通りであるので説明は省略
する。
３（Ｂ）に示す直列信号が入力すると、直並列変換器２
のＦＦ４２，４３より図３（Ｃ）に示す先頭を示すパル
スが出力され、直並列変換器１のＦＦ３２，３３より図
３（Ｄ）（ａ），（Ｄ）（ｂ）に示す並列信号が出力さ
れるのは、従来例で説明した通りであるので説明は省略
する。
【００２２】図３（Ｄ）（ａ）に示す信号は、ＦＦ３に
入力し、ＦＦ３の出力はＦＦ４及びセレクタ１２に入力
し、図３（Ｄ）（ｂ）に示す信号は、ＦＦ５，ＦＦ６を
通りセレクタ１１，１２に入力する。
入力し、ＦＦ３の出力はＦＦ４及びセレクタ１２に入力
し、図３（Ｄ）（ｂ）に示す信号は、ＦＦ５，ＦＦ６を
通りセレクタ１１，１２に入力する。
【００２３】又図５（Ｃ）に示すＦＦ４２，ＦＦ４３の
出力の、先頭を示すパルスは夫々２段のＦＦ７，ＦＦ
９、ＦＦ８，ＦＦ１０を経て制御部２０に入力すると共
にオア回路４６を経て図３（Ｅ）に示す先頭を示すパル
スとなり、後段の処理部に入力する。
出力の、先頭を示すパルスは夫々２段のＦＦ７，ＦＦ
９、ＦＦ８，ＦＦ１０を経て制御部２０に入力すると共
にオア回路４６を経て図３（Ｅ）に示す先頭を示すパル
スとなり、後段の処理部に入力する。
【００２４】制御部２０では、図３（Ｃ）に示す一番フ
レームの先頭を示すパルスより４番目の図３（Ｄ）
（ａ），（Ｄ）（ｂ）に示す７，８番のビットが、ＦＦ
４，６に、入力した時、セレクタ１１ではＦＦ４の出力
を選択させて出力させ、セレクタ１２ではＦＦ６の出力
を選択させて出力させていたものを、セレクタ１１では
ＦＦ６の出力を選択させて出力させ、セレクタ１２では
ＦＦ３の出力を選択させて出力させるので、セレクタ１
１，１２の出力は図３（Ｆ）（ａ），（Ｆ）（ｂ）の一
番フレームの並列信号に示す如く７番の無効ビットは出
力されなくなり又一番フレームと２番フレームのビット
が入り交じることはなくなる。
レームの先頭を示すパルスより４番目の図３（Ｄ）
（ａ），（Ｄ）（ｂ）に示す７，８番のビットが、ＦＦ
４，６に、入力した時、セレクタ１１ではＦＦ４の出力
を選択させて出力させ、セレクタ１２ではＦＦ６の出力
を選択させて出力させていたものを、セレクタ１１では
ＦＦ６の出力を選択させて出力させ、セレクタ１２では
ＦＦ３の出力を選択させて出力させるので、セレクタ１
１，１２の出力は図３（Ｆ）（ａ），（Ｆ）（ｂ）の一
番フレームの並列信号に示す如く７番の無効ビットは出
力されなくなり又一番フレームと２番フレームのビット
が入り交じることはなくなる。
【００２５】次に、図３（Ｃ）に示す２番フレームの先
頭を示すパルスより４番目の図３（Ｄ）（ａ），（Ｄ）
（ｂ）に示す７，８番のビットが、ＦＦ４，６に、入力
した時、セレクタ１１ではＦＦ４の出力を選択させて出
力させ、セレクタ１２ではＦＦ６の出力を選択させて出
力させるので、出力は図３（Ｆ）（ａ），（Ｆ）（ｂ）
の２番フレームの並列信号に示す如くなる。
頭を示すパルスより４番目の図３（Ｄ）（ａ），（Ｄ）
（ｂ）に示す７，８番のビットが、ＦＦ４，６に、入力
した時、セレクタ１１ではＦＦ４の出力を選択させて出
力させ、セレクタ１２ではＦＦ６の出力を選択させて出
力させるので、出力は図３（Ｆ）（ａ），（Ｆ）（ｂ）
の２番フレームの並列信号に示す如くなる。
【００２６】この場合の６番のビットは前に出力した６
番のビットと同じもので不要であり、７番のビットは不
要ビットであるので、制御部２０は、２番フレームの先
頭を示すパルスより４番目の並列信号をセレクタ１１，
１２より出力する時、図３（Ｇ）に示す如く無効を示す
パルスを出力する。
番のビットと同じもので不要であり、７番のビットは不
要ビットであるので、制御部２０は、２番フレームの先
頭を示すパルスより４番目の並列信号をセレクタ１１，
１２より出力する時、図３（Ｇ）に示す如く無効を示す
パルスを出力する。
【００２７】尚奇数番フレームの処理は上記の１番フレ
ームの処理と同じとなり、偶数番フレームの処理は上記
の２番フレームの処理と同じとなる。即ち、後段の処理
部に出力する並列信号としては各フレームのデータは入
り交じるものでなくなり、又先頭を示すパルスと共に無
効を示すパルスも後段の処理部に出力するので、後段の
処理部の処理は簡単になる。
ームの処理と同じとなり、偶数番フレームの処理は上記
の２番フレームの処理と同じとなる。即ち、後段の処理
部に出力する並列信号としては各フレームのデータは入
り交じるものでなくなり、又先頭を示すパルスと共に無
効を示すパルスも後段の処理部に出力するので、後段の
処理部の処理は簡単になる。
【００２８】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、後段の処理部には、各フレームのデータは入り交じ
らない並列信号と、先頭を示すパルスと共に無効を示す
パルスも出力するので、後段の処理部の処理は簡単にな
る効果がある。
ば、後段の処理部には、各フレームのデータは入り交じ
らない並列信号と、先頭を示すパルスと共に無効を示す
パルスも出力するので、後段の処理部の処理は簡単にな
る効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のデータフォーマット変換器
のブロック図、
のブロック図、
【図３】は図２の場合の各部の信号を示す図、
【図４】は従来例のデータフォーマット変換器のブロッ
ク図、
ク図、
【図５】は図４の場合の各部の信号を示す図である。
１，２は直並列変換器、３〜１０，３０〜３３，４０〜
４３はフリップフロップ、１１，１２はセレクタ、２０
は制御部、４５，４６はオア回路を示す。
４３はフリップフロップ、１１，１２はセレクタ、２０
は制御部、４５，４６はオア回路を示す。
Claims (1)
- 【請求項１】 Ａビット幅のデータを（２Ｎ＋１）個有
し、且つ（２Ｍ＋１）〔但しＮ＞Ｍ〕番目は無効データ
であるフレームが直列になった直列信号を、第１の直並
列変換器（１）を介して、Ａビット幅単位で順次、第１
列の信号，第２列の信号となる２並列の並列信号を得、 該並列信号の第１列の信号は第１のフリップフロップ
（３）を介して第２のセレクタ（１２）及び第２のフリ
ップフロップ（４）に入力し、該第２のフリップフロッ
プ（４）の出力は第１のセレクタ（１１）に入力し、該
並列信号の第２列の信号は第３のフリップフロップ
（５）及び第４のフリップフロップ（６）を通り該第
１，第２のセレクタ（１１，１２）に入力し、 フレームの先頭を示すパルスを第２の直並列変換器
（２）を介して、奇数番フレームの並列信号の先頭を示
すパルス及び偶数番フレームの並列信号の先頭を示すパ
ルスを得、該奇数番フレーム及び偶数番フレームの並列
信号の先頭を示すパルスは夫々２段のフリップフロップ
（７，８、９，１０）を介して後段の処理部に出力する
と共に、制御部（２０）に入力し、 該制御部（２０）では、奇数番フレームの並列信号の先
頭を示すパルスより数え（Ｍ＋１）番目のデータが夫々
該第２，第４のフリップフロップ（４，６）に入力した
時、該第１のセレクタ（１１）では該第２のフリップフ
ロップ（４）の出力を選択させて該後段の処理部に出力
させ、該第２のセレクタ（１２）では該第４のフリップ
フロップ（６）の出力を選択させて該後段の処理部に出
力させる第１の状態を、該第１のセレクタ（１１）では
該第４のフリップフロップ（６）の出力を選択させて該
後段の処理部に出力させ、該第２のセレクタ（１２）で
は該第１のフリップフロップ（３）の出力を選択させて
該後段の処理部に出力させる第２の状態とし、 偶数番フレームの並列信号の先頭を示すパルスより数え
（Ｍ＋１）番目のデータが夫々該第２，第４のフリップ
フロップ（４，６）に入力した時に該第１の状態とし、
又該（Ｍ＋１）番目のデータが該第１，第２のセレクタ
（１１，１２）より出力する時にデータ無効を示すパル
スを該後段の処理部に出力するようにしたことを特徴と
するデータフォーマット変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060722A JP2985560B2 (ja) | 1993-03-19 | 1993-03-19 | データフォーマット変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060722A JP2985560B2 (ja) | 1993-03-19 | 1993-03-19 | データフォーマット変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276248A JPH06276248A (ja) | 1994-09-30 |
| JP2985560B2 true JP2985560B2 (ja) | 1999-12-06 |
Family
ID=13150461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060722A Expired - Fee Related JP2985560B2 (ja) | 1993-03-19 | 1993-03-19 | データフォーマット変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985560B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8619762B2 (en) * | 2008-06-26 | 2013-12-31 | Qualcomm Incorporated | Low power deserializer and demultiplexing method |
-
1993
- 1993-03-19 JP JP5060722A patent/JP2985560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06276248A (ja) | 1994-09-30 |
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