JP2814484B2 - フレーム同期方式 - Google Patents
フレーム同期方式Info
- Publication number
- JP2814484B2 JP2814484B2 JP63003209A JP320988A JP2814484B2 JP 2814484 B2 JP2814484 B2 JP 2814484B2 JP 63003209 A JP63003209 A JP 63003209A JP 320988 A JP320988 A JP 320988A JP 2814484 B2 JP2814484 B2 JP 2814484B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frame
- synchronization
- signal
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は光フアイバ伝送路を媒体とし、これに適当
な間隔で光中継器を挿入したデイジタル通信方式に関
し、特に回路動作を安定化することができるフレーム同
期方式に関する。
な間隔で光中継器を挿入したデイジタル通信方式に関
し、特に回路動作を安定化することができるフレーム同
期方式に関する。
従来、この種のフレーム同期方式は同期パルスの個数
だけフリツプフロツプ回路を用い、一度に同期パルスの
検出を行なつていた。しかし、情報伝送速度が高まるに
つれて高速で動作する素子が必要となり、回路実現性が
非常に困難となつていた。このため、信号をいくつかの
並列信号に変換して同期をとる必要が生じて来た。
だけフリツプフロツプ回路を用い、一度に同期パルスの
検出を行なつていた。しかし、情報伝送速度が高まるに
つれて高速で動作する素子が必要となり、回路実現性が
非常に困難となつていた。このため、信号をいくつかの
並列信号に変換して同期をとる必要が生じて来た。
第２図は従来のフレーム同期方式を示す回路構成図で
ある。同図において、１はデータ信号が入力する入力端
子、２はクロツクが入力するクロツク入力端子、３は入
力するデータ信号をＮ個の並列信号に変換する直並列変
換回路、４はクロツクをＮ相のクロツク信号に分周する
Ｎ分周回路、５はＮ個の並列信号の同期パターンがフレ
ームカウンタ６から入力するフレームパルスの位置と異
なる位置にあつたとき不一致パルスを出力する同期パタ
ーン検出回路、７はこの不一致パルスが入力したときＮ
分周回路４で作られたクロツクを１個分だけ止めてフレ
ームカウンタ６の位相をシフトさせるためのゲート回
路、８はＮ個の並列信号が順序に並べ換えられ出力端子
9a〜9nから出力する信号入れ換え回路である。
ある。同図において、１はデータ信号が入力する入力端
子、２はクロツクが入力するクロツク入力端子、３は入
力するデータ信号をＮ個の並列信号に変換する直並列変
換回路、４はクロツクをＮ相のクロツク信号に分周する
Ｎ分周回路、５はＮ個の並列信号の同期パターンがフレ
ームカウンタ６から入力するフレームパルスの位置と異
なる位置にあつたとき不一致パルスを出力する同期パタ
ーン検出回路、７はこの不一致パルスが入力したときＮ
分周回路４で作られたクロツクを１個分だけ止めてフレ
ームカウンタ６の位相をシフトさせるためのゲート回
路、８はＮ個の並列信号が順序に並べ換えられ出力端子
9a〜9nから出力する信号入れ換え回路である。
次に、上記構成によるフレーム同期方式の動作につい
て説明する。まず、直並列変換回路３は入力端子１に入
力するデータ信号をＮ分周回路４により分周されたＮ相
のクロツク信号により並列信号に変換して、同期パター
ン検出回路５および信号入れ換え回路８に出力される。
したがつて、同期パターン検出回路５はＮ個の並列信号
の同期パターンがフレームカウンタ６から送られてくる
フレームパルス位置を示す信号と異なる位置にあるとき
不一致パルスをゲート回路７に出力する。そして、この
ゲート回路７は不一致パルスが入力したとき、Ｎ分周回
路４で作られたクロツクを１個分だけ止めフレームカウ
ンタ６の位相をシフトさせ同期パターン検出回路５内で
位置が確認されるまで繰り返す。そして、同期がとれる
と同期パターン検出回路５から信号入れ換え回路８に制
御信号が送られ、Ｎ個の並列信号が順序に並べ換えられ
て出力される。
て説明する。まず、直並列変換回路３は入力端子１に入
力するデータ信号をＮ分周回路４により分周されたＮ相
のクロツク信号により並列信号に変換して、同期パター
ン検出回路５および信号入れ換え回路８に出力される。
したがつて、同期パターン検出回路５はＮ個の並列信号
の同期パターンがフレームカウンタ６から送られてくる
フレームパルス位置を示す信号と異なる位置にあるとき
不一致パルスをゲート回路７に出力する。そして、この
ゲート回路７は不一致パルスが入力したとき、Ｎ分周回
路４で作られたクロツクを１個分だけ止めフレームカウ
ンタ６の位相をシフトさせ同期パターン検出回路５内で
位置が確認されるまで繰り返す。そして、同期がとれる
と同期パターン検出回路５から信号入れ換え回路８に制
御信号が送られ、Ｎ個の並列信号が順序に並べ換えられ
て出力される。
上述した従来のフレーム同期方式は、同期パターン検
出回路内の動作が速く、回路を実現することがむずかし
いうえ、低速に落すと回路がかなり複雑になるといる欠
点がある。そこで、本発明は回路を低速で安定動作さ
せ、同期復帰時間を短縮することを目的とする。
出回路内の動作が速く、回路を実現することがむずかし
いうえ、低速に落すと回路がかなり複雑になるといる欠
点がある。そこで、本発明は回路を低速で安定動作さ
せ、同期復帰時間を短縮することを目的とする。
この発明に係るフレーム同期方式は、入力されたクロ
ック信号をＮ分周して出力するＮ分周回路と、入力端子
と上記Ｎ分周回路の出力とに接続され、入力端子を介し
て入力されたデータ信号を上記Ｎ分周されたクロック信
号に同期してＮ個の並列信号に変換して出力する直列並
列回路と、この直列並列回路のＮ個の出力に接続され、
上記Ｎ個の並列信号からブロック同期信号を検出するま
で上記Ｎ分周回路を制御するブロック同期検出回路と、
上記直列並列回路のＮ個の出力に接続され、上記Ｎ個の
並列信号からフレームパルスを検出するとカウント開始
信号を出力するフレームパルス検出回路と、このフレー
ムパルス検出回路の出力に接続され、上記カウント開始
信号の入力によりカウント動作を実施するフレームカウ
ンタとを備えている。
ック信号をＮ分周して出力するＮ分周回路と、入力端子
と上記Ｎ分周回路の出力とに接続され、入力端子を介し
て入力されたデータ信号を上記Ｎ分周されたクロック信
号に同期してＮ個の並列信号に変換して出力する直列並
列回路と、この直列並列回路のＮ個の出力に接続され、
上記Ｎ個の並列信号からブロック同期信号を検出するま
で上記Ｎ分周回路を制御するブロック同期検出回路と、
上記直列並列回路のＮ個の出力に接続され、上記Ｎ個の
並列信号からフレームパルスを検出するとカウント開始
信号を出力するフレームパルス検出回路と、このフレー
ムパルス検出回路の出力に接続され、上記カウント開始
信号の入力によりカウント動作を実施するフレームカウ
ンタとを備えている。
この発明は回路規模を縮少でき、しかも同期復帰時間
短縮することができる。
短縮することができる。
第１図はこの発明に係るフレーム同期方式の一実施例
を示す回路構成図である。同図において、10はＮ個の並
列信号からブロツク同期信号を検出するまでＮ分周回路
４を制御するNBMB符号のブロツク同期検出回路、11はこ
のＮ個の並列信号からフレームパルスを検出してカウン
ト開始信号を出力するフレームパルス検出回路、12はこ
のカウント開始信号の入力によりカウント動作するフレ
ームカウンタ、13は出力端子である。
を示す回路構成図である。同図において、10はＮ個の並
列信号からブロツク同期信号を検出するまでＮ分周回路
４を制御するNBMB符号のブロツク同期検出回路、11はこ
のＮ個の並列信号からフレームパルスを検出してカウン
ト開始信号を出力するフレームパルス検出回路、12はこ
のカウント開始信号の入力によりカウント動作するフレ
ームカウンタ、13は出力端子である。
次に上記構成によるフレーム同期方式の動作について
説明する。まず、直並列変換回路３は入力端子１に入力
するデータ信号をＮ分周回路４により分周されたＮ相の
クロツク信号により並列信号に変換してブロツク同期検
出回路10およびフレームパルス検出回路11に出力すると
共に出力端子9a〜9nから出力する。したがつて、ブロツ
ク同期検出回路10はこのＮ個の並列信号からブロツク同
期信号を検出するまでＮ分周回路４を制御しブロツク同
期がとれるまで行なわれる。そして、フレームパルス検
出回路11はこのＮ個の並列信号からフレームパルスを検
出してカウント開始信号をフレームカウンタ12に出力す
る。このため、フレームカウンタ12はこのカウント開始
信号の入力により動作する。このフレームカウンタ12の
動作開始により同期がとれたことを判断することができ
る。
説明する。まず、直並列変換回路３は入力端子１に入力
するデータ信号をＮ分周回路４により分周されたＮ相の
クロツク信号により並列信号に変換してブロツク同期検
出回路10およびフレームパルス検出回路11に出力すると
共に出力端子9a〜9nから出力する。したがつて、ブロツ
ク同期検出回路10はこのＮ個の並列信号からブロツク同
期信号を検出するまでＮ分周回路４を制御しブロツク同
期がとれるまで行なわれる。そして、フレームパルス検
出回路11はこのＮ個の並列信号からフレームパルスを検
出してカウント開始信号をフレームカウンタ12に出力す
る。このため、フレームカウンタ12はこのカウント開始
信号の入力により動作する。このフレームカウンタ12の
動作開始により同期がとれたことを判断することができ
る。
以上詳細に説明したように、この発明に係るフレーム
同期方式によれば、NBMB符号のブロツク同期とフレーム
同期を互に独立に動作させることにより低速度で動作さ
せることができ、回路動作の安定化および同期復帰時間
を短縮することができる効果がある。
同期方式によれば、NBMB符号のブロツク同期とフレーム
同期を互に独立に動作させることにより低速度で動作さ
せることができ、回路動作の安定化および同期復帰時間
を短縮することができる効果がある。
第１図はこの発明に係るフレーム同期方式の一実施例を
示す回路構成図、第２図は従来のフレーム同期方式を示
す回路構成図である。 １……入力端子、２……クロツク入力端子、３……直並
列変換回路、４……Ｎ分周回路、9a〜9n……出力端子、
10……ブロツク同期検出回路、11……フレーム検出回
路、12……フレームカウンタ、13……出力端子。
示す回路構成図、第２図は従来のフレーム同期方式を示
す回路構成図である。 １……入力端子、２……クロツク入力端子、３……直並
列変換回路、４……Ｎ分周回路、9a〜9n……出力端子、
10……ブロツク同期検出回路、11……フレーム検出回
路、12……フレームカウンタ、13……出力端子。
Claims (1)
- 【請求項１】Ｎ個のビットを１ブロックとし、１ブロッ
クをＭビットに変換するNBMB符号を用いるディジタル通
信で使用されるフレーム同期方式において、 入力されたクロック信号をＮ分周して出力するＮ分周回
路と、 入力端子と前記Ｎ分周回路の出力とに接続され、入力端
子を介して入力されたデータ信号を前記Ｎ分周されたク
ロック信号に同期してＮ個の並列信号に変換して出力す
る直列並列回路と、 この直列並列回路のＮ個の出力に接続され、前記Ｎ個の
並列信号からブロック同期信号を検出するまで前記Ｎ分
周回路を制御するブロック同期検出回路と、 前記直列並列回路のＮ個の出力に接続され、前記Ｎ個の
並列信号からフレームパルスを検出するとカウント開始
信号を出力するフレームパルス検出回路と、 このフレームパルス検出回路の出力に接続され、前記カ
ウント開始信号の入力によりカウント動作を実施するフ
レームカウンタと を備えたことを特徴とするフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003209A JP2814484B2 (ja) | 1988-01-12 | 1988-01-12 | フレーム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003209A JP2814484B2 (ja) | 1988-01-12 | 1988-01-12 | フレーム同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180152A JPH01180152A (ja) | 1989-07-18 |
| JP2814484B2 true JP2814484B2 (ja) | 1998-10-22 |
Family
ID=11551053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003209A Expired - Lifetime JP2814484B2 (ja) | 1988-01-12 | 1988-01-12 | フレーム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814484B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123333B2 (ja) * | 1992-12-26 | 1995-12-25 | 株式会社ユー・アール・ディー | 電流トランス用安全器 |
-
1988
- 1988-01-12 JP JP63003209A patent/JP2814484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01180152A (ja) | 1989-07-18 |
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