JPH1127250A - ビット同期装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速かつ安定してビット同期を確立させる。 【解決手段】 送信データ本体の先頭に所定ビット数で
なる同期用の特定パターンが付加されたデータが入力さ
れてビット同期を確立するビット同期装置である。特定
パターンが付加された入力データを多相化する多相化手
段と、各多相データを内部クロックに基づいてラッチす
るラッチ手段と、ラッチされた各多相データの中で特定
パターンが現れた多相データを、ビット同期が確立した
データとして出力する選択手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル通信分
野に用いられるビット同期装置に関し、例えば、バース
ト的な光通信及び高速処理システムに適用し得る超高速
ビット同期装置に適用し得るものである。

【０００２】

【従来の技術】近年、光技術を用いた大容量通信システ
ムが注目されている。通信容量の大容量化に伴い、制御
等も高速になる。また、バースト的なデータ転送が行わ
れることもある。このようなシステムにおいては、ビッ
ト同期は必須の技術である。

【０００３】従来、ビット同期をとるためには、転送デ
ータの先頭に任意のパターンのデータを付与し、このパ
ターンによってクロック調整（再生）して同期を取る方
法や、低速のクロックを分配して、各装置でそのクロッ
クを周波数逓倍して同期を取る方法が用いられてきた。

【０００４】

【発明が解決しようとする課題】しかしながら、数十Ｇ
（ギガ）Ｈｚ級の高速通信システムになると、クロック
の再生（調整）や低速クロックからの周波数逓倍による
クロック生成はかなりの精度が要求され、ビット同期を
取るのが困難であると言う課題があった。すなわち、ク
ロックの調整や周波数逓倍によるクロックの生成をして
いる間に、本来のデータの数ビットが通過していく恐れ
がある。

【０００５】そのため、かなり高速のデータ転送におい
ても、クロックを操作することなくビット同期を正確に
取ることができるビット同期装置が望まれている。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、送信データ本体の先頭に所定ビット数で
なる同期用の特定パターンが付加されたデータが入力さ
れてビット同期を確立するビット同期装置であって、
（１）特定パターンが付加された入力データを多相化す
る多相化手段と、（２）各多相データを内部クロックに
基づいてラッチするラッチ手段と、（３）ラッチされた
各多相データの中で特定パターンが現れた多相データ
を、ビット同期が確立したデータとして出力する選択手
段とを備えたことを特徴とする。

【０００７】

【発明の実施の形態】

（Ａ）第１の実施形態 以下、本発明によるビット同期装置の第１の実施形態を
図面を参照しながら説明する。この第１の実施形態は、
ビット同期装置を光ＡＴＭ交換機に適用した場合であ
る。

【０００８】図２は、光ＡＴＭ交換機の一例を示す図で
あり、光波長多重を用いた光ＡＴＭ交換機を示してい
る。この図では交換の方法を分かりやすく説明するため
に最も簡単な構成を例にしている。

【０００９】入力回線１〜４のそれぞれに、異なる光波
長λ１〜λ４を割り当て、各入力回線１〜４からのセル
信号（電気信号）を対応する電気／光変換器（Ｅ／Ｏ）
１〜４で各光波長λ１〜λ４の光信号に変換して出力す
る。次に、光カプラ５でそれぞれの光信号を多重（合
成）し、各出力回線セル選択部６〜９に配分する。各出
力回線セル選択部６〜９においては、出力回線セル選択
部６について詳細に示すように、合成された信号を光カ
プラ６ａで４分岐した後、１セル分ずつ時間が違うよう
になるように遅延ポート１〜４（６ｂ１〜６ｂ４）によ
って分岐光信号を遅延させ、光スイッチ６ｃでいずれか
の遅延分岐光信号を選ぶ。次に、所望のセルが含まれる
光波長を可変波長フィルタ６ｅで選択して出力回線１〜
４に出力する。

【００１０】例えば、図３に示すように、セルａ、ｄを
出力回線１に出力させるには、１回目のタイムスロット
で遅延ポート１（６ｂ１）を選ぶ。このとき、可変波長
フィルタ６ｅにおいて波長λ１を選択することによりセ
ルａを出力し、２回目のタイムスロットで遅延ポート２
（６ｂ２）を選び、可変波長フィルタ６ｅにおいて波長
λ２を選択し、セルｄを出力する。

【００１１】このような光ＡＴＭ交換機において、光ス
イッチ６ｃの制御及び可変波長フィルタ６ｅの制御を制
御部６ｄが行う。なお、制御部６ｄの位置は、図２に示
した位置に限定されず、遅延ポート１（６ｂ１）の入力
段などの他の位置であっても良い。制御部６ｄが、光ス
イッチ６ｃの制御及び可変波長フィルタ６ｅの制御を行
うときに、データのヘッダ部を読み取る必要があるが、
ビット同期がとれていないと、このヘッダをうまく読み
取ることができない。

【００１２】第１の実施形態のビット同期装置は、この
ような制御部６ｄ内に設けられることを意図しており、
ビット同期を適切に確立させて、データのヘッダ部の読
み取りミスをなくそうとしたものである。なお、制御部
６ｄは、到来した光信号を内部において電気信号に変換
してデータのヘッダ部を読み取る動作を行うものであ
り、この処理遅延を補償する遅延線が可変波長フィルタ
６ｅの入力段などに適宜設けられている。

【００１３】また、このような光ＡＴＭ交換機において
は、光ＡＴＭ交換機の入り口（電気信号段階）でセルの
先頭に数ビットのデータを付加している。この第１の実
施形態では、セルの先頭に”１０”のビットパターンが
付加されるものとし、また、この”１０”のパターンに
よりビット同期の位相調整を行うものである。ここ
で、”１０”のパターンを付加することは簡単に行うこ
とができるので、そのための回路構成の説明を省略す
る。

【００１４】図１は、図２に示すような光ＡＴＭ交換機
（制御部６ｄ）が内部の光スイッチ６ｃや可変波長フイ
ルタ６ｅの動作タイミングを正しくとらえるために設け
られている第１の実施形態のビット同期装置の構成を示
すブロック図である。

【００１５】図１において、第１の実施形態のビット同
期回路は、入力ポート１０１、遅延回路１０３、ラッチ
回路１０４〜１０８、４入力ＯＲ回路１１０〜１１４及
び出力ポート１０９を有する。

【００１６】遅延回路１０３は、Ｎ個の遅延出力端子を
備え、それぞれ隣接する遅延出力端子間で１ビットのデ
ータの時間をＮ分割した１／Ｎ時間の遅延時間を発生さ
せるように構成されている。図１は、Ｎ＝５とした場合
を例示している。各遅延出力信号は出力端子１０３ａ、
１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅに出力され
る。出力端子１０３ａには入力ポート１０１に入力され
た信号がそのまま出力され、出力端子１０３ｂには入力
ポート１０１に入力された信号を１／５時間だけ遅延さ
せた信号が出力され、出力端子１０３ｃには入力ポート
１０１に入力された信号を２／５時間だけ遅延させた信
号が出力され、出力端子１０３ｄには入力ポート１０１
に入力された信号を３／５時間だけ遅延させた信号が出
力され、出力端子１０３ｅには入力ポート１０１に入力
された信号を４／５時間だけ遅延させた信号が出力され
る。

【００１７】出力端子１０３ａ、１０３ｂ、１０３ｃ、
１０３ｄ、１０３ｅはそれぞれ、Ｎ個（ここではＮ＝
５）のラッチ回路１０４〜１０８のうちの対応するラッ
チ回路の入力端子に接続されている。各ラッチ回路１０
４、…、１０８は、図４に示す内部詳細構成を有するも
のであり、入力端子からの所定量だけ遅延されている信
号を必要に応じてラッチするものである。各ラッチ回路
１０４、…、１０８からの出力は、ワイヤードオアで出
力ポート１０９に接続されている。

【００１８】また、各ラッチ回路１０４、…、１０８
は、後述するようにしてゲート信号を形成して出力する
ものである。なお、ゲート信号は、そのラッチ回路１０
４、…、１０８からの出力データが有効な出力データ
（ビット同期が確立した出力データ）であるかを示すも
のであり、いずれかのゲート信号だけが有意レベル（Ｈ
レベル）をとるものである。

【００１９】各ＯＲ回路１１０、…１１４は、いずれか
のラッチ回路１０４、…、１０８に対応するものであ
る。各ＯＲ回路１１０、…１１４は、対応しているラッ
チ回路１０４、…、１０８以外の他の４個のラッチ回路
からのゲート信号のＯＲ出力を得て、他のゲート信号と
して対応するラッチ回路１０４、…、１０８に入力する
ものである。例えば、ＯＲ回路１１０は、対応している
ラッチ回路１０４以外の他の４個のラッチ回路１０５〜
１０８からのゲート信号のＯＲ出力を得て、他のゲート
信号として対応するラッチ回路１０４に入力する。

【００２０】各ラッチ回路２００（１０４、…、１０
８）は、図４に示すように、ビット同期用フリップフロ
ップ２０１、ゲート２０２、ゲート信号形成用フリップ
フロップ２０３、カウンタ２０４及びＡＮＤ回路２０５
で構成されている。

【００２１】ビット同期用フリップフロップ２０１は、
遅延回路１０３から与えられた所定量だけ遅延された入
力データを、内部クロックの立ち下がりタイミングでラ
ッチする（内部クロックに同期化させる）ものであり、
その出力（Ｑ出力）は、ゲート２０２の入力端子及びゲ
ート信号形成用フリップフロップ２０３のクロック入力
端子に与えられる。

【００２２】ゲート２０２は、ゲート信号形成用フリッ
プフロップ２０３から出力されているゲート信号が通過
を指示する有意レベル（Ｈレベル）のときに、ビット同
期用フリップフロップ２０１から出力されたデータを通
過させて、図１における出力ポート１０９側に与えるも
のである。

【００２３】ゲート信号形成用フリップフロップ２０３
は、クリア入力端子に有意レベル（Ｌレベル）が入力さ
れていないときには、ビット同期用フリップフロップ２
０１からの出力データの立ち上がりエッジで、Ｄ入力端
子に常時入力されているＨレベルを取り込むものであ
る。

【００２４】すなわち、クリア入力端子に有意レベル
（Ｌレベル）が入力されていないときには、所定パター
ン”１０”の前側の”１”をビット同期用フリップフロ
ップ２０１がラッチした時点から、ゲート信号形成用フ
リップフロップ２０３はゲート信号（Ｑ出力）を有意レ
ベルに変化する。このゲート信号は、上述したように、
ゲート２０２にゲート制御信号として与えられるだけで
なく、カウンタ２０４に、カウント動作を許可するイネ
ーブル信号として与えられる。

【００２５】カウンタ２０４は、クリア入力端子に有意
レベル（Ｌレベル）が入力されていないときであって、
かつ、イネーブル入力端子に有意レベル（Ｈレベル）が
入力されているときに、クロック入力端子に入力された
内部クロックを計数するものである。カウンタ２０４
は、所定パターン”１０”の２ビットと、その後のセル
期間（例えば４８バイト）との総ビット数を計数するも
のであり、イネーブル信号が有意になった以降、この総
ビット数を計数しているときに（クリア信号は非有意と
する）Ｌレベルをとり、その他のときにＨレベルをとる
出力（Ｑ出力）を送出するものである。

【００２６】ＡＮＤ回路２０５は、カウンタ２０４から
の出力をそのまま取り込むと共に、当該ラッチ回路２０
０に対応するＯＲ回路（ラッチ回路が１０４であれば１
１０のＯＲ回路）からの他のゲート信号を反転して取込
み、これらのＡＮＤ出力を得て、ゲート信号形成用フリ
ップフロップ２０３及びカウンタ２０４のクリア入力端
子に与えるものである。

【００２７】従って、当該ラッチ回路２００以外のいず
れかのラッチ回路が有意レベルのゲート信号を出力して
いるときには、ゲート信号形成用フリップフロップ２０
３及びカウンタ２０４は常時クリアされており、当該ラ
ッチ回路２００からのゲート信号は非有意レベル（Ｌレ
ベル）をとる。また、当該ラッチ回路２００以外の全て
のラッチ回路が非有意レベルのゲート信号を出力してい
る場合であっても、ビット同期用フリップフロップ２０
１が特定パターン”１０”の２ビットと、その後のセル
期間（例えば４８バイト）内のビットをラッチしていな
いときには、当該ラッチ回路２００からのゲート信号は
非有意レベル（Ｌレベル）をとる。

【００２８】次に、図１及び図４に加えて、図５をも用
いて、各ラッチ回路１０４、…、１０８の動作の関係を
説明する。

【００２９】入力ポート１０１に入力された信号は、図
５に示すようにそれぞれ遅延され、図５に遅延１〜遅延
５で示すような時間差をもって各ラッチ回路１０４、
…、１０８に供給される。ここでは、ラッチ回路１０４
には、図５に遅延１で示す信号が、ラッチ回路１０５に
は図５に遅延２で示す信号が、ラッチ回路１０６には図
５に遅延３で示す信号が、ラッチ回路１０８には図５に
遅延４で示す信号が、ラッチ回路１０８には図５に遅延
５で示す信号が入力されたとする。

【００３０】これらラッチ回路１０４〜１０８では、一
番最初に所定パターン”１０”の前側の”１”をラッチ
したものだけが、すなわち、図５の場合には、ラッチ回
路１０４だけがゲート信号を最初に有意レベルに変化さ
せ、自己内のゲート２０２を開いてそのデータを出力す
る。この有意レベルに変化したラッチ回路１０４からの
ゲート信号は、ＯＲ回路１１１〜１１４を介して、他の
ラッチ回路１０５〜１０８に与えられる。

【００３１】その結果、他のラッチ回路１０５〜１０８
においては、自己内のビット同期用フリップフロップ２
０１が所定パターン”１０”の前側の”１”をラッチし
たときでも、ゲート信号形成用フリップフロップ２０３
及びカウンタ２０４がクリアされているので、ゲート信
号が有意レベルに変化できず、そのラッチ出力を外部に
出力しない。

【００３２】ラッチ出力を外部に出力させているラッチ
回路１０４においては、カウンタ２０４がセル期間がシ
リアルしたときに出力論理レベルを変化させて、自己の
ゲート信号形成用フリップフロップ２０３及びカウンタ
２０４をクリアするので、初期状態に復帰する。

【００３３】図５の例では、符号５１で示したクロック
の立ち下がりタイミングで”１”の入力が確定している
のはラッチ回路１０４だけなので、このラッチ回路１０
４が一番最初に所定パターンをラッチし、出力を出力ポ
ート１０９に出力する。

【００３４】先頭に付加された”１０”のパターンに引
き続いて入力されるそのセルの実データは全て上記で決
定された（一番最初にラッチした）ラッチ回路を通った
ものだけが出力されるので、高速に内部クロックとのビ
ット同期を取ることができる。なお、このビット同期の
精度は分割数Ｎによって決まる。

【００３５】第１の実施形態のビット同期回路によれ
ば、通信データ本体に特定パターンを付加しておき、内
部クロックに対して多相（Ｎ相）のデータを遅延回路を
介して形成させ、通信データ本体の前に設けられている
特定パターンを内部クロックで最初にラッチできた系列
の位相データを、多相データの中から選択してビット位
相が確立したデータとして出力するようにしたので、高
速に内部クロックとのビット同期を確立することがで
き、この場合において、内部クロックの位相を調整する
ことは不要である。

【００３６】すなわち、多相データから選択によりビッ
ト同期を確立する方法は、従来もあるが、どの相のデー
タを選択するかは位相比較などによるため、時間がかか
っていたが、この第１の実施形態の場合、最初にパター
ンデータをラッチできたラッチ回路が他の系列のラッチ
動作を停止させるという動作によって優先権を主張する
ので、選択動作に時間をとられることがなく、高速にビ
ット同期を確立することができる。

【００３７】従来においては、ビット同期では、特定パ
ターンを利用するものがなかったが、この第１の実施形
態では、特定パターンを利用するという概念を導入した
ことにより、上述した効果を達成することができる。

【００３８】（Ｂ）第２の実施形態 次に、本発明によるビット同期装置の第２の実施形態を
図面を参照しながら説明する。

【００３９】入力されるデータは理論的には方形波だ
が、実際にはサイン波（正弦波；ここでは方形波の立ち
上がり及び立ち下がりが丸まったものを呼んでいる）な
ので、データの変わり目（”０”から”１”への変わり
目、”１”から”０”への変わり目）では雑音等による
歪みによって異なってくるので、第１の実施形態におい
て、変わり目の部分で１とみなした（ラッチした）デー
タは正しくない恐れがある。そこで、各波形の中心に近
い位置で判定した方が良い。第２の実施形態は、このよ
うな点を考慮してなされたものである。

【００４０】すなわち、第２の実施形態は、データの判
定位置をデータの中央部（中心とは限らない）に移すた
めの機能を第１の実施形態に付加したものである。ここ
で、図６が、第２の実施形態のビット同期装置の構成を
示すブロック図である。

【００４１】図６において、第２の実施形態のビット同
期回路３００は、遅延回路３０１、ラッチ用Ｄフリップ
フロップ３０２〜３０８、ゲート制御回路３０９、ゲー
ト回路３１０〜３１６及びＯＲ回路群３１７を有する。

【００４２】遅延回路３０２は、判定ポイントに応じて
入力された信号をＮ分割して各信号を１／Ｎずつ異なる
遅延時間を有する遅延線によって遅延させるものであ
る。この図６ではＮ＝７とした場合を例示している。す
なわち、入力データを７相データに変換するものであ
る。ここで、相隣り合う２個の多相データの位相差は、
２／７ビット時間である。言い換えると、２ビット期間
を７等分した位相差を有している。さらに言い換える
と、特定パターン”１０”が構成されている期間に等し
い期間を７等分した位相差を有している。

【００４３】遅延回路３０１からの位相が異なる７種類
の遅延データはそれぞれ、対応するラッチ用Ｄフリップ
フロップ３０２〜３０８のＤ入力端子に与えられる。各
ラッチ用Ｄフリップフロップ３０２、…、３０８はそれ
ぞれ、クロック入力端子に入力された内部クロックの立
ち下がりエッジに同期して、自己に係る遅延データを取
り込む。

【００４４】ここで、ラッチ用Ｄフリップフロップ３０
２〜３０８のクリア入力端子には、図７に詳細構成を示
すリセット回路が形成したクリア信号が与えられるよう
になされている。

【００４５】このリセット回路は、図７に示すように、
ＤフリップフロップＦ／Ｆと、１／２ビット期間より十
分に短い遅延時間を与える遅延線Ｄとで構成されてい
る。リセット回路は、内部クロックの”１”が入力され
たときに（内部クロックの立ち上がりエッジに基づい
て）、ラッチ用Ｄフリップフロップ３０２〜３０８の状
態をクリアするためのものである。なお、この第２の実
施形態の場合、内部クロックの立ち下がりエッジがデー
タを同期化するエッジとなっており、この立ち下がりエ
ッジが生じる前に、ラッチ用Ｄフリップフロップ３０２
〜３０８の状態をクリアするために、リセット回路が設
けられている。これは、ゲート制御回路３０９に入力さ
れる７ビットのパラレルパターンが安定させるために設
けられている。

【００４６】リセット回路の動作を、図８に示してい
る。内部クロック（この場合、フリップフロップＦ／Ｆ
へのデータになっている）の立ち上がりエッジで、リセ
ット回路内のフリップフロップＦ／ＦのＮＱ出力が”
１”から”０”になり、ＮＱ出力に遅延を加えて、この
フリップフロップＦ／Ｆのリセット（ＣＬ）に入力する
と、フリップフロップＦ／Ｆは最初の状態に戻るので、
ＮＱ出力は”０”から”１”になる。その結果、ＮＱ出
力はデータがきたときに下向きの短時間パルスを出力
し、内部クロックの立ち下がりエッジが生じる前に、Ｄ
フリップフロップ３０２〜３０８の状態をクリアでき
る。

【００４７】上述した各ラッチ用Ｄフリップフロップ３
０２、…、３０８の出力（Ｑ出力）は、対応するゲート
回路３１０、…、３１６に与えられると共に、共通のゲ
ート制御回路３０９に与えられる。

【００４８】今、セルの先頭に付加されている”１０”
のパターンが到来しているタイミングを考える。な
お、”１０”のパターンの前は、セル間に多少の余裕を
持たせているので”０”が継続している。

【００４９】上述したように、相隣り合う多相データの
位相差が２／７ビット期間であるので、７個の多相デー
タは、２ビット期間にまたがっている。従って、入力信
号（多相データ）が完全な方形波ならば、７個のラッチ
用Ｄフリップフロップ３０２〜３０８からの出力（７ビ
ットのパラレルパターン）は、”０００１１１１”又
は”００００１１１”のパターンを環状に並べた順番に
なる。例えば”１１１０００１”、”１０００１１１
１”、”１１００００１”、”１００００１１”という
パターンになる。すなわち、”１０”パターンの”１”
の期間は、７個中３個又は４個の隣り合う多相データ
（判定ポイント）で現れ、また、”１０”パターンの”
０”の期間は、７個中４個又は３個の隣り合う多相デー
タ（判定ポイント）で現れ、７個のラッチ用Ｄフリップ
フロップ３０２〜３０８からの出力は、”０００１１１
１”又は”００００１１１”のパターンを環状に並べた
順番になる。

【００５０】実際は、多相データの０→１、１→０の変
わり目は不安定であるので、例えば、”０００１１１
０”と言うパターンが正しい時に”００００１１０”と
いうようなことも起こり得る。

【００５１】図９は、”１０”パターンの入力時におけ
る７個のフリップフロップ３０２〜３０８の出力（７ビ
ットのパラレルパターン）を、信号波形図的（７ビット
のシリアルパターン）に示したものである。上述したよ
うに、”０００１１１１”又は”００００１１１”のパ
ターンを環状に並べた順番になるので、図９上のパター
ン１〜４は生じることがあるが、図９上のパターン５は
生じることはあり得ない。多相データの０→１、１→０
の変わり目が不安定なために、７個のラッチデータの１
ビットが変わったとしても、”１”が何個か連続したも
のと”０”が何個（両者併せて７個）か連続したものと
でなるパターンを環状に並べた順番になることにはかわ
りはなく、図９上のパターン５は生じることはあり得な
い。

【００５２】ゲート制御回路３０９は、データの到来待
ち状態においては、７個のフリップフロップ３０２〜３
０８の７個のＱ出力でなるパターンを監視する。

【００５３】セルの先頭に付加されている”１０”パタ
ーンの前では、７個のＱ出力パターンは、オール０であ
るので、ゲート制御回路３０９は、後述する全てのゲー
ト回路３１０〜３１６に開放状態（非通過状態）を指示
するゲート制御信号を出力する。

【００５４】セルの先頭に付加されている”１０”パタ
ーンの到来時では、７個のＱ出力パターンは、上述した
ように、基本的には、”０００１１１１”又は”０００
０１１１”のパターンを環状に並べた順番になってお
り、また、矩形波でないために、１ビット変化していて
も、”００１１１１１”又は”０００００１１”のパタ
ーンを環状に並べた順番になっている。

【００５５】ゲート制御回路３０９は、パターンの相違
は区別する機能はないが、この７ビットパターン中で
の”０１”部分を見つけ、この”０１”部分の次のビッ
ト位置に係るラッチ用Ｄフリップフロップからのデータ
が入力されるゲート回路だけに閉成状態（通過状態）を
指示するゲート制御信号を出力すると共に、他の６個の
ゲート回路に開放状態（非通過状態）を指示するゲート
制御信号を出力する。例えば、ゲート制御回路３０９
は、ラッチ用Ｄフリップフロップ３０３及び３０４の２
ビットが７ビットパターン中での”０１”部分であるこ
とを検出すると、この”０１”部分の次のビット位置に
係るラッチ用Ｄフリップフロップ３０５からのデータが
入力されるゲート回路３１３だけに閉成状態（通過状
態）を指示するゲート制御信号を出力すると共に、他の
６個のゲート回路３１０〜３１２、３１４〜３１６に開
放状態（非通過状態）を指示するゲート制御信号を出力
する。

【００５６】７個のＱ出力パターンにおける”０１”部
分の中心位相は、セルの先頭に付加されている”１０”
パターンの最初の”１”への位相変化点をほぼ表してい
る。従って、この”０１”部分の次のビット位置は、セ
ルの先頭に付加されている”１０”パターンの最初の”
１”の中央部の位相となっている。そこで、この位相の
多相データをゲート回路によって選択させることとして
いる。

【００５７】なお、７個のＱ出力パターンにおける”０
１”部分を見つけるのは、一方の入力を反転で取り込む
２入力アンドゲートを複数設けることで実現できる。

【００５８】また、動作の正確性をより期して、７個の
Ｑ出力パターンにおける”０１”部分の検出に代え
て、”０１１”部分の検出を行い、検出された”０１
１”部分における最後の”１”に対応したゲート回路に
開放を指示するようにしても良い。また、”１０”部分
や、”１００”部分を検出して、開放を指示するゲート
回路を決定するようにしても良い。

【００５９】ＯＲ回路群３１７は、６個の後述するゲー
ト回路からのゲート信号のＯＲ出力を得て、残りのゲー
ト回路に他のゲート信号としてに入力するものである。
例えば、６個のゲート回路３１０〜３１５からのゲート
信号のＯＲ出力は、ゲート回路３１６に入力し、６個の
ゲート回路３１０〜３１２、３１４〜３１６からのゲー
ト信号のＯＲ出力は、ゲート回路３１３に入力する。

【００６０】各ゲート回路４００（３１０、…、３１
６）は、図１０に示すように、ゲート４０１、ゲート信
号形成用フリップフロップ４０２、カウンタ４０３及び
ＡＮＤ回路４０４で構成されている。

【００６１】ゲート４０１は、ゲート信号形成用フリッ
プフロップ４０２から出力されているゲート信号が通過
を指示する有意レベル（Ｈレベル）のときに、対応する
Ｄフリップフロップ（３０２、…、３０８；図６参照）
から出力されたデータを通過させて外部にビット同期が
確立したデータとして出力するものである。

【００６２】ゲート信号形成用フリップフロップ４０２
は、クリア入力端子に有意レベル（Ｌレベル）が入力さ
れていないときには、ゲート制御回路３０９からの自己
宛のゲート制御信号の立ち上がりエッジで、Ｄ入力端子
に常時入力されているＨレベルを取り込むものである。

【００６３】すなわち、クリア入力端子に有意レベル
（Ｌレベル）が入力されていないときには、ゲート制御
回路３０９からの自己宛のゲート制御信号の立ち上がり
エッジから、ゲート信号形成用フリップフロップ４０２
はゲート信号（Ｑ出力）を有意レベルに変化する。この
ゲート信号は、上述したように、ゲート４０１にゲート
信号として与えられるだけでなく、カウンタ４０３に、
カウント動作を許可するイネーブル信号として与えられ
る。

【００６４】カウンタ４０３は、クリア入力端子に有意
レベル（Ｌレベル）が入力されていないときであって、
かつ、イネーブル入力端子に有意レベル（Ｈレベル）が
入力されているときに、クロック入力端子に入力された
内部クロックを計数するものである。カウンタ４０３
は、所定パターン”１０”の２ビットと、その後のセル
期間（例えば４８バイト）との総ビット数を計数するも
のであり、イネーブル信号が有意になった以降、この総
ビット数を計数しているときに（クリア信号は非有意と
する）Ｌレベルをとり、その他のときにＨレベルをとる
出力（Ｑ出力）を送出するものである。

【００６５】ＡＮＤ回路４０４は、カウンタ４０３から
の出力をそのまま取り込むと共に、ＯＲ回路群３１７か
らの他のゲート信号を反転して取込み、これらのＡＮＤ
出力を得て、ゲート信号形成用フリップフロップ４０２
及びカウンタ４０３のクリア入力端子に与えるものであ
る。

【００６６】従って、当該ゲート回路４００以外のいず
れかのゲート回路が有意レベルのゲート信号を出力して
いるときには、ゲート信号形成用フリップフロップ４０
２及びカウンタ４０３は常時クリアされており、当該ゲ
ート回路４００からのゲート信号は非有意レベル（Ｌレ
ベル）をとる。また、当該ゲート回路４００以外の全て
のゲート回路が非有意レベルのゲート信号を出力してい
る場合であっても、ゲート制御回路３０９から有意レベ
ルのゲート制御信号が与えられなければ、当該ゲート回
路４００からのゲート信号は非有意レベル（Ｌレベル）
をとる。

【００６７】以上のように、第２の実施形態において
は、ゲート制御回路３０９が、データの判定位置をデー
タの中央部（中心とは限らない）に移すための機能を担
い、ゲート回路３１０〜３１６、ＯＲ回路群３１７がビ
ット同期が確立した系列のデータをセル期間の間継続し
て通過させる機能を担っている。

【００６８】なお、ゲート回路３１０〜３１６、ＯＲ回
路群３１７の動作は、第１の実施形態と同様であるの
で、その詳細動作の説明は省略する。また、ゲート制御
回路３０９の動作の説明は、上述した機能説明を詳細に
行ったので省略する。

【００６９】以上のように、第１の実施形態において
は、セル先頭に付加されている”１０”パターンの前側
の”１”が最初に現れた多相データを同期したものとし
て選択しているが、この第２の実施形態においては、セ
ル先頭に付加されている”１０”パターンの前側の”
１”が最初に現れた多相データより１単位分だけ位相が
遅れた多相データを同期したものとして選択している。

【００７０】なお、リセット回路の機能により、第２の
実施形態の場合、出力データは１ビット期間の前半の短
時間ずつＬレベルをとるものとなっているが、内部クロ
ックとの同期点では安定しているので、後段の回路が内
部クロックに基づいて、当該ビット同期回路からの出力
データを取り込むものであれば問題となることはない。
又は、当該ビット同期回路の最終出力段に、内部クロッ
クでラッチ動作するフリップフロップを設けることで、
リセット回路の機能による短時間のＬレベルを除去する
ようにしても良い。

【００７１】以上のように、第２の実施形態によれば、
クロックの同期点が中央部にある多相データを選択する
ようにしているので、第１の実施形態の効果に加えて、
波形歪みにより誤った判断をすることがなくなるという
効果をも奏することができる。

【００７２】なお、多相データの多相数が上記実施形態
のものに限定されないことは勿論である。多相数が多い
場合には、第２の実施形態におけるセル先頭に付加され
ている同期パターンの部分検出のための多相数も多くす
ることができる。

【００７３】また、セル先頭に付加されている同期用の
パターンも上記実施形態のものに限定されず、また、そ
の同期用のパターンのビット数も、２ビットに限定され
るものではない。

【００７４】さらに、ゲート制御回路へのパラレルパタ
ーンとして安定したものの入力が確保できるのであれ
ば、上述したリセット回路を省略することができる。

【００７５】さらにまた、本発明のビット同期装置は、
ＡＴＭ交換機以外にも適用できることは勿論である。こ
の場合において、送信データが、セルである必要もな
い。

【００７６】

【発明の効果】以上のように、本発明によれば、特定パ
ターンが付加された入力データを多相化する多相化手段
と、各多相データを内部クロックに基づいてラッチする
ラッチ手段と、ラッチされた各多相データの中で特定パ
ターンが現れた多相データを、ビット同期が確立したデ
ータとして出力する選択手段とを備えたので、高速かつ
安定してビット同期を確立させることができる。

【図面の簡単な説明】

【図１】第１の実施形態のビット同期回路を説明するブ
ロック図である。

【図２】光ＡＴＭ交換機の一例を示す図である。

【図３】図２の光ＡＴＭ交換機動作を説明する説明図で
ある。

【図４】第１の実施形態のビット同期回路内のラッチ回
路のブロック図である。

【図５】第１の実施形態のビット同期回路の動作を説明
する説明図である。

【図６】第２の実施形態のビット同期回路を説明するブ
ロック図である。

【図７】第２の実施形態のビット同期回路内のリセット
回路のブロック図である。

【図８】図７のリセット回路の動作を説明する説明図で
ある。

【図９】第２の実施形態のビット同期回路における入力
データパターンを説明する説明図である。

【図１０】第２の実施形態のビット同期回路内のゲート
回路のブロック図である。

【符号の説明】

１０１・・・入力ポート、１０３、３０１・・・遅延回
路、１０４〜１０８・・・ラッチ回路、１０９・・・出
力ポート、１１０〜１１４・・・ＯＲ回路、２０１、２
０３、３０２〜３０８、４０２・・・フリップフロッ
プ、２０２、４０１・・・ゲート、３０９・・・ゲート
制御回路、３１０〜３１６・・・ゲート回路、３１７・
・・ＯＲ回路群。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 送信データ本体の先頭に所定ビット数で
   なる同期用の特定パターンが付加されたデータが入力さ
   れてビット同期を確立するビット同期装置であって、 特定パターンが付加された入力データを多相化する多相
   化手段と、 各多相データを内部クロックに基づいてラッチするラッ
   チ手段と、 ラッチされた各多相データの中で特定パターンが現れた
   多相データを、ビット同期が確立したデータとして出力
   する選択手段とを備えたことを特徴とするビット同期装
   置。
2. 【請求項２】 上記選択手段は、ラッチされた各多相デ
   ータの中で特定パターンが最初に現れた多相データを、
   ビット同期が確立したデータとして出力することを特徴
   とする請求項１に記載のビット同期装置。
3. 【請求項３】 上記選択手段は、ラッチされた各多相デ
   ータの中で特定パターンが最初に現れた多相データより
   所定量だけ位相が遅れている多相データを、ビット同期
   が確立したデータとして出力することを特徴とする請求
   項１に記載のビット同期装置。
4. 【請求項４】 上記多相化手段が、特定パターンの全体
   期間を多相数で分けた位相差を多相化の単位とするもの
   であることを特徴とする請求項３に記載のビット同期回
   路。
5. 【請求項５】 上記特定パターンが”１０”のパターン
   であることを特徴とする請求項１〜３のいずれかに記載
   のビット同期装置。