JPH0779211A - マルチプレクサのための制御回路 - Google Patents
マルチプレクサのための制御回路Info
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- JPH0779211A JPH0779211A JP6162195A JP16219594A JPH0779211A JP H0779211 A JPH0779211 A JP H0779211A JP 6162195 A JP6162195 A JP 6162195A JP 16219594 A JP16219594 A JP 16219594A JP H0779211 A JPH0779211 A JP H0779211A
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- Japan
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- multiplexer
- flop
- gate
- control circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 改良された統一したマルチプレクサ制御装置
を提供する。 【構成】 前記マルチプレクサのための制御回路は、２
つのインバータ、排他的−ＮＯＲゲート、およびｄ−タ
イプフリップフロップを含む。マルチプレクサは、２つ
の入力端子および２つの選択端子を有し、制御回路は２
つの入力端子を有する。２つのインバータのうちの１つ
は、２つの制御回路入力端子のうちの１つと、２つのマ
ルチプレクサ入力端子のうちの１つとの間に回路内で接
続され、ｄ−タイプフリップフロップは、２つのマルチ
プレクサ選択端子に結合され、排他的−ＮＯＲゲート
は、２つの制御回路入力端子とｄ−タイプフリップフロ
ップの３つの入力端子のうちの２つとの間の回路に接続
され、第２のインバータは、排他的−ＮＯＲゲートとｄ
−タイプフリップフロップの３つの入力端子のうちの１
つとの間に回路内で接続される。
を提供する。 【構成】 前記マルチプレクサのための制御回路は、２
つのインバータ、排他的−ＮＯＲゲート、およびｄ−タ
イプフリップフロップを含む。マルチプレクサは、２つ
の入力端子および２つの選択端子を有し、制御回路は２
つの入力端子を有する。２つのインバータのうちの１つ
は、２つの制御回路入力端子のうちの１つと、２つのマ
ルチプレクサ入力端子のうちの１つとの間に回路内で接
続され、ｄ−タイプフリップフロップは、２つのマルチ
プレクサ選択端子に結合され、排他的−ＮＯＲゲート
は、２つの制御回路入力端子とｄ−タイプフリップフロ
ップの３つの入力端子のうちの２つとの間の回路に接続
され、第２のインバータは、排他的−ＮＯＲゲートとｄ
−タイプフリップフロップの３つの入力端子のうちの１
つとの間に回路内で接続される。
Description
【０００１】
【発明の分野】この発明は、マルチプレクサに関する。
さらに特定的には、この発明は、関係のない入力間でシ
フトするための動作で要求されるかもしれないマルチプ
レクサに関する。
さらに特定的には、この発明は、関係のない入力間でシ
フトするための動作で要求されるかもしれないマルチプ
レクサに関する。
【０００２】
【関連技術の説明】多重化は、多くの情報単位を、より
少ない数のチャネルまたは線を介して、転送することを
意味する。デジタルマルチプレクサは、多くの入力線の
１つから２進情報を選択し、それを単一出力線に送る、
組合わせ回路である。特定の入力線の選択は、１組の選
択線によって制御される。通常は、２n 個の入力線およ
びｎ個の選択線があり、それらのビットの組合わせが、
どの入力が選択されるかを決定する。
少ない数のチャネルまたは線を介して、転送することを
意味する。デジタルマルチプレクサは、多くの入力線の
１つから２進情報を選択し、それを単一出力線に送る、
組合わせ回路である。特定の入力線の選択は、１組の選
択線によって制御される。通常は、２n 個の入力線およ
びｎ個の選択線があり、それらのビットの組合わせが、
どの入力が選択されるかを決定する。
【０００３】いくつかの比較的ロービットレートの信号
を組合わせて１つの比較的ハイビットレートの信号を形
成し、高周波媒体を介して転送することは当業者には周
知である。多重化は、そうでなければ所与のデータリン
クの全容量を使用できない多数の信号線またはチャネル
がその容量を共有し、システムの能率を促進することを
可能にするので、一般に有効であると考えられる。
を組合わせて１つの比較的ハイビットレートの信号を形
成し、高周波媒体を介して転送することは当業者には周
知である。多重化は、そうでなければ所与のデータリン
クの全容量を使用できない多数の信号線またはチャネル
がその容量を共有し、システムの能率を促進することを
可能にするので、一般に有効であると考えられる。
【０００４】多重化技術では、すべてのチャネルが同一
のビットレートを有するであろうことがあり得る。この
ような場合、ビット単位で多重化を行なうことが知られ
ている（ビットまたはデジタルインタリーブ動作として
知られている）。このような場合、ワード単位で多重化
を行なうこともまた知られている（バイトまたはワード
インタリーブ動作として知られている）。このような方
式で、入力チャネルのビットレートが等しくないとき、
ハイビットレートチャネルには比例してより多くのスロ
ットが配置されるかもしれない。さらに、マルチプレク
サフレームの最小の長さが入力チャネルビットレートの
最小公倍数の倍数でなければならず、よってかなり単純
な関係がこれらのレート間に存在するときのみ、このよ
うな方式は実用的であることが明らかである。
のビットレートを有するであろうことがあり得る。この
ような場合、ビット単位で多重化を行なうことが知られ
ている（ビットまたはデジタルインタリーブ動作として
知られている）。このような場合、ワード単位で多重化
を行なうこともまた知られている（バイトまたはワード
インタリーブ動作として知られている）。このような方
式で、入力チャネルのビットレートが等しくないとき、
ハイビットレートチャネルには比例してより多くのスロ
ットが配置されるかもしれない。さらに、マルチプレク
サフレームの最小の長さが入力チャネルビットレートの
最小公倍数の倍数でなければならず、よってかなり単純
な関係がこれらのレート間に存在するときのみ、このよ
うな方式は実用的であることが明らかである。
【０００５】行先端末で受信の際に、多重化されたデジ
ットストリームは、分割されて適切な出力チャネルに分
配されなければならない。これを達成するために、行先
または受信端末は正確に各々のビットを識別することが
できなければならない。このことは、各々のフレームの
始め、各々のフレームの各々のスロット、および各々の
スロットの各々のビットに同期する受信システムを必要
とする。これは、「制御ビット」（たとえばフレームビ
ットおよび同期ビット）をデータビットに加えることに
よって達成されるかもしれない。当業者には周知であろ
うが、すべての入力チャネルとマルチプレクサとの間の
同期を仮定することはできない。すべてのチャネルが名
目上同じレートであるときでさえも同期を得ることは難
しい。たとえば、温度のわずかな上下が、それぞれ、パ
ルス伝搬速度を増減することが知られている。もし、高
速入力パルスをマルチプレクサが対応することができな
いならば、それらは一時的に記憶されなければならな
い。一方、もし受信されたパルスのレートが下がれば、
マルチプレクサはデータのない空のスロットを有するか
もしれない。これらの空のスロットはダミーデジットで
「詰められ」なければならない。
ットストリームは、分割されて適切な出力チャネルに分
配されなければならない。これを達成するために、行先
または受信端末は正確に各々のビットを識別することが
できなければならない。このことは、各々のフレームの
始め、各々のフレームの各々のスロット、および各々の
スロットの各々のビットに同期する受信システムを必要
とする。これは、「制御ビット」（たとえばフレームビ
ットおよび同期ビット）をデータビットに加えることに
よって達成されるかもしれない。当業者には周知であろ
うが、すべての入力チャネルとマルチプレクサとの間の
同期を仮定することはできない。すべてのチャネルが名
目上同じレートであるときでさえも同期を得ることは難
しい。たとえば、温度のわずかな上下が、それぞれ、パ
ルス伝搬速度を増減することが知られている。もし、高
速入力パルスをマルチプレクサが対応することができな
いならば、それらは一時的に記憶されなければならな
い。一方、もし受信されたパルスのレートが下がれば、
マルチプレクサはデータのない空のスロットを有するか
もしれない。これらの空のスロットはダミーデジットで
「詰められ」なければならない。
【０００６】明らかに、同期的に多重化されたシステム
においてさえもデータが同期レートで受信されることが
滅多にないならば、純非同期システムでは効果的にタイ
ムスロットを満たすために克服すべき、類似しているが
よりはっきりとした問題がある。従来、非同期チャネル
をマルチプレクスするために、当業者は要求に応じてダ
イナミックにタイムスロットを配置するマルチプレクサ
である、いわゆる「統計的マルチプレクサ」、を構成し
てきた。そのようなマルチプレクサでは、各々の入力／
出力ラインはそれに関係するバッファを有する。入力に
関して、マルチプレクサは、入力バッファを走査し、フ
レームが満たされるまでデータを集め、その時点でそれ
はフレームを「送る」。出力では、マルチプレクサはフ
レームを受取り、データのスロットを適切な出力バッフ
ァに配分する。
においてさえもデータが同期レートで受信されることが
滅多にないならば、純非同期システムでは効果的にタイ
ムスロットを満たすために克服すべき、類似しているが
よりはっきりとした問題がある。従来、非同期チャネル
をマルチプレクスするために、当業者は要求に応じてダ
イナミックにタイムスロットを配置するマルチプレクサ
である、いわゆる「統計的マルチプレクサ」、を構成し
てきた。そのようなマルチプレクサでは、各々の入力／
出力ラインはそれに関係するバッファを有する。入力に
関して、マルチプレクサは、入力バッファを走査し、フ
レームが満たされるまでデータを集め、その時点でそれ
はフレームを「送る」。出力では、マルチプレクサはフ
レームを受取り、データのスロットを適切な出力バッフ
ァに配分する。
【０００７】前述のタイプのマルチプレクサのすべては
制御されなけばならない。制御されなければならないマ
ルチプレクサの共通な機能の１つは、入力間のスイッチ
動作の機能であり、それらの入力は関係しても関係しな
くてもよい。関係のない入力間のスイッチ動作は、しば
しば使用され、まずく行なわれると、マルチプレクサ出
力で「グリッチ」が起こるので、特に、うまく制御すべ
き非常に重要な機能である。
制御されなけばならない。制御されなければならないマ
ルチプレクサの共通な機能の１つは、入力間のスイッチ
動作の機能であり、それらの入力は関係しても関係しな
くてもよい。関係のない入力間のスイッチ動作は、しば
しば使用され、まずく行なわれると、マルチプレクサ出
力で「グリッチ」が起こるので、特に、うまく制御すべ
き非常に重要な機能である。
【０００８】これまで、出力でグリッチを引起こすこと
なしにマルチプレクサが関係のない入力間でスイッチす
ることを可能にする、非常に単純で安価に構成できるマ
ルチプレクサ制御システムは開発されて来なかった。そ
のようなマルチプレクサ制御を欠くことが、先行技術の
欠点であり欠陥である。
なしにマルチプレクサが関係のない入力間でスイッチす
ることを可能にする、非常に単純で安価に構成できるマ
ルチプレクサ制御システムは開発されて来なかった。そ
のようなマルチプレクサ制御を欠くことが、先行技術の
欠点であり欠陥である。
【０００９】
【発明の概要】この発明は、上述の欠点および欠陥を、
たった４つの、しかし協働して、マルチプレクサの出力
でグリッチを引起こすことなしに、マルチプレクサが関
係を持たない出力間でスイッチすることを可能にする素
子を含む統一したマルチプレクサ制御装置を提供するこ
とによって克服する。
たった４つの、しかし協働して、マルチプレクサの出力
でグリッチを引起こすことなしに、マルチプレクサが関
係を持たない出力間でスイッチすることを可能にする素
子を含む統一したマルチプレクサ制御装置を提供するこ
とによって克服する。
【００１０】この発明の教示に従えば、マルチプレクサ
のための制御回路は、２つのインバータ、排他的−ＮＯ
Ｒゲート、およびｄ−タイプフリップフロップを含む。
具体的には、この発明の実施例では、マルチプレクサは
２つの入力端子および２つの選択端子を有し、制御回路
は、２つの入力端子を有する。これらの実施例で、２つ
のインバータのうちの１つが、２つの制御回路入力端子
のうちの１つと２つのマルチプレクサ入力端子のうちの
１つとの間に回路内で接続される。ｄ−タイプフリップ
フロップは、２つのマルチプレクサ選択端子に結合され
る。排他的−ＮＯＲゲートは、２つの制御回路入力端子
とｄ−タイプフリップフロップの３つの入力端子のうち
の２つとの間に回路内で接続される。第２のインバータ
は、排他的−ＮＯＲゲートとｄ−タイプフリップフロッ
プの３つの入力端子のうちの１つとの間に回路内で接続
される。
のための制御回路は、２つのインバータ、排他的−ＮＯ
Ｒゲート、およびｄ−タイプフリップフロップを含む。
具体的には、この発明の実施例では、マルチプレクサは
２つの入力端子および２つの選択端子を有し、制御回路
は、２つの入力端子を有する。これらの実施例で、２つ
のインバータのうちの１つが、２つの制御回路入力端子
のうちの１つと２つのマルチプレクサ入力端子のうちの
１つとの間に回路内で接続される。ｄ−タイプフリップ
フロップは、２つのマルチプレクサ選択端子に結合され
る。排他的−ＮＯＲゲートは、２つの制御回路入力端子
とｄ−タイプフリップフロップの３つの入力端子のうち
の２つとの間に回路内で接続される。第２のインバータ
は、排他的−ＮＯＲゲートとｄ−タイプフリップフロッ
プの３つの入力端子のうちの１つとの間に回路内で接続
される。
【００１１】この発明の目的は改良された統一したマル
チプレクサ制御装置を提供することである。
チプレクサ制御装置を提供することである。
【００１２】この発明の他の目的は、出力のグリッチ
が、除去されないまでも、最小にされる、マルチプレク
サシステムを提供することである。
が、除去されないまでも、最小にされる、マルチプレク
サシステムを提供することである。
【００１３】この発明のさらなる別の目的は、関係を持
たない入力間のスイッチ動作が容易になされる、マルチ
プレクサシステムを提供することである。
たない入力間のスイッチ動作が容易になされる、マルチ
プレクサシステムを提供することである。
【００１４】この発明のさらなる完全な理解のためにま
たさらなる目的および利点のために、添付図面に関連し
て行なわれる以下の詳細な説明に、参照がこれからなさ
れるであろう。
たさらなる目的および利点のために、添付図面に関連し
て行なわれる以下の詳細な説明に、参照がこれからなさ
れるであろう。
【００１５】
【発明の詳しい説明】類似のまたは同様の要素がいくつ
かの図面で同一の参照数字で記されている図面、さらに
特に図１を参照して、それが組入れられるかもしれない
ある環境の中のこの発明の実施例の略図が、示されてい
る。より具体的には、点線１０の中にマルチプレクサ１
２およびマルチプレクサ１２のための制御回路を含む、
コードレス電話の集積回路の一部分が示されている。図
１では、マルチプレクサ制御回路が４つだけの素子、２
つのＮＯＴゲート１４、１６、排他的−ＮＯＲゲート１
８、およびｄ−タイプフリップフロップ２０を有するこ
とがわかるだろう。これらの素子の各々およびそれらが
どのように相互接続されているかは以下に詳細に述べら
れる。
かの図面で同一の参照数字で記されている図面、さらに
特に図１を参照して、それが組入れられるかもしれない
ある環境の中のこの発明の実施例の略図が、示されてい
る。より具体的には、点線１０の中にマルチプレクサ１
２およびマルチプレクサ１２のための制御回路を含む、
コードレス電話の集積回路の一部分が示されている。図
１では、マルチプレクサ制御回路が４つだけの素子、２
つのＮＯＴゲート１４、１６、排他的−ＮＯＲゲート１
８、およびｄ−タイプフリップフロップ２０を有するこ
とがわかるだろう。これらの素子の各々およびそれらが
どのように相互接続されているかは以下に詳細に述べら
れる。
【００１６】ＮＯＴゲート１４、１６（またはそれらは
通常は「インバータ」と呼ばれる）は、否定動作を行な
う。従来は、ＮＯＴ動作は、Ｂ＝！Ａによって示され
る。そのようなゲートの真理値表は次のようになってい
る。
通常は「インバータ」と呼ばれる）は、否定動作を行な
う。従来は、ＮＯＴ動作は、Ｂ＝！Ａによって示され
る。そのようなゲートの真理値表は次のようになってい
る。
【００１７】
【表１】 当業者に周知であるように、ＮＯＴゲートのための回路
のシンボルは「丸」２２を含む。この「丸」２２は発明
には重要であり、「丸」２２がもしなければ、素子１
４、１６はただバッファ動作（たとえば非反転単一利得
演算増幅動作）を行なうだけだろう。
のシンボルは「丸」２２を含む。この「丸」２２は発明
には重要であり、「丸」２２がもしなければ、素子１
４、１６はただバッファ動作（たとえば非反転単一利得
演算増幅動作）を行なうだけだろう。
【００１８】前に述べたように、ゲート１８は排他的−
ＮＯＲゲートである。当業者には知られているように、
排他的−ＮＯＲゲート（時折「一致」ゲートと呼ばれ
る）の真理値表は次のとおりである。
ＮＯＲゲートである。当業者には知られているように、
排他的−ＮＯＲゲート（時折「一致」ゲートと呼ばれ
る）の真理値表は次のとおりである。
【００１９】
【表２】 フリップフロップ２０は、ｄ−タイプフリップフロップ
である。そのような素子の主な目的は、ビットを記憶し
遅延させることである。ｄ−タイプフリップフロップは
データをクロック信号に同期させる。
である。そのような素子の主な目的は、ビットを記憶し
遅延させることである。ｄ−タイプフリップフロップは
データをクロック信号に同期させる。
【００２０】図１をまた参照して、この発明の実施例の
前述の素子の相互接続が、明確に示される。制御回路１
２への２つの入力は、２つのクロック信号、ＣＰＵＣＬ
Ｋ２４およびＣＳＯＵＴ２Ｉ ２６である。ＣＰＵＣＬ
Ｋ信号２４は、インバータ１４および排他的−ＮＯＲゲ
ート１８の一方の入力端子に入力される。ＣＳＯＵＴ２
Ｉ 信号２６は、排他的−ＮＯＲゲート１８の他方の入
力端子およびマルチプレクサ１２の１入力端子２８に入
力される。インバータ１６の出力は、マルチプレクサ１
２の０入力端子３０に入力される。
前述の素子の相互接続が、明確に示される。制御回路１
２への２つの入力は、２つのクロック信号、ＣＰＵＣＬ
Ｋ２４およびＣＳＯＵＴ２Ｉ ２６である。ＣＰＵＣＬ
Ｋ信号２４は、インバータ１４および排他的−ＮＯＲゲ
ート１８の一方の入力端子に入力される。ＣＳＯＵＴ２
Ｉ 信号２６は、排他的−ＮＯＲゲート１８の他方の入
力端子およびマルチプレクサ１２の１入力端子２８に入
力される。インバータ１６の出力は、マルチプレクサ１
２の０入力端子３０に入力される。
【００２１】排他的−ＮＯＲゲート１８の出力は、フリ
ップフロップ２０に直接印加され、かつ、インバータ１
６によって行なわれた否定動作の後にそれにまた印加さ
れる。排他的−ＮＯＲゲート１８からの直接かつ反転さ
れた信号は図１の参照数字３２および３４によって示さ
れた端子に印加される。
ップフロップ２０に直接印加され、かつ、インバータ１
６によって行なわれた否定動作の後にそれにまた印加さ
れる。排他的−ＮＯＲゲート１８からの直接かつ反転さ
れた信号は図１の参照数字３２および３４によって示さ
れた端子に印加される。
【００２２】前述の排他的−ＮＯＲゲート出力信号は、
フリップフロップ２０のサンプリングを制御する。当業
者には周知のように、フリップフロップ２０の従来の動
作で、データ（“Ｄ”）が１に等しい時それがサンプリ
ングされるならば、Ｑ出力は１になり、回路をセット状
態にする。もしＤが０ならば、出力Ｑは０になり、回路
はクリア状態に切換わる。ゆえに、動作時に、フリップ
フロップ２０は内部記憶でデータを保持し得る。ｄ−タ
イプフリップフロップのデータ入力に存在する２進情報
は、フリップフロップが能動化される限り、Ｑ出力に転
送される。不能化されると、パルス遷移が起こる時デー
タ入力にある２進情報は、パルス入力が再び能動化され
るまでＱ出力に保持される。
フリップフロップ２０のサンプリングを制御する。当業
者には周知のように、フリップフロップ２０の従来の動
作で、データ（“Ｄ”）が１に等しい時それがサンプリ
ングされるならば、Ｑ出力は１になり、回路をセット状
態にする。もしＤが０ならば、出力Ｑは０になり、回路
はクリア状態に切換わる。ゆえに、動作時に、フリップ
フロップ２０は内部記憶でデータを保持し得る。ｄ−タ
イプフリップフロップのデータ入力に存在する２進情報
は、フリップフロップが能動化される限り、Ｑ出力に転
送される。不能化されると、パルス遷移が起こる時デー
タ入力にある２進情報は、パルス入力が再び能動化され
るまでＱ出力に保持される。
【００２３】また図１を参照して、フリップフロップ２
０のＱ出力もその補信号（ＱＦ）も、マルチプレクサ１
２の入力の選択を行なうために使用されることがわかる
だろう。マルチプレクサ１２の選択された入力、すなわ
ち、ＣＰＵＣＬＫ信号２４またはＣＳＯＵＴ２Ｉ 信号
２６のいずれかは、マルチプレクサ１２の出力である。
０のＱ出力もその補信号（ＱＦ）も、マルチプレクサ１
２の入力の選択を行なうために使用されることがわかる
だろう。マルチプレクサ１２の選択された入力、すなわ
ち、ＣＰＵＣＬＫ信号２４またはＣＳＯＵＴ２Ｉ 信号
２６のいずれかは、マルチプレクサ１２の出力である。
【００２４】マルチプレクサ１２のための全制御回路の
動作において、フリップフロップ２０の直接のかつ反転
された制御されたサンプリングは、マルチプレクサ１２
の直接出力（Ｑ）および補信号（ＱＦ）の選択制御に結
合され、かつフリップフロップ２０の固有の記憶動作に
結合され、２つの関連のない入力間のスイッチ動作を、
出力をグリッチすることなしに可能にすることが認めら
れるはずである。これは、多くのそのような用途で、特
に、入力がクロックである用途で、これまでグリッチで
苦しんだ先行技術に対して重要な進歩となる。図１で示
されたこの発明の特定の実施例の特別な進歩は、その単
純性である。それは、非常にわずかな構成要素および標
準ゲートだけを使用するので、比較的安価に構成される
こともまた可能である。
動作において、フリップフロップ２０の直接のかつ反転
された制御されたサンプリングは、マルチプレクサ１２
の直接出力（Ｑ）および補信号（ＱＦ）の選択制御に結
合され、かつフリップフロップ２０の固有の記憶動作に
結合され、２つの関連のない入力間のスイッチ動作を、
出力をグリッチすることなしに可能にすることが認めら
れるはずである。これは、多くのそのような用途で、特
に、入力がクロックである用途で、これまでグリッチで
苦しんだ先行技術に対して重要な進歩となる。図１で示
されたこの発明の特定の実施例の特別な進歩は、その単
純性である。それは、非常にわずかな構成要素および標
準ゲートだけを使用するので、比較的安価に構成される
こともまた可能である。
【００２５】明らかに、これまでの教示の点から見て、
いくつかの修正および変更が可能である。したがって、
前掲の請求の範囲内で、この発明は、具体的にこれまで
述べられてきたものの他の点から実施されてもよい。
いくつかの修正および変更が可能である。したがって、
前掲の請求の範囲内で、この発明は、具体的にこれまで
述べられてきたものの他の点から実施されてもよい。
【図１】この発明の教示に従った、統一したマルチプレ
クサ制御装置の略図である。
クサ制御装置の略図である。
１２ マルチプレクサ １８ 排他的−ＮＯＲゲート ２０ ｄ−タイプフリップフロップ
Claims (7)
- 【請求項１】 マルチプレクサのための制御回路であっ
て、前記マルチプレクサは、第１のマルチプレクサ入力
端子、第２のマルチプレクサ入力端子、第１の選択端
子、および第２の選択端子を有し、前記制御回路は、 第１の制御装置入力端子と、 第２の制御装置入力端子と、 前記第１の制御装置入力端子と前記第１のマルチプレク
サ入力端子との間に回路内で接続された第１のインバー
タと、 ｄ−タイプフリップフロップとを含み、前記ｄ−タイプ
フリップフロップは３つの入力端子を含み、前記ｄ−タ
イプフリップフロップは、前記第１の選択端子と前記第
２の選択端子とに結合され、前記制御回路はさらに、 前記第１の制御装置入力端子と前記第２の制御装置入力
端子と前記ｄ−タイプフリップフロップの前記３つの入
力端子のうちの２つとの間に回路内で接続された排他的
−ＮＯＲゲートと、 前記排他的−ＮＯＲゲートと前記ｄ−タイプフリップフ
ロップの前記３つの入力端子のうちの１つとの間に回路
内で接続された第２のインバータとを含む、制御回路。 - 【請求項２】 前記ｄ−タイプフリップフロップの前記
２つの出力端子はＱおよびＱＦタイプである、請求項１
に記載の制御回路。 - 【請求項３】 前記ｄ−タイプフリップフロップの前記
３つの入力端子のうちの１つはＣＫタイプである、請求
項１に記載の制御回路。 - 【請求項４】 前記ｄ−タイプフリップフロップの前記
３つの入力端子のうちの別のものは、ＣＫＦタイプであ
る、請求項３に記載の制御回路。 - 【請求項５】 前記ｄ−タイプフリップフロップの前記
３つの入力端子のうちの第３のものは、Ｄ入力である、
請求項４に記載の制御回路。 - 【請求項６】 前記排他的−ＮＯＲゲートが回路内で接
続されている前記ｄ−タイプフリップフロップの前記３
つの入力端子のうちの前記２つは、ＣＫタイプの１つお
よびＣＫＦタイプの１つである、請求項４に記載の制御
回路。 - 【請求項７】 前記第２のインバータは、前記排他的−
ＮＯＲゲートと前記ＣＫＦタイプ入力端子との間に回路
内で接続される、請求項６に記載の制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/094,610 US5481215A (en) | 1993-07-20 | 1993-07-20 | Coherent multiplexer controller |
| US094610 | 1993-07-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779211A true JPH0779211A (ja) | 1995-03-20 |
Family
ID=22246150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162195A Withdrawn JPH0779211A (ja) | 1993-07-20 | 1994-07-14 | マルチプレクサのための制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5481215A (ja) |
| EP (1) | EP0635951A3 (ja) |
| JP (1) | JPH0779211A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295554B1 (en) * | 1999-03-12 | 2007-11-13 | Lucent Technologies Inc. | Word Multiplexing of encoded signals into a higher bit rate serial data stream |
| US7643481B2 (en) | 1999-03-17 | 2010-01-05 | Broadcom Corporation | Network switch having a programmable counter |
| ATE343886T1 (de) | 1999-03-17 | 2006-11-15 | Broadcom Corp | Netzwerkvermittlung |
| US6859454B1 (en) * | 1999-06-30 | 2005-02-22 | Broadcom Corporation | Network switch with high-speed serializing/deserializing hazard-free double data rate switching |
| ATE252298T1 (de) * | 1999-11-16 | 2003-11-15 | Broadcom Corp | Verfahren und netzwerkvermittlungsstelle mit datenserialisierung durch gefahrlose mehrstufige störungsfreie multiplexierung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5022057A (en) * | 1988-03-11 | 1991-06-04 | Hitachi, Ltd. | Bit synchronization circuit |
| JPH0771055B2 (ja) * | 1990-08-20 | 1995-07-31 | 株式会社東芝 | 高速度信号多重化装置 |
| US5111455A (en) * | 1990-08-24 | 1992-05-05 | Avantek, Inc. | Interleaved time-division multiplexor with phase-compensated frequency doublers |
| US5329529A (en) * | 1993-04-02 | 1994-07-12 | Thomson Consumer Electronics, Inc. | Digital data arbitration apparatus |
-
1993
- 1993-07-20 US US08/094,610 patent/US5481215A/en not_active Expired - Lifetime
-
1994
- 1994-06-07 EP EP94304092A patent/EP0635951A3/en not_active Withdrawn
- 1994-07-14 JP JP6162195A patent/JPH0779211A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0635951A2 (en) | 1995-01-25 |
| US5481215A (en) | 1996-01-02 |
| EP0635951A3 (en) | 1995-10-04 |
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