KR200145795Y1 - 클럭분주기를 이용한 동기화 회로 - Google Patents

Abstract

본 고안은 시스템 외부로 부터의 비동기입력신호를 시스템 내부의 동기가 필요한 블록에 사용하여야 할 경우, 시스템 내부에서 기인한 신호 지연에도 오류를 일으키지 않고 원하는 동기화된 입력신호를 얻을 수 있는 동기화 회로를 제공하고자 하는 것으로, 이를 위해 본 고안은 외부로 부터의 비동기입력신호를 시스템에 구비된 내부 동기회로에 맞게 동기시키기 위한 동기화 회로에 있어서, 외부 시스템 클럭을 소정의 분주비로 분주시키는 분주기; 다수의 플립플롭이 직렬 접속 구성되며, 상기 분주된 시스템 클럭을 동기클럭으로하여 외부로부터 입력되는 비동기입력신호를 동기화하는 제1플립플롭부; 및 클럭 스큐를 제거하기 위해 상기 제1플립플롭의 출력을 상기 시스템 클럭으로 동기시켜 출력하는 제2플립플롭부를 구비한다.

Description

클럭분주기를 이용한 동기화 회로

시스템 외부에서 필요에 의해 시스템 내부로 입력되는 비동기 입력신호들이 시스템 내부의 동기회로에 입력으로 쓰일 경우, 시스템 클럭에 정확히 동기된 동기화된 입력신호를 필요로 하게 되는데, 본 고안은 이때, 시스템 내부에서 기인한 신호 지연에도 오류를 일으키지 않고 원하는 동기화된 입력신호를 얻을 수 있는 클럭 분주기를 이용한 동기화 회로에 관한 것이다.

일반적으로, 시스템 외부에서 필요에 의해 시스템 내부로 입력되는 비동기입력신호들이 시스템 내부의 동기회로에 입력으로 쓰일 경우가 발생되는데, 이때 동기화 회로를 필요로 한다.

제1도는 종래의 동기화 회로를 나타내는 것으로, 비동기입력신호를 동기시스템의 입력으로 사용하기 위해 시스템 클럭에 동기화된 입력신호로 전환해 주도록, 플립플롭을 사용하고 있다.

전체 시스템이 시스템 클럭의 라이징 에지에서 동기된다고 할 때, 제1도의 노드 A에서 얻고자 하는 동기화된 입력신호에 관한 타이밍도가 제2도에 나타나 있다.

도면에서, clk는 시스템 클럭, DA는 플립플롭의 D단자를 통하여 외부로부터 입력된 비동기입력신호, DB는 시스템 내부의 신호 지연에 의한 지연된 비동기입력신호, QA는 정상적인 비동기입력신호(DA)가 시스템 클럭에 동기되어 전환된 정상적인 동기화된 입력신호, QB는 지연된 비동기입력신호가 시스템 클럭에 동기되어 전환된 비정상적인 동기화된 입력신호를 말한다.

정상적으로 동기된 입력신호(QA)는 시스템 클럭의 라이징 에지에서 비동기입력신호가 1을 유지하고 있으면 1로 토글 되고(구간 P1), 다음 클럭 주기에서 0으로 인식되면 다시 0으로 토글하게 된다(구간 P2).

그러나, DB와 같이 신호가 지연된 경우, 실제적으로 시스템 클럭의 라이징 에지에서 0이 유지되지 못하고 그전 값인 1이 나타남으로써 QA와 같이 0으로 토글되지 못하고 그전 값인 0을 계속 유지하는 QB가 생성된다(구간 P2).

이와 같이 될 경우, 시스템 외부로부터 인터럽트와 같은 비동기 입력신호에 의한 서비스 요구가 발생하더라도 시스템 내부에서 이를 인식하지 못하게 되어, 결과적으로 시스템의 오동작으로 이어지는 결과를 초래하게 된다.

본 고안은 시스템 외부로 부터의 비동기입력신호를 시스템 내부의 동기가 필요한 블록에 사용하여야 할 경우, 시스템 내부에서 기인한 신호 지연에도 오류를 일으키지 않고 원하는 동기화된 입력신호를 얻을 수 있는 동기화 회로를 제공함을 그 목적으로 한다.

제1도는 통상적인 동기화 회로.

제2도는 제1도의 동작 및 문제점을 나타내는 각 신호의 타이밍도.

제3도는 본 고안의 일실시예에 따른 동기화 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 1/2분주기 20,30,40 : 플립플롭

100 : 동기시스템

상기 목적을 달성하기 위하여 본 고안은, 외부로 부터의 비동기입력신호를 시스템에 구비된 내부 동기회로에 맞게 동기시키기 위한 동기화 회로에 있어서, 외부 시스템 클럭을 소정의 분주비로 분주시키는 분주기; 다수의 플립플롭이 직렬 접속 구성되며, 상기 분주된 시스템 클럭을 동기클럭으로하여 외부로부터 입력되는 비동기입력신호를 동기화하는 제1플립플롭부; 및 클럭 스큐를 제거하기 위해 상기 제1플립플롭의 출력을 상기 시스템 클럭으로 동기시켜 출력하는 제2플립플롭부를 구비한다.

본 고안의 기본적인 요지는 시스템 클럭을 일정한 분주비로 분주시켜 이를 동기화 회로의 동기 클럭으로 사용하는 것이다. 즉, 일반적인 시스템에서 대표적인 외부 비동기입력신호들인 인터럽트, 외부 메모리 사용 요구 신호 등은 동기회로 지연 시간에 비해 빠른 동작을 요구하지 않으므로, 비동기입력신호의 변화 허용 주기를 고려하여 1/2 분주기를 이용하고 이에 따라 같은 수의 플립플롭을 직렬로 연결하여, 최종 출력이 보다 안정된 동기화된 입력값을 가질 수 있도록 구현한 것이다.

이러한, 회로 구성은 상대적으로 원하지 않는 글리치 신호에 취약할 수도 있으나 보다 신뢰성 있는 시스템을 구성하고자 할 때 효과적으로 사용될 수 있다.

이하, 첨부된 도면을 참조하여 본 고안의 일실시예를 상세히 설명한다.

제3도는 본 고안의 일실시예에 따른 동기화 회로도로서, 도면에 도시된 바와 같이, 외부의 시스템 클럭을 /12분주비로 분주시키는 1/2분주기(10)와, 분주된 시스템 클럭신호를 동기클럭으로하여 외부로부터 입력되는 비동기입력신호를 동기화하는 제1플립플롭(20)과, 상기 제1플립플롭(20)의 출력이 준안정 상태일 경우 완전히 동기화시키기 위해 상기 분주된 시스템 클럭신호를 동기클럭으로하여 상기 제1플립플롭(20)의 출력신호를 동기화하는 제2플림플롭(20)과, 클럭 스큐를 제거하기 위해 동기화가 끝난 상기 제2플립플롭(30)의 출력신호를 상기 외부 시스템 클럭으로 동기시켜 동기시스템(100)으로 출력하는 제3플립플롭(40)으로 구성한다.

상술한 바와같은 구성을 갖는 본 고안의 동기화 회로에서, 비동기입력신호가 제1플립플롭(30)의 셋업 또는 홀드 타임 규격에 맞지 않을 경우, 제1플립플롭(30)의 출력 노드 A는 준안정 상태에 있게 된다. 그러나, 본 실시예에서는 동기회로 클럭의 주기가 준안정 상태 시간과 다음단 제2플림플롭(30)의 셋업 시간의 합보다 충분히 길기 때문에 제2플립플롭(30)의 출력 노드 B는 동기화된 신호를 가지게 된다. 또한, 마지막 단의 제3플립플롭(40)이 원래의 시스템 클럭에 의해 동작되지 때문에 제3플립플롭(40)의 출력 노드 C에서는 클럭 스큐가 제거된 완전히 동기화된 입력신호를 얻을 수 있게 된다.

본 고안은 시스템 외부로 부터의 비동기입력신호를 시스템 내부의 동기가 필요한 블록에 사용하여야 할 경우, 신호 지연 시간에 따른 오동작 현상을 방지할 수 있다.

Claims (3)

1. 외부로 부터의 비동기입력신호를 시스템에 구비된 내부 동기회로에 맞게 동기시키기 위한 동기화 회로에 있어서, 외부 시스템 클럭을 소정의 분주비로 분주시키는 분주기; 다수의 플립플롭이 직렬 접속 구성되며, 상기 분주된 시스템 클럭을 동기클럭으로하여 외부로부터 입력되는 비동기입력신호를 동기화하는 제1플립플롭부; 및 클럭 스큐를 제거하기 위해 상기 제1플립플롭의 출력을 상기 시스템 클럭으로 동기시켜 출력하는 제2플립플롭부를 구비하는 클럭분주기를 이용한 동기화 회로.
2. 제1항에 있어서, 상기 분주기는 상기 비동기입력신호의 변화 허용 주기를 고려한 분주비를 갖는 것을 특징으로 하는 클럭분주기를 이용한 동기화 회로.
3. 제1항에 있어서, 상기 제1플립플롭부는 상기 분주비에 따라 같은 수의 플립플롭이 직렬로 접속 구성되는 것을 특징으로 하는 클럭분주기를 이용한 동기화 회로.